CN109427584A - 一种半导体器件的制造方法及半导体器件 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法及半导体器件，所述方法包括：提供半导体衬底，在所述半导体衬底上形成栅极堆叠结构；执行第一LDD注入，以在栅极堆叠结构两侧的半导体衬底中形成第一LDD区；以栅极堆叠结构为掩膜，对第一LDD区进行刻蚀，至露出半导体衬底；执行第二LDD注入，以在栅极堆叠结构两侧的半导体衬底中形成第二LDD区；在栅极堆叠结构及第一LDD区两侧形成侧壁层；在半导体衬底中形成凹槽。采用本发明的方法，侧壁层可以在形成凹槽的过程中对第一LDD区进行保护，更多的LDD区被保留，改善掺杂剂量的损失，进而提高载流子迁移率，从而提高了工艺稳定性，源极和漏极的串联电阻也会降低，从而改善短沟道效应，提高半导体器件良率和性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法及半导体器件。
背景技术
随着半导体器件集成度的持续增加以及与这些器件相关的临界尺寸的持续减小，特别是进行到28nm及其以下技术节点，半导体器件由于极短沟道而凸显了各种不利的物理效应，特别是短沟道效应(Short Channel Effect，SCE)，使得器件性能和可靠性退化，限制了特征尺寸的进一步缩小。通过引入应力源，可以获得更高的沟道迁移性和工作电流，改善器件的短沟道效应，从而提高器件的性能。目前，主要是通过应力层(Stress)工艺、预非晶化注入工艺等工艺，对轻掺杂工艺(Lightly Doped Drain，LDD)进行优化，以提高载流子迁移率和工作电流，改善器件的短沟道效应，从而提高器件的性能。例如，在PMOS(P-Metal-Oxide-Semiconductor，P型金属氧化物半导体)中，由于Ge的半径大于Si的半径，因此源漏区的SiGe可以对沟道产生压应力，并且提高了PMOS的空穴迁移率；另一方面，在NMOS(N-Metal-Oxide-Semiconductor，N型金属氧化物半导体)中，由于C的半径小于Si的半径，因此源漏区的SiC可以对沟道产生拉应力并增强NMOS的电子迁移率。
然而目前的形成锗硅层的工艺不稳定，按照同一工艺形成的半导体器件的电阻、电容等的变化性很大，进而导致漏电流、开启电流、关断电流等性能的波动也较大。这主要是由于在刻蚀形成凹槽以及在凹槽中外延锗硅层的过程中，受温度等因素的影响，使得LDD区杂质的扩散不稳定，使得注入的杂质离子出现不同程度的损失，另外，在源/漏区刻蚀形成的凹槽的深度不一致，在凹槽较深时，沟道较短，LDD区的掺杂杂质靠近沟道，半导体器件的电容和电阻较大，漏电流也较大；在凹槽较浅时，沟道较长，LDD区的掺杂杂质远离沟道，半导体器件的电容和电阻较小，漏电流也较小。
本发明的目的在于提供一种半导体器件的制造方法及半导体器件，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成栅极堆叠结构；执行第一LDD注入，以在所述栅极堆叠结构两侧的所述半导体衬底中形成第一LDD区；以所述栅极堆叠结构为掩膜，对所述第一LDD区进行刻蚀，至露出所述半导体衬底；执行第二LDD注入，以在所述栅极堆叠结构两侧的所述半导体衬底中形成第二LDD区；在所述栅极堆叠结构及第一LDD区两侧形成侧壁层；在所述半导体衬底中形成凹槽。
进一步，所述第一LDD注入包括垂直于所述半导体衬底的第一轻掺杂离子注入工艺。
进一步，所述第二LDD注入包括倾斜于所述半导体衬底的第二轻掺杂离子注入工艺。
进一步，所述凹槽的顶面不高于所述第一LDD区的底面。
进一步，所述第一LDD注入的注入离子包括硼或铟，所述第二LDD注入的注入离子包括硼或铟。
进一步，在所述形成栅极堆叠结构的步骤之后，在所述形成第一LDD区的步骤之前，所述方法还包括对所述半导体衬底中临近所述栅极堆叠结构的区域执行离子注入工艺，以形成离子注入区。
进一步，所述离子注入工艺包括倾斜于所述半导体衬底的离子注入工艺。
进一步，所述离子注入工艺的注入离子包括碳。
进一步，在所述形成栅极堆叠结构的步骤之后，在所述第一LDD注入的步骤之前，或者在所述第一LDD注入的步骤之后，在对所述第一LDD区进行刻蚀的步骤之前，所述方法还包括在所述栅极堆叠结构两侧的所述半导体衬底上形成偏移侧壁的步骤。
进一步，本发明还提供一种半导体器件，包括：半导体衬底；形成在所述半导体衬底上的栅极堆叠结构；在部分所述栅极堆叠结构下方的所述半导体衬底中形成的第一LDD区；在所述第一LDD区下方的所述半导体衬底中形成的第二LDD区；和在所述第二LDD区外侧形成的凹槽。
进一步，所述凹槽的顶面不高于所述第一LDD区的底面。
进一步，所述第一LDD区的注入离子包括硼或铟，所述第二LDD区的注入离子包括硼或铟。
进一步，所述半导体器件还包括在部分所述栅极堆叠结构下方的所述半导体衬底中形成的离子注入区。
进一步，所述离子注入区的注入离子包括碳。
进一步，所述半导体器件还包括在所述半导体衬底上形成的位于所述栅极堆叠结构两侧的偏移侧壁。
综上所述，根据本发明的方法，栅极堆叠结构及第一LDD区两侧的侧壁层可以在形成凹槽的过程中对第一LDD区进行保护，使得更多的LDD区被保留，改善掺杂剂量的损失，进而提高载流子迁移率，从而提高了工艺稳定性，源极和漏极的串联电阻也会降低，从而改善短沟道效应，提高半导体器件良率和性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明的半导体器件的主要工艺流程示意图；
图2A-2I为根据本发明的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
目前的形成锗硅层的工艺不稳定，按照同一工艺形成的半导体器件的电阻、电容等的变化性很大，进而导致漏电流、开启电流、关断电流等性能的波动也较大。这主要是由于在刻蚀形成凹槽以及在凹槽中外延锗硅层的过程中，受温度等因素的影响，使得LDD区杂质的扩散不稳定，使得注入的杂质离子出现不同程度的损失，另外，在源/漏区刻蚀形成的凹槽的深度也不一致。
鉴于上述问题的存在，本发明提出了一种半导体器件的制造方法，如图1所示，其包括以下主要步骤：
在步骤S101中，提供半导体衬底，在所述半导体衬底上形成栅极堆叠结构；
在步骤S102中，执行第一LDD注入，以在所述栅极堆叠结构两侧的所述半导体衬底中形成第一LDD区；
在步骤S103中，以所述栅极堆叠结构为掩膜，对所述第一LDD区进行刻蚀，至露出所述半导体衬底；
在步骤S104中，执行第二LDD注入，以在所述栅极堆叠结构两侧的所述半导体衬底中形成第二LDD区；
在步骤S105中，在所述栅极堆叠结构及第一LDD区两侧形成侧壁层；
在步骤S106中，在所述半导体衬底中形成凹槽。
根据本发明的方法，栅极堆叠结构及第一LDD区两侧的侧壁层可以在形成凹槽的过程中对第一LDD区进行保护，使得更多的LDD区被保留，改善掺杂剂量的损失，进而提高载流子迁移率，从而提高了工艺稳定性，源极和漏极的串联电阻也会降低，从而改善短沟道效应，提高半导体器件良率和性能。
实施例一
以P型金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)为例，参照图2A-图2I，其中示出了根据本发明实施例的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底201，所述半导体衬底201上形成有栅极堆叠结构202。
具体地，所述半导体衬底201的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，还可以采用氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、砷化镓(GaAS)、氧化锌(ZnO)、碳化硅(SiC)等，在本发明中，所述半导体衬底选用单晶硅材料构成。在所述半导体衬底201中形成有隔离结构以及各种阱(well)结构，为了简化，图示中未示出。
作为一个示例，所述栅极堆叠结构202包括栅氧化层202a、栅极202b和栅极低电阻层202c，所述栅氧化层202a覆盖所述半导体衬底201的部分上表面，所述栅极202b覆盖所述栅氧化层202a的上表面，所述栅极低电阻层202c覆盖所述栅极202b的上表面。
接下来，如图2B所示，执行倾斜离子注入工艺，以在所述栅极堆叠结构202两侧及部分所述栅极堆叠结构202下方的半导体衬底201中形成离子注入区203。
其中，离子注入的注入离子为碳(C)、氮(N)、氟(F)中的一种或组合，在本发明中，注入离子为碳。进一步，注入的碳离子的能量为1KeV-5KeV，剂量为1e14-1e15/cm2。进一步，离子束的方向与半导体衬底表面法线方向呈0-30°角，其为离子束的方向与所述半导体衬底表面法线方向之间的夹角，即离子束可以以半导体衬底表面法线方向为中心向两侧倾斜的方向注入。进一步，所述离子注入的注入次数可以为一次，也可以为多次。进一步，形成的离子注入区203可以抑制后续形成的轻掺杂漏(LDD)离子注入区的杂质在退火时发生横向扩散，导致源漏穿通和短沟道效应，同时可以抑制杂质的损失。
接着，如图2C所示，采用第一轻掺杂工艺(Lightly Doped Drain，LDD)对所述半导体衬底201中临近所述栅极堆叠结构202的区域进行离子注入，以在所述栅极堆叠结构202两侧的半导体衬底201中形成第一轻掺杂漏(LDD)离子注入区(图中未示出)。所述第一轻掺杂工艺的注入深度可以大于、等于或小于所述倾斜离子注入工艺的注入深度。进一步，在完成所述离子注入后，将所述器件在一定的温度下进行退火，例如激光退火，以激活LDD区的杂质离子，并消除缺陷。
具体地，所述第一轻掺杂工艺的离子注入为垂直于半导体衬底的离子注入。与倾斜注入相比，垂直注入能使第一LDD区的杂质在退火时发生横向扩散的速度更慢，从而改善短沟道效应。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，在本发明中，形成的器件为PMOSFET器件，注入的杂质离子为硼或铟。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。如果形成的器件为NMOSFET器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合。
接着，如图2D所示，在所述栅极堆叠结构202两侧的半导体衬底201上形成偏移侧壁204。
示例性地，所述偏移侧壁204可以包括氧化物、氮化物或者两者的组合，其主要用于在后续进行蚀刻或离子注入时保护栅极结构不受损伤。在本发明中，偏移侧壁为氧化物，其厚度为0.5nm-5nm。
需要说明的是，所述形成偏移侧壁204的步骤可以和所述形成第一轻掺杂漏离子注入区的步骤互换，即先在栅极堆叠结构两侧的半导体衬底上形成偏移侧壁，然后形成第一轻掺杂漏离子注入区，形成的偏移侧壁可以抑制第一轻掺杂漏离子注入区及后续形成的第二轻掺杂漏离子注入区中的杂质离子的扩散，从而保证工艺的稳定性，此时的偏移侧壁还可以防止在后续的第一轻掺杂工艺中由于PMOS短沟道长度的减小而增加源漏间电荷穿通的可能性。
然后，如图2E所示，以所述栅极堆叠结构202和所述偏移侧壁204为掩膜，对所述半导体衬底201中的离子注入区203以及第一轻掺杂漏离子注入区进行刻蚀，至露出所述半导体衬底201。这样，被所述栅极堆叠结构202和所述偏移侧壁204覆盖的离子注入区203以及第一轻掺杂漏离子注入区被保留。
进一步，采用各向同性的干法蚀刻工艺进行刻蚀，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割进行。
然后，如图2F所示，采用倾斜的第二轻掺杂工艺(Lightly Doped Drain，LDD)对所述半导体衬底201中临近所述偏移侧壁204的区域进行离子注入，以在所述偏移侧壁204两侧及部分离子注入区203和部分第一轻掺杂漏离子注入区下方的半导体衬底201中形成第二轻掺杂漏(LDD)离子注入区205。所述第二轻掺杂工艺的注入深度可以大于、等于或小于所述倾斜离子注入工艺或者所述第一轻掺杂工艺的注入深度。进一步，在完成所述离子注入后，将所述器件在一定的温度下进行退火，例如在950℃-1100℃的温度下进行尖峰退火，以进一步激活LDD区的杂质离子，并消除缺陷。
具体地，所述第二轻掺杂工艺所注入的杂质离子与所述第一轻掺杂工艺所述注入的杂质离子相同。在本发明中，形成的器件为PMOSFET器件，注入的杂质离子为硼或铟。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。如果形成的器件为NMOSFET器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合。
进一步，所述离子注入的注入次数可以为一次，也可以为多次。进一步，离子束的方向与半导体衬底表面法线方向呈2-9°角，其为离子束的方向与所述半导体衬底表面法线方向之间的夹角，即离子束可以以半导体衬底表面法线方向为中心向两侧倾斜的方向注入。与第一轻掺杂漏离子注入区相比，第二轻掺杂漏离子注入区205离沟道表面更远，与垂直注入相比，倾斜注入能使形成的第二LDD区和之前形成的第一LDD区连接，从而形成连续的LDD区，进而使有效沟道的长度增加，从而改善短沟道效应及逆短沟道效应。
接着，如图2G所示，在所述栅极堆叠结构202及第一LDD区两侧形成侧壁层206。所述侧壁层206可以保护所述离子注入区203及第一轻掺杂漏离子注入区在后续刻蚀形成凹槽的过程中不被刻蚀。与在半导体衬底上直接形成的侧壁层相比，这种在第二轻掺杂漏离子注入区上形成的侧壁层直接覆盖了离子注入区及第一轻掺杂漏离子注入的侧面，因而保护离子注入区及第一轻掺杂漏离子注入区不被刻蚀的效果更好。
示例性地，所述侧壁层为氧化硅。进一步，形成侧壁层的方法包括：在所述半导体衬底201上沉积覆盖所述偏移侧壁204、所述离子注入区203、第一轻掺杂漏离子注入区和所述第二轻掺杂漏离子注入区205的侧壁层，然后进行刻蚀，以露出所述第二轻掺杂漏离子注入区205。沉积工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、快速热氮化工艺等工艺。采用各向同性的干法蚀刻工艺进行刻蚀，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割进行。
然后，如图2H所示，所述半导体衬底201两侧要形成P型源漏区的区域进行刻蚀，以在所述半导体衬底201中形成横向呈V型的凹槽207。
由于侧壁层203直接覆盖了离子注入区203及第一轻掺杂漏离子注入的侧面，因而可以保护离子注入区203及第一轻掺杂漏离子注入区不被刻蚀，离子注入区203及第一轻掺杂漏离子注入区被全部保留，改善掺杂剂量的损失，进而提高载流子迁移率，从而提高工艺稳定性。
需要说明的是，在刻蚀所述半导体衬底201的过程中，所述侧壁层206可被刻蚀掉一部分，如图2G所示。如图所示，V型结构的最深处位于所述栅极堆叠结构202的下方。进一步，采用湿法刻蚀工艺进行刻蚀，示例性地，刻蚀液包括氢氧化钾、硝酸、四甲基氢氧化铵或者醋酸等。
接着，可在所述半导体衬底的凹槽207内外延生长锗硅(SiGe)层形成源极和漏极(图中未示出)，所述源极和漏极作为重掺杂源漏区。其中，所述源极和漏极的表面高于半导体衬底表面。此外，还可以在锗硅内掺杂适量的硼元素(如B或BF2)，以提高半导体器件性能。进一步，所述外延生长法还可以包括退火工艺。进一步，所述锗硅层为嵌入式锗硅层。利用该SiGe层对PMOS的沟道施加应力，以提高载流子的迁移率。对于NMOS而言，作为源极和漏极的材料为碳硅层(SiC)。
最后，如图2I所示，去除所述侧壁层206，以在所述半导体衬底201中形成凹槽207’。所述凹槽207’的顶面(如图2H中虚线所示)不高于所述第一LDD区的底面。离子注入区203及第一轻掺杂漏离子注入区被全部保留，掺杂剂量的损失得到改善，进而提高载流子迁移率，从而提高工艺稳定性。
可选地，去除所述侧壁层206后，可在所述栅极堆叠结构202及第一LDD区两侧形成主侧墙，所述主侧墙的材料为氮化硅。
由于LDD区包括位于浅层的第一LDD区和位于深层的第二LDD区，且第一LDD区与第二LDD区呈T形分布，而位于第一LDD区两侧的侧壁层可以保护第一LDD区在后续刻蚀形成凹槽的过程中不被刻蚀，在刻蚀形成凹槽以及在凹槽中外延锗硅层后，使得更多的LDD区可以被保留，改善掺杂剂量的损失，进而提高载流子迁移率，从而提高工艺稳定性，源极和漏极的串联电阻也会降低，从而改善短沟道效应，改善半导体器件的电阻、电容等的波动性，进而降低漏电流、开启电流、关断电流等性能的波动性，从而提高半导体器件良率和性能；同时改善了凹槽深度的均匀性，进一步提高了工艺稳定性。且第二轻掺杂漏离子注入区可以使有效沟道的长度增加，进一步改善短沟道效应及逆短沟道效应。另外，离子注入区203可以抑制LDD区的杂质在退火时发生横向扩散，导致源漏穿通和短沟道效应，同时可以抑制杂质的损失，进一步提高了工艺稳定性。
综上所述，根据本发明的方法，栅极堆叠结构及第一LDD区两侧的侧壁层可以在形成凹槽的过程中对第一LDD区进行保护，使得更多的LDD区被保留，改善掺杂剂量的损失，进而提高载流子迁移率，从而提高了工艺稳定性，源极和漏极的串联电阻也会降低，从而改善短沟道效应，提高半导体器件良率和性能。
实施例二
本发明还提供一种半导体器件，如图2I所示，包括：半导体衬底201；形成在所述半导体衬底201上的栅极堆叠结构202；在部分所述栅极堆叠结构202下方的所述半导体衬底201中形成的第一LDD区(图中未示出)；在所述第一LDD区下方的所述半导体衬底201中形成的第二LDD区205；和在所述第二LDD区205外侧形成的凹槽207’。其中，所述凹槽207’的顶面(如图2H中虚线所示)不高于所述第一LDD区的底面。
作为一个示例，所述栅极堆叠结构202包括栅氧化层202a、栅极202b和栅极低电阻层202c，所述栅氧化层202a覆盖所述半导体衬底201的部分上表面，所述栅极202b覆盖所述栅氧化层202a的上表面，所述栅极低电阻层202c覆盖所述栅极202b的上表面。
进一步，所述第一轻掺杂漏离子注入区的注入离子包括硼或铟，所述第二轻掺杂漏离子注入区205的注入离子包括硼或铟。
进一步，所述半导体器件还包括在部分所述栅极堆叠结构202下方的所述半导体衬底201中形成的离子注入区203。所述离子注入区203的注入离子包括碳。所述半导体器件还包括在所述半导体衬底201上形成的位于所述栅极堆叠结构202两侧的偏移侧壁204。所述半导体器件还包括在所述栅极堆叠结构202两侧的所述半导体衬底201中形成的源极和漏极。
综上所述，根据本发明的半导体器件，第一LDD区及第二LDD区的设置，使得更多的LDD区被保留，改善掺杂剂量的损失，进而提高载流子迁移率，源极和漏极的串联电阻也会降低，从而改善短沟道效应，提高半导体器件良率和性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (15)
1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供半导体衬底，在所述半导体衬底上形成栅极堆叠结构；
执行第一LDD注入，以在所述栅极堆叠结构两侧的所述半导体衬底中形成第一LDD区；
以所述栅极堆叠结构为掩膜，对所述第一LDD区进行刻蚀，至露出所述半导体衬底；
执行第二LDD注入，以在所述栅极堆叠结构两侧的所述半导体衬底中形成第二LDD区；
在所述栅极堆叠结构及第一LDD区两侧形成侧壁层；
在所述半导体衬底中形成凹槽。
2.根据权利要求1所述的方法，其特征在于，所述第一LDD注入包括垂直于所述半导体衬底的第一轻掺杂离子注入工艺。
3.根据权利要求1所述的方法，其特征在于，所述第二LDD注入包括倾斜于所述半导体衬底的第二轻掺杂离子注入工艺。
4.根据权利要求1所述的方法，其特征在于，所述凹槽的顶面不高于所述第一LDD区的底面。
5.根据权利要求1所述的方法，其特征在于，所述第一LDD注入的注入离子包括硼或铟，所述第二LDD注入的注入离子包括硼或铟。
6.根据权利要求1所述的方法，其特征在于，在所述形成栅极堆叠结构的步骤之后，在所述形成第一LDD区的步骤之前，所述方法还包括对所述半导体衬底中临近所述栅极堆叠结构的区域执行离子注入工艺，以形成离子注入区。
7.根据权利要求6所述的方法，其特征在于，所述离子注入工艺包括倾斜于所述半导体衬底的离子注入工艺。
8.根据权利要求6所述的方法，其特征在于，所述离子注入工艺的注入离子包括碳。
9.根据权利要求1所述的方法，其特征在于，在所述形成栅极堆叠结构的步骤之后，在所述第一LDD注入的步骤之前，或者在所述第一LDD注入的步骤之后，在对所述第一LDD区进行刻蚀的步骤之前，所述方法还包括在所述栅极堆叠结构两侧的所述半导体衬底上形成偏移侧壁的步骤。
10.一种半导体器件，其特征在于，包括：
半导体衬底；
形成在所述半导体衬底上的栅极堆叠结构；
在部分所述栅极堆叠结构下方的所述半导体衬底中形成的第一LDD区；
在所述第一LDD区下方的所述半导体衬底中形成的第二LDD区；和
在所述第二LDD区外侧形成的凹槽。
11.根据权利要求10所述的半导体器件，其特征在于，所述凹槽的顶面不高于所述第一LDD区的底面。
12.根据权利要求10所述的半导体器件，其特征在于，所述第一LDD区的注入离子包括硼或铟，所述第二LDD区的注入离子包括硼或铟。
13.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件还包括在部分所述栅极堆叠结构下方的所述半导体衬底中形成的离子注入区。
14.根据权利要求13所述的半导体器件，其特征在于，所述离子注入区的注入离子包括碳。
15.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件还包括在所述半导体衬底上形成的位于所述栅极堆叠结构两侧的偏移侧壁。
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