CN1855540A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体元件及其制造方法。一P型带形/环形区是较佳沿着重掺杂源极/漏极区的沟道侧边缘形成，以中和N型态物质的扩散。一扩散阻滞区是通过至少实质上重叠或延伸出P型带形/环形区和N+源极/漏极区的沟道侧，以阻滞N型和P型掺杂物。本发明所述半导体元件及其制造方法可降低片电阻，亦可减少多晶硅栅极空乏效应，且导致较佳的栅极氧化膜耐压和起始电压控制。另外，扩散阻滞可达成高浓度的栅极、LDD区和N+源极/漏极区，且因此增加饱和电流。

Description

半导体元件及其制造方法
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种硅基底的半导体元件及其制造方法。
背景技术
随着晶体管尺寸的微缩，为了控制短沟道特性，垂直接面深度和侧向掺杂扩散的缩减已成为一主要的挑战。一般来说，需要例如硼(BF2)等P型掺杂物和铟的注入，以中和来自于源极/漏极例如砷或磷等N型掺杂物的侧向扩散，且用以控制短沟道效应。
然而，现行技术难以局限B/BF2在固定的位置，以有效的中和N型掺杂的侧向扩散，由于B和BF2具有高的扩散能力，因此其很容易在后续快速热回火(rapid thermal annealing，以下可简称RTA)的加热制程的步骤中，从原来注入的区域扩散出去，因此P型掺杂物的高的扩散能力是减低其限制N型掺杂物从源极/漏极区域扩散出去的能力。
减少快速热回火的温度是为一种用以有效限制袋型和环型注入剖面的方法，然而，其会影响源极/漏极掺杂物的活化，而导致驱动电流的减少。
另外，美国专利第5885861号揭示一种限制P型或是N型掺杂物扩散的方法，如图1所示，一栅电极6形成在一基底2上，N型掺杂物和P型掺杂物是导入栅电极6及NMOS元件和PMOS元件淡掺杂源极/漏极区(lightly doped source/drain，以下可简称LDD)，其中箭号10是代表注入步骤。在N型元件中，氮和氟是注入栅极6和淡掺杂源极/漏极区8，在P型元件中，氮和碳是注入栅极6和淡掺杂源极/漏极区8，其中氮、碳和氟具有阻止各自掺杂物扩散的功能，因此，可控制回火步骤中掺杂物的扩散，而形成具有较高的杂质浓度和更为局限剖面的淡掺杂源极/漏极区8。
另外，为了达到更佳的效果，亦必须局限N型掺杂物的扩散，美国专利申请号第2004/0102013号揭示在NMOS元件的深源极/漏极区16局限磷的轮廓的方法，如图2所示，在基底20上形成栅极12之后，导入例如砷的N型掺杂物以形成LDD区14，之后形成间隙壁11，且箭号22代表注入。后续，导入磷以形成深源极/漏极区16，且碳或氟亦导入相同的区域。另添加的碳或氟是使磷可具有更高的浓度，其可能的原因是因为磷几乎没有被扩散掉，且可在不过度增加短沟道特性下，改进晶体管驱动电流。
然而，上述通过注入碳、氟和/或氮，以有效控制接面的垂直深度的方法仅可抑制垂直方向的扩散，其并不能有效的局限掺杂物侧向扩散入沟道区。
发明内容
根据上述问题，本发明的一目的为提供一方法以改进NMOS元件的短沟道特性。
本发明提供一种半导体元件。一半导体基底具有一沟道区。一栅极介电结构位于半导体基底的沟道区上方。一栅极位于栅极介电结构上。一淡掺杂源极/漏极区实质上对准于栅极的边缘，而淡掺杂源极/漏极区包括N型掺杂物。一重掺杂源极/漏极区位于半导体基底中，重掺杂源极/漏极区包括N型掺杂物，并且重掺杂源极/漏极区和沟道区的距离较淡掺杂源极/漏极区和沟道区的距离为远。一P型袋型/环型区实质上沿着重掺杂源极/漏极区的边缘设置，而边缘是位于一相近于沟道区的一边。一扩散阻滞区位于半导体基底中，且实质上对准于栅极的边缘。
本发明所述的半导体元件，该扩散阻滞区延伸入位于该栅极下的一区域，其中该扩散阻滞区所组成的材料是择自下列族群：碳、氟、氮和上述组合。
本发明所述的半导体元件，该扩散阻滞区的深度是实质上较该P型袋型/环型区为深。
本发明所述的半导体元件，该扩散阻滞区具有一轮廓边，该轮廓边和该沟道区的距离实质上较该P型袋型/环型区至该沟道区的距离为近。
本发明所述的半导体元件，该扩散阻滞区的深度实质上较该淡掺杂源极/漏极区为深。
本发明所述的半导体元件，该扩散阻滞区具有一轮廓边，该轮廓边和该沟道区的距离实质上较该淡掺杂源极/漏极区至该沟道区的距离为近。
本发明所述的半导体元件，该扩散阻滞区的深度实质上较该重掺杂源极/漏极区为深。
本发明所述的半导体元件，该扩散阻滞区具有一轮廓边，该轮廓边和该沟道区的距离实质上较该重掺杂源极/漏极区至该沟道区的距离为近。
本发明所述的半导体元件，该P型袋型/环型区所组成的材料是择自下列族群：B、BF2、In和上述组合，其中该重掺杂源极/漏极区和该淡掺杂源极/漏极区所组成的材料是择自下列族群：砷、磷和上述的组合。
本发明所述的半导体元件，该P型袋型/环型区是实质上沿着该重掺杂源极/漏极区的底部边缘设置。
本发明提供一种半导体元件。一基底；一扩散阻滞区位于基底中。一第一导电型态的源极/漏极区位于基底中，且实质上包容于扩散阻滞区。一相对导电型态的袋型/环型区实质上邻近于源极/漏极区和基底间的接面，且袋型/环型区实质上包容于扩散阻滞区。
本发明所述的半导体元件，该第一导电型态是N型。
本发明所述的半导体元件，该源极/漏极区更包括一淡掺杂源极/漏极区和一重掺杂区。
本发明提供一种半导体元件。一源极/漏极区位于基底中。一袋型(pocket)区实质上邻近于源极/漏极区和基底间的接面，袋型实质上包容于扩散阻滞区。
本发明提供一种半导体元件。一源极/漏极区位于基底中。一环型(hallo)区实质上邻近于源极/漏极区和基底间的接面，环型区实质上包容于扩散阻滞区。
本发明提供一种半导体元件。一源极/漏极区位于基底中，其中源极/漏极区实质上包容于一扩散阻滞区。
本发明提供一种半导体元件。一源极/漏极区位于基底中。一淡掺杂源极/漏极区位于基底中，且邻近基底表面和源极/漏极区，其中淡掺杂源极/漏极区实质上包容于一扩散阻滞区。
本发明提供一种半导体元件的制造方法。首先，提供一基底，并形成一栅极于基底上。其后，形成一扩散阻滞区于基底中，其中扩散阻滞区邻近于栅极边界。接着，形成一P型掺杂区于基底中，其中P型掺杂区实质上不超过扩散阻滞区的范围。后续，形成一淡掺杂源极/漏极区于基底中，其中淡掺杂源极/漏极区实质上不超过P型掺杂区的范围。
本发明提供一种半导体元件的制造方法。首先，提供一基底，并形成一栅极于基底上。其后，以一第一倾斜角度，进行一第一注入制程，以形成一扩散阻滞区于基底中。接着，以一第二倾斜角度，进行一第二注入制程，以形成一P型掺杂区于基底中，其中第二倾斜角度小于第一倾斜角度。后续，以栅极为掩膜，进行一实质上垂直的角度的注入，以形成一淡掺杂源极/漏极区于基底中。接下来，形成一间隙壁于栅极侧壁，并以栅极和间隙壁为掩膜，注入形成一源极/漏极区于基底中。
本发明提供一种半导体元件的制造方法。首先，提供一包括沟道区的半导体基底，形成一栅极介电结构于沟道区上方。其后，形成一栅极于栅极介电结构上方，以栅极作为掩膜，进行一第一注入制程，将一扩散阻滞材料注入半导体基底，以形成一扩散阻滞区。接着，以栅极作为掩膜进行一第二注入制程，注入一P型掺杂物，以于半导体基底中形成一P型的袋型(pocket)区/环型(hallo)区。后续，沿着栅极的侧壁形成一栅极间隙壁，并以栅极和栅极间隙壁作为掩膜，进行一第三注入制程，注入一第一N型掺杂物，以形成一重掺杂源极/漏极区于半导体基底中。
本发明所述的半导体元件的制造方法，更包括使用该栅极作为掩膜，注入一第二N型掺杂物，以形成一淡掺杂源极/漏极区。
本发明所述的半导体元件的制造方法，该第一注入制程具有一倾斜角度，且该角度实质上介于0°～50°，其中该第二注入制程具有一倾斜角度，且该角度实质上介于0°～50°。
本发明所述的半导体元件的制造方法，更包括注入一另一P型掺杂物，以形成另一袋型区/环型区，其中该袋型区/环型区和该另一袋型区/环型区具有不同的深度。
本发明所述的半导体元件的制造方法，更包括对该半导体基底和该栅极进行预非晶化注入，其中该第一注入制程的注入能量实质上介于1KeV～50KeV之间，其中该第一注入制程的掺杂量实质上介于1E14/cm2～1E16/cm2之间。
本发明所述的半导体元件的制造方法，更包括：在将该扩散阻滞材料注入该半导体基底时，同时在将该扩散阻滞材料注入该栅极；及在形成该重掺杂源极/漏极区时，同时在将该N型掺杂物注入该栅极。
本发明所述的半导体元件的制造方法，更包括：在注入该第一N型掺杂物之后，进行一回火步骤，其中在该回火步骤中，该扩散阻滞材料阻滞该淡掺杂源极/漏极区、P型的袋型区/环型区和该重掺杂源极/漏极区中离子的扩散。
本发明提供一种半导体元件的制造方法。首先，形成一栅极介电结构于半导体基底上方，并形成一栅极于栅极介电结构上方。其后，形成一N型的淡掺杂源极/漏极区，N型的淡掺杂源极/漏极区实质上对准于栅极的侧壁，并形成一N型的重掺杂源极/漏极区于基底中。接着，形成一P型的袋型(pocket)区/环型(hallo)区，其中P型的袋型(pocket)区/环型(hallo)区的一部分实质上沿着重掺杂源极/漏极区的边缘，而边缘是位于邻近于一位于栅极下的沟道区的一边。后续，至少在N型的重掺杂源极/漏极区的边缘形成一扩散阻滞区，扩散阻滞区实质上重叠于P型的袋型(pocket)区/环型(hallo)区和N型的重掺杂源极/漏极区。
本发明所述半导体元件及其制造方法可获得以下技术效果：第一点，在所预期的区域，较少的扩散可导致较高的活化程度(或是浓度)，且因此降低片电阻，另外，亦减少多晶硅栅极空乏效应(polysilicon gate depletion effect)。第二点，较大的陡峭度代表较少的硼和磷扩散入栅极介电结构，导致较佳的栅极氧化膜耐压(gate oxide integrity，以下可简称GOI)和起始电压控制。第三点，扩散阻滞可达成高浓度的栅极、LDD区和N+源极/漏极区，且因此增加饱和电流。
附图说明
图1揭示现有技术限制P型或是N型掺杂物扩散的方法；
图2揭示另一现有技术限制N型掺杂物扩散的方法；
图3～图7揭示本发明一实施例限制P型或是N型掺杂物扩散制程的中间结构剖面图；
图8揭示本发明一实施例限制P型或是N型掺杂物扩散结构活化后的剖面图；
图9揭示本发明一实施例限制P型或是N型掺杂物扩散结构在形成金属内连线后的剖面图；
图10和图11是揭示本发明较佳实施例限制P型或是N型掺杂物扩散的效果。
具体实施方式
以下将详细揭示本发明较佳实施例，另外其亦揭示包括本发明的实施范例和使用方法，本发明虽然提供许多应用范例，然而，其仅是用以教导本发明的应用及实施，而不用以限定本发明。另外，以下的范例是伴随着图式说明之。在图式或描述中，相似或相同的部分是使用相同的图号。在图式中，实施例的形状或是厚度可扩大，以简化或是方便标示。图式中各元件的部分将以分别描述说明之，值得注意的是，图中未绘示或描述的元件，可以具有各种本领域技术人员所知的形式。此外，当叙述一层是位于一基板或是另一层上时，此层可直接位于基板或是另一层上，或是其间亦可以有中介层。
为制造一具有良好边界轮廓的NMOS元件，较佳的情况是源极和漏极区具有大陡峭度的N型掺杂区，而大陡峭度的N型掺杂区即是指具有良好定义边界的掺杂区。本发明的较佳实施例是使用P型掺杂物以中和N型掺杂物的扩散，因为P型掺杂物亦会向外扩散，其中和N型掺杂物的效果会减少，本发明实施例有针对此一问题提出说明。
请参照图3，一栅极介电结构44和一栅极46依序形成在一基底40上，基底40所组成的材料可包括Si、SiGe、SiGe有应变硅、绝缘层上有硅、绝缘层上有硅锗、绝缘层上有锗或相类似的材料，栅极介电结构44较佳为具有高介电常数的材料。首先，形成一栅极介电层于基底40上，并且形成一例如包括多晶硅、金属、金属硅化物的栅极层于栅极介电层44上，之后，定义栅极电极层和栅极介电层，以分别形成栅极46和栅极介电结构44。
其后，可进行一预非晶化注入制程(pre-amorphizedimplant，以下可简称PAI，并在图3中以箭号48标示)，以减少掺杂沟道效应和促使掺杂物的活化。在本发明的较佳实施例中，上述的预非晶化注入制程是注入硅或锗，然而，在另一实施例中，其亦可注入例如氖、氩、氪、氙和/或氡的钝气。预非晶化注入制程步骤是可避免后续的掺杂物在晶格结构间的间隙穿透移动，而到达所不希望的深度，而预非晶化注入制程步骤可使至少例如多晶硅的栅极46顶部和单晶硅的基底40暴露的部分转变为非晶的状态。
图4揭示注入扩散阻滞杂质的制程步骤，而此扩散阻滞杂质较佳包括碳、氟、氮和/或其结合，此注入步骤是以箭号49标示，且注入是可倾斜约0°～50°。较佳的，上述的注入步骤是为包括第一倾斜注入和第二倾斜注入的两个倾斜的注入，其中第一倾斜注入和第二倾斜注入均以一固定角度朝向栅极，而形成扩散阻滞区54。在进行上述的倾斜注入后，扩散阻滞区54是延伸到栅极46下方，而可具有较佳的效果。扩散阻滞杂质的较佳掺杂量约介于1E14/cm2～1E16/cm2之间。注入能量可部分决定注入的深度，注入能量的较佳范围是介于1KeV～50KeV之间，另外，形成扩散阻滞区54的较佳深度约为5nm～100nm。当形成扩散阻滞区54之后，较佳一并掺杂扩散阻滞杂质是进入栅极46中，此外，若是有需要，可在此将扩散阻滞杂质掺杂入栅极46中的步骤使用例如掩膜定义的微影制程。
图5揭示例如B、BF2和In等P型掺杂物的注入，而倾斜注入是以箭号50标示，注入角度可与基底的垂直方向夹以约0°～50°，而通过此倾斜注入50形成P型掺杂区56，需注意的是，图5仅为一示意图，而详细的注入步骤更可包括淡掺杂区LDD和重掺杂的源极/漏极区，更详细的部分会在图8揭示。P型掺杂区56可以是袋型(pocket)/或是环型(halo)，在本发明的较佳实施例中，P型掺杂区56的尺寸较扩散阻滞区54小，另外，P型掺杂区56亦可称为袋型/环型区56。另外，形成袋型/环型区56的制程可包括不只一注入步骤，其详细的部分会在后续的章节一并和图8描述之。扩散阻滞区54较佳可包围袋型/环型区56，如此可阻滞P型掺杂物的扩散，因此，较佳的，袋型/环型区56的深度D2是较扩散阻滞区54的深度D1小。在本发明的较佳实施例中，P型的袋型/环型区56是位于后续形成的LDD区和重掺杂的源极/漏极区边缘，以中和N型掺杂物的侧向扩散。
图6是揭示淡掺杂源极/漏极区(LDD)60的形成，淡掺杂源极/漏极区60是通过注入例如磷和砷的N型杂质形成，注入步骤是以箭号62标示，而其方向大约垂直基底，淡掺杂源极/漏极区在栅极介电结构下延伸的距离较佳小于扩散阻滞区54在栅极介电结构下延伸的距离，因此，可有效的阻滞淡掺杂源极/漏极区60的扩散，而在所预期的区域可较易达到较佳约1E14/cm3～1E16/cm3的高浓度，另外，形成淡掺杂源极/漏极区60和袋型/环型区56的先后顺序可交换。之后，可选择性的活化淡掺杂源极/漏极区掺杂物。
图7揭示间隙壁64和重掺杂源极/漏极区66(例如N型)的形成。一对间隙壁64是沿着栅极介电结构44和栅极46的侧壁形成，如所熟知的技术，间隙壁64可以下列的方法形成：首先毯覆性沉积一介电层于全部的区域上，之后，进行非等向性蚀刻移除位于水平表面的介电层，而如此遗留下间隙壁64。
间隙壁64是用以形成N+源极/漏极区66，如箭号68所标示，例如磷和砷的N型掺杂物的注入深度较佳是较LDD区60注入深度为深，而N+源极/漏极区66的浓度较佳约介于1E15/cm3～1E17/cm3之间。
后续，可对前述注入的杂质进行活化，而活化的步骤可采用例如炉管退火、快速热退火(rapid thermal anneal，以下可简称RTA)、激光退火和照射等活化制程，在活化步骤中，P型掺杂物和N型掺杂物会进行垂直和横向的扩散，然而，因为扩散阻滞区54是位于扩散的路径上，其可减少P型掺杂物和N型掺杂物的扩散，而较少的N型杂质扩散可达成较高浓度的LDD区60和N+源极/漏极区66，也因此可具有较高的驱动电流。较少的P型掺杂物扩散可使在N型掺杂区边缘的P型掺杂物具有较高的浓度，也因此，具有较高的中和能力，特别是，较少扩散入沟道区杂质可改进短沟道特性。
较佳的，扩散阻滞元件和N型掺杂物(亦可能包括P型掺杂物)亦可掺杂入栅极46中，而扩散入栅极介电结构的杂质可减少，以改进元件的可靠度。
图8揭示在活化之后一LDD区60、P型袋型/环型区74、78和N型源极/漏极区66分布的实施例，其中包括碳/氟/氮的扩散阻滞元件的倾斜注入更进一步导入栅极46下的区域，如此扩散阻滞区54和N型及P型区重叠，因为扩散阻滞元件的效果，LDD区60和N型源极/漏极区66具有较少的扩散。为改进N+区66的轮廓，P型的掺杂物一般是形成袋型/环型结构，如所示的袋型/环型区74、78。P型掺杂物可进行不只一次的注入，在不同的区域，和/或不同的深度形成袋型/环型区，举例来说，区域78和74是沿着N+源极/漏极区的轮廓形成，区域78可以铟注入，且区域74可以B或B F2注入，因为铟较硼为重，其相较于硼，可较容易的注入至较深的深度，因为多次的注入，每个区域较容易得到较高浓度的掺杂物，因此可形成固定的轮廓，需注意的是，因为扩散阻滞区54的存在，区域74和78具有较高浓度的P型掺杂物。当重掺杂源极/漏极区中的N型杂质扩散入区域74和78，此N型的掺杂物是被中和，如此形成具有较高陡峭剖面的N+源极/漏极区66。
为了有最佳的效果，扩散阻滞区54较佳是包围袋型/环型区74、78，LDD区60和N+源极/漏极区66的底部区域至接近沟道区(可称为沟道侧)。袋型/环型区74、78是较佳位于N+源极/漏极区66于沟道侧的边缘，且亦较佳沿着N+源极/漏极区的底部边缘，以抑制垂直方向上的扩散，而较多的袋型/环型区可沿着N+源极/漏极区的底部形成。
图9揭示在形成硅化物80、接触蚀刻阻挡层82(contact etchstop layer，以下可简称CESL)、层间介电层84(inter-layerdielectric，以下可简称ILD)、接触插塞86和金属线88后的本发明较佳实施例结构。为形成金属硅化物80，一例如钴、镍、铒、钼、铂或相似材料的较薄的金属层(未绘示)是形成在元件上方，接着，对元件是进行回火以在所沉积的金属间和位于其下所暴露的区域，形成金属硅化物80，之后，移除剩余的金属层。较佳的，是以毯覆性的沉积形成接触蚀刻阻挡层，此层是具有两个目的，第一，其提供应力至元件，以增加载流子的移动率，第二，其保护位于其下的材料层，防止过度蚀刻。之后，沉积层间介电层84于接触蚀刻阻挡层82上方。之后形成接触插塞86和金属线88，其中形成此结构的制程是为熟知的技术，在此不再进一步揭示。
虽然本发明较佳的实施例提供形成NMOS元件的方法，熟知此技术的人士仍可运用此方法，以使用分别相反型态的袋型/环型区、LDD区和N+源极/漏极区形成PMOS元件。
图10和图11是揭示本发明较佳实施例的效果，图10揭示硼浓度和深度的关系图。曲线102是显示第一例示元件的效果，其中第一例示元件是进行预非晶化注入，且以硼和碳进行共注入(co-implanted)。曲线104是显示第二例示元件的效果，其中第二例示元件仅具有硼注入。如图所示，曲线102比曲线104具有较大的陡峭度，由曲线104可得知第二例示元件的接面深度大约为404埃，另外，因为扩散阻滞的效果，第一例示元件的接面深度是较第二例示元件的接面深度为小，其大约为256埃，此外，第一例示元件的有关于接面深度的片电阻亦较第二例示元件为小，因此，图10清楚的显示扩散阻滞掺杂物对于硼的扩散的阻滞效果。
另外，磷的分布亦显示相似的效果，图11揭示磷浓度和深度的关系图。曲线106是显示第三例示元件的结果，其中第三例示元件是进行预非晶化注入和以磷和碳进行共注入。曲线108是显示第四例示元件的结果，其第二例示元件仅具有磷注入。如图所示，曲线106比曲线108具有较大的陡峭度，第四例示元件的接面深度大约为1125埃，因为扩散阻滞的效果，第三例示元件的接面深度是较第四例示元件的接面深度为小，其大约为708埃，第三例示元件的有关于接面深度的片电阻亦较第四例示元件为小。
根据图11，可发现额外的碳/氟/氮和P型注入掺杂物的结合可显著的改进NMOS元件的轮廓，降低片电阻和减少接面深度。本发明的较佳实施例提供许多优点，第一点，在所预期的区域，较少的扩散可导致较高的活化程度(或是浓度)，且因此降低片电阻，另外，亦减少多晶硅栅极空乏效应(polysilicon gate depletioneffect)。第二点，较大的陡峭度代表较少的硼和磷扩散入栅极介电结构，导致较佳的栅极氧化膜耐压(gate oxide integrity，以下可简称GOI)和起始电压控制。第三点，扩散阻滞可达成高浓度的栅极、LDD区和N+源极/漏极区，且因此增加饱和电流。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
10：注入
22：注入
40：基底
44：栅极介电结构
46：栅极
48：预非晶化注入制程
49：扩散阻滞杂质注入
50：P型掺杂物的注入
54：扩散阻滞区
56：P型掺杂区
60：淡掺杂源极/漏极区
62：N型杂质注入
64：间隙壁
66：重掺杂源极/漏极区
68：重掺杂注入
74、78：袋型/环型区
80：硅化物
82：接触蚀刻阻挡层
84：层间介电层
86：接触插塞
88：金属线

Claims (20)

1.一种半导体元件，所述半导体元件包括：
一半导体基底，具有一沟道区；
一栅极介电结构，位于该沟道区上方；
一栅极，位于该栅极介电结构上；
一淡掺杂源极/漏极区，实质上对准于该栅极的边缘，该淡掺杂源极/漏极区包括一N型掺杂物；
一重掺杂源极/漏极区，位于该半导体基底中，该重掺杂源极/漏极区包括一N型掺杂物，且和沟道区的距离较淡掺杂源极/漏极区和沟道区的距离为远；
一P型袋型/环型区，实质上沿着该重掺杂源极/漏极区的边缘，该边缘是位于一相近于该沟道区的一边；及
一扩散阻滞区，位于该半导体基底中，实质上对准于该栅极的边缘。
2.根据权利要求1所述的半导体元件，其特征在于，该扩散阻滞区延伸入位于该栅极下的一区域，其中该扩散阻滞区所组成的材料是择自下列族群：碳、氟、氮和上述组合。
3.根据权利要求1所述的半导体元件，其特征在于，该扩散阻滞区的深度是实质上较该P型袋型/环型区为深。
4.根据权利要求1所述的半导体元件，其特征在于，该扩散阻滞区具有一轮廓边，该轮廓边和该沟道区的距离实质上较该P型袋型/环型区至该沟道区的距离为近。
5.根据权利要求1所述的半导体元件，其特征在于，该扩散阻滞区的深度实质上较该淡掺杂源极/漏极区为深。
6.根据权利要求1所述的半导体元件，其特征在于，该扩散阻滞区具有一轮廓边，该轮廓边和该沟道区的距离实质上较该淡掺杂源极/漏极区至该沟道区的距离为近。
7.根据权利要求1所述的半导体元件，其特征在于，该扩散阻滞区的深度实质上较该重掺杂源极/漏极区为深。
8.根据权利要求1所述的半导体元件，其特征在于，该扩散阻滞区具有一轮廓边，该轮廓边和该沟道区的距离实质上较该重掺杂源极/漏极区至该沟道区的距离为近。
9.根据权利要求1所述的半导体元件，其特征在于，该P型袋型/环型区所组成的材料是择自下列族群：B、BF2、In和上述组合，其中该重掺杂源极/漏极区和该淡掺杂源极/漏极区所组成的材料是择自下列族群：砷、磷和上述的组合。
10.根据权利要求1所述的半导体元件，其特征在于，该P型袋型/环型区是实质上沿着该重掺杂源极/漏极区的底部边缘设置。
11.一种半导体元件，所述半导体元件包括：
一基底；
一扩散阻滞区，位于该基底中；
一第一导电型态的源极/漏极区，位于该基底中，且该第一导电型态的源极/漏极区实质上包含于该扩散阻滞区中；及
一相反的第二导电型态的袋型/环型区，实质上邻近于该源极/漏极区和该基底间的接面，该袋型/环型区实质上包含于该扩散阻滞区中。
12.根据权利要求11所述的半导体元件，其特征在于，该第一导电型态是N型。
13.根据权利要求11所述的半导体元件，其特征在于，该源极/漏极区更包括一淡掺杂源极/漏极区和一重掺杂区。
14.一种半导体元件的制造方法，所述半导体元件的制造方法包括：
提供一半导体基底，包括一沟道区；
形成一栅极介电结构，于该沟道区上方；
形成一栅极，于该栅极介电结构上方；
以该栅极作为掩膜，进行一第一注入制程，将一扩散阻滞材料注入该半导体基底，以形成一扩散阻滞区；
以该栅极作为掩膜，进行一第二注入制程，注入一P型掺杂物，以于该半导体基底中形成一P型的袋型区/环型区；
沿着该栅极的侧壁形成一栅极间隙壁；及
以该栅极和该栅极间隙壁作为掩膜，进行一第三注入制程，注入一第一N型掺杂物，以形成一重掺杂源极/漏极区于该半导体基底中。
15.根据权利要求14所述的半导体元件的制造方法，其特征在于，更包括使用该栅极作为掩膜，注入一第二N型掺杂物，以形成一淡掺杂源极/漏极区。
16.根据权利要求14所述的半导体元件的制造方法，其特征在于，该第一注入制程具有一倾斜角度，且该角度实质上介于0°～50°，其中该第二注入制程具有一倾斜角度，且该角度实质上介于0°～50°。
17.根据权利要求14所述的半导体元件的制造方法，其特征在于，更包括注入一另一P型掺杂物，以形成另一袋型区/环型区，其中该袋型区/环型区和该另一袋型区/环型区具有不同的深度。
18.根据权利要求14所述的半导体元件的制造方法，其特征在于，更包括对该半导体基底和该栅极进行预非晶化注入，其中该第一注入制程的注入能量实质上介于1KeV～50KeV之间，其中该第一注入制程的掺杂量实质上介于1E14/cm2～1E16/cm2之间。
19.根据权利要求14所述的半导体元件的制造方法，其特征在于，更包括：
在将该扩散阻滞材料注入该半导体基底时，同时在将该扩散阻滞材料注入该栅极；及
在形成该重掺杂源极/漏极区时，同时在将该N型掺杂物注入该栅极。
20.根据权利要求14所述的半导体元件的制造方法，其特征在于，更包括：
在注入该第一N型掺杂物之后，进行一回火步骤，其中在该回火步骤中，该扩散阻滞材料阻滞该淡掺杂源极/漏极区、P型的袋型区/环型区和该重掺杂源极/漏极区中离子的扩散。
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