CN101471291B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明披露了一种半导体器件及其制造方法，该半导体器件及其制造方法能够防止LDD区和栅电极的下部相互重叠以获得期望的器件性能。本发明实施例涉及一种半导体器件及其制造方法，该半导体器件及其制造方法可以使LDD区和栅电极的下部之间的重叠最小化。最小化重叠可以使器件性能最大化并使栅电极之间缺陷的产生最小化。

Description

半导体器件及其制造方法
本中请基于35U.S.C119要求第10-2007-0136172号(于2007年12月24日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种能够提高器件可靠性的半导体器件及其制造方法。
背景技术
实施例涉及一种半导体器件及其制造方法，该半导体器件及其制造方法可以使器件的可靠性最大化。可以期望使晶体管的尺寸最小化而允许使特定区域上的晶体管数目最大化。然而，当使晶体管的尺寸最小化时，对减小源极/漏极的结深存在限制。
当制造半导体器件时，随着沟道从相对长的沟道变为0.5μm或更小的短沟道，源极/漏极的耗尽区(depletion region)可能渗入沟道。这可能使有效沟道长度和阈值电压最小化，从而导致短沟道效应。这种短沟道效应可能导致MOS晶体管中栅极控制功能的丧失。
可以期望使栅极绝缘膜的厚度最小化，或使在源极/漏极之间(例如，栅电极)的沟道下面的耗尽区宽度最小化，来使该短沟道效应最小化。还可以期望降低半导体衬底中的杂质浓度，并且也形成浅结，来使该短沟道效应最小化。
包括具有浅结的MOS晶体管的半导体器件是轻掺杂漏极(LDD)结构的实例。实例图1A到图1E是示出了制造半导体器件的方法的横截面图。
如实例图1A中所示，可以在半导体衬底21中限定有源区和器件隔离区。可以通过LOCOS工艺或浅沟槽隔离(STI)工艺来在半导体衬底21的器件隔离区中形成器件隔离膜22。在以相对高的温度来热氧化半导体衬底21之后，在半导体衬底21上和/或上方沉积栅极绝缘膜23。然后，可以在半导体衬底21上和/或上方沉积多晶硅层。然后可以通过光刻工艺来选择性地刻蚀该多晶硅层和栅极绝缘膜23，从而形成栅电极24。
如实例图1B中所示，可以在包括栅电极24的半导体衬底21的表面上和/或上方形成氧化膜25。然后，可以使用栅电极24作为掩膜来将低浓度杂质离子注入至半导体衬底21的表面中。注入杂质离子可以在栅电极24的相对侧的半导体衬底21的表面中形成轻掺杂漏极(LDD)区26。在该离子注入工艺中可以使用低剂量注入工艺。
如实例图1C中所示，在去除氧化膜25之后，可以在包括栅电极24的半导体衬底21的表面上和/或上方形成第一绝缘膜27。然后，可以在半导体衬底21上和/或上方形成具有不同的刻蚀选择性的第二绝缘膜28。在实施例中，第一绝缘膜27可以由氧化硅膜形成，而第二绝缘膜28可以由氮化硅膜形成。当去除氧化膜25时，可能会影响栅极绝缘膜23的质量，并使器件隔离膜22的边沟(divot)深度最大化。依次地，这可能影响该器件的性能。
如实例图1D中所示，然后，可以在第一绝缘膜27的整个表面和第二绝缘膜28的整个表面上实施凹蚀(etch back)工艺。因此，可以在栅电极24相对的侧表面上形成第一绝缘膜侧壁27a和第二绝缘膜侧壁28a。
如实例图1E中所示，然后，可以使用栅电极24、第一绝缘膜侧壁27a和第二绝缘膜侧壁28a作为掩膜来将高浓度杂质离子注入至半导体衬底21的整个表面中，从而在半导体衬底21的表面中形成源极/漏极杂质区29。源极/漏极杂质区29可以被形成连接至LDD区26。在实施例中，可以在该离子注入工艺中使用高剂量注入工艺。然后，可以通过常规工艺来形成层间绝缘膜和金属线，从而完成逻辑工艺(logic process)。
然而，在这种半导体制造方法中，可以通过栅电极形成之后的低剂量注入工艺，和通过隔离体(spacer)形成之后的高剂量注入工艺来形成LDD区。这可能导致该LDD区在如实例图1E中所示的区域OL中与栅极绝缘膜的下部重叠。因此，重叠的LDD区和栅极绝缘膜可能使栅致漏极泄漏(gate-induced drain leakage)(GIDL)特性恶化，并产生可能使器件性能最小化的寄生电阻。
此外，当使用隔离体来在栅极和有源区之间产生隔离结构时，可能对相邻栅电极之间的介电层实施间隙填充工艺存在局限性。因此，如实例图2中所示，由于相对小的工艺变化，可能会出现诸如气孔的缺陷。
如实例图2中所示，在相邻的栅电极24a和24b之间的介电层40中可能形成气孔30。由于该气孔，在所填充的金属图样之间可能出现W桥。
发明内容
本发明实施例涉及一种半导体器件及其制造方法，该半导体器件及其制造方法使LDD区与栅电极下部之间的重叠最小化。使重叠最小化可以使器件性能最大化，并使栅电极之间缺陷的产生最小化。
本发明实施例涉及一种制造半导体器件的方法，该方法包括以下步骤中的至少之一：在下部结构的STI区中形成器件隔离膜，并在下部结构的栅极区中形成牺牲层(sacrificial layer)；当使用器件隔离膜和牺牲层作为阻挡物(barrier)时，在器件隔离膜和牺牲层之间形成轻掺杂漏极(LDD)区；选择性地去除在栅极区中形成的牺牲层以在栅极区中形成沟槽；在栅极区中的沟槽的侧壁上和/或上方形成隔离体；在栅极区中的沟槽的最下表面上和/或上方形成栅极绝缘膜；在栅极绝缘膜上和/或上方形成栅电极；在LDD区的上部上和/或上方形成结区；以及然后扩散LDD区到栅极区下部的相对末端。
根据本发明实施例，栅电极的形成步骤可以包括以下步骤中的至少之一：在栅极区中填充导电材料层；在相对于下部结构的最上表面的标准方向倾斜了第一倾斜角度的第一方向上，以第一剂量将离子注入至导电材料层中；在与第一方向相对的并相对于下部结构的最上表面的标准方向倾斜了第二倾斜角度的第二方向上，以第二剂量将离子注入至所述导电材料层中；以及然后在与下部结构的最上表面相垂直的角度上，以第三剂量将离子注入至所述导电材料层中。根据本发明实施例，第三剂量可以相对大于第一剂量和第二剂量，而第一倾斜角度和第二倾斜角度具有的范围从大约0°到45°。
本发明实施例涉及一种半导体器件，该半导体器件可以包括以下中的至少一种：其中限定了STI区和栅极区的下部结构；形成于STI区中的器件隔离膜；形成于所述栅极区中的沟槽；在栅极区中的沟槽的侧壁上和/或上方形成的侧壁隔离体，其中该栅极区具有与STI区不同的高度；在栅极区中的沟槽的最下表面上和/或上方形成的栅极绝缘膜；形成于栅极绝缘膜上和/或上方的栅电极，其中栅电极具有的最上表面与器件隔离膜的最上表面共面；在器件隔离膜和栅电极之间的下部结构中形成的结区；以及在结区之下的下部结构中形成的LDD区。
本发明实施例涉及一种方法，该方法可以包括以下步骤中的至少之一：在衬底中形成浅沟槽隔离膜；在与浅沟槽隔离膜邻近的衬底中形成轻掺杂漏极区；在衬底的栅极区中形成沟槽；通过在沟槽中形成栅电极材料层，以及顺序地在栅电极材料层上以第一倾斜方向和相对于栅电极材料层的标准方向的第一倾斜角度实施第一离子注入工艺，以与第一倾斜方向相对的第二倾斜方向和相对于栅电极材料层的标准方向的第二倾斜角度实施第二离子注入工艺，以及以相对于栅电极材料层的标准方向的第三倾斜角度实施第三离子注入工艺，来同时形成结区和栅电极，其中结区形成于衬底中且形成在轻掺杂漏极区上方。
附图说明
实例图1A到图1E是示出了一种制造半导体器件的方法的横截面图。
实例图2示出了一种半导体器件。
实例图3A到图3H是示出了一种根据本发明实施例的制造半导体器件的方法的横截面图。
实例图4A到图4D是示出了一种根据本发明实施例的制造半导体器件的方法的横截面图。
实例图5是示出了一种根据本发明实施例的半导体器件的横截面图。
实例图6是示出了一种根据本发明实施例的半导体器件的横截面图。
具体实施方式
下文中，将详细描述一种根据本发明实施例的半导体器件及其制造方法。实例图3A到图3H示出了一种根据本发明实施例的制造半导体器件的方法的横截面图。
如实例图3A中所示，在下部结构100中限定用于形成器件隔离膜的STI区S和用于形成栅电极的栅极区G。例如，下部结构100可以是形成于绝缘膜上和/或上方的硅衬底或硅层。在以下描述中，衬底是下部结构100。可以通过选择性地去除下部结构100来形成STI区S和栅极区G。在本发明实施例中，STI区S的深度h2可以比栅极区G的深度h1大。可以通过单个工艺来同时形成STI区S和栅极区G。这样的工艺可以包括在下部结构100上和/或上方形成光刻胶。然后，使用具有光透射区和半光透射区的半色调(halftone)掩膜或使用光衍射的缝隙掩膜来使光刻胶暴露于光中。因此，可以通过单个工艺同时形成具有不同深度的STI区S和栅极区G。
如实例图3B中所示，然后，可以在STI区S中形成由绝缘膜制成的器件隔离膜110，并且可以还在栅极区G中形成由绝缘膜制成的牺牲层120。例如，在本发明实施例中，可以在下部结构100的整个表面上和/或上方沉积绝缘膜以使绝缘膜填充于STI区S和栅极区G中。然后可以使用下部结构100作为停止层(stop layer)来实施化学机械抛光(CMP)工艺，从而，同时形成器件隔离膜110和牺牲层120。
如实例图3C中所示，当使用器件隔离膜110和牺牲层120作为阻挡物时，然后可以在器件隔离膜110和栅电极之间的区域中的下部结构100中注入低浓度杂质离子，从而形成轻掺杂漏极(LDD)区130。在本发明实施例中，可以在该离子注入工艺中使用低剂量注入工艺。例如，在离子注入工艺中，可以使用光刻胶来形成附加掩膜。
如实例图3D中所示，然后可以选择性地去除牺牲层120以在下部结构100中形成沟槽。例如，在本发明实施例中，可以选择性地形成光刻胶图样以仅暴露栅极区G，从而选择性地刻蚀牺牲层120。
如实例图3E中所示，可以在沟槽的侧壁上和/或上方形成侧壁隔离体140。可以通过在下部结构100的整个表面上和/或上方沉积氮化硅膜，以及然后通过各向异性刻蚀工艺(anisotropic etchingprocess)选择性地去除氮化硅膜来形成侧壁隔离体140。
如实例图3F中所示，可以在栅极区G中的沟槽的最下表面上和/或上方以及在侧壁隔离体140之间形成栅极绝缘膜142。然后可以在栅极绝缘膜142上和/或上方形成栅电极材料层150。可以通过在沟槽中以及在栅极绝缘膜142上和/或上方填充导电材料来形成栅电极材料层150。例如，在本发明实施例中，栅电极材料层150可以由金属或多晶硅形成。可以在栅极绝缘膜142上和/或上方沉积导电材料以使导电材料填充于栅极区G中。然后可以使用侧壁隔离体140作为停止层来实施CMP工艺，从而形成栅电极材料层150。
如实例图3G中所示，然后可以在LDD区130的上部中注入高浓度杂质离子，从而形成结区132。高浓度杂质离子具有的浓度相对高于在形成LDD区130的步骤中的离子浓度。在本发明实施例中，可以在该离子注入工艺中使用高剂量注入工艺。与用于形成LDD区130的低剂量注入工艺相比，在高剂量注入工艺中注入具有更高能量的离子。可以将LDD区130布置在结区132之下。
如实例图3H中所示，LDD区130可以扩散到栅极区G的下部的相对侧(例如，左端和右端)。在本发明实施例中，可以通过退火工艺来使LDD区130扩散。然后可以实施自对准金属硅化物(salicide)工艺、后端(back-end-of-line)(BEOL)工艺或M1C工艺。
在根据本发明实施例的制造半导体器件的方法中，可以同时形成栅极区和STI区。可以在栅极区中形成与器件隔离膜110的材料相同的牺牲层120。当牺牲层120和器件隔离膜110被用作阻挡物时，可以注入离子来形成LDD区130。因此，本发明实施例可以防止栅电极的下部和LDD区130重叠。
接下来，将参照附图描述一种根据本发明实施例的制造半导体器件的方法。实例图4A到图4D是示出了一种根据本发明实施例的制造半导体器件的方法的横截面图。
在根据本发明实施例的制造半导体器件的方法中，栅电极材料层150可以由诸如多晶硅的导电材料形成，其允许离子注入。实例图4A到图4C示出了形成栅电极材料层150作为多晶硅层的步骤。
如实例图4A中所示，首先在第一方向I上注入离子，其中该第一方向I相对于衬底100与栅电极材料层150最上表面中之一的标准方向N倾斜了第一倾斜角度θ1。
如实例图4B中所示，然后可以在第二方向I’上注入离子，其中该第二方向I’相对于衬底100与栅电极材料层150最上表面中之一的标准方向N倾斜了第二倾斜角度θ2。相对于衬底100的标准方向N，方向I与方向I’方向相对。
如实例图4C中所示，然后可以在方向II上将离子注入至栅电极材料层150中，其中该方向II基本上垂直于衬底100的最上表面。在本发明实施例中，当在相对于衬底100的垂直方向倾斜的方向上注入离子时，剂量可以比基本上垂直于衬底100的最上表面注入离子时的剂量相对小。杂质离子可以使用周期表上第三族的元素包括磷(P)来作为n型杂质离子，而且可以使用周期表上第五族的元素包括硼(B)作为p型杂质离子。第一倾斜角度θ1和第二倾斜角度θ2可以具有的范围从大约0°到45°。当通过上述工艺将离子注入至栅电极材料层150(即，多晶硅层)中时，还可以将离子注入至LDD区130的上部，同时形成结区132与栅电极152和154。
如实例图4D中所示，由于上述的离子注入工艺，可以形成具有第一区154和第二区152的栅电极。在本发明实施例中，第一区154具有第一杂质离子浓度并形成于栅电极的最下部分的相对的末端。第二区152具有大于第一浓度的第二浓度并且可以形成在除了第一区154以外的剩余区中。通过调整离子注入剂量和离子注入角度可以形成具有不同浓度分布的两个区域152和154的栅电极。特别地，设定栅电极下部的相对末端的杂质离子浓度小于剩余区的杂质离子浓度。通过在栅电极最下部分的相对末端处设定更小的杂质离子浓度来在栅电极的最下部分的末端处降低场(field)。这可以提供使栅致漏极泄漏(GIDL)特性最大化的效果。
实例图5是示出了根据本发明实施例的半导体器件的横截面图。如实例图5所示，该半导体器件可以包括：具有STI区S和栅极区G的下部结构100、形成于STI区中的器件隔离膜110、以及在形成于栅极区中的沟槽的侧壁上和/或上方形成的侧壁隔离体140。可以在栅极区中的沟槽的最下表面形成栅极绝缘膜142，并且可以在栅极区中的栅极绝缘膜142上和/或上方形成具有两个区域152和154的栅电极。可以在器件隔离膜110与栅电极152和154之间形成结区132，并且可以在结区132之下形成LDD区130。
器件隔离膜110与栅电极152和154可以被形成具有共面的最上表面。LDD区130的宽度可以被形成与栅极区的宽度正好相同。可以将STI区和栅极区限定为其中去除了部分下部结构100的凹陷部分(depressed portion)。可以形成STI区以使其具有的深度大于栅极区的深度。下部结构100可以是，例如，硅衬底，但不限于此。在以下描述中，应该理解该衬底是下部结构100。器件隔离膜110由诸如氮化硅膜或氧化硅膜的绝缘膜形成，但不限于此。侧壁隔离体140可以由氮化硅膜形成。栅极绝缘膜142可以由氧化硅膜形成。栅极绝缘膜142可以用来使栅电极152和154与下部结构100绝缘。栅电极152和154可以由导电材料，例如，多晶硅层或金属层的一种来形成。
如上所述，根据本发明实施例的半导体器件提供了一种结构，该结构防止栅电极152和154的下部与LDD区130相互重叠。
实例图6示出了一种示出根据本发明实施例的半导体器件的横截面图。如实例图6中所示，该半导体器件可以包括：具有STI区S和栅极区G的下部结构100、形成于STI区中的器件隔离膜110、在形成于栅极区中的沟槽的侧壁上和/或上方形成的侧壁隔离体140、以及在栅极区中的沟槽的最下表面上和/或上方形成的栅极绝缘膜142。该半导体器件还可以包括在栅极区中的栅极绝缘膜142上和/或上方形成的栅电极152和154、在器件隔离膜110与栅电极152和154之间形成的结区132、以及形成于结区132之下的LDD区130，其中栅电极152和154具有的最上表面与器件隔离膜110的最上表面共面。
栅电极152和154可以由多晶硅或金属形成，并可以包括具有不同杂质离子浓度的第一区154和第二区152。第一区154可以布置在栅电极的最下表面的相对的末端，并且具有第一杂质离子浓度。第二区152是栅电极中除了第一区154之外的剩余区域，并且可以具有大于第一杂质离子浓度的杂质离子浓度。
如上所述，根据本发明实施例的半导体器件提供了一种结构，该结构防止栅电极152和154的下部与LDD区130相互重叠。当栅电极由多晶硅形成时，可以使栅电极下部的相对末端的场最小化。因此，本发明实施例可以提供使栅致漏极泄漏(GIDL)特性最大化的效果。根据本发明实施例，由于STI区和栅极区同时形成，使获得所期望的器件特性以及通过改变栅极轮廓来确保工艺余量(process margin)成为可能。本发明实施例可以应用到纳米栅极线宽的微处理，其提供了实现由金属层形成栅电极的效果。此外，可以同时形成STI区和栅极区。可以在STI区中形成器件隔离膜，并且可以在栅极区中形成牺牲层。然后，当器件隔离膜和牺牲层被用作阻挡物时，可以形成LDD区。因此，该器件可以设置能够防止LDD区和栅电极相互重叠的结构。此外，调整栅电极中的杂质离子浓度成为可能，从而有效地防止LDD区与栅电极相互重叠。因此，实现所期望的GIDL特性成为可能。本发明实施例还提供使非自对准金属硅化物多晶硅(poly)电阻器的特性最大化的效果，其中该电阻器具有栅极的电阻值。由于在栅极和有源区之间不存在高度差异，所以可能不在包括M1C RIE工艺的工艺中形成附加的刻蚀停止层。这也可能提供简化工艺的效果。
尽管已经参照多个示例性实施例对本发明进行了描述，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本公开的原则的精神和范围内。更特别地，在在本公开、附图以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也是显而易见的。

Claims (15)

1.一种半导体器件的制造方法，包括：
设置具有浅沟槽隔离区(STI)和栅极区的下部结构；
在所述STI区中形成器件隔离膜，并在所述栅极区中形成牺牲层；
使用所述器件隔离膜和所述牺牲层作为阻挡物来在所述器件隔离膜和所述牺牲层之间形成轻掺杂漏极(LDD)区；
通过从所述栅极区中选择性地去除所述牺牲层来在所述下部结构中形成沟槽；
在所述沟槽的各个侧壁上形成隔离体；
在所述沟槽的最下表面上以及在所述隔离体之间形成栅极绝缘膜；
在所述栅极绝缘膜上方形成栅电极，并且所述栅电极填充所述沟槽；
在所述下部结构中以及在所述LDD区上方形成结区；以及然后
扩散所述LDD区到所述栅极区的下部的相对的末端。
2.根据权利要求1所述的方法，其中，所述器件隔离膜和所述牺牲层同时形成。
3.根据权利要求1所述的方法，其中，形成所述栅电极包括：
在所述栅极区中填充导电材料层；以及然后
使用所述隔离体作为停止层来实施化学机械抛光(CMP)工艺。
4.根据权利要求3所述的方法，其中，在所述栅极区中形成多晶硅层作为所述导电材料层。
5.根据权利要求1所述的方法，其中，形成所述栅电极包括：
在所述栅极区中填充导电材料层；
在相对于所述下部结构的垂直方向倾斜了第一倾斜角度的第一方向上以第一剂量将离子注入至所述导电材料层中；
在与所述第一方向相对的并且相对于所述下部结构的所述垂直方向倾斜了第二倾斜角度的第二方向上以第二剂量将离子注入至所述导电材料层中；以及然后
在相对于所述下部结构的最上表面的垂直方向上以第三剂量将离子注入至所述导电材料层中。
6.根据权利要求5所述的方法，其中，所述第三剂量比所述第一剂量和所述第二剂量大。
7.根据权利要求5所述的方法，其中，所述第一倾斜角度具有的范围从0°到45°。
8.根据权利要求5所述的方法，其中，所述第二倾斜角度具有的范围从0°到45°。
9.根据权利要求5所述的方法，其中，在所述栅极区中形成金属层作为所述导电材料层。
10.一种半导体器件，包括：
下部结构，在所述下部结构中限定了STI区和栅极区；
器件隔离膜，形成于所述STI区中；
沟槽，形成于所述栅极区中；
侧壁隔离体，形成于所述沟槽的侧壁上；
栅极绝缘膜，形成于所述沟槽的最下表面上；
栅电极，形成于所述栅极绝缘膜上方并且填充所述沟槽，
其中，所述栅电极的最上表面与所述器件隔离膜的最上表面共面；
结区，形成于所述器件隔离膜和所述栅电极之间的所述下部结构中；以及
LDD区，形成于所述结区之下的所述下部结构中。
11.根据权利要求10所述的半导体器件，其中，所述栅电极由金属层和多晶硅层中的任意一种组成。
12.根据权利要求10所述的半导体器件，其中，所述栅电极由导电材料层形成并且包括第一区和第二区，所述第一区形成于所述导电材料层的最下部分的相对的末端并具有第一杂质离子浓度，而所述第二区具有比所述第一杂质离子浓度大的杂质离子浓度。
13.根据权利要求10所述的半导体器件，其中，所述侧壁隔离体由氮化硅组成。
14.根据权利要求10所述的半导体器件，其中，所述栅极绝缘膜由氧化硅组成。
15.根据权利要求14所述的半导体器件，其中，所述栅电极由多晶硅组成。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719497B (zh) * 2009-11-24 2012-01-18 北京大学 抗nmos器件总剂量辐照的集成电路
US9601630B2 (en) * 2012-09-25 2017-03-21 Stmicroelectronics, Inc. Transistors incorporating metal quantum dots into doped source and drain regions
US9748356B2 (en) 2012-09-25 2017-08-29 Stmicroelectronics, Inc. Threshold adjustment for quantum dot array devices with metal source and drain
CN103730498B (zh) * 2012-10-16 2017-12-12 中国科学院微电子研究所 半导体器件及其制造方法
CN104167357B (zh) * 2013-05-17 2018-03-30 中国科学院微电子研究所 半导体器件及其制造方法
US10002938B2 (en) 2013-08-20 2018-06-19 Stmicroelectronics, Inc. Atomic layer deposition of selected molecular clusters
CN104425351A (zh) * 2013-09-11 2015-03-18 中国科学院微电子研究所 沟槽形成方法和半导体器件制造方法
WO2016099570A1 (en) 2014-12-19 2016-06-23 Intel Corporation Selective deposition utilizing sacrificial blocking layers for semiconductor devices
CN114975601A (zh) * 2022-07-28 2022-08-30 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03129775A (ja) * 1989-07-11 1991-06-03 Seiko Epson Corp 半導体装置およびその製造方法
KR100240881B1 (ko) 1996-12-30 2000-01-15 윤종용 모오스 트랜지스터 및 그의 제조 방법
US5994736A (en) * 1997-09-22 1999-11-30 United Microelectronics Corporation Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof
JPH11154749A (ja) * 1997-09-22 1999-06-08 Nippon Steel Corp 半導体装置及びその製造方法
KR100533167B1 (ko) * 1999-09-10 2005-12-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
JP2002343963A (ja) * 2001-05-17 2002-11-29 Sony Corp 溝ゲート型電界効果トランジスタ及びその製造方法
US7071043B2 (en) * 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6806534B2 (en) * 2003-01-14 2004-10-19 International Business Machines Corporation Damascene method for improved MOS transistor
KR100464270B1 (ko) * 2003-02-04 2005-01-03 동부아남반도체 주식회사 모스펫 소자 제조 방법
KR100516230B1 (ko) 2003-10-28 2005-09-23 동부아남반도체 주식회사 반도체 소자의 트랜지스터 제조방법
JP4567969B2 (ja) 2003-10-28 2010-10-27 東部エレクトロニクス株式会社 半導体素子のトランジスタ製造方法
JP2005142203A (ja) * 2003-11-04 2005-06-02 Elpida Memory Inc 半導体装置およびその製造方法
KR100549949B1 (ko) * 2003-12-23 2006-02-07 삼성전자주식회사 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조
US6864540B1 (en) * 2004-05-21 2005-03-08 International Business Machines Corp. High performance FET with elevated source/drain region

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