JPH03129775A

JPH03129775A - 半導体装置およびその製造方法

Info

Publication number: JPH03129775A
Application number: JP18121590A
Authority: JP
Inventors: Michio Asahina; 朝比奈　通雄
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1989-07-11
Filing date: 1990-07-09
Publication date: 1991-06-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野１この発明は、半導体装置およびその製造方法に関し、特
に、半導体表面の凹凸が少なく、かつ、実効的なチャン
ネル長さが長い半導体装置およびその製造方法に関する
。（従来の技術１第６図は、従来の半導体装置を示す断面図である。シリコン基板１０１の表面領域に分離酸化膜（ＬＯＣＯ
３）１０２が形成された後、分離酸化膜１０２で囲まれ
た能動領域（素子領域）内にゲート酸化膜１０３が形成
される。そして、ポリシリコンやポリサイドで形成され
たゲート電極１０４がフォトエツチングによってゲート
酸化膜ｌＯａ上に形成される。その後、ゲート電極１０４と分離酸化膜１０２との間に
、低濃度拡散層１０５ａ、１０５ｂが形成される。この
際、ゲート電極１０４と分離酸化膜１０２とはマスクと
して働く。次に、ゲート電極１０４の側面上にサイトウ
ーオール膜１０６が形成される。そして、サイドウオー
ル膜１０６と、ゲート電極１０４と、分離酸化膜１０２
とをマスクとして、高濃度拡散層１０７ａ、１０７ｂが
低濃度拡散層１０５ａ、１０５ｂの表面領域にそれぞれ
形成される。さらに、層間絶ａ膜１０８が分離酸化膜１０２とゲート
電極１０４との上に蒸着されたのち、第１配線層１０９
が高濃度拡散層１０７ｂと接続されるように形成される
。その後、層間絶縁膜１１０が全面に蒸着され、第２配
線層１１１が形成される。最後に、パッシベーション膜
１１２で全面を覆って半導体が完成する。

【発明が解決しようとする課題１半導体の集積度をサブくクロンまで高めるためには、各
素子をより小さくしたり、また配線層を多層化したりす
る必要がある。しかし、従来の半導体装置では、後述す
るように、各素子の微細化によってカバレッジの低下、
ＴＤＤＢ　（経時的絶縁破壊）特性、耐ホツトエレクト
ロン特性の悪化、バンチスルー耐圧の低下などのような
基本的品質の問題が生じてしまう。従って、性能を維持
したまま半導体装置を微細化することが不可能であった
。一般に、集積度を高めるには、各素子の横方向のサイズ
を、特にＭＯＳトランジスタではそのゲート電極の横方
向のサイズを小さくする方が、縦方向のサイズを小さく
するよりも効果的である。一方、ゲート電極の抵抗値を低く抑えて応答速度を維持
するには、ゲート電極の断面積を一定値以上にしておく
必要がある。従って、半導体装置の横方法のサイズを縮
小する際には、これに伴って、ゲート電極の厚みを増加
させる必要がある０例えば、チャンネル長さを０．５μ
ｍにしたときには、ポリシリコン製のゲート電極の厚み
は、これと同程度以下にすることはできず、この結果、
アスペクト比は約ｌ：ｌとなる。ここで、アルペクト比
とは、ゲート電極の幅と高さとの比である。ゲート電極が厚くなると、その上に重なる層を平坦にす
るのが困難になり、また、これに応じて高遺沢性のエツ
チングが必要となるので、エツチングも難しくなる。ま
た、ゲート電極に大きな段差があると、その上に形成さ
れる配線層のカバレッジが悪化し、また、第６図に示さ
れるようなボイド１１３が発生したり、第２配線層１１
１中に狭隘部１１４が形成されたりするために、半導体
装置の品質を低下させる。このように、ゲート電極の厚
みが増加すると、半導体装置の製造が難しくなるという
問題があった。さらに、ゲート電極の厚みが増すことにより、ゲート酸
化膜への応力が増加し、ホットエレクトロンの影響によ
ってＴＤＤＢ特性などが悪化するという問題もあった。ＬＤＤ構造を採用すれば、電界強度を緩和することがで
き、インパクトイオン化によるホットキャリア効果を小
さくできるが、それでもｔ原電圧を変えずに十分な性能
や品質を得るのは不可能であった。なお、集積回路内に作られるトランジスタと同じ工程で
、ウェハのスクライブライン上に特性評価用のトランジ
スタが作り、込まれることがある。スクライブライン上のトランジスタは、集積回路内部に
比べて低い部分に作られるので、一般に、その層が剥離
しやすい、従って、スクライブライン上に厚みの大きな
ゲート電極を有するトランジスタが形成されると、その
後のエツチング工程でゲート電極パターンが剥離しやす
い、そして、剥離したパターンがウェハの他の部分に乗
ってしまうと、その集積回路が機能しないという問題が
ある。一方、トランジスタの横方向のサイズを縮小することに
よって、さらに、ショートチャンネル効果が問題となる
。すなわち、チャンネル長さが短いと、パンチスルー耐
圧が低下し、耐ホツトエレクトロン特性も悪化するとい
う問題がある。この発明は、従来技術における上述の課題を解決するた
めになされたものであり、ゲート電極に起因する凹凸を
少なくし、かつ、チャンネル長さを長くして耐バンチス
ルー特性や耐ホツトエレクトロン特性を改善した半導体
装置およびその製造方法を提供することを目的とする。【課題を解決するための手段】上述の課題を解決するため、この発明よる半導体装置は
、凹型溝を有する第１導電型の基板と、少なくとも前記
凹型溝の内面上に形成されたゲート絶縁膜と、少なくと
も前記凹型溝中のゲート絶縁膜の上に形成されたゲート
１！！極と、当該ゲート電極に隣接する前記基板の表面
領域に形成された第２導電型の第１の拡散層と、前記ゲ
ート電極をはさんで、前記第１の拡散層と対向する位置
に形成された第２導電型の第２の拡散層とを備える。前記ゲート電極は、前記凹型溝の内部に埋まるように形
成されていてもよい。一方、前記ゲート絶縁膜と前記ゲート電極とが、前記凹
型溝の周囲にある前記基板の表面の一部を覆うように形
成されていてもよい。さらに、上記の構成を有する半導体装置において、前記
第１と第２の拡散層のそれぞれが、その深い部分に低濃
度領域を備えた不純物濃度分布を有するのが好ましい。一方、前記第１と第２の拡散層のそれぞれは、前記ゲー
ト電極に近い部分に低濃度領域を備えた不純物濃度分布
を有していてもよい。前記ゲート電極は、メタル層、メタルナイトライド層お
よびメタルシリサイド層のうちの少なくとも１つを含む
のが好ましい。また、前記ゲートｍｍがメタル層を含んでいる場合には
、前記ゲート絶縁膜と前記メタル層との間に、さらにポ
リシリコン層を備えていてもよい。一方、この発明による半導体装置の製造方法は、（ａ）
第１導電型の基板に凹型溝を形成する工程と、縁膜を形
成する工程と、　（ｃ）少なくとも前記凹型溝中のゲー
ト絶縁膜の上にゲート電極を形成する工程と、　（ｄ）
当該ゲート電極に隣接する前記基板の表面領域に第２導
電型の第１の拡散層を形成するとともに、前記ゲート電
極をはさんで、前記第１の拡散層と対向する位置に第２
導電型の第２の拡散層を形成する工程とを有する。前記工程（ｃ）において、前記ゲート電極が前記凹型溝
の内部に埋まるように形成されてもよい。一方、前記工程（ｃ）および（ｄ）において、前記ゲー
ト絶縁膜と前記ゲート電極とが、前記凹型溝の周囲にあ
る前記基板の表面の一部を覆うように形成されてもよい
。さらに、前記工程（ｄ）において、前記第１と第２の拡
散層のそれぞれが、その深い部分に低濃度領域を備えた
不純物濃度分布を有するように形成されてもよい。一方、前記工程（ｄ）において、前記第１と第２の拡散
層のそれぞれが、前記ゲート１！極に近い部分に低濃度
領域を備えた不純物濃度分布を有するように形成されて
もよい。前記工程（ｃ）において、ポリシリコン層とメタル層と
を形成するとともに、当該メタル層とポリシリコン層と
を熱処理によって互いに反応させることにより、メタル
シリサイド層を形成するのが好ましい。さらに、前記工程（ｂ）の後に、　（ｂ−１）ポリシリ
レ１コン層を前記ゲート絶縁膜上に形成する工程を有すると
ともに、前記工程（ｄ）は、　（ｄ−１）第１のメタル
層が前記ポリシリコン、層の上に蒸着される工程と、　
（ｄ−２）前記第１のメタル層の上に第２のメタル層が
メッキ処理によって形成される工程と、（ｄ−３）前記
第２のメタル層の厚みをイオンミリングによって減少さ
せる工程とを有するのが好ましい。［作用）ゲート酸化膜とゲート電極とを、少なくとも基板の凹型
溝の中に形成するので、基板表面からゲート酸化膜の表
面までの高さを、従来よりも低くできる。また、チャンネルを凹型溝の外側に沿って形成するので
、チャンネル長さが、凹型溝の深さの２倍分長くなる。ゲート電極は、凹型溝の内部に埋まるように形成しても
よく、また、凹型溝の周囲にある基板の表面の一部を覆
うように形成してもよいが、後者の場合には、チャンネ
ル長さが、基板の表面上にあるゲート電極の幅だけ長く
なる。さらに、第１と第２の拡散層のそれぞれが、その深い部
分に低濃度領域を備えた不純物濃度分布を有するように
すれば、これらの拡散層の付近における電界が緩和され
て、パンチスルー耐圧や、耐ホツトエレクトロン特性が
改善される。また、第１と第２の拡散層のそれぞれが、
前記ゲート電極に近い部分に低濃度領域を備えた不純物
濃度分布を有していても、同様である。ゲート電極が、メタル層、メタルナイトライド層および
メタルシリサイド層のうちの少なくとも１つを含むよう
にすれば、例えば、ポリシリコンのみを含む場合に比べ
てゲート電極の抵抗値を下げることができ、ゲート電極
の大きさを更に小さくすることもできる。ゲート電極がメタル層を含んでいる場合に、ゲート絶縁
膜とメタル層との間に、さらにポリシリコン層を備えて
いれば、ゲート酸化膜とメタル層とが熱処理時に反応す
るのを防止できる。また、工程　（ｄ−１）〜（ｄ−３）にしたがってゲー
ト電極を形成すれば、化学的に安定な金属（例えばＡｕ
）をメッキしてゲート電極にし、これをイオンくリング
して厚みを減らすことによって、ゲート電極の表面を平
坦にすることができる。

【実施例】

第１Ａ図ないし第１Ｇ図は、この発明の第１の実施例に
おける半導体装置の製造工程を示す断面図である。第１のステップでは、第１Ａ図に示すように、窓２を有
するレジストマスク３を用い、ｐ型シリコン基板（また
は、ｐ型ウェル領域）１内に凹型溝Ｔ１がフォトエツチ
ングによって形成される。凹型溝Ｔ１は、基板ｌの表面から８０００人の深さに形
成される。そして、レジスト３を除去した後、凹型溝Ｔ
Ｉのエツジの丸め酸化のため、　（２０％０２　／８０
％Ｎ２）雰囲気中で１１５０℃の条件下において、凹型
溝Ｔ１の内面とシリコン基板１の表面とが酸化され、１
５００人の厚さの酸化膜が形成される。この丸め酸化に
よって、凹型溝Ｔ１の角部における高電界が緩和される
。丸め酸化によって形成された酸化物は、次のステップ
の前に洗浄によって除去される。第２のステップでは、第１Ｂ図に示す厚さ２４０人のシ
リコン酸化層（Ｓｉ２０層）４が、熱酸化によって基板
１の表面上に形成され、また、厚さ１００ＯＡのシリコ
ン窒化層（Ｓｉ３Ｎ４層）５が５ｉ０２層４の表面上に
蒸着される。更に、厚さ３０００人のポリシリコンＩＪ
Ｂ６が、５Ｌ３Ｎ４層５の表面上に蒸着される。そして
、レジスト材料７を凹型溝Ｔｌ内のポリシリコン層６の
窪みに塗布することによって第１Ｂ図に示す構造が完成
する。次に、ポリシリコン層６とレジスト７とがエッチバック
され、これによって、第１Ｃ図に示すように、凹型溝Ｔ
１の底部にのみポリシリコン層６ａが残る。この時、Ｓ
ｉ３Ｎ４層５は、エツチングのストッパーとして働く。ポリシリコン層６ａは酸化されて、第１Ｄ図に示すよう
な、凹型溝ＴＩをほぼ満たす５ｉ０２層８となる。この
酸化は、１０５０℃、ウェットＯ２雰囲気中で、８時間
行なわれる。凹型溝以外の基板の表面部分にある５ｆ３
Ｎ４層５と５ｉ０２層４は、エツチングによっ、て除去
される。この結果、第１Ｄ図に示すように、Ｓ　ｉ　０
２層４ａとＳｉ３Ｎ４層５ａとが凹型溝Ｔ１の内部のみ
に残る。なお、上述のポリシリコン層６ａの酸化処理の工程にお
いて、５ｉ０２層４と５Ｌ３Ｎ４層５とは、シリコン基
板１の酸化を防止するためのバリアとして働＜、このよ
うにして、５ｉ０２層４ａと、Ｓｉ３Ｎ４層５ａと、５
ｉ０２層８とを有するトレンチ分離領域８１が完成する
。次の工程では、第１Ｅ図に示す深さ５０００人の凹型溝
Ｔ２が、能動領域（素子領域）８２、すなわち、トレン
チ分離領域８１で囲まれた基板１の表面領域にフォトエ
ツチングによって形成される。この新たに形成された凹
型溝Ｔ２のエツジの丸め酸化が行なわれ、その酸化膜が
除去された後、基板ｌの能動領域の表面に、５ｉ０２の
ゲート酸化膜９ａが熱酸化によって１２０入の厚さに形
成される。この酸化によって、５ｉ０２層９ａがトレン
チ分離領域８１の外側にある基板１の表面上にも形成さ
れる。そして、窒化Ｔｉ層（ＴｉＮ層）１１が、スパッタリン
グによって、全表面上に１０００人の厚さに蒸着される
。その後、さらにＴｉＮＪｉｌｌを電極として、その表
面上にＣｕ−Ａｕ合金が１００ＯＡの厚さにメッキされ
、Ｃｕ−Ａｕメッキ層１２が形成される。このメッキ処
理において、ＴｉＮ層１１は、ゲート酸化膜９ａがアル
カリメッキ溶液で汚染されるのを防止している。このよ
うにして第１Ｅ図に示す構造が得られる。次のステップでは、反応性イオンエツチング（ＲＩ　Ｅ
）によってＣｕ−Ａｕメッキ層１２のほとんどをエッチ
バックし、この結果、第１Ｆ図に示すように凹型溝Ｔ２
内のＣｕ−Ａｕメッキ層１２ａのみを残すようにする。その後、ＴｉＮ１ｌｌの一部を溶剤によって除去するこ
とにより、凹型溝Ｔ２内のＴｉＮ層１１ａとＣｕ−Ａｕ
層１２ａとを含む多層ゲートｔｔｉが形成される。次に、凹型溝ＴＬで囲まれた基板ｌの表面領域のうち、
ソースとドレインが形成される部分に、低濃度拡散層１
３ａ、１３ｂがリン（Ｐ）原子のイオン打ち込みによっ
て形成され、打ち込まれたイオンは、ランプアニールに
よって活性化される。このイオン打ち込みは、１２０ｋｅｙで、リン原子濃度
が２ｘｌＯ１３／Ｃｍ２になるように行なわれる。また
、ランプアニールは、１０５０℃で１０秒問おこなわれ
る０次に高濃度拡散層１４ａ、１４ｂが、低濃度拡散層
１３ａ％　１３ｂの表面領域に、それぞれヒ素（Ａｓ）
イオンの打ち込みによって形成され、打ち込まれたイオ
ンは、ランプアニールによって活性化される。高濃度拡
散層１４ａ％　１４ｂを形成するためのイオン打ち込み
は、５０ｋｅｖで、ヒ素原子濃度が３ｘｌＯ１５／ａｍ
２になるように行なわれる。また、ランプアニールは、
１０５０℃で１０秒間行なわれる。このようにして、第
１Ｆ図に示す構造が得られる。最後のステップでは、第１Ｇ図に示すように、例えばＳ
ｉＯ２の層間絶縁膜１５が、全面に蒸着される。そして
、２つのコンタクトホールＨ１゜Ｈ２が、眉間絶縁膜１
５とゲート酸化膜９ａとを貫通して高濃度拡散層１４ａ
、１４ｂの表面に至る深さに形成される１次に、ＴｉＮ
／Ｔｉの２層膜１６が層間絶縁膜１５と高濃度拡散層１
４ａ。１４ｂとの表面上に蒸着される。この時点では、Ｔ　ｉ
　Ｎ　／　Ｔ　ｉ層１６は、ｃｕ−Ａｕゲート電極１２
ａの上の層間絶縁膜１５も覆っている０次に、レジスト
（図示せず）が、ソース、ドレイン電極の部分に窓を有
するパターンに形成される。さらに、ＴｉＮ／Ｔｉ層１
６を電層上６て、Ｃｕ　−ＡＵ層１７ａ、１７ｂが１μ
ｍの厚さにメッキされる。レジストを除去したのち、Ｃ
ｕ−Ａｕメッキ層１７ａ、１７ｂをマスクとしてＴｉＮ
／Ｔｉ層１６がエ層上６グされ、Ｃｕ−Ａｕゲート電極
１２ａの上方にあるＴｉＮ／Ｔｉ層１６が除層上６る。このようにして、Ｃｕ　　Ａ　ｕメッキ層１７ａ。１７ｂおよびＴｉＮ／Ｔｉ層１６を含層上６層が完成す
る。そして、例えば５ｉ０２の層間絶縁膜１８が全面に
わたって形成され、コンタクトホールがＣｕ−Ａｕメッ
キ層１７ｂの上部に開けられる。さらに、例えばポリシ
リコンやアル旦の第２配線ＦＪ１９が形成サレ、Ｓ　ｉ
　０２　ヤＳ　Ｌ　３　Ｎ４　ノバッシペーション膜２
０が全面に形成される。このようにして、第１Ｇ図に示
すｎＭＯｓトランジスタが完成する。上記実施例によれば、ゲート電極が、基板１の表面にあ
る凹型溝Ｔ２の内部に形成されているので、ゲート電極
による凹凸が完全に除去されている。これによって、ゲ
ート電極の上方に重ねられる層のカバレッジが大幅に向
上している。さらに、ゲート電極は、ＴｉＮ層１１ａとＣｕ−Ａｕ層
１２ａとを含み、これらはポリシリコンに比べて比抵抗
が小さいので、ゲート電極のサイズをさらに小さくもで
きるという利点がある。ゲート電極は、ＴｉＮ層１１ａとＣｕ−Ａｕ層１２ａの
代わりに、ポリシリコンよりも比抵抗が小さいような、
メタル、メタルナイトライド、メタルシリサイドなどを
含んでいてもよい。実際に、金（Ａｕ）、タングステン
（Ｗ）、チタンナイトライド（Ｔ　ｉ　Ｎ）　、および
チタンシリサイド（Ｔｉ　Ｓ　ｉ２　）の比抵抗は、そ
れぞれ、約２−３μΩ”ｃｍ、約１０−１５μΩ”ｃｍ
、約１ｏｏ４Ω・ａｍ、および約１５μΩ・Ｃｍであり
、ポリシリコンの比抵抗は、約１０００μΩ・ｃｍであ
る。さらに、ゲート電極とゲート酸化膜とは、Ｕ字形の溝の
中に形成されているので、ｎＭＯｓトランジスタのチャ
ンネルが、溝の外側にＵ字形に形成される。従って、従
来の平面的なチャンネルに比べると、チャンネル長さが
溝の深さの２倍分長くなっている。この結果、耐パンチ
スルー特性や耐ホツトエレクトロン特性が大幅に向上す
る。また、この半導体装置では、高濃度拡散層が低濃度拡散
層の表面領域に形成されており、これによって垂直方向
にＬＤＤ構造が形成されているので、ドレイン領域の電
界強度が緩和され、耐ホツトエレクトロン特性が大幅に
向上する。そして、ソース、ドレイン領域におけるｐｎ
接合が垂直力向のみであり、横方向にはｐｎ接合が無い
ので、ｐｎ接合容量が小さく、これによって半導体装置
の応答速度が早くなっている。さらに、リーク特性や９
ｍ！特性も、これに応じて改善されている。すなわち、接合部においてリーク電流が発生しにくく、
また、静電気にたいする耐圧が高くなっている。なお、上記実施例におけるトレンチ分離構造をＬＯＧＯ
８構造にしても、上記と同様の効果がある。第２Ａ図ないし第２Ｃ図は、この発明の第２の実施例に
おける半導体装置の製造工程を示す断面図である。第２の実施例において、上記第１Ｄ図にいたるまでの最
初の数ステップは、第１の実施例と同じである。第２の実施例における次のステップでは、第２Ａ図に示
す深さ５０００Ａの凹型溝Ｔ２が、トレンチ分離領域８
１で囲まれた基板表面部の能動領域８２にフォトエツチ
ングによって形成される。そして、新たに形成された凹型溝Ｔ２のエツジの丸め酸
化が行なわれ、その酸化膜が除去された後、基板１の能
動領域の表面に、ｓ１０２ｇのゲート酸化膜９ａが熱酸
化によって１２ＯＡの厚さに形成される。さらに、ポリ
シリコン層２１が全面にＣＶＤ　（化学気相成長法）に
よって５０００人の厚さに蒸着され、これにリン原子を
拡散して抵抗値を下げている。このようにして、第２Ａ
図に示す構造が得られる。なお、ゲート電極となるポリシリコン層２１は蒸着によ
って形成されており、第１の実施例のようにメッキによ
ってゲート電極が形成されていないので、第１Ｅ図に示
すメッキ処理時の電極としてのＴｉＮ層１１は、第２の
実施例では不要である。次に、ポリシリコン層２１の全面がＲＩＥによってエッ
チバックされ、第２Ｂ図に示すように、凹型ＩＴ２内の
ポリシリコン層２１ａのみが残される。このポリシリコ
ン層２１ａが、ゲート電極となる。ものである。そして、低濃度拡散Ｎ１５ａ、１３ｂがリン（Ｐ）原子
のイオン打ち込みによって形成され、打ち込まれたイオ
ンは、ランプアニールによって活性化される。ランプア
ニールは、１０５０℃で２０秒問おこなわれる。次に高
濃度拡散層Ｌ４ａ、１４ｂが、低濃度拡散層１，３ａ、
１３ｂの表面領域に、それぞれヒ素（Ａｓ）イオンの打
ち込みによって形成され、打ち込まれたイオンは、ラン
プアニールによって活性化される。このランプアニール
は、１０５０℃で３０秒間行なわれる。さらに、チタン
層（図示せず）が全面に蒸着される。第２Ｂ図に示すチタンシリサイド層（Ｔ　ｉ　Ｓ　ｉ２
層）２２は、次のようにして、セルファラインで形成さ
れる。まず、上記のステップで全面に蒸着されたチタン
層がランプアニールされ、ポリシリコンのゲート電極２
１ａ上にあるチタンが、その下のポリシリコンと反応し
、これによってポリシリコン電極２１ａ上にＴｉＳｉ２
層２２が形成される。このランプアニールは、Ｎ２雰囲
気中において８００℃で１０秒間行なわれる。この時、
絶縁膜上にあるチタン層の部分は、ＴｉＮとＴｉとが混
在したものになるが、この層は、その後アンモニア−過
酸化水素−水溶液を用いた選択エッチングによって除去
される。このようにして、第２Ｂ図に示す構造が得られ
る。この構造では、比抵抗が約１５μΩ・ｃｍのＴｉ５ｉ２
層２２が、比抵抗の大きなポリシリコンゲート電極２１
ａ上に付着されているので、ゲート１！極全体の抵抗が
小さくなり、従って、半導体の応答速度が早くなってい
る。次に、例えば５ｉ０２の層間絶縁膜１５が、第２Ｃ図に
示すように全面に蒸着される。そして、２つのコンタク
トホールＨ１，Ｈ２が、層間絶縁膜１５とゲート酸化膜
９ａとを貫通して高濃度拡散層１４ａ、１４ｂの表面に
至る深さに形成される。さらに、タングステン（Ｗ）が
コンタクトホールＨ１，Ｈ２内に選択的に満たされる。このタングステンの選択的蒸着は、（ＷＦＱ＋５ＬＨ４
）ガスを用いて行なわれる。このガスを用いると、ウェ
ハ上のシリコンが存在する部分のみが、このガスと反応
し、還元反応によってタングステンが蒸着する。次に、例えばポリシリコンやアルミの第１配線層２３　
ａ、　　２３　ｂが、所定のパターンに形成され、コン
タクトホールＨ１，Ｈ２内のタングステン２４ａ、２４
ｂとそれぞれ接、続される。そして、例えば５１０２の
層間絶＆を膜１８が全面に形成され、第１配線層２３ｂ
の上の部分にコンタクトホールが開けられる。さらに、
例えばポリシリコンやアルａの第２配線層１９が形成さ
れ、例えばＳｉＯ２や５Ｌ３Ｎ４のパッシベーション膜
２０が全面に形成される。このようにして、第２Ｃ図に
示すｎＭＯｓトランジスタが完成する。上記の第２の実施例では、第１の実施例と同様に、ゲー
ト電極に起因する凹凸が完全に除去されている。この実
施例では、ゲート電極に比抵抗が比較的大きなポリシリ
コンを含んでいるが、それでもゲート電極は凹型溝の内
部に完全に埋め込まれている。ポリシリコン層２１ａの
うえに付着されているチタンシリサイド（ＴｉＮ）層２
２はゲー　トｌ１ｍの抵抗値をさらに減少させるので、
半導体の応答速度を保ったまま、ゲート電極のサイズを
さらに小さくすることも可能である。また、第２の実施例では第１の実施例におけるその他の
効果も同時に得られている。なお、上記実施例におけるトレンチ分離構造をＬＯＧＯ
３構造にしても、上記と同様の効果がある。タングステン層２４ａ、２４ｂは、上述の選択的蒸着に
よらず、ＣＶＤやスパッタリングなどの他の方法で形成
してもよい。さらに、ゲート電極は、ポリシリコンよりも比抵抗が小
さいような、メタル、メタルナイトライド、メタルシリ
サイドなどを含んでいてもよい。第３Ａ図ないし第３Ｃ図は、この発明の第３の実施例に
おける半導体装置の製造工程を示す断面図である。第３の実施例において、上記第１Ｄ図にいたるまでの最
初の数ステップは、第１１　第２の実施例と同じである
。第３の実施例における次のステップでは、第３Ａ図に示
す、深さ０．３μｍ１幅０．３μｍの凹型溝Ｔ３が、ト
レンチ分離領域８１で囲まれた基板表面部の能動領域８
２にフォトエツチングによって形成される。そして、新
たに形成された凹型＠Ｔ３のエツジの丸め酸化が行なわ
れ、その酸化膜が除去された後、基板ｌの能動領域の表
面に、ＳｉＯ２のゲート酸化膜３１が熱酸化によって１
００人の厚さに形成される。次に、タングステン膜がＣＶＤによって２５００Åの厚
さに蒸着される。タングステンはカバレッジ特性が良好
なので、基板ｌの表面上で２５００人（０，２５μｍ）
の厚さがあれば、０．３μｍの深さの凹型溝Ｔ３をほと
んど埋めてしまう。この結果、凹型溝Ｔ３の底部から測ったタングステン膜
３２の実質的な厚さは５０００人に達する。このタングステン膜３２は、所定のマスクパターンによ
ってエツチングされ、第３Ａ図に示すように、凹型溝Ｔ
３の内表面と、凹型溝Ｔ３の周囲の基板表面上のみにタ
ングステン膜３２が残される。太い丁字形をしたこのタングステン膜はこの半導体装置
のゲート電極である。次に、ポリシリコン層（図示せず）が５００人の厚さで
全面に蒸着される。このポリシリコン層を１０００℃で
３０秒間ランプアニールすることにより、ポリシリコン
が下部にあるタングステンと反応し、この結果、タング
ステンシリサイド層（ＷＳｉ層）３３がタングステン膜
３２を覆うように形成される。このようにして、タング
ステン膜３２とＷＳｉＳｉ３Ｏ４含むゲート電極が形成
され、第３Ａ図に示す構造が得られる。タングステンシ
リサイドは酸化と薬品に対して安定なので、ゲート電極
も安定したものとなっている。次に、このゲート電極をマスクとして、凹型溝Ｔ３に隣
接する基板ｌの表面であって、ソースとドレインが形成
される部分に、第３Ｂ図に示す低濃度拡散層３４ａ、３
４ｂがリン（Ｐ）ｉ子のイオン打ち込みによって形成さ
れる。このイオンの打ち込′みは、１２０ｋｅｙでリン
原子濃度が２ｘ１０１３／ｃｍ２になるように行なわれ
る。次に、サイドウオール膜３５がＷＳｉＳｉ３Ｏ４面上に
形成される。このサイドウオール膜３５と、タングステ
ン［３２と、ＷＳｉＳｉ３Ｏ４マスクとして、高濃度拡
散Ｎ３６ａ、３６ｂが、低濃度拡散層３４ａ、３４ｂの
表面領域に、それぞれヒ素（Ａｓ）イオンの打ち込みに
よって形成され、打ち込まれたイオンが、ランプアニー
ルによって活性化される。このランプアニールは、１０
５０℃で３０秒間行なわれる。このようにして、第３Ｂ
図に示す構造が得られる。次に、例えばＳ　１０２の眉間絶縁膜３７が、第３Ｃ図
に示すように全面に蒸着される。そして、２つのコンタ
クトホールＨ３，Ｈ４が、眉間絶縁膜３７を貫通して高
濃度拡散層３６ａ、３６ｂの表面に至る深さに形成され
る。さらに、タングステン（Ｗ）がコンタクトホールＨ
３，Ｈ４内に選択的に満たされる。このタングステンの
選択的蒸着は、第２の実施例と同様に行なわれる。次に、例えばポリシリコンやアルミの第１配線層３９　
ａ、　　３９　ｂが、所定のパターンに形成され、コン
タクトホールＨ３，Ｈ４内のタングステン３８ａ、３８
ｂとそれぞれ接続される。そして、例えば５ｉ０２の層
間Ｍ３縁膜４０が全面に形成され、第１配線層３９ｂの
上の部分にコンタクトホールが開けられる。さらに、例
えばポリシリコンやアルミの第２配線層４１が形成され
、例えばＳｉＯ２ヤＳ　ｉ　３　Ｎ　４のパッシベーシ
ョン膜４２が全面に形成される。このようにして、第３
Ｃ図に示すｎＭＯｓトランジスタが完成する。上記実施例では、ゲート１！極が部分的に凹型溝Ｔ３内
に埋められているため、基板表面上から測ったゲート電
極の厚さが約２０ｏＯ人であり、従来の５０００人に比
べて小さいので、ゲート電極に起因する凹凸が減少して
いる。従って、ゲート電極の上部に重ねられる層のカバ
レッジが大幅に向上している。さらに、ゲート電極は、比抵抗がポリシリコンよりも小
さなタングステンを含むので、ゲート電極のサイズをさ
らに小さくすることもできる。また、ゲート電極とゲート酸化膜とが、少なくとも部分
的にＵ字形の凹型溝内に形成されており、電極が太い丁
字形もしくは逆帽子型になっているので、ｎＭＯｓトラ
ンジスタのチャンネルが凹型溝Ｔ３に沿って逆帽子型に
形成される。そして、チャンネル長さが従来の平面的な
チャンネルに比べて凹型溝Ｔ３の深さの２１倍分長くな
っている。従って、耐バンチスルー特性や耐ホツトエレクトロン特
性も大幅に向上している。さらに、この半導体装置では、高濃度拡散層が低濃度拡
散層の表面領域に形成されており、これによって垂直方
向にＬＤＤ構造が形成されているので、ドレイン領域の
電界強度が緩和され、耐ホツトエレクトロン特性が大幅
に向上する。そして、ｐｎ接合容量も第１、第２の実施
例と同様に小さく、これによって半導体装置の応答速度
が早くなっている。さらに、リーク特性や静電特性も、
これに応じて改善されている。なお、上記実施例におけるトレンチ分離構造をＬＯＧＯ
Ｓ構造にしても、上記と同様の効果がある。第４Ａ図ないし第４Ｃ図は、この発明の第４の実施例に
おける半導体装置の製造工程を示す断面図である。第４の実施例において、上記第１Ｄ図にいたるまでの最
初の数ステップは、第１〜第３の実施例と同じである。第４の実施例における次のステップでは、第４Ａ図に示
す、深さ０．　３μｍ１　幅０．３μｍの凹型溝、Ｔ　
３が、トレンチ分離領域８１で囲まれた基板表面部の能
動領域８２にフォトエツチングによって形成される。そ
して、新たに形成された凹型溝Ｔ３のエツジの丸め酸化
が行なわれ、その酸化膜が除去された後、基板１の能動
領域の表面に、ｓ　ｉ　ｏ２のゲート酸化膜３１が熱酸
化によって１００人の厚さに形成される。次に、ポリシリコン層４４がＣＶＤによって２５００人
の厚さに蒸着され、これにリン原子を拡散して抵抗値を
下げている。ポリシリコン層４４は、基板１の表面上で
２５０ＯＡ　（０，２５μｍ）の厚さになるように蒸着
すれば、０．３μｍの深さの凹型溝Ｔ３をほとんど埋め
てしまう、この結果、凹型溝Ｔ３の底部から測ったポリ
シリコン層４４の実質的な厚さは５０００Ａに達する。このようにして、第４Ａ図に示す構造が得られる。次に、ポリシリコン層４４が所定のゲート電極マスクパ
ターンを用いてフォトエツチングされ、第４Ｂ［！ｌに
示すように、凹型溝Ｔ３の内表面と凹型溝Ｔ３の周囲の
基板表面との上にあるポリシリコン層４４　　（４４ａ
）のみが残される。このポリシリコン層４４ａが、第４
の実施例におけるゲート電極となるものである。そして、このゲート電極をマスクとして、ポリシリコン
ゲート電極４４ａに隣接する基板１の表面領域のうち、
ソースとドレインが形成される部分に、第４Ｂ図に示す
低濃度拡散層３４ａ、３４ｂがリン（Ｐ）ｉ子のイオン
打ち込みによって形成される０次に、サイドウオール膜
３５がポリシリコン層４４ａの側面上に形成される。こ
のサイドウオール膜３５とポリシリコン層４４とをマス
クとして、高濃度拡散層３６　ａ、　　３６　ｂが、低
濃度拡散層３４ａ、３４ｂの表面領域に、それぞれヒ素
（Ａ　ｓ　）イオンの打ち込みによって形成され、打ち
込まれたイオンが、ランプアニールによって活性化され
る。このランプアニールは、１０５０℃で３０秒間行な
われる。次に、チタンシリサイド層（ＴｉＳｉ２層）４５ａ〜４
５ｃが、次のようにして、セルファラインで形成される
。まず、全面に厚さ６００人のチタン層（図示せず〉が
蒸着される０次に、このチタン層をＮ２雰囲気において
７００℃で３０秒間ランプアニールし、高濃度拡散層３
６ａ、３６ｂと、ポリシリコンゲート電極４４ａ上にあ
るチタンのみを、その下のシリコンと反応させ、ＴｉＳ
ｉ２層４５ａ〜４５ｃを形成する。ｉ＆後に、チタン層
やチタンナイトライド層の他の部分が、第２の実施例で
述べた選択エツチングによって除去される、このように
して、ＴｉＳｉ２層４５ａ〜４５ｃが完成し、第４Ｂ図
に示す構造が得られる。第４の実施例におけるゲート電極は、ポリシリコンの比
抵抗（約１０ｏｏμΩ・ａｍ）と比べて小さな比抵抗（
約１５μΩ・ａｍ）を有するＴｉＳｉ２層４５ｃを含ん
でいるので、ゲート電極全体の抵抗が小さくなり、従っ
て、この半導体の応答速度が早くなっている。次に、例えば５ｉ０２の層間絶縁膜３７が、第４Ｃ図に
示すように全面に蒸着される。そして、２つのコンタク
トホールＨ５，Ｈ６が、層間絶縁膜３７を貫通してＴ　
ｉ　Ｓ　Ｌ　２層４５ａ、４５ｂに至る深さに形成され
る。さらに、タングステン（Ｗ）４６ａ、４６ｂがコン
タクトホールＨ５゜Ｈ６内に選択的に満たされる。この
タングステンの選択的蒸着は、第２、第３の実施例と同
様に行なわれる。次に、例えばポリシリコンやアルくの第１配線１３９ａ
、３９ｂが、所定のパターンに形成され、コンタクトホ
ールＨ５，Ｈ６内のタングステン４６ａ、４６ｂとそれ
ぞれ接続される。そして、例えば５ｉ０２の層間絶縁膜
４０が全面に形成され、第１配線Ｐ！Ｊ３９ｂの上の部
分にコンタクトホールが開けられる。さらに、例えばポ
リシリコンやアルくの第２配線層４１が形成され、例え
ばＳｉＯ２やＳｉ３Ｎ４のパッシベーション膜４２が全
面に形成される。このようにして、第４Ｃ図に示すｎＭ
ＯＳトランジスタが完成する。上記第４の実施例では、第３の実施例と同様に、ゲート
電極に起因する凹凸が減少している。すなわち、基板表
面上から測ったゲート電極の厚さは約２５００人であり
、従来の５ｏｏｏ人に比べてずっと小さくなっている。また、凹型溝Ｔ３の底部から測ったゲート１！極の厚さ
は５０００人に達しており、ゲート電極の抵抗も小さく
抑えられている。ポリシリコン層４４ａのうえに付着さ
れたＴ　ｉ　Ｓ　ｉ　２層４５ｃはゲート電極の抵抗値
を更に低下させており、従って、半導体装置の応答速度
を保ったままゲート電極をさらに小さくすることもでき
る。また、第４の実施例では第３の実施例におけるその他の
効果も同時に得られている。なお、上記実施例におけるトレンチ分離構造をＬＯＧＯ
３構造にしても、上記と同様の効果がある。タングステン層４６ａ、４６ｂは、選択的蒸着でなく、
ＣＶＤやスパッタリングなどの他の方法で形成してもよ
い。さらに、ゲート電極は、ポリシリコンよりも比抵抗が小
さいような、メタル、メタルナイトライド、メタルシリ
サイドなどを含んでいてもよい。第５Ａ図ないし第５Ｃ図は、この発明の第５の実施例に
おける半導体装置の製造工程を示す断面図である。第５の実施例において、上記第１Ｄ図にいたるまでの最
初の数ステップは、第１〜第４の実施例と同じである。第５の実施例における次のステップでは、第５Ａ図に示
す、深さ０，３μｍ１幅０．３μｍの凹型溝Ｔ３が、ト
レンチ分離領域８１で囲まれた基板表面部の能動領域８
２にフォトエツチングによって形成される。そして、新
たに形成された凹型溝Ｔ３のエツジの丸め酸化が行なわ
れ、その酸化膜が除去された後、基板１の能動領域の表
面に。５ｉ０２のゲート酸化膜３１が熱酸化によって１００人
の厚さに形成される。次に、ポリシリコン層５１がＣＶＤによって５００Ａの
厚さに蒸着される。そして、Ｐ　ｔ　／　Ｔ　ｉ２層膜
５２が厚さ５００人で全面に蒸着される。こうして、第６Ａ図に示す構造が得られる。なお、ポリ
シリコン層５１は、Ｐ　ｔ　／　Ｔ　ｉ層５２がゲート
酸化膜３１と反応してプラチナシリサイドやチタンシリ
サイドになるのを防止する働きをする。従って、ポリシリコン層５１は、このトランジスタのし
きい値電圧やゲート酸化膜の耐圧を安定させている。なお、ポリシリコン層５１とＰ　ｔ　／　Ｔ　ｉ層５２
の厚さはいずれも５００Ａなので、ゲート電極のために
残された溝の深さは２０００Ａである。次に、ゲート電極が形成される凹型溝Ｔ３の上方部分に
窓Ｗ１を残して、レジスト５３が表面に形成される。そして、Ｐ　ｔ　／　Ｔ　ｉ層５２を電極として、５０
００人の厚さの金メッキ層５４が窓Ｗｌ内に電気メッキ
される。金メッキ層５４は、窓Ｗ１に通じているＰ　ｔ
　／　Ｔ　ｉ層の階段状の表面上に−様な速度で成長す
るので、対向面から成長した金メッキ層の部分同志が凹
型溝Ｔ３内でぶつかりあう。この結果、凹型溝Ｔ３の中
央部で結晶の乱れが生じ、そこにボイド５５が発生す、
る。更に金メッキ層が成長すると、ボイド５５はメッキ
層の内部に埋め込まれ、第４Ｂ図に示すような、表面が
ほぼ平らな金メッキ層５４が得られる。次に、金メッキ層５４の表面がレジスト５３とともにイ
オンミリングされ、この結果、金メッキ層５４　（５４
ａ）は第５Ｃ図に示すように２０００Ａ薄くなる。この
処理によって、金メッキ層５４ａの表面はさらに平坦化
され、ゲート電極のうえに重ねられる層の凹凸が緩和さ
れる。なお、イオン主リングは、Ａｒイオンを用い、１
０＝Ｔ。ｒｒの高真空中で行なわれるプラズマエツチングである
。その後、レジスト５３が除去され、ｐｔ／Ｔｉ層５２
とポリシリコン層５１とが、３０００人の厚さの金メッ
キ層５４ａをマスクとしたイオン主リングによって部分
的にエツチングされる。なお、ポリシリコン層５１の除去は、ＲＩＥで行なって
もよい。このようにして、第５Ｃ図に示すように、金メ
ッキ電極５４　ａの下部にあるＰｔ／Ｔｉ層５２（５２
ａ）とポリシリコン層５１　（５１ａ）とが残される。そして、この金メッキｆｉｔｆｐ５４ａをマスクとして
、金メッキ電極５４ａに隣接する基板ｌの表面領域に、
低濃度拡散、ｇ５５ａ、５５ｂがイオン打ち込みによっ
て形成される。さらに、サイドウオール膜５６が形成された後、高濃度
拡散層５７ａ、５７ｂが、低濃度拡散層５５ａ、５５ｂ
の一部を含む領域にイオン打ち込みによって形成される
。この時、ゲート電極部に隣接する低濃度拡散層５５ａ
、５５ｂの部分は、そのまま残される。最後のステップでは、層間絶縁膜５８が、第５Ｃ図に示
すように全面に蒸着される。そして、２つのコンタクト
ホールＨ７，Ｈ８が、層間ａｍ膜５８とゲート酸化膜３
１とを貫通して高濃度拡散層５７　ａ、　　５７　ｂの
表面に至る深さに形成される。さらに、ＴｉＮ／Ｔｉ２層膜などのようなバリアメタル
５９が層間絶縁膜５８と高濃度拡散層５７ａ、５７ｂと
の上に蒸着される。そして、レジスト（図示せず）が、
ソースとドレインとの部分に窓を有するパターンに形成
される。更に、バリアメタル５９を電極として、Ａｕ層
６０ａ、６０ｂが５ｏｏｏ人の厚さにメッキされる。そ
して、レジストを除去した後、パッシベーション膜６１
が全面に形成される。このようにして、第５Ｃ図に示す
ｎＭＯ３）ランジスタが完成する。上記第５の実施例では、上記第３、第４の実施例と同様
に、ゲート電極に起因する凹凸が減少している。すなわ
ち、基板表面上から測ったゲート電極の厚さは約３００
０人であり、従来の５００ＯＡに比べてずっと小さくな
っている。また、凹型溝Ｔ３の底部から測ったゲート電
極の厚さは５０００人に達しており、ゲート電極の抵抗
も小さく抑えられている。さらに、ゲート電極は金（Ａ
Ｕ）で形成されており、金はポリシリコンよりも比抵抗
がかなり小さいので、半導体装置の応答速度を保ちつつ
、ゲート電極のサイズをさらに小さくすることもできる
。なお、第５の実施例では第３、第４の実施例におけるそ
の他の効果も同時に得られている。さらに、上記実施例におけるトレンチ分離構造をＬＯＧ
Ｏ３構造にしても、上記と同様の効果がある。また、ゲート電極は、ポリシリコンよりも比抵抗が小さ
いような、メタル、メタルナイトライド。メタルシリサイドなどを含んでいてもよい。上記実施例では、ｎＭＯ３）ランジスタの構造と、その
製造方法について説明したが、この発明はｐＭＯＳトラ
ンジスタやＣＭＯ３Ｉ−ランジスタにも適用可能である
。（発明の効果１以上説明したように、この発明によれば、ゲート電極を
少なくとも凹型溝の内部に形成するので、ゲート電極に
起因する凹凸を少なくでき、ゲート電極の上部に重ねら
れる層のカバレッジを大幅に向上することができるとい
う効果がある。さらに、ゲート電極とゲート酸化膜とが凹型溝内に形成
されているので、従来の平面的なチャンネルに比べて、
チャンネル長さが凹型溝の深さの２倍分長くなり、従っ
て耐バンチスルー特性や耐ホットエレクトロン特性力５
大幅に改善されるという効果がある。ゲート電極は、凹型溝の内部に埋まるように形成しても
よく、また、凹型溝の周囲にある基板の表面の一部を覆
うように形成してもよいが、後者の場合には、チャンネ
ル長さが、基板の表面上にあるゲート電極の幅だけ長く
なるという効果がある。さらに、第１と第２の拡散層のそれぞれが、その深い部
分に低濃度領域を備えた不純物濃度分布を有するように
すれば、これらの拡散層の付近における電界が緩和され
て、パンチスルー耐圧や、耐ホツトエレクトロン特性が
改善されるという効果がある。また、第１と′第２の拡
散層のそれぞれが、前記ゲート電極に近い部分に低濃度
領域を備えた不純物濃度分布を有していても、同様の効
果がある。また、ゲート電極が、メタル層、メタルナイトライド層
およびメタルシリサイド層のうちの少なくとも１つを含
むようにすれば、例えば、ポリシリコンのみを含む場合
に比べてゲート電極の抵抗値を下げることができ、ゲー
ト電極の大きさを更に小さくすることもできるという効
果がある。ゲート電極がメタル層を含んでいる場合に、ゲート絶縁
膜とメタル層との間に、さらにポリシリコン層を備えて
いれば、ゲート酸化膜とメタル層とが熱処理時に反応す
るのを防止できるという効果がある。また、工程　（ｄ−１）〜　（ｄ−３）にしたがってゲ
ート電極を形成すれば、化学的に安定な金属（例えばＡ
ｕ）をメッキしてゲート電極にし、これをイオンミリン
グして厚みを減らすことによって、ゲート電極の表面を
平坦にすることができるという効果がある。

【図面の簡単な説明】

第１Ａ図ないし第１Ｇ図は、この発明の第１の実施例に
よる半導体装置の主要工程断面図、第２Ａ図ないし第２
Ｃ図は、この発明の第２の実施例による半導体装置の主
要工程断面図、第３Ａ図ないし第３Ｃ図は、この発明の
第３の実施例による半導体装置の主要工程断面図、第４
Ａ図ないし第４Ｃ図は、この発明の第４の実施例による
半導体装置の主要工程断面図、第５Ａ図ないし第５Ｃ図
は、この発明の第５の実施例による半導体装置の主要工
程断面図、第６図は、従来の半導体装置を示す断面図で
ある。ｌ　・・・　シリコン基板、Ｔ２．Ｔ３　　・・・　凹型溝、９ａ　・・・　ゲート酸化膜、１１ａ　　−−−ＴｉＮＦＩ。１２ａ　　＝−Ｃｕ−ＡｕＦｒｌ。１３　ａ、　　１３　ｂ　　・・・　低濃度拡散層、１
４　ａ、　　１４　ｂ　　・・・　高濃度拡散層、２１
ａ　　・・・　ポリシリコン層、２２　・・・　ＴｉＳｉ２層、３１　・・・　ゲート酸化膜、３２　・・・　タングステン膜、３３　・・・　ＷＳｉ層、３４　ａ、　　３４　ｂ　　・・・　低濃度拡散層、３
６　ａ、　　３６　ｂ　　・・・　高濃度拡散層、４４
ａ　　・・・　ポリシリコン層、４５　ｃ　　＝・Ｔ　ｉ　Ｓ　ｉ　２層、５１ａ　　・
・・　ポリシリコン層、５２ａ　　＝−Ｐｔ／Ｔｉ２層膜、５４ａ　　・・・　金メッキ層、

Claims

【特許請求の範囲】

（１）凹型溝を有する第１導電型の基板と、少なくとも
前記凹型溝の内面上に形成されたゲート絶縁膜と、少なくとも前記凹型溝中のゲート絶縁膜の上に形成され
たゲート電極と、当該ゲート電極に隣接する前記基板の表面領域に形成さ
れた第２導電型の第１の拡散層と、前記ゲート電極をは
さんで、前記第１の拡散層と対向する位置に形成された
第２導電型の第２の拡散層とを備えることを特徴とする
半導体装置。
（２）請求項１記載の半導体装置であって、前記ゲート
電極は、前記凹型溝の内部に埋まるように形成されてい
る半導体装置。
（３）請求項１記載の半導体装置であって、前記ゲート
絶縁膜と前記ゲート電極とは、前記凹型溝の周囲にある
前記基板の表面の一部を覆うように形成されている半導
体装置。
（４）請求項１、２または３記載の半導体装置であって
、前記第１と第２の拡散層のそれぞれは、その深い部分に
低濃度領域を備えた不純物濃度分布を有する半導体装置
。
（５）請求項４記載の半導体装置であって、前記ゲート
電極は、メタル層、メタルナイトライド層およびメタル
シリサイド層のうちの少なくとも１つを含む半導体装置
。
（６）請求項５記載の半導体装置であつて、前記ゲート
電極はメタル層を含んでおり、前記ゲート絶縁膜と前記メタル層との間に、さらにポリ
シリコン層を備えた半導体装置。
（７）請求項１、２、または３記載の半導体装置であっ
て、前記第１と第２の拡散層のそれぞれは、前記ゲート電極
に近い部分に低濃度領域を備えた不純物濃度分布を有す
る半導体装置。
（８）請求項７記載の半導体装置であって、前記ゲート
電極は、メタル層、メタルナイトライド層およびメタル
シリサイド層のうちの少なくとも１つを含む半導体装置
。
（９）請求項８記載の半導体装置であって、前記ゲート
電極はメタル層を含んでおり、前記ゲート絶縁膜と前記メタル層との間に、さらにポリ
シリコン層を備えた半導体装置。
（１０）半導体装置の製造方法であって、（ａ）第１導電型の基板に凹型溝を形成する工程と、（ｂ）少なくとも前記凹型溝の内面上にゲート絶縁膜を
形成する工程と、（ｃ）少なくとも前記凹型溝中のゲート絶縁膜の上にゲ
ート電極を形成する工程と、（ｄ）当該ゲート電極に隣接する前記基板の表面領域に
第２導電型の第１の拡散層を形成するとともに、前記ゲ
ート電極をはさんで、前記第１の拡散層と対向する位置
に第２導電型の第２の拡散層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（１１）請求項１０記載の半導体装置の製造方法であっ
て、前記工程（ｃ）において、前記ゲート電極が前記凹型溝
の内部に埋まるように形成される半導体装置の製造方法
。
（１２）請求項１０記載の半導体装置の製造方法であっ
て、前記工程（ｃ）および（ｄ）において、前記ゲート絶縁
膜と前記ゲート電極とが、前記凹型溝の周囲にある前記
基板の表面の一部を覆うように形成される半導体装置の
製造方法。
（１３）請求項１０、１１または１２記載の半導体装置
の製造方法であって、前記工程（ｄ）において、前記第１と第２の拡散層のそ
れぞれが、その深い部分に低濃度領域を備えた不純物濃
度分布を有するように形成される半導体装置の製造方法
。
（１４）請求項１３記載の半導体装置の製造方法であっ
て、前記工程（ｃ）において、ポリシリコン層とメタル層とを形成するとともに、当該
メタル層とポリシリコン層とを熱処理によつて互いに反
応させることにより、メタルシリサイド層を形成する半
導体装置の製造方法。
（１５）請求項１０、１１、または１２記載の半導体装
置の製造方法であつて、前記工程（ｄ）において、前記第１と第２の拡散層のそ
れぞれが、前記ゲート電極に近い部分に低濃度領域を備
えた不純物濃度分布を有するように形成される半導体装
置の製造方法。
（１６）請求項１５記載の半導体装置の製造方法であっ
て、前記工程　（ｂ）の後に、（ｂ−１）ポリシリコン層を前記ゲート絶縁膜上に形成
する工程を有するとともに、前記工程（ｄ）は、（ｄ−１）第１のメタル層を前記ポリシリコン層の上に
蒸着する工程と、（ｄ−２）前記第１のメタル層の上に第２のメタル層を
メッキ処理によって形成する工程と、（ｄ−３）前記第２のメタル層の厚みをイオンミリング
によって減少させる工程とを有する半導体装置の製造方
法。