JP2007019474A - ナンド型フラッシュメモリ素子及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板のアクティブ領域より低くリセスされたソース選択トランジスタゲート及びドレイン選択トランジスタゲートを形成し、ソース選択トランジスタゲート及びドレイン選択トランジスタゲートの有効チャネルの長さをメモリセルゲートのチャネルの長さより長くして選択トランジスタのソース領域とドレイン領域との間の電場を減らすことにより、非選択されたセルストリングでソース及びドレイン選択トランジスタに隣接したエッジメモリセルにプログラムディスターブが発生することを防止し得るナンド型フラッシュメモリ素子及びその製造方法。
【選択図】なし
Description
102,209 トレンチ
104,210 素子分離膜
106,202 リセス領域
108,204 トンネル酸化膜
112,214 誘電体膜
116,218 メタル
118,220 ハードマスク
110,208,212 フローティングゲート用導電膜
114,216 コントロールゲート用導電膜
Claims (29)
- 半導体基板のアクティブ領域より低くリセスされて形成されたドレイン選択トランジスタゲート及びソース選択トランジスタゲート;及び
上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
上記リセスされて形成されたソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とするナンド型フラッシュメモリ素子。 - 上記ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さは、上記アクティブ領域を限定する素子分離膜の長さより短いか、または同様であることを特徴とする請求項1に記載のナンド型フラッシュメモリ素子。
- 上記ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの幅(横方向)は、上記メモリセルゲートの幅より狭いか、または同様であることを特徴とする請求項1に記載のナンド型フラッシュメモリ素子。
- 上記ソース選択トランジスタゲート及びドレイン選択トランジスタゲートの大きさ(ゲート幅)は、上記メモリセルゲートの大きさと同様であることを特徴とする請求項1に記載のナンド型フラッシュメモリ素子。
- 上記ソース選択トランジスタゲートとこれに最隣接したメモリセルゲートとの間の間隔と、上記ドレイン選択トランジスタとこれに最隣接したメモリセルゲートとの間の間隔は他の残りのメモリセルとの間の間隔と同様であることを特徴とする請求項1に記載のナンド型フラッシュメモリ素子。
- 半導体基板のアクティブ領域より低くリセスされて形成されたソース選択トランジスタゲート;
上記半導体基板のアクティブ領域上に形成されたドレイン選択トランジスタゲート;及び
上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
上記リセスされて形成されたソース選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とするナンド型フラッシュメモリ素子。 - 上記ソース選択トランジスタゲートのチャネルの長さは上記アクティブ領域を限定する素子分離膜の長さより短いか、または同様であることを特徴とする請求項6に記載のナンド型フラッシュメモリ素子。
- 上記ソース選択トランジスタゲートのチャネルの幅(横方向)は、上記メモリセルゲートの幅より狭いか、または同様であることを特徴とする請求項6に記載のナンド型フラッシュメモリ素子。
- 上記ソース選択トランジスタゲートの大きさ(ゲート幅)は、上記メモリセルゲートの大きさと同様であることを特徴とする請求項6に記載のナンド型フラッシュメモリ素子。
- 上記ソース選択トランジスタゲートとこれに最隣接したメモリセルゲートとの間の間隔は、他の残りのメモリセルとの間の間隔と同様であることを特徴とする請求項6に記載のナンド型フラッシュメモリ素子。
- 半導体基板のアクティブ領域より低くリセスされて形成されたドレイン選択トランジスタゲート;
上記半導体基板のアクティブ領域上に形成されたソース選択トランジスタゲート;及び
上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
上記リセスされて形成されたドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が、上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とするナンド型フラッシュメモリ素子。 - 上記ドレイン選択トランジスタゲートのチャネルの長さは上記アクティブ領域を限定する素子分離膜の長さより短いか、または同様であることを特徴とする請求項11に記載のナンド型フラッシュメモリ素子。
- 上記ドレイン選択トランジスタゲートのチャネルの幅(横方向)は、上記ドレイン選択トランジスタゲートの幅より狭いか、または同様であることを特徴とする請求項11に記載のナンド型フラッシュメモリ素子。
- 上記ドレイン選択トランジスタゲートの大きさ(ゲート幅)は、上記メモリセルゲートの大きさと同様であることを特徴とする請求項11に記載のナンド型フラッシュメモリ素子。
- 上記ドレイン選択トランジスタゲートとこれに最隣接したメモリセルゲートとの間の間隔は他の残りのメモリセルとの間の間隔と同様であることを特徴とする請求項11に記載のナンド型フラッシュメモリ素子。
- 半導体基板上にアクティブ領域を限定する素子分離膜を形成する段階;
上記素子分離膜間の上記アクティブ領域をリセスさせる段階;
上記リセスされたアクティブ領域にトンネル酸化膜とフローティングゲート用導電膜を形成する段階;及び
上記結果物の全体の表面上に誘電体膜とコントロールゲート用導電膜を形成する段階を含むナンド型フラッシュメモリ素子の製造方法。 - 上記リセスされたアクティブ領域の深さは、上記素子分離膜の深さより短いか、または同様であることを特徴とする請求項16に記載のナンド型フラッシュメモリ素子の製造方法。
- 上記リセスされたアクティブ領域の幅(横方向)は、上記ゲートの幅より狭いか、または同様であることを特徴とする請求項16に記載のナンド型フラッシュメモリ素子の製造方法。
- 上記アクティブ領域をリセスさせることは、プラズマガスを用いることを特徴とする請求項16に記載のナンド型フラッシュメモリ素子の製造方法。
- 上記プラズマガスのエネルギーとして100〜3K wattを用いることを特徴とする請求項19に記載のナンド型フラッシュメモリ素子の製造方法。
- 上記アクティブ領域をリセスさせることは、Cl2のベースにHBr/Ar/Heなどを添加したガスを用いることを特徴とする請求項16に記載のナンド型フラッシュメモリ素子の製造方法。
- 上記フローティングゲート用導電膜と上記コントロールゲート用導電膜は、ドープされたポリシリコン、アンドープされたポリシリコンの単一層または積層膜で形成されることを特徴とする請求項16に記載のナンド型フラッシュメモリ素子の製造方法。
- 上記フローティングゲート用導電膜は、上記リセスされたアクティブ領域を埋め込むように200〜10000Åの厚さで蒸着されることを特徴とする請求項16に記載のナンド型フラッシュメモリ素子の製造方法。
- 半導体基板のゲート形成領域をリセスさせる段階;
上記リセスされた領域を含む半導体基板の全面にトンネル酸化膜、フローティングゲート用ポリシリコン膜及びハードマスクを蒸着する段階;
上記ハードマスクをパターニングした後に上記パターニングされたハードマスクをエッチングマスクにして上記フローティングゲート用ポリシリコン膜と上記トンネル酸化膜をエッチングして素子分離膜を形成するためのトレンチを形成する段階;
上記トレンチの内部を酸化膜でギャップフィルした後に平坦化させて上記素子分離膜を形成する段階;及び
上記平坦化された表面上に誘電体膜とコントロールゲート用導電膜を形成する段階を含むナンド型フラッシュメモリ素子の製造方法。 - 上記リセスされた領域の幅(横方向)は、上記ゲートの幅より狭いか、または同様であることを特徴とする請求項24に記載のナンド型フラッシュメモリ素子の製造方法。
- 上記リセスされた領域の深さは、上記素子分離膜の深さより短いか、または同様であることを特徴とする請求項24に記載のナンド型フラッシュメモリ素子の製造方法。
- 上記アクティブ領域をリセスさせることは、プラズマガスを用いることを特徴とする請求項24に記載のナンド型フラッシュメモリ素子の製造方法。
- 上記プラズマガスのエネルギーとして100〜3K wattを用いることを特徴とする請求項27に記載のナンド型フラッシュメモリ素子の製造方法。
- 上記アクティブ領域をリセスさせることは、Cl2のベースにHBr/Ar/Heなどを添加したガスを用いることを特徴とする請求項24に記載のナンド型フラッシュメモリ素子の製造方法。
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