JPS62245676A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体上に集成形成される記憶装置に係り、特
に電気的に消去可能な不揮発性の記憶装置の構造に関す
る。

（従来の技術） 半導体基板上に形成される記憶装置は近年著しい発展を
とげている。特にシリコン基１．　ｆ　用いたＭＯＳ型
のメモリは、システムの高機能化、小型化低価格化をう
ながす原動力となっている。ＭＯＳメモリは大別すると
、電源しゃ断時に情報の失なわれる揮発性メモリと情報
の失なわれる事のない不揮発性のメモリに分けられる。

後者は、内容の書き換えが比較的少なく、長期間情報を
保持する必要のあるデータを記憶する場合に用いられて
−る。この様な不揮発性を有しかつ、その内容を電気的
に消去可能なメモリ（薄情として、第２図に示すものが
知られている。即ち、Ｐ型シリコン基板（２００）上に
その一部が薄い酸化膜（〜１００Ａ）（２０１）を介し
てシリコン基板（２００）中のｎ型不純物領域（２０２
）と対向する如く形成された浮遊ゲート（２０３）と、
浮遊ゲート（２０３）上の絶縁膜（２０４）上にＶ置さ
れた制御ゲート（２０５）よりなる記憶トランジスタ（
２０６）が形成されている。（２０７）はｎ型不純物層
でありトランジスタ（２０６）のソースとなっている。

一方、シリコン基板（２００）上の絶縁膜（２０８）を
介してゲート電１ｋ（２０９）が設置され、ｎ型不純物
層（２１０）　（２０２）より、ドレイン・ソースが形
成された選択トランジスタ（２１１）が形成され、１つ
の記憶素子となっている。本記憶累子に情報の記憶を行
うには、制御ゲート（２０５）に高電圧を印加し、ｎ型
不純物層（２０２）を接地電位に保つ事により。

薄い酸化膜（２０１）でトンネル電流を流し、浮遊ゲー
　ト（２０３）に電荷を注入してなされろ。情報を書き
換える際には、逆に制御ゲート（２０５）を接地電位と
し、選択トランジスタ（２１１）のドレイン（２１０１
及びゲート（２０９）に高電圧を印加し％　ｎ型不純物
層ｉ１（２０２）に高電圧を印加し、１１ｊ荷を放出す
る事によってなされる。

（発明が解決しようとする問題点） この記憶素子がマトリックス配置された場−ｆｉｖｃ選
択されなり素子では、上記選択トランジスタ（２１１）
のゲートを接地電位に保つ事によりｎ型不純物層（２０
２）に高電位が印加されるのを防いでいる。即ち％選択
トランジスタ（２１１）はプログラム時の高電圧をカッ
トオフする必要があるため、ゲ−）　（２０９）の長さ
を大きくとる必要がある。従って、素子を微細化する上
で大きな問題点となっている。

本発明は上記の欠点に鑑みてなされたもので。

高電圧をカットオフする必要のある１胃択トランジスタ
の素子占有面積を縮少し、もって、高集積化が可能な記
憶素子を提供する本のである。

〔発明の構成〕

（問題点を解決するための手段） 本発明では第１図の如く記憶トランジスタはＰ型シリコ
ン基板（１００）　ＶＣ形成されたｎ型不純物層（１０
２）の上部にトンネル電流を流す薄い酸化膜（１０１）
を介して浮遊ゲート（１０３）が設置されており、浮遊
ゲーｈ　（１０３）上に絶縁膜（１０４）を介して側脚
ゲー）　（１０５）が設置されており、基本的には従来
例と変わるところはない。

一方１選択ゲート（１１２）は、シリコン基板（１００
）に設けられた溝（１０８）上にゲート絶縁膜（１０９
）を介してゲート電極（１１０）が設けられている点が
特徴である。

（作用） このように構成することにより１選択トランジスタ（１
１２）のゲート長は充分長いにもかかわらず。

その素子占有面積は大巾に減少している。また。

選択トランジスタ（１１２）のドレイン（Ｉｌｌ）と、
ソース（１０２）は、シリコン基板（１００）中の溝（
１０８）底部に比べて、基板表面に近い構造となってお
り。

ドレイン（１１１）　、ソース（１０２）間の耐圧を向
上させる効果を得ている。従って１選択トランジスタ（
１１２）の占有面積は大巾に減少し記憶素子の微細化が
可能であり、大容量のメモリを実現する事が可能である
。

（実施例） 以下、本発明の一実施例１を用いて説明する。まず第３
図（ａ）に示す如く、ｐ型シリコン基板（３００）上に
素子分離領域を形成した後、ｎ型不純物層（３０１）、
（３０２）を形成する。次にｌｂ）に示すように。

シリコン基板（３００）の一部をリアクティブエッチ□
ング等の方法によりエツチングし、溝（３０３）を形成
し、その後、ゲート絶縁膜として、例えば４００Ａ程度
の酸化膜を形成させる。続いて、ＩＣ）に示す如＜ｈ”
型不純物Ｎ（３０１）上の酸化膜を除去し。

トンネル電流が流れつる程度のうすい酸化膜（３０５）
（〜１００Ａ）　を形成するＯその後、多結晶シリコン
層（３０６）を全面に堆積する。続Ｌ／ｋｒ、ｌｄ）に
示す如く多結晶シリコン（３０６）をパターニングし、
選択トランジスタのゲート及び配憶トランジスタの浮遊
ゲートを形成する。更に多結晶シリコン（３０６）を酸
化し、４００Ａ程度の酸化膜（３０７）を形成する。

図には示していないが、この後、シリコン窒化膜などの
異なる絶縁物を用いて多層構造とする事も可能である。

その後％ｔｅｌに示す如く、更に多結晶シＩＩ　コｙ　
層（３０８）を堆積、パターニングシ、制御ゲート（３
０８）を形成し、ｎ型不純物層ｔｉｌ　（３０９）、（
３１０）を形成し、Ｉｌｋ後に通常の配祿工程を径で素
子が完成される。図から明らかな様ｖｃ、Ｂ択トランジ
スタ（３１０）のゲート電極は、シリコン基板（３００
）中に形成された溝（３０３）に皿め込まれた形となっ
ており、選択トランジスタ（３１２）のドレイン（３０
９）。

ソース（３０１）間の耐圧を著しく向上させる効果を与
えている。この耐圧はドレイン（３０９）、ソース（３
０１）間を近づけても、溝の深さで決まるため。

労化する事なく、素子の微細化に適した構造となってい
る。

次に１本発明の他の実施例を第４図を用いて説明する。

第４図では従来と同じ（、ｐｉｌシリコン基板（４００
）中Ｋｎ型不純物ｌｉｔ　（４０１）、（４０２）が形
成された後、トンネル酸化膜（４０３）ｆ浮遊アゲ−４
０５）ｓｌｌｌＩＩＩＫｌゲート（４０７）が形成され
た後、浮遊ゲート（４０５）　、制量ゲート（４０７）
をマスクとしてシリコン基板ｐの溝（４１４）が形成さ
れている。選択トランジスタ（４１３）のゲー）　（４
（１９）は第３の多結晶シリコン層により形成されてい
る。その結果上記実施例と同様の効果をもつ記憶素子が
実現されている。

〔発明の効果〕

本発明によれば、ドレイン、ソース間の耐圧を向上さ亡
ることができ、しかも選択トランジスタの占有面積を大
幅に減少可能となって、記憶素子の微細化が可能となり
、大容看のメモリを実現することができる。

【図面の簡単な説明】

明のｆ実施例を説明するための工程断面図である。 １００・・・シリコン基板、１０１・・・＋”Ｒ化膜、
１０２・・・ｎ型不純物層、１０３・・・浮遊ゲート、
１０４・・・絶縁膜。 １０５・・・制御ゲー）、１０８・・・溝、１０９・・
・ゲート絶縁１１１．１１０・・・ケート電極、１１１
・・・ドレイン、１１２・・・選択トランジスタ。 （ｂ） （Ｃ） □８ （ｅ） 第　　３　　図 ＜ｔＬノ 第　　３　　図 第　　４　　図

Claims (1)

【特許請求の範囲】
1. 半導体基板中に互いに隔てて形成された前記半導体と逆
   導電形の不純物領域と、該不純物領域上において薄い絶
   縁膜を介すると共に、前記不純物層を隔てる領域上で絶
   縁物を介して設置された浮遊ゲートと、該浮遊ゲート上
   に絶縁物を介して設けられた制御ゲートを有する記憶ト
   ランジスタと、該記憶トランジスタの前記逆導電形の不
   純物層と電気的に接続された同じく逆導電型の不純物層
   と、該不純物層と隔てて形成された逆導電型の不純物層
   と、これらを隔てる半導体表面上に絶縁膜を介して設置
   されたゲート電極よりなる選択トランジスタにより構成
   された不揮発性半導体記憶装置において、前記選択トラ
   ンジスタのゲート電極下に形成された絶縁物と半導体基
   板との界面が少なくともその一部が、前記逆導電型の不
   純物層が形成された半導体基板表面よりも基板側に埋め
   込まれる如く形成されている事を特徴とする不揮発性半
   導体記憶装置。