JPS6225460A - 電気的に変更可能な不揮発性記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は一般に集積回路プログラム可能不揮発性メモ
リデバイスに、更に詳しくは、製造工程及びマスク整合
における変動に耐えられる改良形不揮発性メモリセル、
並びにそのようなデバイスを構成するための方法に関係
している。

発明の背景 一従来技術において、電力が供給されていない場合に不
定の期間データを記憶し且つ又記憶されたデータを選択
的に変更する又はプログラミングすることのできろ集積
回路メモリデバイスカー開発されている。ここで特に関
心があるのはフローティングゲートを不揮発性素子とし
て利用した不揮発性メモリ（持久記憶装置）セルである
。例えば、四ポリシリコン層フローティンググート不揮
発性メモリセルを開示している米国特許第４３ｊ１４２
６５号、及び基板結合のある三ポリシリコン層フローテ
ィンググート不揮発性メモリセルを開示している米国特
許第４２７４０１２号を見よ。これらの不揮発性メモリ
セルは両方とも、技術上知られているように、不揮発性
等速呼出記憶装置（ＮＯＶＲＡＭ）及び電気的に消去可
能なプログラム可能固定記憶装置（ＥＥＰＲＯ〜１）を
構成するように配列することができる。例えば、ＮＯＶ
ＲＡＭデバイスを開示している米国特許第４３００２１
２号、及びＥＥＦＲＯＭデバイスを開示している米国特
許第４４８６７６９号を見よ。もちろん、この発明の原
理はフローティングゲート技術を利用したその他のデバ
イスにも適用可能である。

例えば、米国特許第４２７４０１２号においては、開示
された不揮発性メモリセルには三つのポリシリコンの層
があって、この各層が一般して基板から及び相互に電気
的に分離されて℃・る。第１ポリシリコン層はプログラ
ミング電極である。第２ポリシリコン層はフローティン
グゲートである。

フローティングゲートにはプログラミング電極に容量結
合されてプログラミングトンネル領域を形成している部
分があって、ここでは電子がプログラミング電極からフ
ローティングゲートへ通り抜ける。フローティングゲー
トの別の部分はＰ形基板におけるｎ−注入領域に容量結
合されて℃・る。

ｎ−注入領域はバイアス電極である。第３ポリシリコン
層は消去／記憶１葎であって、フローティングゲートの
一部分に容量結合されて消去トンネル領域を形成してお
り、この領域では電子がフローティングゲートから消去
／記憶電極に通り抜ける。消去／記憶電極の別の部分は
基板におけるバイアス電極に容量結合されている。

トンネル作用を開始させるために、高電位、例えば２５
Ｖが消去／記憶電極に加えられ且つプログラミング電極
が低電位、例えば接地に保持される。基板バイアス電極
は、それぞれ、電子がフローティングゲートから通り抜
けるべきか又はこれへ通り抜けるべきかに依存して、プ
ログラミング電極の低電位に保持されるか又は消去／記
憶電極の高電位に保持されるようにさせられる。バイア
ス電極を高電位に保持すると、バイアス電極に強く容量
結合されているフローティングゲートは高電位に高めら
れる。それゆえ、高電位がプログラミング電極とフロー
ティングゲートとの間のプログラミングトンネル領域に
存在するので、電子がフローティングゲートへと通り抜
ける。逆に、バイアス電極を低電位に保持すると、フロ
ーティングゲートも又バイアス電極への強い容量結合の
ときに低電位になる。それゆえ、フローティングゲート
と消去／記憶電極との間の消去トンネル領域には高電位
が存在する。それで電子はフローティングゲートから消
去／記憶電極へ通り抜ける。

バイアス電極の電位はトランジスタスイッチによって制
御されるが、この場合バイアス電極はこのトランジスタ
のソースを形成している。トランジスタがオンｆされる
と、バイアス電極は低電位に電気的に結合される。トラ
ンジスタがオフであるときには、バイアス電極の電位は
浮動することが許される。消去／記憶電極とバイアス電
極との間の強い容量結合のために、消去／記憶電極に加
えられた高電位はバイアス電極と容量的に結合される。

それでバイアス電極は高電位に高められる。

単一のウェハかも製造されるメモリデバイスの数を増大
させて１ウェハ当りのチップ生産量を増大させ、これに
よりＩチップ当りの費用を低減させるようにすることが
望ましい。これに関連して、メモリデバイス内の各メモ
リセルの大きさは減小されなければならない。しかしな
がら、そのような大きさの減小は現存するメモリセルの
単純小形化を許さない。例えば、マスクレベル間の許容
差は維持するのが困難であろうし、又縮小設計のものは
現存する技術とは適合しない最小チャネル幅を必要とす
るであろう。上述の不揮発性メモリセルの小形化は演算
用メモリデバイスに対して維持されるべき必要な容量値
及び容量関係を許さない。

例えば、第３半導体層及び第２半導体層のそれぞれは基
板及びすぐ下の順序の半導体層の一部分の上にある。容
量結合の大きさを確立しているのは各層間の重なり部分
である。又、消去／記憶電極とバイアス電極との間に必
要とされた容量結合はデバイスの動作速度に重要な影響
を及ぼす。

又、メモリセルを形成する工程の各段階のすべてを臨界
的な許容差に対して、特に寸法制御及び層間整合のリト
グラフ変動に対して比較的鈍感にすることが望ましい。

多くの自己整合特徴を持ったセルは工程許容差に関して
重要な利点を提供する。

発明の概要 各層間の自己整合のために工程許容差の大ぎい不揮発性
メモリデバイスを提供することがこの発明の主な目的で
ある。

不揮発性セルの改善された垂直方向の集積化によってセ
ルの表面積を減小させることがこの発明の別の目的であ
る。

この発明によれば、不揮発性フローティンクケ−トデバ
イスは、プログラミング電極として機能する第１ポリシ
リコン層、及びフローティングゲートとして機能する第
２ポリシリコン層を備えている。フローティングゲート
の第１部分はプログラミング電極に容量結合されている
。フローティングゲートの第２部分は基板に配置された
第１基板領域に容量結合されている。第１基板領域は基
板とは反対の導電形式のものである。消去／記憶電極と
して機能する第３ポリシリコン層はフローティングゲー
トの上方に配置されていてこれに容量結合されて見・る
。フローティングゲートの上に重なっており且つ基板に
対して何ら他の機能を与えない第３半導体層を設けたこ
とによって、誘電体間隔子及び重なり面積により決定さ
れるキャパシタンスは整合の不一致によって影響されな
い。

更に、選択トランジスタにはポリシリコンの最初の付着
の期間中に形成されたゲートがある。このゲートはこの
トランジスタのソース及びドレインを形成するためのマ
スクとして使用される。それゆえ、このトランジスタの
ゲートはそれのソース及びドレインと自己整合されるこ
とになる。従って、各層間の整合が不可欠であるセルに
おけるポリシリコン層は第１及び第２のポリシリコン層
だけである。すなわち、フローティングゲートは適当な
セル機能のためにはプログラミング電極に十分に重なり
合わなければならな（・。

実施例の説明 今度は第１図ないし第４図について述べると、この発明
により構成された不揮発性メモリセル（持久記憶装置セ
ル）１０が示されている。メモリセル１０は第１導電形
式の基板１２、第１の電気的に分離された半導体層１４
、第２の電気的に分離された半導体層１６、及び第３の
電気的に分離された半導体層１８を備えて〜・る。

基板１２には第１基板領域２０、第２基板領域２２、及
び表面２３がある。各基板領域２０及び２３は表面２３
に配置されていて、基板１２の第１導電形式とは反対の
第２導電形式のものである。

第１半導体層１４には第１部分２４、及びこの第１部分
２４から電気的に分離した第２部分２６がある。第２部
分２６は第１基板領域２０と第２基板領域２２との間に
延びている。

第２半導体層１６には第２基板領域２２に容量結合され
た第１部分２８、及び第１半導体層１４の第１部分２４
に容量結合された第２部分３０がある。第２半導体層１
６の第１部分２８と第２半導体基板領域２２との間の容
量結合は第４図においてキャパシタンスＣｓとして最も
よく見られる。

第２半導体層１６の第２部分３０と第１半導体層１４の
第１部分２４との間の容量結合は第４図において第１ト
ンネル領域３２として最もよく見られる。

第３半導体層１８は第２層１６に容量結合されている。

第３半導体層１８の第２半導体層１６への容量結合は第
４図において第２トンネル領域３４として最もよく見ら
れる。

基板１２には更に第′２導電形式の第３基板領域３６が
ある。第１半導体１４の第１部分２４及び第３基板領域
３６は概して互いに平行に延びている。第１半導体層１
４の第１部分２４及び第３基板領域３６は以下にお−・
て説明されるメモリアレイの各セル１０に共通である。

これらの素子の間の平行関係はアレイの製造工程及び動
作を簡単化すると共に、ここで説明されたような、第１
半導体層１４の第１部分２４と第３基板領域３６との間
の電気的関係を満足させる。

第４図に最もよ（見られろように、第１半導体層１４の
第２部分２６は、第１基板領域２０と第２基板領域２２
との間に配置さｎたチャネル４０を備えたエンハンスメ
ント形セル選択トランジスタ３８のゲートを形成してい
る。これらの基板領域２０．２２はそれぞれセル選択ト
ランジスタ３８ノドレイン及びソースを形成している。

第２半導体層１６の第３部分４２は、ここではフローテ
ィングゲートトランジスタ４４とも呼ばれる、絶縁ゲー
トトランジスタ４４のゲートを形成している。

フローティングゲートトランジスタ４４はこの実施例に
おいてはエンハンスメント形トランジスタであるが、性
能調整が行われたならばデブレーション形のものでもよ
（・であろう。第２基板領域２２はフローティングゲー
トトランジスタ４４のドレインを形成している。第２半
導体層１６の第３部分４２はフローティグゲートトラン
ジスタ４４のチャネル４６の上にある。第１半導体層１
４の第１部分２４は工Ｖハンスメント形分離トランジス
タ４８のゲートを形成している。分離トランジスタ４８
は性能調整が行われたならばデブレーシヲン形トランジ
スタでもよいであろう。第３基板領域３６は分離トラン
ジスタ４８のソースを形成１゜ている。第１半導体層１
４の第１部分２４は分離トランジスタ４８のチャネル５
０の上にある。フローティングゲートトランジスタ４４
及び分離トランジスタ４８はフローティングゲートトラ
ンジスタ４４のチャネル４６と分離トランジスタ４８の
チャネル５０との間の領域５２によって互いに接続され
ている。領域５２は仮想接合部として最もよく説明する
ことができる。フローティングゲートトランジスタ４４
及び分離トランジスタ４８は二つの近接したゲートを持
った単一のエンノ・ンスメント形（又は、使用状態によ
っては、デプレーション形）トランジスタに等価であり
、その場合第２半導体層１６の第３部分４２が一方のゲ
ートを形成し且つ第１半導体層１４の第１部分２４がそ
れの第１ゲートに近接した第２ゲートを形成している。

今度は第２図及び第３図について述べると、前に説明さ
れたような不揮発性メモリセルな構成するため罠、基板
１２上に酸化物層が成長させられる。電界領域には電界
酸化物層５４が選択的に形成される。メモリセル１０の
活性領域においては、この酸化物はゲート酸化物５６を
形成するように減小した厚さに形成される。第１ポリシ
リコン層１４はこのデバイス上に付着させられて選択的
にエツチングされる。エツチング後、各メモリセル１０
に残るものはゲート酸化物５６上に形成されるところの
笛音半導体層１４の第１部分２４及び第１半導体層１４
の第２部分２６である。ゲート酸化物５６は次に、一方
何における自己整合用マスクとしての第１半導体層の第
２部分２６、及び横方向側における厚い電界酸化物層５
４を利用することによって選択的にエツチングされて、
第１半導体層１４の第２部分２６の第１縁部５８に近接
したゲート酸化物層５６における第１開口部を形成する
。ゲート酸化物層５６におけるこの開口部は基板１２の
表面２３の一部分を露出させる。

拡散又はイオン注入のような通常の手段によって、ゲー
ト酸化物２６における開口部を通して表面２３に、ｎ−
として示された第２基板領域２２が形成される。

第２基板領域２２とフローティングゲートトランジスタ
チャネル４６との間の境界は今や形成されているが自己
整合させられていないので、最も重要な整合許容範囲が
この段階で発生する。従ってこの段階は適当なメモリセ
ル動作裕度を確保するために十分な整合許容範囲を必要
とする。この場合でさえも、自己整合式の方法は可能で
ある。基板１２は又、それぞれセル選択トランジスタ３
８、フローティングゲートトランジスタ４４及び分離ト
ランジスタ４８のチャネル４０．４６及び５０の横方向
の縁部を規定するために、第３図においてＰ十として示
された通常のチャネル停止領域を備えてもよい。代わり
の電界分離方法も同等に適用可能である。

技術上普通に行われるように、ゲート酸化物５６は、第
１半導体層１４の縁部６０を用いて、基板領域２０を形
成するための基板１２の表面２３の別の部分を露出させ
るように選択的にエツチングすることができる。基板領
域２０は、酸化物５６の厚さによっては、エツチングを
用いないがやはり縁部６０を用いて酸化物５６を通して
領域２０をドーピングすることによって、別の方法で形
成してもよい。第１ポリシリコン層１４の第２部分２６
を第１基板領域２０及び第２基板領域２２の形成のため
のマスクとして利用してセル選択トランジスタ３８のゲ
ートがそれのドレイン及びソースと自己整合させられる
ようにすることがこの発明の特徴である。

更に、分離トランジスタ４８のゲートは第３基板領域３
６に自己整合させられている。ゲート酸化物５６は、第
１半導体層１４の第１部分２４の第１縁部６２に清って
基板１２の表面２３と連絡した第３開ロｆ部：ｉ′を２
で形成するように選択的にエツチングされる。本ちろん
、第３基板領域３６は、第２図において０＋として示さ
れたように、拡散又はイオン注入によって形成してもよ
い。第１基板領域２０は同時にｎ＋にドーピングするこ
とができる。

第２基板領域が形成された後、第２酸化物層６４及び第
３酸化物層６５が第１半導体層１４上及び第２基板領域
２２上にそれぞれ同時に形成される。

酸化物層６５を第２半導体層１６の周りの他の酸化物（
例えば、ゲート酸化物５６及び第２酸化物６４）より薄
くすることによって、第２半導体層１６の第１１部分２
８と第２基板領域２２との間のキャパシタンスＣ５を相
当に太き（して、これにより書込み後の７０−ティング
ゲートの読取り裕度を改善することができる。領域６４
及び６５における酸化物の微分成長率は通常の方法で確
立することができる。例えば、酸化物はポリシリコン上
においては単結晶シリコン上におけるよりもはるかに速
く成長する。酸化物６４は第２半導体層１６から第１半
導体層１４の第２部分２６へのトンネル作用を禁止する
ように十分厚（しなければならない。更に重要なことに
は、酸化物６５はＣ３を最小にするためにできるだけ薄
くしなければならない。

これらの酸化物層５６．６４及び６５の上面には第２ポ
リシリコン層１６が付着させられる。第２ポリシリコン
層１６は次に選択的にエツチングさせて、これの第１部
分３０が第１半導体層１４の第１部分２４の上にあるよ
うになり、第２ポリシリコン層１６はメモリセル１０の
活性領域を通って延びて、第１半導体層１４の第１縁部
５８に達し且つ第２酸化物層６４の上に重なるようにな
る。第２半導体層１６と第１半導体層１４の第２部分２
６との間の重なりは寄生キャパシタンスＣｐを形成する
。

このように、エツチング後、第２ポリシリコン層１６は
メモリセル１０の７０−ティングゲートトランジスタ４
４のゲートを形成し、且つ第２基板領域２２及び仮想接
合領域５２によって境界を定められている。更に、フロ
ーティングゲートトランジスタ４４は第１半導体層１４
の第１部分２４に自己整合させられる。次に第２ポリシ
リコン層１６によって形成されたフローティングゲート
を電気的に分離するためにこのデバイス上に更なる酸化
物層６６が形成される。更なる酸化物層６６の上面には
第３半導体層１８が付着させられる。

第３半導体層１８は第３図に最もよ（見られるように７
０−ティングゲートと重なるように選択的にエツチング
させる。エッチング工程中第３半導体層１８０幅Ｗを制
御することによって、フローティングゲートとのそれの
重なりはセルゴ゛とに一定に維持され、第２トンネル領
域３４の形成のだめの不整合の許容範囲が維持される。

このように、この発明のメモリセル１ｏの構成が処理段
階の大部分に対していかに許容性があって半導体層１４
，１６及び１８のそれぞれの間の関係の調和が確保され
ているが、従って第１及び第２のトンネル領域３２及び
３４に対して適当なキャパシタンス値が維持されている
かがわかる。

第１及び第２のトンネル領域３２及び７３で４における
電子のトンネル作用についての機構は技術上周知である
。例えば米国特許第４２７４０１２号（’０１２特許）
はポリシリコン層を分離している酸化物層を通してのそ
のようなトンネル作用を記載している。半導体層１４．
１６及び１８の間の酸化物層の厚さについての要件は１
ｏ１２特許に記載されている。それゆえ、酸化物層を通
しての電子のトンネル作用、並びに半導体層を分離して
いる酸化物の厚さについての要件、及びトンネル作用を
可能にするのに必要な容量関係を説明している１０１２
特許の部分であってこの発明の開示事項と矛盾しない部
分はこの明細書に援用する。

以上に不揮発性メモリセル１０の構成を説明したので、
以下には不揮発性メモリセル１０の動作を説明する。

バイアス電位ｖＢ力Ｙ第１半導体層１４の第１部分２４
に加えられ、且つ基準電位ｖＧが第３基板領域３６に加
えられる。第１半導体層１４の第１部分２４は分離トラ
ンジスタ４８のゲートを形成している。第３基板領域３
６は分離トランジスタ４８のソースを形成している。書
込み動作中の高電圧電力要件に対しては、バイアスｖＢ
及び基準電位ｖＧは分離トランジスタ４８のチャネル５
０のいずれの方向にも電流が発生されないように選択さ
れている。チャネル５０は仮想接合部５２（分離トラン
ジスタ４８のドレインと７０−ティングゲートトランジ
スタ４４のソースとの間の電気的接続部に相当）から第
３基板領域３６まで延びている。従って分離トランジス
タ４８のゲート電圧ｖＢはこの発明の採択実施側におい
てはトンネル作用中それのソース３６及びドレイン５２
に対して十分に負に平常バイアスされており、そのため
に分離トランジスタ４８は仮想接合部５２におけるドレ
イン電圧に関係ンｌ′−なく「カットオフ」状態にとど
まる。

データ電位ｖＤが第１基板領域２０に加えられるが、こ
の領域のレベルは半導体層１６に記憶されるべきデータ
状態を表している。例えば、第１の二進状態は低電位に
よって表すことができ、且つ他方の二進状態は高電位に
よって表すことができる。第１基板領域２０にデータ電
位ｖＤを加えるのと同時に、選択されたメモリセルの第
１半導体層１４の第２部分２０にセル選択電位Ｖｓが加
えられる。セル選択電位Ｖｓは、チャネル４ｏの導電率
を十分反転させて、第１基板領域２ｏに加えられた全デ
ータ電位ｖＤをオンになったセル選択トランジスタ３８
を通して第２基板領域２２に導くように選択される。又
同時に、制御電位Ｖｃが第３半導体層１８に加えられる
。制御電位Ｖｃ及びデータ電位ＶＤは、ｖＤが高データ
電位状態にあるときに、十分な電位差が第１トンネル領
域３２に存在して電子が第１半導体層１′４の第１部分
２４から第１トンネル領域３２へ通り抜けるように選択
される。制御電圧Ｖ。が今述べたばかりの電位レベルに
設定されて、データ電位ＶＤは、ｖＤが低データ電位状
態にあるときＫ、十分な電位差が第２トンネル領域３４
に存在して電子が第２半導体層１６から第３半導体層１
８へ通り抜けるように選択される。第２半導体層１６は
不揮発性メモリセル１０のフローティングゲートを形成
しており、以下においてはフローティングゲート１６と
も呼ばれる。

例えば、第１基板領域２０に加えられたデータ電位ｖＤ
が高く且つ十分に高いセル選択電位Ｖｓが第１半導体層
１８の第２部分２６に加えられているときには、データ
電位ＶＤが第２基板領域２２に結合されて、第２基板領
域２２も又高いｖＤ電位を達成する。更に、十分に高い
制御電位Ｖ。が第３半導体層１８に加えられると、第３
半導体層１８と第２基板領域２２との間にはほとんど電
位差が存在しないようになる。フローティングゲート１
６は又、優勢なキャパシタＣｓの容重結合、並びに第２
トンネル領域３４、寄生キャパシタンスＣＰ１及びフロ
ーティングゲートトランジスタ４４のチャネル４６の容
量効果のために、高電位に達しようとする。フローティ
ングゲート１６の電位が高（なると、第２トンネル領域
３４にほとんど電位差が存在しな（なり、そして次に第
１トンネル領域３２に大きい電位差が存在するようにな
る。その結果、電子が第１半導体層１４の第１部分２４
からフローティングゲート１６へ通り抜ける。

逆に、データ電位ｖＤが低いときには、第２基板領域２
２の電位も低い。フローティングゲート１６の第１部分
２８と第２基板領域２２との間のキャパシタンスＣ８１
並びに第１トンネル素子３２及びフローティングゲート
トランジスタ４４のチャネル４６の容量効果は、第３半
導体層１８への制御電位ｖＨの印加時にフローティング
グー）１６を低く容量的に保持しようとする。それゆえ
、第１トンネル領域３２における電位差は小さく且つ第
２トンネル領域３４における電位差は太きい。

その結果、電子がフローティングゲート１６から第３半
導体層１８へ通り抜ける。

米国特許第４２７４０１２号に開示されたメモリセルに
比べてのこの発明の利点は、第２基板領域２２のｎ−注
入領域がこの特許に示されたバイアス電極よりも相当に
小さくてよいことである。

更に、米国特許第４３００２１２号に記載されたＮＯＶ
ＲＡＭ　　デバイスとは対照的に、第３半導体層１８と
基板におけるバイアス電極との間に容量結合が必要とさ
れない。ＮＯＶＲＡＭデノ（イスにおいては、バイアス
電極を制御電圧の電位に浮動させてフローティングゲー
トにバイアスを与えるようにしているのがこの容量結合
であった。この発明においてはこのような容量結合が必
要とされないが、容量を許容するために必要な寸法を維
持する必要がないため、第３半導体層をより小さくする
ことができる。書き込まれていないＥＥＰＲＯＭメモリ
セルにおけるデータ妨害問題をなくすることに関しての
、従来技術に対するこの発明の利点は以下に説明される
。

ディジタル方式では、二進状態電圧レベルは通常Ｏボル
ト及び＋５ボルトである。この発明の不揮発性メモリセ
ル１０を利用した集積回路メモリデバイスはこれらの電
圧で動作可能であることが望ましい。外部印加の５ボル
ト源から２５〜３５ボルトの範囲の高い電位を得るため
に集積回路メモリデバイスにチャージポンプを含めても
よい。

そのようなチャージポンプは米国特許４３２６１３４号
に記載されている。チャージポンプの制御及び不揮発性
メモリセルへの高電位のスイッチングを説明したこの特
許の諸部分はこの明細書ＫａＥ用する。もちろん、到来
二進データが一方のデータ状態を持っているときに制御
電圧ｖＨにほぼ等しいデータ電圧ＶＤを供給し且つ又到
来二進データが他方の二進状態を持っているときに零ボ
ルトのｖＤを供給することは通常の技能の範囲内にある
。

不揮発性メモリセル１０においては、フローティングゲ
ート１６の状態は、第１半導体層１４の第１部分２４に
分離トランジスタ４８のチャネル５０の導電形式を反転
させるのに十分な電位を加して第３基板領域３６の電位
がフローティングゲートトランジスタ４４のチャネル４
６に結合させるようにすることによって検出される。第
１半導体層１４の第２部分２６にはセル選択電位線Ｖｓ
ＫＱってやはりセル選択トランジスタ３８のチャネル４
０の導電形式を反転させて第２基板領域２２を第１基板
領域２０に結合するのに十分な第２セル選択電位が加え
られる。第１基板領域２０に検出電位を加えることによ
って、この検出電位により、一つの二進状態を表す、フ
ローティングゲートトランジスタ４４の導通に依存した
値の検出電流が発生される。フローティングが十分にプ
ログラムされている、すなわち十分に夷の電位を持って
いる場合には、フローティングゲートトランジスタ４４
のチャネル４６の導電形式は反転されず、従ってフロー
ティングゲートトランジスタ４４はオフのままであって
、第１基板領域２０と第３基板領域３６との間に電流が
流れることはできない。

しかしながら、フローティングゲート１６が消去されて
いる、すなわちこれが正電位を持っている場合には、フ
ローティングゲートトランジスタのチャネル４６の導電
形が反転され、これによりトランジスタ４４がオンとな
るので、第１基板領域２０と第３基板領域３６との間に
は電流が発生される。検出電流の状態はそれぞれプログ
ラム済み及び消去済みの二つの二進状態を表す。

この発明による不揮発性メモリセル１０を用いてメモリ
アレイ、例えばこの種のメモリデバイスにおいて一般に
知られている復号用及びバッファ用装置を付加された電
気的に変更可能な読取り専用メモリアレイ（固定記憶装
置配列体）を形成することができる。

そのようなメモリアレイはメモリセル１０に関して以上
に説明されたように構成された複数の不揮発性メモリセ
ルで構成することができる。第３基板領域３６は第４図
に最もよく見られるよって各メモリセルＩＯＫ共通のバ
ルク注入領域である。

バイアス電位ｖＢが加えられる第１半導体層１４の第１
部分２４も又各セル１０に共通である。しかしながら、
この発明の採択実施例における第１半導体層の第２部分
２６は１列の不揮発メモリセル１０に共通のワード線Ｙ
ｉ　を形成Ｉ−ている。又、第３半導体層１８は、各列
における第１半導体層１４の各第２部分の一つと平行に
延びていてこれと関連して動作するバイアスａ５Ｚｉ　
を形成している。所与の列のセルのＹｉ線が高くバイア
スさねているときには、この列の対応するＺｉ線も又書
込み動作のためにはその高電位にされなげればならない
。選択されていないＹ及び対応するＺの列は低くバイア
スされたままである。１行に沿っての各行の不揮発性メ
モリセル１０における第１基板領域２０はビット線Ｘｊ
に接続されている。

１行における各基板領域２０は酸化物上に付着させられ
た金属化層によってビット線Ｘｊ　に接続されている。

もちろん、メモリアレイに行及び列の復号器を設けるこ
とは通常の技能の範囲内にある。

前述のアレイは、ＥＥＰＲＯＭデバイスとして構成され
た場合、非選択メモリセルにおけるデータ妨害問題をな
（することに関して米国特許４４８６７６９号に開示さ
れたＥＥＰＲＯＭデバイスに比べて幾つかの利点を持っ
ている。その一つの利点は任意の非選択セルにおける第
１トンネル素子３２又は第２トンネル素子３４のいずれ
かに現れる部分的トンネル電圧の除去である。セル選択
トランジスタＣ３，８はすべての非選択列においてカッ
トオフ状態で動作させられ且つすべての非選択列におけ
る第３半導体層は低電圧にバイアスされているので、任
意の行のデータ線Ｘｊ　に沿って非選択セルの第１基板
領域２０に高いデータ電位ｖＤを加えることによってそ
のような非選択セルにおけるフローティングゲートに部
分的な電圧が結合されることはあり得ない。更に、１７
６９特許に記載されたような単一セルの選択とは対照的
に、このアレイのデバイスは第１半導体層１４の第２部
分２６によって形成された共通のワード線Ｙｉを持って
いる１列に沿ってのすべてのセルを選択する。アレイの
このタート選択能力は非選択セルにおけるトンネル素子
の一方側への高電圧の印加を除去する。

又、既述の実施例は、条件付書込み動作の前に無条件消
去を行うことを必要としないでデータの直接書込みを可
能にするという一般的な利点を提供するが、現存するＥ
ＥＰＲＯＭにおいてはそのような無条件消去を行５こと
が一般に必要である。

既述の実施例の付加的な利点は、第３半導体層、すなわ
ち線Ｚｉのバイアスを、それがメモリセル読取り経路に
おけるトランジスタを形成していないので、任意の電位
に設定できるという柔軟性である。このようにして、線
Ｚｉはメモリセルのフローティングゲート１６の限界試
験を行うのに使用することができ、又はメモリセルの性
能を最適化するように独立して調整することができる。

この発明はｎチャネル技術を用いて説明されてきた。Ｐ
チャネル技術を使用可能であることは当業者には明らか
である。この場合には、前述の諸電位は極性が反対にな
るであろう。この発明に対するその他の変形及び変更は
ここに記載されたこの発明の概念から外れることなく行
うことができる。

【図面の簡単な説明】

第１図はこの発明の原理に従って構成されたメモリセル
の平面図である。 第２図は第１図の２−２線に沿って取られた断面図であ
る。　　　′ 第３図は第１図の３−３線に溢って取られた断面図であ
る。 第４図は第１図のメモリセルの電気的等価回路である。 これらの図面において、１０は不揮発性メモリセル、１
２は基板、１４は第１半導体層、１６は第２半導体層、
１８は第３半導体層、２０は第１基板領域、２２は第２
基板領域、２３は面（第１面）、２４は層１４の第１部
分、２６は層１４の第２部分、２８は層１６の第１部分
、３０は層１６の第２部分、３６は第３基板領域、３８
はセル選択トランジスタ、４４は絶縁ゲート（フローテ
ィングゲート）トランジスタ、４８は分離トランジスタ
を示す。 （外５名）

Claims (1)

1. 【特許請求の範囲】 １、第１面、第１基板領域及び第２基板領域を備えた第
   １導電形式の基板が設けられていて、前記の各基板領域
   が前記の第１面に配置されており且つ前記の第１導電形
   式とは反対の第２導電形式のものであること、第１デー
   タ電位及び第２データ電位の一つを前記の第１基板領域
   に選択的に加えるための第１装置が設けられていて、後
   記のデバイスに記憶されるべきデータが一方の二進状態
   を持っているときには前記の第１データ電位が加えられ
   、後記のデバイスに記憶されるべきデータが他方の二進
   状態を持っているときには前記の第２データ電位が加え
   られること、前記の第１面から隔置されており且つ第１
   部分及びこの第１部分から電気的に分離された第２部分
   を備えている第１の電気的に絶縁された半導体層が設け
   られていて、前記の第２部分が前記の第１基板領域と前
   記の第２基板領域との間で延びていること、前記の第１
   半導体層の前記の第１部分に第１バイアス電位を加える
   ための第２装置が設けられていること、前記の第１半導
   体層の第２部分に第１結合電位を加えるための第３装置
   が設けられていて、前記の結合電位が前記の各基板領域
   間の前記の基板の導電形式を前記の第２導電形式に反転
   させて前記の第１基板領域の電位を前記の第２基板領域
   に電気的に結合するように選択されていること、前記の
   第２基板領域に容量結合された第１部分及び前記の第１
   半導体層の前記の第１部分に容量結合された第２部分を
   備えている第２の電気的に絶縁された半導体層が設けら
   れていること、前記の第２半導体層に容量結合されてい
   る第３の電気的に絶縁された半導体層が設けられている
   こと、前記の第３半導体層に第１制御電位を選択的に加
   えるための第４装置が設けられていて、前記の制御電位
   、前記の各データ電位及び前記のバイアス電位が適当に
   選択されており、その結果前記の一方の二進状態を記憶
   するために前記の第１基板領域に前記の第１データ電位
   を加えると電子が前記の第１半導体層の前記の第１部分
   から前記の第２半導体層に導入され且つ又前記の他方の
   二進状態を記憶するために前記の第１基板領域に前記の
   第２データ電位を加えると電子が前記の第２半導体層か
   ら前記の第３半導体層へと除去されるようになっている
   こと、並びに前記の第２半導体層の電位を検出するため
   の装置が設けられていること、によって構成されている
   不揮発性フローティングゲートデバイス。 ２、更に、前記の第１面に配置された前記の第２導電形
   状の第３基板領域が設けられていること、前記の第３基
   板領域に基準電位を加えるための第４装置が設けられて
   いて、前記の基準電位及び前記のバイアス電位が前記の
   第２基板領域と前記の第３基板領域との間の電流の流れ
   を阻止するように選択されていること、によって構成さ
   れている、特許請求の範囲第１項に記載のデバイス。 ３、前記の第１面に配置された前記の第２導電形式の第
   ３基板領域が設けられていること、前記の第３基板領域
   に基準電位を加えるための第５装置が設けられているこ
   と、前記の第１面から隔置された前記の第２半導体層の
   第３部分が設けられていて、前記の第２半導体層の前記
   の第３部分及び前記の第１半導体層の前記の第１部分が
   前記の第２基板領域と前記の第３基板領域との間で近接
   して配置されていること、前記の第２装置が更に前記の
   第１半導体層の前記又第１部分に第２バイアス電位を加
   えることができて、前記の第２バイアス電位が前記の第
   １半導体層の前記の第１部分に近接した前記の基板の導
   電形を前記の第２導電形式に反転させて前記の第２基板
   領域及び前記の第３基板領域の一方の電位を前記の第２
   半導体層の前記の第３部分に近接した前記の基板の選択
   された部分に電気的に結合し、前記の第２基板領域及び
   前記の第３基板領域の他方が前記の基板の前記の選択さ
   れた部分に電気的に近接していて前記の第２基板領域及
   び前記の第３基板領域の前記の他方と前記の第１半導体
   層の前記の第１部分に近接した前記の基板との間にチャ
   ネル領域を形成していること、前記の第１装置が更に前
   記の第１基板領域に検出電位を加えることができること
   、前記の第３装置が更に前記の第１半導体層の前記の第
   ２部分に第２結合電位を加えることができて、前記の第
   ２結合電位が、前記の第１基板領域に加えられた前記の
   検出電位を前記の第２基板領域に電気的に結合するため
   に前記の第１結合電位が加えられるときよりも小さい導
   電率で前記の第１基板領域と前記の第２基板領域との間
   の前記の基板の導電形式を反転させるように選択されて
   おり、前記の検出電位及び前記の基準電位が前記の第２
   半導体層の前記の第３部分に近接した前記の基板の前記
   の部分に電位差を発生させるように選択されており、前
   記の基板の前記の部分の導電率が前記の第２半導体層の
   記憶二進状態の関数であり、前記の電位差が前記の基板
   の前記の部分の導電率の関数として前記の第１基板領域
   と前記の第３基板領域との間に検出電流を発生し、従っ
   てこの検出電流が前記の記憶二進状態の関数としての大
   きさを持っていること、並びに前記の検出電流の大きさ
   を検出するための装置が設けられていること、によって
   前記の第２半導体層の電位を検出するための前記の検出
   装置が構成されている、特許請求の範囲第１項に記載の
   デバイス。 ４、前記の第２半導体層の前記の第３部分が前記の第２
   基板領域と前記の第１半導体層の前記の第１部分との中
   間に配置されていて、前記の第１半導体層の前記の第１
   部分が前記の第２半導体層の前記の第３部分と前記の第
   ３基板領域との中間に配置されている、特許請求の範囲
   第３項に記載のデバイス。 ５、前記の第２半導体層の前記の第３部分が絶縁ゲート
   トランジスタの第１ゲートを形成し且つ前記の第１半導
   体層の前記の第１部分が前記の第１ゲートに近接した前
   記のトランジスタの第２ゲートを形成していて、前記の
   第２基板領域が前記のトランジスタのソース及びドレイ
   ンの一方を形成し、前記の第３基板領域が前記のソース
   及び前記のドレインの他方を形成している、特許請求の
   範囲第４項に記載のデバイス。 ６、前記の第２半導体層の前記の第３部分に近接した前
   記の基板の前記の部分の導電形が、電子が前記の第２半
   導体層に導入されたときには前記の第１形式であり且つ
   又電子が前記の第２半導体層から除去されたときには前
   記の第２形式である、特許請求の範囲第３項に記載のデ
   バイス。 ７、前記の第１半導体層の前記の第２部分が絶縁ゲート
   トランジスタのゲートを形成していて、前記の第１基板
   領域が前記のトランジスタのソースを形成し、前記の第
   ２基板領域が前記のトランジスタのドレインを形成して
   いる、特許請求の範囲第１項に記載のデバイス。 ８、前記の基板がＰ形単結晶シリコンである、て、特許
   請求の範囲第１項に記載のデバイス。 ９、前記の各半導体層がポリシリコンである、特許請求
   の範囲第１項に記載のデバイス。 １０、第１面を備えた第１導電形式の基板が設けられて
   いること、前記の第１面から隔置された第１の電気的に
   絶縁された半導体層が設けられていること、第１部分及
   び第２部分を備えた第２の電気的に絶縁された半導体層
   が設けられていて、前記の第１部分が前記の第１半導体
   層に容量結合されていること、前記の第２層に容量結合
   された第３の電気的に絶縁された半導体層が設けられて
   いること、ゲート、ソース及びドレインを備えた第１ト
   ランジスタが設けられていて、前記の第２半導体層の前
   記の第２部分が前記のソース及び前記のドレインの一方
   に容量結合されていること、前記のソース及び前記のド
   レインの他方に第１データ電位及び第２データ電位の一
   つを選択的に加えるための第１装置が設けられていて、
   後記のデバイスに記憶されるべきデータが一方の二進状
   態を持っているときには前記の第１データ電位が加えら
   れ、後記のデバイスに記憶されるべきデータが他方の二
   進状態で持っているときには前記の第２データ電位が加
   えられること、前記の第１半導体層に第１バイアス電位
   を加えるための第２装置が設けられていること、前記の
   ゲートに第１結合電位を選択的に加えるための第３装置
   が設けられていて、前記の結合電位が前記の第１トラン
   ジスタをオンにするように選択されていること、前記の
   第３半導体層に制御電位を加えるための第４装置が設け
   られていて、前記の各電位が適当に選択されており、そ
   の結果、前記のトランジスタがオンにされているときに
   前記のソース及び前記のドレインの前記の他方に前記の
   第１電位を加えると電子が前記の第１層から前記の第２
   層に導入され、且つ又前記のトランジスタがオンにされ
   るときに前記のソース及び前記のドレインの前記の他方
   に前記の第２電位を加えると電子が前記の第２層から第
   ３層へと除去されるようになっていること、並びに前記
   の第２層の電位を検出するための装置が設けられている
   こと、によって構成されている不揮発性フローティング
   ゲートデバイス。 １１、更に、ソース及びドレインを備えた第２トランジ
   スタが設けられていて、前記の第１半導体層が前記の第
   ２トランジスタのゲートを形成していること、並びに前
   記の第２トランジスタの前記のソース及び前記のドレイ
   ンの一つに基準電位を選択的に加えるための第４装置が
   設けられていて、前記の基準電位及び前記のバイアス電
   位が前記の第２トランジスタをオフにするように選択さ
   れていること、によって構成されている、特許請求の範
   囲第１０項に記載のデバイス。 １２、ソース及びドレインを備えた第２トランジスタが
   設けられていて、前記の第１半導体層が前記の第２トラ
   ンジスタのゲートを形成していること、前記の第２トラ
   ンジスタの前記のソース及び前記のドレインの一方に基
   準電位を選択的に加えるための第４装置が設けられてい
   て、前記の第２装置が更に前記の第１半導体層に第２バ
   イアス電位を加えることができ、前記の基準電位及び前
   記の第２バイアス電位が前記の第２トランジスタをオン
   にするように選択されており、前記の第３装置が更に前
   記の第１トランジスタの前記のゲートに第２結合電位を
   加えて、それに第１結合電位が加えられたときよりも小
   さい導電率で前記のトランジスタをオンにすることがで
   き、前記の第１装置が更に前記の第１トランジスタの前
   記の他方に検出電位を加えることができること、前記の
   第２層によって形成されたゲート、ソース及びドレイン
   を備えたフローティングゲートトランジスタが設けられ
   ていて、前記のフローティングゲートトランジスタの前
   記のソース及び前記のドレインの一方が前記の第１トラ
   ンジスタの前記のソース及び前記のドレインの前記の一
   方に結合されており、前記のフローティングゲートトラ
   ンジスタの前記のソース及び前記のドレインの他方が前
   記の第２トランジスタの前記のソース及び前記のドレイ
   ンの他方に結合されており、前記のフローティングゲー
   トトランジスタの導電率が前記の第２層に記憶されたデ
   ータ状態の関数であり、前記の検出電位及び前記の基準
   電位が前記の検出電位の加えられている前記の第１トラ
   ンジスタの前記のソース及び前記のドレインの前記の他
   方と前記の基準電位の加えられている前記の第２トラン
   ジスタの前記のソース及び前記のドレインの前記の一方
   との間に検出電流を発生し、前記の検出電流が前記のフ
   ローティングゲートトランジスタの導電率の関数として
   の大きさを持っていること、並びに前記の検出電流の大
   きさを検出するための装置が設けられていること、によ
   って前記の第２層の電位を検出するための前記の検出す
   るための前記の検出装置が構成されている、特許請求の
   範囲第１０項に記載のデバイス。 １３、ソース及びドレインを備えた第２トランジスが設
   けられていて、前記の第１層が前記のトランジスタの第
   １ゲートを形成し、前記の第２層が前記の第１ゲートに
   近接した前記のトランジスタの第２ゲートを形成してい
   ること、前記の第２トランジスタの前記のソース及び前
   記のドレインの一方に基準電位を選択的に加えるための
   第４装置が設けられていて、前記の第２トランジスタの
   前記のソース及び前記のドレインの他方が前記の第１ト
   ランジスタの前記のソース及び前記のドレインの前記の
   一方によって形成されており、前記の第２装置が更に前
   記の第１半導体層に第２バイアス電位を加えることがで
   き、前記の基準電位及び前記の第２バイアス電位が前記
   の第１ゲートに近接した前記の基板の導電率反転させ、
   前記の第３装置が更に前記の第１トランジスタの前記の
   ゲートに第２結合電位を加えて、これに前記の第１結合
   電位が加えられたときよりも小さい導電率で前記のトラ
   ンジスタをオンにすることができ、前記の第１装置が更
   に前記の第１トランジスタの前記のソース及び前記のド
   レインの前記の他方に検出電位を加えることができ、前
   記の第２トランジスタの導電率が前記のフローティング
   ゲートによって記憶されたデータ状態の関数であり、前
   記の検出電位及び前記の基準電位が前記の第１トランジ
   スタの前記のソース及び前記のドレインの前記の一方と
   前記の第２トランジスタの前記のソース及び前記のドレ
   インの前記の他方との間に検出電流を発生するように選
   択されており、前記の検出電流が前記の第２トランジス
   タの導電率の関数としての大きさを持っていること、並
   びに前記の検出電流の前記の大きさを検出するための装
   置が設けられていること、によつて前記の第２層の電位
   を検出するための前記の検出装置が構成されている、特
   許請求の範囲第１０項に記載のデバイス。 １４、前記の検出電位が前記の第１トランジスタの前記
   のドレインに加えられ、前記の第１トランジスタの前記
   のソースが前記の第２トランジスタの前記のドレインに
   結合させ、前記の基準電位が前記の第２トランジスタの
   ソースに加えられている、特許請求の範囲第１３項に記
   載のデバイス。 １５、前記の第２トランジスタの前記の第１ゲート及び
   前記のソースに加えられた前記のバイアス電位及び前記
   の基準電位の存在下で、電子が前記のフローティングゲ
   ートから除去されると前記の第２トランジスタがオンに
   され、且つ又電子が前記のフローティングゲートに導入
   されると前記の第２トランジスタがオフにされる、特許
   請求の範囲第４項に記載のデバイス。 １６、第１面を備えた第１導電形式の基板を準備する段
   階、前記の第１面上に第１誘電体層を形成する段階、前
   記の誘電体層上に第１半導体層を付着させてこの第１半
   導体層を選択的にエッチングしてこの第１半導体層の第
   １部分及びこの第１半導体層の第２部分を形成し、前記
   の第１部分及び前記の第２部分が互いに電気的に分離さ
   れるようにする段階、前記の第１誘電体層を選択的にエ
   ッチングして前記の第１半導体の前記の第１部分と前記
   の第２部分との間で前記の第１面と連絡する第１開口部
   を形成し、その際前記の第１半導体層の前記の第２部分
   が前記の第１誘電体層をマスクして前記の第１開口部の
   一つの縁部を形成するようにする段階、前記の第１開口
   部によって露出させられた前記の第１面に前記の第１導
   電形式とは反対の第２導電形式の基板領域を形成する段
   階、前記の第１半導体層上に第２誘電体層を形成し且つ
   前記の基板領域上に第３誘電体層を形成し、その際前記
   の第３誘電体層の厚さを前記の第２誘電体層の厚さより
   も小さくする段階、前記の第２及び第３誘電体層上に第
   ２半導体層を付着させて前記の第２層を選択的にエッチ
   ングして、前記の第１半導体層の前記の第１部分に容量
   結合された第１部分と前記の基板領域に容量結合された
   第２部分とを形成する段階、後記のデバイス上に第４誘
   電体層を形成する段階、前記の第４誘電体層上に第３半
   導体層を付着させてこの第３半導体層を選択的にエッチ
   ングしてこの第３半導体層の非エッチング部分が前記の
   第２半導体層と交差するようにし、その際重なり面積が
   前記の 第２半導体層と前記の第３半導体層との間 の整合変動に関係なく実質上一定であり、 従って結果として生じる前記の第２半導体 層と前記の第３半導体層との間のキャパシタンス値が後
   記の各デバイス間の製造工程変動に寛容であるようにな
   る段階、を含んでいる不揮発性フローティングゲートメ
   モリデバイスを製造する方法。 １７、前記の第１誘電体層を選択的にエッチングする段
   階が更に、前記の第１誘電体層をエッチングして前記の
   第１面と連絡した第２開口部を形成し、その際前記の第
   １半導体層の前記の第２部分が前記の第１誘電体層をマ
   スクして前記の第２開口部の一つの縁部を形成するよう
   にすること、を含んでおり、且つ前記の基板領域を形成
   する段階が、前記の第２開口部によって露出させられた
   前記の第１面に前記の第２導電形式の更なる基板領域を
   形成して前記の第１半導体層の前記の第２部分が前記の
   各基板領域と自己整合したトランジスタのゲートを形成
   するようにすること、を含んでいる、特許請求の範囲第
   １６項に記載の方法。 １８、前記の選択的にエッチングする段階が、前記の第
   １誘電体層をエッチングして前記の第１面と連絡した更
   なる開口部を形成し、その際前記の第１半導体層の前記
   の第１部分が前記の第１誘電体層をマスクして前記の更
   なる開口部の一つの縁部を形成するようにすること、を
   含んでおり、且つ前記の基板領域を形成する段階が、前
   記の更なる開口部によって露出させられた前記の第１面
   に前記の第２導電形式の更なる基板領域を形成して前記
   の第１半導体層の前記の第１部分が前記の更なる基板領
   域と自己整合したトランジスタのゲートを形成するよう
   にすること、を含んでいる、特許請求の範囲第１６項に
   記載の方法。 １９、複数の行及び複数の列を持ったアレイを構成する
   ように相互接続された複数の不揮発性メモリセルを備え
   た集積回路メモリデバイスであって、前記のメモリセル
   が配置されている第１面、複数の第１基板領域、複数の
   第２基板領域、及び一つの第３基板領域を備えた第１導
   電形式の半導体基板が設けられていて、前記の基板領域
   のそれぞれが前記の第１導電形式とは反対の第２導電形
   式のものであり、前記の第１基板領域の一つが前記の行
   の一つに沿って前記のメモリセルのそれぞれの一部分内
   に配置されており、前記の第２基板領域の一つが前記の
   各メモリセル内に配置されており、前記の第３基板領域
   が前記のメモリセルのすべてのものの一部分内に配置さ
   れていること、第１の二進データ状態を表す第１データ
   電位及び第２の二進データ状態を表す第２データ電位の
   一つを前記の第１基板領域の選択されたものに選択的に
   加えるための装置が設けられていること、前記の第１面
   から隔置されており且つ前記の各セルにおける前記の第
   １面に第１チャネル領域を形成する前記の各セルの一部
   分の上にある第１部分と複数の第２部分とを備えている
   第１の電気的に絶縁された半導体層が設けられていて、
   前記の第２部分のそれぞれが前記の列の一つに沿って規
   定されており且つ前記の第１基板領域のそれぞれのもの
   と前記の各セルにおける前記の第２基板領域との間に第
   ２チャネル領域を形成しており、前記の各第１チャネル
   領域が前記のセルの関係したものの内部における前記の
   第３基板領域の一部分に近接していること、前記の第１
   半導体層の前記の第１部分にバイアス電位を加えるため
   の装置が設けられていること、前記の第１半導体層の前
   記の第２部分の一つに結合電位を選択的に加えて選択さ
   れた列のセルに前記の結合電位が加えられるようにする
   ための装置が設けられており、前記の結合電位が、前記
   の第２チャネル領域の導電形式を前記の選択された列の
   セルにおいて前記の第２導電形式に反転されて前記の各
   セルにおける前記の対応する第１基板領域の電位を前記
   の各セルにおける前記の第２基板領域に電気的に結合す
   るように選択されていること、複数の第２の電気的に絶
   縁された半導体層が設けられていて、前記の第２半導体
   層の一つが前記の各セルにあり且つ前記のセル内におけ
   る前記の第１半導体層の前記の第１部分に容量結合され
   た第１部分と前記のセルにおける前記の第２基板領域に
   容量結合された第２部分とを備えていること、複数の第
   ３の電気的に絶縁された半導体層が設けられていて、前
   記の第３半導体層の一つが前記の列のそれぞれに配置さ
   れており且つこの列にある各セルにおける前記の第２半
   導体層のそれぞれに容量結合されていること、前記の第
   １半導体層の前記の第２部分の前記の選択された一つに
   対応する前記の第３半導体層に制御電位を加えて前記の
   選択された列のセルに前記の制御電位が加えられるよう
   にするための装置が設けられていて、前記の制御電位、
   バイアス電位及び結合電位が適当に選ばれており、その
   結果前記の第１データ電位が前記の列の前記の選択され
   た一つにおける前記のセルの前記の第１基板領域に加え
   られたときには電子が前記の第１半導体層から前記の列
   の前記の選択された一つにある前記のセルのそれぞれに
   おける前記の第２半導体層に導入され且つ又前記の第２
   データ電位が前記の第１基板領域に加えられたときには
   電子が前記の第２半導体層から前記の列の前記の選択さ
   れた一つにおける前記のセルの第３半導体層へと除去さ
   れるようになっていること、前記の第３基板領域に基準
   電位を加えるための第５装置が設けられていること、並
   びに前記の第２半導体層のそれぞの電位を選択的に検出
   するための装置が設けられていること、によって構成さ
   れている前記の集積回路メモリデバイス。