JP2645585B2 - 半導体不揮発性メモリ及びその書き込み方法 - Google Patents

半導体不揮発性メモリ及びその書き込み方法

Info

Publication number
JP2645585B2
JP2645585B2 JP5817389A JP5817389A JP2645585B2 JP 2645585 B2 JP2645585 B2 JP 2645585B2 JP 5817389 A JP5817389 A JP 5817389A JP 5817389 A JP5817389 A JP 5817389A JP 2645585 B2 JP2645585 B2 JP 2645585B2
Authority
JP
Japan
Prior art keywords
gate
semiconductor region
region
semiconductor
nonvolatile
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP5817389A
Other languages
English (en)
Other versions
JPH02237163A (ja
Inventor
豊 林
芳和 小島
量司 高田
昌明 神谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Agency of Industrial Science and Technology
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agency of Industrial Science and Technology, Seiko Epson Corp filed Critical Agency of Industrial Science and Technology
Priority to JP5817389A priority Critical patent/JP2645585B2/ja
Priority to KR1019900003186A priority patent/KR900015335A/ko
Priority to EP19900302588 priority patent/EP0387101A3/en
Publication of JPH02237163A publication Critical patent/JPH02237163A/ja
Priority to US08/025,822 priority patent/US5825064A/en
Application granted granted Critical
Publication of JP2645585B2 publication Critical patent/JP2645585B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電源を切っても情報を保持し得る半導体不
揮発性メモリとその書き込み方法に関する。
〔発明の概要〕
この発明は、情報の書き込み読み出しが随時可能で、
かつ必要に応じて情報を不揮発的に記憶する電荷蓄積機
構を有するメモリセルを集積した半導体不揮発性メモリ
と、その書込み方法に関する。電荷を不揮発的に保持し
得る電荷蓄積機構への情報の書込みを、揮発的な仮書込
み情報から一括して不揮発的に書込むための書込み方法
であり、多数ビット（多数メモリセル）への情報書込み
を短時間で不揮発的に書込みができる。
〔従来の技術〕
従来からも半導体不揮発性メモリ素子（セル）自体と
しては、MAOS型、FAMOS型、MIOS型を始め、各種各様の
構成が提案されてきた。
それらを構造上の観点から個々に対比した場合は当
然、相違があり、例えば電荷に化体した論理情報を不揮
発的に蓄積するための電荷蓄積機構として、絶縁膜中に
埋設された導電性物質（いわゆるフローティング・ゲー
ト）を使うものがある一方、絶縁性の多層膜を使うもの
や強誘電体薄膜を使うもの等があり、また当該電荷蓄積
機構の荷電状態を変化させるために、当該電荷蓄積機構
への選択的な電荷注入又は電荷蓄積機構からの引出し方
法にも、雪崩注入やトンネル注入によるものの外、チャ
ネル注入によるもの、トンネル引き出しにより電荷蓄積
機構の荷電状態を引き出す電荷の符号とは逆符号方向に
変化させるもの等もある。
これらの荷電状態は紫外線、Ｘ線等の照射により一括
に消去できるが、さらに、こうした電荷注入法と引き出
し法とを適当に組合わせる等により、ある電荷を蓄積し
ている電荷蓄積機構に対し、異種電荷を蓄積し直したり
引き出したりすることにより、電気的に記憶内容の消去
あるいは書き換えを可能としたもの、即ち、EAROMとかE
2PROM等と呼ばれるものもある。
この電荷蓄積機構へ注入する電荷を供給したり、引き
出す電荷を受けとる役割を演ずる部分として電荷蓄積機
構に対向して設けられた半導体領域、あるいは電荷蓄積
機構と電気的に結合した絶縁ゲート等が用いられる。
しかし、こうした各種の不揮発性メモリ素子（セル）
もいわゆるRAM（随時書き込み、読み出し型メモリ）と
しての機能を持たせるときは、スタティックRAMセルと
組合せることが実用のICでは行われていた。ごく最近、
特開昭62−4635号公報において、前記半導体領域の裏面
電位の変化を随時書き込みあるいは不揮発性書き込みの
ための仮書き込みの手段として用いることが提案されて
いる。
〔発明が解決しようとする課題〕
ここの随時書き込み方式は従来の不揮発性メモリセル
にも適用可能である点は優れているが、不揮発性書き込
みを行わずに随時読み出しを行うと、情報が消えてしま
うだけでなく、セル寸法が小さくなるに従って読出し信
号が小さくなるという欠点があった。更に、この従来の
方法は電荷蓄積機構の電荷捕獲確率が小さい素子では不
揮発性記憶の内容を区別するための信号（の差）は小さ
く実用し難かった。
本発明は揮発性メモリとしても、また不揮発性メモリ
としても使用でき、かつ随時読み出しを行った後も情報
が消えないメモリとその書込方法を提供する。
〔課題を解決するための手段〕
上記の課題を実現するために、本発明の半導体不揮発
性メモリは、第１の表面を有する第１の半導体領域と、
前記第１の半導体領域第１の表面上に設けられた電荷蓄
積機構と、前記電荷蓄積機構に電気的に結合して設けら
れた第１のゲートと、 前記第１の半導体領域の一端と電気的に接続された第２
の表面を有する第２の半導体領域と、前記第２の表面を
制御する第２のゲートと、 前記第２の半導体領域の他端と電気的に接続された第
３の領域と、 前記第２のゲートに接続して設けられた随時電位設定
手段とから成るメモリセルをアレイ状に集積している。
更に本発明では、メモリセルをアレイ状に接続した半導
体不揮発性メモリにおいて、次の不揮発性書き込み方法
を適用することにより、多数ビットをより短時間で不揮
発性に書き込むことが可能となる。すなわち、この半導
体不揮発性メモリの書き込み方法は、各メモリセルの第
１ゲートに電圧を印加して不揮発性の書き込みを行うに
先立ち、各メモリセルの第２のゲートに所定電位を前記
随時電位設定手段により、揮発的に仮書き込みをした
後、不揮発性書き込み指令によって書き込むべき全ての
各々のメモリセルの第１のゲートに一度に不揮発性書き
込み電圧を印加して、前記仮書き込みした情報を各々の
メモリセルの電荷蓄積機構に不揮発的に書き込むことに
よって行われる。
ここで、各メモリセルにおいて第１の半導体領域と、
第２の半導体領域とは、直接接してもよいし、第４の領
域又は第４のチャンネルを介して電気的に連絡のある状
態でもよい。本発明ではこれらを総合して、第１の半導
体領域と第２の半導体領域とが電気的に接続されたと定
義する。同様に第２の半導体領域と、第３の領域とは、
電気的に接続していれば、本発明の目的は達成される。
電荷蓄積機構は、多層絶縁膜で構成される構造、絶縁
膜中に導電性の物質が埋め込まれている構造、あるい
は、強誘電体薄膜を用いる構造等で形成されている。前
記導電性物質が、第１の半導体の第１の表面とは別の部
分まで連続して設けられている場合は、第１の絶縁ゲー
トは必ずしも第１の半導体領域表面の真上に設けられる
必要はなく、絶縁膜を介して前記導電性物質と容量結合
していれば良い。又、多層絶縁膜、あるいは強誘電体薄
膜で電荷蓄積機構が構成されている場合は、第１のゲー
ト電極は、第１の半導体の第１の表面上に、絶縁膜ある
いは電荷蓄積機構そのものを介して設けられ、第１のゲ
ート電極に与えられる電位により、第１の半導体領域の
半導体表面の電位ないしは電荷蓄積機構またはそれに接
する絶縁膜の電界を制御して、電荷蓄積機構に電荷の注
入を行うか、あるいは引き出す。即ち、電荷蓄積機構の
状態を変化させることができる。
ここで、本発明における「電気的に結合した」とは、
上述したように、第１のゲートと電荷蓄積機構が容量結
合している、又は第１のゲートが電荷蓄積機構に電界を
与えることができる構成を意味している。また、「電気
的に接続された第２の半導体領域」とは、第１の半導体
領域が埋込みチャネルであれば、第１の半導体領域とオ
ーム性接触を有する領域であり、第１の半導体領域の表
面にチャネルが形成される場合は、その反転チャネルと
キャリアの授受が可能な領域を意味する。勿論、第１の
半導体領域と第２の半導体領域の間に第４の領域が介在
していても良い。更に、第３の領域と第２の領域とは、
やはり、電気的に接続された領域であり、第３の領域
は、多くの場合半導体領域であるが、金属又はシリサイ
ドで構成された領域でも機能する。
また、随時電位設定手段とは、第２ゲートへ接続され
たダイオード、トランジスタ等のスイッチング素子に担
当し、第２ゲートの電位を書き込む情報に応じて設定
し、その後、随時必要時間だけその電位を保持する機能
を有する。この電位の設定に要する時間は、不揮発性書
き込みに要する時間に比べると非常に短い。従って、不
揮発性書き込みを行う直前に各セルの多数ビットに情報
の設定を短時間で行うことができる。不揮発性に書き込
む場合は、直前に各セルの多数ビットに設定された情報
を、同時に各セルの電荷蓄積機構に不揮発性情報として
書き込むことができる。即ち、本発明によれば各セルの
多数ビットを短時間で不揮発性書き込みができる。
以上説明したように、第１の半導体領域と、第１の半
導体領域上に設けた電荷蓄積機構と、電荷蓄積機構に電
気的に結合して設けられた第１のゲートと、第１の半導
体領域に電気的に接続された第２の半導体領域と、前記
第２の半導体領域の表面を制御する第２のゲートと、第
２のゲートに接続した設けられたスイッチング素子を用
いた随時電位設定手段とから成る半導体不揮発性メモリ
であり、随時電位設定手段により第２のゲートに揮発性
情報を書き込むとともに、さらに第１のゲートに高電圧
を印加することにより、第２のゲートに書き込まれた揮
発性情報を第１及び第２の半導体領域のインピーダンス
に対応して、電荷蓄積機構に不揮発性情報を書き込むこ
とができる。
〔実施例〕
以下に、この発明の不揮発性メモリと不揮発性メモリ
への書き込み方法を不揮発性メモリを構成するメモリセ
ルの実施例の図面に基づいて説明する。第１図は、本発
明の第１の実施例の半導体不揮発性メモリセルの断面図
である。100は半導体基板、101は第１導電型（例えばＰ
型）の半導体領域（第１の半導体領域）,104は多結晶シ
リコン等で作られた浮遊ゲート又は窒化シリコン等で構
成される電荷蓄積機構である。この電荷蓄積機構は、第
１図の場合には、電子がトンネル可能な程度に薄い絶縁
膜103を介して、第１の半導体領域101の表面に設けられ
ている。この電荷蓄積機構104に絶縁膜105を介して第１
のゲート106が設けられている。第１の半導体領域101
は、逆導電型の領域123を介して第１導電型の第２の半
導体領域121と電気的に接続されている。第３領域はこ
の第１の実施例では、逆導電型の半導体領域122で構成
され、第２の半導体領域121と接している。第２の半導
体領域の表面に絶縁膜125を介して第２のゲート126が設
けられている。第２のゲート126は、第２の半導体領域1
21の表面の逆導電型のチャネルを制御する。随時電位設
定手段として、ドレイン領域132,ソース領域133,チャネ
ル形成領域131,ゲート136,ゲート絶縁膜135から構成さ
れる電界効果トランジスタが用いられる。この随時電位
設定手段のソース／ドレイン133は、第２のゲート126と
接続されており、ゲート136に正電位VG（Ｎチャネルの
場合）を与えると共に、領域132に0Vから任意の正電位V
sを与えれば、V G−V TH＞Vsの時（V THは、チャネル形
成領域131の閾値電圧），第２のゲート126はVsに設定さ
れ、ゲート136の電位を0Vとした後も領域133と131との
間の接合リーク電流により放電させる時間内で、第２の
ゲート126の電位はVs近傍に設定される。又、領域132の
電圧を最初から0Vに設定した場合は長時間第２のゲート
は0Vに設定される。従って、Vsが第２のゲート126のゲ
ート閾値電圧以上の場合には、半導体領域121の表面の
チャネルは低インピーダンス状態となり、領域122の電
位を固定すると、領域123の電位が固定される。Vsが第
２のゲート126のゲート閾値電圧以下の場合には、半導
体領域101の表面チャネルは高インピーダンス状態とな
り、領域123の電位は固定されない。即ち、第１図のメ
モリセルにおいて、随時電位設定手段により、第２のゲ
ート126に揮発情報が書き込まれると、その情報に応じ
て領域123のインピーダンスが変化する。即ち、揮発情
報がインピーダンスの変化として書き込まれる。この状
態で、ゲート106に高電圧を印加すると、半導体領域121
表面のチャネルが低インピーダンスの場合には、半導体
領域101から電子が薄い絶縁膜103を介して電荷蓄積機構
104へと注入される。この時、低インピーダンスの状態
は、電荷蓄積機構104への注入にかからず、同じ状態を
維持するから注入される電子は、領域122よりプログラ
ム時間の間供給される。逆に、半導体領域121の表面の
チャネルが高インピーダンスの場合には、領域123の電
位は固定されていないために、半導体領域101は空乏化
して、絶縁膜103に大きな電界が印加されず、従って、
電荷蓄積機構104へ電子があまり注入されない。それ
故、ゲート106への印加電圧を大きくすれば、仮書き込
みの“1"と“0"の差以上のレベルで不揮発書き込みがで
きる。即ち、随時電位設定手段により、第２ゲート126
に仮書き込みされた揮発情報を電荷蓄積機構104へ不揮
発情報として揮発情報以上の論理振幅で書き込むことが
できる。この不揮発性情報を読み出すには、一定電圧を
ゲート106へ印加した状態で半導体領域101の可能充電電
荷量をモニタすることによって行うことができる。即
ち、電荷蓄積機構104に電子があまり注入されていない
場合には、多くの電子を半導体領域101に充電でき、逆
に、電荷蓄積機構104に多数の電子が注入されている場
合は、少数の電子しか半導体領域101に充電できない。
この充電量は、第２ゲート126を有する電界効果トラン
ジスタを介して領域122より検出することができる。本
発明の場合、不揮発性書き込みに、半導体領域101のイ
ンピーダンスの差を利用しているために、不揮発性情報
の論理差を電源電圧以上することも可能である。
第２図は、本発明の第２の実施例の半導体不揮発性メ
モリセルの断面図である。第２図のメモリセルは、第１
図のメモリセルと書き込み方法は同じであるが、読み出
しをスタティックにできるようにしたものである。ただ
し、領域123を介さずに、第１の半導体領域と第２の半
導体領域を直接電気的に接続し、さらに、ゲート126に
関して領域122と反対側に領域124を設けた。第２図にお
いても、ゲート電極136とドレイン132とに電圧を印加す
ることにより、ゲート126に0Vあるいは、正電位Vsの情
報を揮発情報として仮書き込みすることができる。正電
位Vsを第２の半導体領域121aの閾値電圧以上に設定すれ
ば、領域122の電位を固定した時、第２の半導体領域121
aの表面チャネルは、ゲート126の仮書き込みされた情報
により低インピーダンスと高インピーダンスの状態のど
ちらかに設定される。即ち、ゲート126に正電位Vsが仮
書き込みされている場合には、第２の半導体領域121aの
表面チャネルは低インピーダンス状態となり、ゲート12
6に0Vが仮書き込みされている場合には、第２の半導体
領域121aの表面チャネルは高インピーダンス状態とな
る。従って、ゲート136及びドレイン132から成る随時電
位設定手段により、第２のゲート126に揮発情報が書き
込まれると共に、領域121aにも表面チャネルのインピー
ダンスの大きさとして揮発情報が書き込まれる。この状
態で、ゲート106に高電圧を印加すると、領域121aの表
面チャネルが低インピーダンスの場合には、第１の領域
101も低インピーダンスとなるから、領域122の中の電子
が第２の半導体領域121aの表面チャネルと第１の半導体
領域101の表面チャネルとを通り、さらに、薄い絶縁膜1
03を通過して電荷蓄積機構104へと注入される。注入さ
れる電子は、領域122から書き込み時間の間供給され
る。何故なら、領域121aの表面チャネルの低インピーダ
ンスの状態は、電荷蓄積機構104への注入にかかわらず
同じ状態と維持することがきるからである。逆に、第２
の半導体領域121aが高インピーダンスである場合は、ゲ
ート106に高電圧を印加した状態にしても、第１の半導
体101が高インピーダンスであるために、領域122から電
荷蓄積機構104へ電子を供給することはできない。本発
明では、以後、半導体領域の表面にチャネルが形成され
て、半導体領域が低インピーダンスあるいは、高インピ
ーダンスとなることを「半導体領域が低（高）インピー
ダンスになる」と記載する。
第１の半導体領域101から電荷蓄積機構104への電子注
入方法は、上述のようなトンネル注入だけでなく、チャ
ネル注入でも可能であることは言うまでもない。即ち、
第２図において、領域124を第１の半導体領域101と接続
した（領域121bを除いた構造）構成の実施例において、
領域124に高電圧を印加すれば、第１の半導体領域101及
び第２の半導体領域121aが低インピーダンスの場合に
は、チャネルホットエレクトロンが第１の半導体領域10
1の表面に発生して、その一部が電荷蓄積機構104に注入
される。また、第２の半導体領域121aが高インピーダン
スの場合には、チャネルホットエレクトロンが半導体領
域101の表面で発生しないので、電荷蓄積機構104へ電子
が注入されない。従って、チャネル注入によっても、第
２の半導体領域121aに書き込まれた揮発情報を電荷蓄積
機構に注入することによって、不揮発性情報にプログラ
ムすることができる。第２図の実施例において、不揮発
性にプログラムされた情報は、領域122と領域124との間
の次に述べるインピーダンスの変化により検出すること
ができる。即ち、ゲート106及びゲート126に正電圧を印
加した状態にすると、第２の半導体領域121a及び121bは
低インピーダンスとなるから、第１の半導体領域101
は、電荷蓄積機構104の中の電子量によりインピーダン
スの大きさが変化することが理解される。電子が多数入
っている場合には、第１の半導体領域101は高インピー
ダンスになるために、領域122と領域124との間の基板表
面は、高インピーダンスになる。逆に、電各蓄積機構10
4に電子があまり入っていない場合には、第１の半導体
領域101は低インピーダンスになるために、領域122と領
域124との間のインピーダンスは低くなる。
第３図は、本発明の第３実施例の半導体不揮発性メモ
リの断面図である。
第３図において、随時電位設定手段として動作する揮
発情報入力トランジスタ130Tが基板100上に設けられた
絶縁膜の上に形成されており、具体的にはこの揮発情報
入力トランジスタは、第４図のような断面図で構成され
ている。多結晶ないし単結晶シリコン膜を用いて、ソー
ス・ドレイン領域126G及び126Jを形成する。ゲート127
に印加する電位によって領域126iのコンダクタンスを制
御して126Jの電位を転送して126Gの電位とすることがで
きる。第３図のメモリセルも、第１図と同様に動作する
ことができる。又、後で説明される第６図で、ダイオー
ドDp,Dnを第３図の揮発情報入力トランジスタ103Tと入
れ換えたメモリも、第２図と同様に動作することができ
る。
第５図及び第６図は、それぞれ随時電位設定手段とし
て動作するダイオードを設けた本発明の第４及び第５実
施例の半導体不揮発性メモリを構成するメモリセルの断
面図である。第２のゲート126にダイオードDn,Dpが接続
されている。
ダイオードDn,Dpの整流作用により、第２のゲート126
の電位を0Vから（電源電圧−ダイオードの側方向電
圧），まで揮発性に設定できる。この設定された揮発情
報は、第１図あるいは第２図のメモリと同じ方法で電荷
蓄積機構104に不揮発性情報として書き込み、更に、そ
の情報を半導体領域101のインピーダンスに検出によ
り、読み出すことができる。
第７図は、電位設定手段として動作する第５図あるい
は第６図に示したダイオード領域Dn,Dpの周辺部分のみ
を示した具体的な構造の断面図である。基板100上に設
けられた多結晶シリコン薄膜でPN接合を形成してダイオ
ードとする。即ち、N+型多結晶薄膜126cとＮ型又はＰ型
多結晶薄膜126bとP+型多結晶薄膜126dとによりダイオー
ドDnを形成し、N+型多結晶薄膜126GとＮ型又はＰ型多結
晶薄膜126bとＰ型多結晶薄膜126aとによりダイオードDp
を形成する。前述した第３〜７図の実施例において、情
報入力トランジスタとダイオードは多結晶又は単結晶シ
リコン薄膜とから構成され、これらの多結晶又は単結晶
シリコン薄膜は、第２のゲートを構成する多結晶又は単
結晶シリコン薄膜と連続又は共通して作ることができ
る。これにより両者を接続するための配線が省略され、
単位セルの面積が小さく設計できる。
上述した本発明の実施例は、第１の半導体領域をチャ
ネル領域とした場合であったが、チャネル領域に限定す
る必要はない。このことについて第８図で説明する。第
８図は、第１の半導体領域としてN+型不純物領域を用い
た場合の、本発明の半導体不揮発性メモリを構成するメ
モリセルの実施例の断面図である。Ｐ型シリコン基板10
0の表面部分にN+型の第１の半導体領域101Aを設け、そ
の上に一部薄いトンネル絶縁膜103を含む絶縁膜を介し
て電荷蓄積機構104が設けられていると共に、さらに、
その上に絶縁膜105を介して第１のゲート106が設けられ
ている。電荷蓄積機構104はN+型不純物層124Bと第１の
半導体領域101Aとの間の半導体基板100の表面部分のチ
ャネルのコンダクタンスを制御する機能を有する。さら
に、第１の半導体領域101AとN+型不純物領域122は第２
の半導体領域121と電気的に接続している。更に第２の
半導体領域121は第３の領域122と電気的に接続してい
る。第２の半導体領域121の上には、ゲート酸化膜125を
介して第２のゲート126が設けれており、さらに、第２
のゲートには、随時電位設定手段として動作するソース
領域133,ドレイン領域132,チャネル領域131,ゲート電極
136,ゲート絶縁膜135とから成るトランジスタが接続さ
れている。第８図においても、今までの第１〜７図の実
施例と同様に動作することができる。即ち、随時電位設
定手段によって、第２のゲート126に、第２の半導体領
域121のコンダクタンスが高くなるような電位が設定さ
れる場合には、第１の半導体領域101Aの電位は、Ｎ型不
純物領域122の電位に固定される。従って、例えば領域1
22の電位を0Vにすれば、第１の半導体領域101Aの電位も
0Vになるから、もし第１のゲート106に正の高電位が印
加されていれば、薄いトンネル絶縁膜103にトンネル電
流が流れて、電荷蓄積機構104に電子が第１の半導体領
域101Aより注入される。また、随時電位設定手段によっ
て、第２のゲート126に、第２の半導体領域121のコンダ
クタンスが低くなるような電位が設定されている場合に
は、第１の半導体領域101Aの電位はフローティングにな
ってしまうために、第１のゲート106に高電圧が印加さ
れていても、電荷は半導体領域101Aに注入されない。従
って、随時電位設定手段によって、第２ゲート126に揮
発情報をプログラムしておけば（書き込んでおけば）そ
の揮発情報を一括して不揮発情報として、電荷蓄積機構
にプログラムすることができる。
また、プログラムされた不揮発情報の読み出しは、一
定電圧を第１ゲート106に印加した状態で、N+型不純物1
24Bと第１の半導体領域101Aとの間のチャネルコンダク
タンスの値を検出することにより行うことができる。
また、不揮発情報を消去する方法は、紫外線だけでな
く、電気的にも行うことができる。即ち、Ｎ型不純物領
域122及び第２ゲート126に高電圧を印加して、第１のゲ
ートに0V印加すれば、第１の半導体領域101A上のトンネ
ル絶縁膜103に高電界が加わり、電荷蓄積機構104の中の
電子が第１の半導体領域101Aへと抜き取られて、不揮発
性情報が消去される。また、第８図において、N+型不純
物領域124Aを設けてあるが、領域124Aと、領域124Aと領
域124Bとの間に設けられている第２ゲート126とを省略
した構造とすれば、さらに、メモリセルの面積を小さく
できる。
以上説明した実施例において、第１及び第２の半導体
領域は、半導体基板の表面部分をそのまま用いてもよい
し、基板内に設けられた逆導電型の半導体領域でもよい
し、また、絶縁膜上に設けられた半導体薄膜でもよいこ
とは言うまでもない。
電荷蓄積機構への電荷の注入は、上述の実施例では第
１の半導体領域の表面からであったが、第１のゲートか
らも注入することができる。また、電荷蓄積機構の電荷
を第１のゲート又は第１の半導体領域へ抜き取ることも
できる。
また、メモリセルをマトリックス状のアレイにする場
合は、従来のメモリと同様に随時電位設定手段であるト
ランジスタのゲートをワード線、ドレインをビット線と
配線することにより、揮発情報を選択的に書き込むこと
ができる。不揮発情報の読み出しにおいては、第１ゲー
トをワード線、第３の領域をビット線に配線することに
より行うことができる。アレイ構成法によっては、随時
電位設定手段のトランジスタのドレインと第３の領域と
は共通にすることができる。
〔発明の効果〕
この発明は、以上説明したようにダイオードあるいは
トランジスタによる随時電位設定手段と、随時電位設定
手段により書き込まれた揮発性情報を電荷蓄積機構に不
揮発性情報として書き込む方法と、そのためのメモリと
から成っており、構成が簡単であるために高ビット化が
容易であるから、揮発性情報を高速で書き込む上に、さ
らに、その揮発性情報を一括して不揮発性情報にプログ
ラムできる構成となっているので、情報を短時間で不揮
発性情報としてプログラムできる。たま、揮発性情報を
インピーダンスの変化として書き込んでいるために、不
揮発性書き込みレベル差を揮発性書き込みレベル差以上
にすることができるから、安定して不揮発性情報のプロ
グラム及び読み出しができる効果がある。
【図面の簡単な説明】
第１図はこの発明にかかる第１実施例の半導体不揮発性
メモリセルの断面図であり、第２図，第３図及び第４図
はそれぞれ本発明の他の実施例の不揮発性メモリセルの
断面図、第５図，第６図及び第７図はそれぞれ揮発情報
設定手段としてダイオードを用いた場合の本発明の半導
体不揮発性メモリセルの断面図である。第８図は本発明
の他の実施例の不揮発性メモリセルの断面図である。 101,101A……第１の半導体領域 103……トンネル酸化膜 104……電荷蓄積機構 106……制御ゲート（第１のゲート） 121……第２の半導体領域 126……第２のゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神谷 昌明 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 審査官 池渕 立 (56)参考文献 特開 昭59−84398（ＪＰ，Ａ) 特開 昭61−225860（ＪＰ，Ａ) 特開 昭63−65674（ＪＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の表面を有する第１の半導体領域と、
    前記第１の半導体領域の第１の表面上に設けられた電荷
    蓄積機構と、前記電荷蓄積機構に電気的に結合して設け
    られた第１のゲートと、 前記第１の半導体領域の一端と電気的に接続された第２
    の表面を有する第２の半導体領域と、前記第２の表面を
    制御する第２のゲートと、 前記第２の半導体領域の他端と電気的に接続された第３
    の領域と、 前記第２のゲートに接続して設けられ、揮発情報を書き
    込む随時電位設定手段とから成るメモリセルをアレイ状
    に集積した半導体不揮発性メモリ。
  2. 【請求項２】第１の表面を有する第１の半導体領域と、
    前記第１の半導体領域の第１の表面上に設けられた電荷
    蓄積機構と、前記電荷蓄積機構に電気的に結合して設け
    られた第１のゲートと、 前記第１の半導体領域の一端と電気的に接続された第２
    の表面を有する第２の半導体領域と、前記第２の表面を
    制御する第２のゲートと、 前記第２の半導体領域の他端と電気的に接続された第３
    の領域と、 前記第２のゲートに接続して設けられた随時電位設定手
    段とから成るメモリセルを集積した半導体不揮発性メモ
    リの書き込み方法であって、前記第１のゲートに電圧を
    印加して不揮発性の書き込みを前記メモリセルに行うに
    先立ち、前記第２のゲートに所定電位を前記随時電位設
    定手段により揮発的に仮書き込みした後、不揮発性書き
    込み指令によって書き込むべき全ての各々のメモリセル
    の第１のゲートに一度に不揮発性書き込み電圧を印加し
    て、前記仮書き込みした情報を前記各メモリセルの前記
    電荷蓄積機構に不揮発的に書き込むことを特徴とする半
    導体不揮発性メモリの書き込み方法。
  3. 【請求項３】前記随時電位設定手段がトランジスタであ
    ることを特徴とする請求項１記載の半導体不揮発性メモ
    リ。
  4. 【請求項４】前記電荷蓄積機構がフローティングゲー
    ト、絶縁性多層膜、または、強誘電体膜のいずれかを含
    むことを特徴とする請求項１記載の半導体不揮発性メモ
    リ。
JP5817389A 1919-03-10 1989-03-10 半導体不揮発性メモリ及びその書き込み方法 Expired - Lifetime JP2645585B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP5817389A JP2645585B2 (ja) 1989-03-10 1989-03-10 半導体不揮発性メモリ及びその書き込み方法
KR1019900003186A KR900015335A (ko) 1989-03-10 1990-03-10 반도체 비휘발성 메모리 및 이것의 기록방법
EP19900302588 EP0387101A3 (en) 1989-03-10 1990-03-12 Semi-conductor non-volatile memory and method of writing the same
US08/025,822 US5825064A (en) 1919-03-10 1993-03-03 Semiconductor volatile/nonvolatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5817389A JP2645585B2 (ja) 1989-03-10 1989-03-10 半導体不揮発性メモリ及びその書き込み方法

Publications (2)

Publication Number Publication Date
JPH02237163A JPH02237163A (ja) 1990-09-19
JP2645585B2 true JP2645585B2 (ja) 1997-08-25

Family

ID=13076611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5817389A Expired - Lifetime JP2645585B2 (ja) 1919-03-10 1989-03-10 半導体不揮発性メモリ及びその書き込み方法

Country Status (4)

Country Link
US (1) US5825064A (ja)
EP (1) EP0387101A3 (ja)
JP (1) JP2645585B2 (ja)
KR (1) KR900015335A (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2504599B2 (ja) * 1990-02-23 1996-06-05 株式会社東芝 不揮発性半導体記憶装置
US5541870A (en) * 1994-10-28 1996-07-30 Symetrix Corporation Ferroelectric memory and non-volatile memory cell for same
DE69528971D1 (de) * 1995-06-30 2003-01-09 St Microelectronics Srl Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren von mindestens zwei unterschiedlichen Typen enthält, und entsprechender IC
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US6903969B2 (en) * 2002-08-30 2005-06-07 Micron Technology Inc. One-device non-volatile random access memory cell
US6768156B1 (en) * 2003-02-10 2004-07-27 Micron Technology, Inc. Non-volatile random access memory cells associated with thin film constructions
US6980471B1 (en) * 2004-12-23 2005-12-27 Sandisk Corporation Substrate electron injection techniques for programming non-volatile charge storage memory cells
US20060237778A1 (en) * 2005-04-22 2006-10-26 Mu-Yi Liu Non-volatile semiconductor memory cell and method of manufacturing the same
CN1862819B (zh) * 2005-05-11 2011-03-02 旺宏电子股份有限公司 非挥发性半导体存储单元的制造方法
US7590901B2 (en) * 2006-05-19 2009-09-15 International Business Machines Corporation Apparatus, system, and method for dynamic recovery and restoration from design defects in an integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2300391A1 (fr) * 1976-02-06 1976-09-03 Honeywell Inc Memoire remanente a acces selectif
DE2916884C3 (de) * 1979-04-26 1981-12-10 Deutsche Itt Industries Gmbh, 7800 Freiburg Programmierbare Halbleiterspeicherzelle
EP0103043B1 (de) * 1982-09-15 1987-03-18 Deutsche ITT Industries GmbH CMOS-Speicherzelle mit potentialmässig schwebendem Speichergate
JPS5984398A (ja) * 1982-11-08 1984-05-16 Hitachi Ltd Ｅｅｐｒｏｍ装置
US4729115A (en) * 1984-09-27 1988-03-01 International Business Machines Corporation Non-volatile dynamic random access memory cell
US4752912A (en) * 1985-05-14 1988-06-21 Xicor, Inc. Nonvolatile electrically alterable memory and method
JPH0777078B2 (ja) * 1987-01-31 1995-08-16 株式会社東芝 不揮発性半導体メモリ
US4924278A (en) * 1987-06-19 1990-05-08 Advanced Micro Devices, Inc. EEPROM using a merged source and control gate

Also Published As

Publication number Publication date
EP0387101A2 (en) 1990-09-12
US5825064A (en) 1998-10-20
JPH02237163A (ja) 1990-09-19
KR900015335A (ko) 1990-10-26
EP0387101A3 (en) 1992-07-22

Similar Documents

Publication Publication Date Title
US6639835B2 (en) Static NVRAM with ultra thin tunnel oxides
US7515479B2 (en) Nonvolatile semiconductor storage device and method for writing therein
IE49130B1 (en) Substrate coupled floating gate memory cell and method
US20030071301A1 (en) Method for erasing a nonvolatile memory cell formed in a body region of a substrate
US4665417A (en) Non-volatile dynamic random access memory cell
JP2645585B2 (ja) 半導体不揮発性メモリ及びその書き込み方法
JP2007088216A (ja) 半導体装置とその駆動方法
JP2529885B2 (ja) 半導体メモリ及びその動作方法
JPH04105368A (ja) 不揮発性半導体記憶装置及びその書き込み・消去方法
JP3216230B2 (ja) 不揮発性半導体メモリセルの書き換え方式
US20040062118A1 (en) Erase of a non-volatile memory
JPH11238814A (ja) 半導体記憶装置およびその制御方法
JP2002026154A (ja) 半導体メモリおよび半導体装置
JPH06302828A (ja) 半導体不揮発性記憶装置
US5208772A (en) Gate EEPROM cell
JP3069607B2 (ja) 半導体不揮発性メモリの動作方法
US6850440B2 (en) Method for improved programming efficiency in flash memory cells
JP3230323B2 (ja) 不揮発性記憶装置の制御方法
KR960011187B1 (ko) 불휘발성 반도체메모리
EP0176714B1 (en) Memory cell storing logic data in volatile and non-volatile forms
JP3422812B2 (ja) 不揮発性半導体メモリセルの書き換え方式
JPS6318864B2 (ja)
JP3104978B2 (ja) 不揮発性半導体記憶装置の制御方法
JP2714874B2 (ja) 半導体不揮発性メモリ
JP3424898B2 (ja) 不揮発性半導体記憶装置の書き換え方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080509

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090509

Year of fee payment: 12

EXPY Cancellation because of completion of term