JP2504599B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JP2504599B2
JP2504599B2 JP2040911A JP4091190A JP2504599B2 JP 2504599 B2 JP2504599 B2 JP 2504599B2 JP 2040911 A JP2040911 A JP 2040911A JP 4091190 A JP4091190 A JP 4091190A JP 2504599 B2 JP2504599 B2 JP 2504599B2
Authority
JP
Japan
Prior art keywords
voltage
memory cell
drain
memory device
type well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2040911A
Other languages
English (en)
Other versions
JPH03245566A (ja
Inventor
正志 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP2040911A priority Critical patent/JP2504599B2/ja
Priority to KR1019910002613A priority patent/KR940005899B1/ko
Priority to DE69125875T priority patent/DE69125875T2/de
Priority to US07/659,183 priority patent/US5262985A/en
Priority to EP91102635A priority patent/EP0443610B1/en
Publication of JPH03245566A publication Critical patent/JPH03245566A/ja
Application granted granted Critical
Publication of JP2504599B2 publication Critical patent/JP2504599B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は不揮発性半導体記憶装置に関するもので、特
に5V単一電源化を可能とするFlash型の不揮発性半導体
記憶装置に係わるものである。
（従来の技術） 近年の半導体技術の発展は、従来、考えられなかった
新しい分野の製品を生み出すと共に、従来製品の大幅な
軽量化、小型化を可能にするなど、革新的な変化を世の
中に与えている。特に、半導体メモリ技術はめざましい
発展を遂げており、現代社会に深く係わる技術となって
きている。メモリは、大きくはDRAMに代表される電源遮
断時に記憶の失われる揮発性のメモリと、記憶の失われ
ない不揮発性メモリとに分類することができる。不揮発
性メモリは、電源が遮断されても記憶が失われない点が
最大の特徴であり、読み出し専用のメモリとして広く使
用されている。さらに、不揮発性メモリは、素子の製造
段階で情報を書き込んでしまうマスクROM、ユーザーが
自分で書込むことのできるPROM、紫外線を照射すること
によって消去でき、再び書き込みが可能なUV−EPROM、
電気的に消去が可能なEEPROMに分類することができる。
EEPROMは、電気的に書き換えられるため、ユーザーにと
っては最も使いやすいメモリであるが、技術的に克服し
なくてはならない問題点が数多くあることや、高集積化
が難しいために、他のメモリに比べて使用される範囲が
限られているのが現状である。近年、高集積化を目指し
たFlashタイプのメモリが注目を浴び始めてきており、
国内外で開発が盛んに進められている。例えば、1989年
のISSCC（International Solid State Circuit Con
ference）において、米国のIntel社とSeeq社より、1Mbi
tのFlashメモリが発表され、既に市販されている。
ところで、従来、Flash型メモリの基本的な素子構造
は、第18図に示すように、半導体基板101上に形成され
た浮遊ゲート102と制御ゲート103の２層ゲートからなる
MOS型の電界効果トランジスタであり、書き込みは、そ
のドレイン104近傍で発生したホット・キャリアを浮遊
ゲート102に注入することによって電気的に行うことが
できる。ホット・キャリアの生成は、ドレイン104と制
御ゲート103に高電圧を印加し、ソース105を接地するこ
とによって、チャネルを流れる電子が、ドレイン104近
傍の高電圧で加速されることにより、起こる。一方、消
去は、ソース105に高電圧を印加し、制御ゲート103を接
地することによって、ソース105と浮遊ゲート102との間
の薄いシリコン酸化膜106に高電界を印加し、トンネル
電流を流すことによって行うことができる。このセルの
特徴は、同図から明らかなように、非常に簡単な構造で
あり、しかも浮遊ゲート102、制御ゲート103、ドレイン
104、ソース105がいずれも互いに自己整合して形成され
ているので、微細化に適することである。
しかしながら、同図に示す構造のセルでは、消去動作
を行う際、ソース105に高電圧を印加した時に、浮遊ゲ
ート102と重なる部分のソース105領域の表面において非
常に多きなバンドの曲りが起こり、コンダクション・バ
ンドとバレンス・バンドとの間でトンネルの起こる状態
となる。このため、空乏層中でキャリアが発生し、それ
が更に強い電界で加速されて、電離衝突により多量のキ
ャリアがソース105と基板101との間でながれ、大きな基
板電流を形成するという問題がある。その結果、消去に
必要なトンネル電流に比べて、はるかに大きな基板電流
がながれるため、消去に必要な高電圧VPP（例えば12.5
V）をオンチップの昇圧回路で供給しようとした場合に
非常に供給能力の大きな昇圧回路を設ける必要があり、
現実的なチップ・サイズのメモリを実現するのは不可能
となる。従って、外部から前記消去に必要な高電圧VPP
を供給することになり、いわゆる5V単一電源化は実現で
きない。
一方、これを防ぐ手段として、第19図に示すように、
セル領域を、ｎ型半導体基板201中に形成したｐウェル2
02中に形成する方法が提案されている。即ち、消去を行
う場合は、ｎ側シリコン基板201、ｐウェル202並びにメ
モリセルのソース203及びドレイン204に高電圧VPPを印
加し、制御ゲート205を接地することによって、薄いゲ
ート酸化膜206でトンネルを起こさせ、浮遊ゲート207か
ら電子を引き抜く。この場合は、ソース203とｐウェル2
02との間には高電圧が印加されないため、先に述べたバ
ンド間トンネルによる基板電流の問題はなくなり、5V単
一電源化が実現可能である。
しかしながら、同図に示す構造のセルでは、メモリセ
ルをブロックに分割し、一括消去ではなく、ブロック毎
の書き換えを行いたいといった用途に対し、ブロック毎
にウェルを設ける必要がある。このため、ウェル間の分
離領域が必要となり、ブロック分割数が非常に多い場合
にはチップ面積の増大が著しくなって、現実的でなくな
るという欠点がある。
（発明が解決しようとする課題） このように、従来の不揮発性半導体記憶装置は、ソー
スからのトンネルによる消去では、バンド間トンネルに
より過大な基板電流がながれるため、いわゆる5V単一電
源化が難しかった。また、半導体基板に形成したウェル
中にセル領域を形成するものが考え出されたが、この場
合、ブロック毎の消去を行うためには、ウェルを分割す
る必要があり、このためチップ面積が増大するという欠
点があった。
本発明は、上記の欠点に鑑みてなされたもので、Flas
h型の不揮発性メモリにおいて、バンド間トンネルによ
る基板電流の発生を抑制し、5V単一電源化を可能とする
と共に、消去動作が一括ではなく、ブロック毎の消去が
可能であり、かつ、ブロック分割数が多くてもチップ面
積の増大を招くことがない不揮発性半導体記憶装置を提
供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の不揮発性半導体
記憶装置は、第１導電型の半導体基板と、前記半導体基
板の表面領域に形成される第２導電型の不純物領域と、
前記不純物領域の表面領域にマトリックス状に配置され
ると共に、機能的にブロックを構成する複数個の不揮発
性記憶素子と、前記半導体基板の表面領域に形成される
と共に、前記不揮発性記憶素子の内容の書き換え動作を
行う際に、前記不純物領域に印加する電圧、及び前記ブ
ロックを構成する複数個の不揮発性記憶素子の共通のソ
ース又はドレインに印加する電圧をそれぞれ制御する周
辺回路とを有している。
また、第１導電型の半導体基板と、前記半導体基板の
表面領域に形成される第２導電型の不純物領域と、前記
不純物領域の表面領域にマトリックス状に配置されると
共に、機能的に複数のブロックに分割される複数個の不
揮発性記憶素子と、前記半導体基板の表面領域に形成さ
れると共に、前記不揮発性記憶素子の内容の消去動作を
行う際に、前記不純物領域に印加する電圧、及び選択さ
れていないブロックの不揮発性記憶素子の共通のソース
又はドレインに印加する電圧が、選択されたブロックの
不揮発性記憶素子の共通のソース又はドレインに印加す
る電圧よりも低くなるようにそれぞれを制御する周辺回
路とを有している。
さらに、第１導電型の半導体基板と、前記半導体基板
の表面領域に形成される第２導電型の複数の不純物領域
と、前記複数の不純物領域を互いに分離する素子分離用
の溝と、各々の不純物領域の表面領域にマトリックス状
に配置されると共に、機能的にブロックを構成する複数
個の不揮発性記憶素子と、前記半導体基板の表面領域に
形成されると共に、前記不揮発性記憶素子の内容の書き
換え動作を行う際に、選択されたブロックを含む不純物
領域に印加する電圧、選択されたブロックを全く含まな
い不純物領域に印加する電圧、及び各々のブロックの不
揮発性記憶素子の共通のソース又はドレインに印加する
電圧をそれぞれ制御する周辺回路とを有している。
また、第１導電型の半導体基板と、前記半導体基板の
表面領域に形成される第２導電型の複数の不純物領域
と、前記複数の不純物領域を互いに分離する素子分離用
の溝と、各々の不純物領域の表面領域にマトリックス状
に配置されると共に、機能的に複数のブロックに分割さ
れる複数個の不揮発性記憶素子と、前記半導体基板の表
面領域に形成されると共に、前記不揮発性記憶素子の内
容の消去動作を行う際に、選択されたブロックを含む不
純物領域に印加する電圧、及び選択されていないブロッ
クの不揮発性記憶素子の共通のソース又はドレインに印
加する電圧が、選択されたブロックの不揮発性記憶素子
の共通のソース又はドレインに印加する電圧よりも低く
なるようにそれぞれを制御する周辺回路とを有してい
る。
（作用） このような構成によれば、不純物領域に印加する電
圧、及び選択されたブロックの不揮発性記憶素子の共通
のソース又はドレインに印加する電圧を周辺回路で制御
することにより、バンド間トンネルによる基板電流の発
生を抑制しつつ、不揮発性記憶素子の内容の消去動作を
行うことが可能になる。
また、不純物領域には、機能的に複数のブロックに分
割される複数個の不揮発性記憶素子が形成されている。
このため、消去動作が一括ではなく、ブロック毎の消去
が可能であり、又ブロック分割数が多くてもチップ面積
の増大を招くこともない。
さらに、複数の不純物領域は、互いに素子分離用の溝
によって分離されている。即ち、選択されたブロックを
含む不純物領域に印加する電圧、及び選択されたブロッ
クの不揮発性記憶素子の共通のソース又はドレインに印
加する電圧を周辺回路で制御することにより、バンド間
トンネルによる基板電流の発生を抑制できると共に、ブ
ロック消去が可能になり、かつ、ブロック分割数が多く
てもチップ面積の増大を招くこともない。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。
第１図は本発明の一実施例に係わる不揮発性半導体記
憶装置の構成を示すものである。
ｎ型のシリコン基板301中にはｐ型ウェル302が形成さ
れている。また、ｐ型ウェル302中には、制御ゲート30
3、共通ソース304、ドレイン305及び浮遊ゲート306から
なるメモリセルが複数個マトリックス状に配置されてい
る。複数個のメモリセルからなるメモリセルアレイ307
は、必要に応じて機能的に１つ以上のブロックに分割さ
れている。
また、メモリセルアレイ307の周辺は、周辺回路（図
示せず）が形成されている。この周辺回路は、メモリセ
ルの内容の消去を行う際に、ｐ型ウェル302に印加する
電圧と、選ばれたブロックのメモリセルの共通ソース30
4又はドレイン305に印加する電圧と、選ばれていないブ
ロックのメモリセルの共通ソース304又はドレイン305に
印加する電圧とを制御する。即ち、メモリセルの共通ソ
ース304又はドレイン305と、ｐ型ウェル302との間に
は、バンド間トンネルによる基板電流の発生が実質的に
問題とならない程度の電圧が印加される。これにより、
チップ面積を増大させることなく、バンド間トンネルに
よる基板電流の発生を抑制し、ブロック毎の書き換えを
行う。
第２図並びに第３図は、本発明の一実施例に係わる不
揮発性半導体記憶装置を例えば16メガビットの記憶容量
を有する不揮発性メモリ装置に適用したものである。こ
こで、第２図は、前記不揮発性メモリ装置のチップ全体
の平面概略図、第３図は、前記第２図のＩ−Ｉ′線に沿
う断面図の一例であって、ｐ型ウェル401が、メモリセ
ルの複数のブロック、又は全てのメモリセルのブロック
を含んで形成されているものである。なお、311はメモ
リセルマトリックス、312は周辺回路、313-1〜313-nは
ブロック、314は昇圧回路をそれぞれ示している。
ｎ型のシリコン基板400の表面領域には、浮遊ゲート4
06、共通ソース412、ドレイン413及び制御ゲート409か
らなるメモリセルが複数個形成され、メモリセルマトリ
ックス311を構成している。これら複数個のメモリセル
からなるメモリセルマトリックス311は、必要に応じて
機能的にブロック313-1〜313-nに分割されている。ｎ型
のシリコン基板400中には、複数のブロック、又は全て
のメモリセルのブロック313-1〜313-nを含んでｐ型ウェ
ル401が形成されている。なお、このｐ型ウェル401は、
ブロック313-1〜313-n毎にそれぞれ形成されていてもよ
い。また、ｎ型のシリコン基板400の周辺には、周辺回
路312及び昇圧回路314が形成されている。周辺回路312
及び昇圧回路314は、主に、ゲート411、ソース414,41
6、及びドレイン415,417からなるトランジスタにより構
成されている。
ところで、この不揮発性メモリ装置は、メモリセルマ
トリックス311が4096×4096個のアレイ構成となってい
る。例えば、ソースを共有する２列（8192ビット）を１
つのブロックとすると、2048個のブロック313-1〜313
-2048に分割することができる。この装置のブロック消
去を行うには、シリコン基板400とｐ型ウェル401とに外
部電源電圧VCC（例えば5V）を印加し、全てのメモリセ
ルの制御ゲート409に接地電位VSSを印加する。また、選
ばれたブロックの共通ソース412に高電圧VPPを印加す
る。この高電圧VPPは、同一チップ上に形成された昇圧
回路314で、外部電源電圧VCCを昇圧した電位を用いるこ
とにより、外部からは5V単一動作をしているように見え
る。書き込みのモードでは、シリコン基板400とｐ型ウ
ェル401とに接地電位VSSを印加し、選ばれたメモリセル
のドレイン413と制御ゲート409とに高電圧VPPを印加す
る。そして、ドレイン413近傍で発生するホット・キャ
リアを浮遊ゲート406へ注入することにより行う。この
時、周辺回路312のｐ型ウェル402の電位は、接地電位V
SSに設定しておくことにより、書込み・消去・読出しの
いずれのモードにおいても、基板であるｐ型ウェル402
を同一の電位で動作させることが可能である。
このような構成によれば、メモリセルの消去動作を行
う際、ｐ型ウェル401と、選ばれたブロックのメモリセ
ルの共通ソース412又はドレイン413との間に大きな電圧
が印加されないように、周辺回路312により制御でき
る。このため、バンド間トンネルによる基板電流の発生
が実質的に問題とならない程度に低減することが可能で
あり、5V単一電源化を達成できる。また、ｐ型ウェル40
1には、複数のブロック、又は全てのメモリセルのブロ
ック313-1〜313-nが形成されているため、チップ面積を
増大させることもなくなる。
第４図（ａ）乃至（ｃ）は、前記第３図の不揮発性メ
モリ装置の製造方法について詳細に示すものである。
まず、同図（ａ）に示すように、ｎ型のシリコン基板
400に、メモリセル領域のｐ型ウェル401と周辺回路領域
のｐ型ウェル402をそれぞれ形成する。周辺回路領域の
ｐ型ウェル402には、さらにｎ型ウェル403を形成する。
また、全面に100Å程度の第１のシリコン酸化膜404を成
長させた後、続けて第１の多結晶シリコン層405を堆積
形成する。次に、同図（ｂ）に示すように、公知のフォ
トリソグラフィー技術を用いて、第１の多結晶シリコン
層405のパターニングを行い、浮遊ゲート406となる領域
に第１のシリコン酸化膜404及び第１の多結晶シリコン
層405を残存させる。また、第１の多結晶シリコン層405
上には、層間絶縁膜としてシリコン酸化膜とシリコン窒
化膜との複合膜407を形成する。さらに、周辺回路領域
に形成された複合膜407を除去した後、周辺回路におけ
るトランジスタのゲート絶縁膜となる第２のシリコン酸
化膜408を成長させる。また、全面に第２の多結晶シリ
コン層409を堆積形成する。この後、公知のフォトリソ
グラフィー技術を用いて、メモリセル部のパターニング
を行い、２層の多結晶シリコンを順次エッチングして自
己整合した２層ゲート構造410を形成する。また、周辺
回路領域では、第２の多結晶シリコン409をパターニン
グしてトランジスタのゲート411を形成する。次に、同
図（ｃ）に示すように、メモリセルのソース412,ドレイ
ン413となるn+型領域を、例えばヒ素（As）をイオン注
入することによって形成し、さらに、ソース412の接合
の耐圧向上のため、リン（Ｐ）をソース412にのみイオ
ン注入する。周辺回路領域では、ヒ素のイオン注入によ
り、ｎチャネル・トランジスタのソース414,ドレイン41
5を形成する。また、ボロン（Ｂ）のイオン注入によ
り、ｐチャネル・トランジスタのソース416,ドレイン41
7を形成する。この後、酸化処理、パッシベーション膜4
18の堆積、コンタクト穴419の開口、Al配線420の形成、
保護膜421の堆積をそれぞれ行い、半導体メモリ装置を
完成する。
第５図（ａ）及び（ｂ）は、前記第３図の半導体メモ
リ装置の変形例である。
即ち、同図（ａ）に示す半導体メモリ装置は、ｎ型の
シリコン基板501上にメモリセル領域507のｐ型ウェル50
2と、周辺回路領域503のｎチャネルトランジスタ504側
にのみ形成されたｐ型ウェル505とが形成されている。
ｐチャネルトランジスタ506は、ｎ型のシリコン基板501
上に、何等ウェル領域を介することなく形成されてい
る。本変形例の場合、シリコン基板501に形成するウェ
ルは一種類でよく、工程が簡単になるという利点があ
る。
また、同図（ｂ）に示す半導体メモリ装置は、ｐ型の
シリコン基板601上にｐ型のエピタキシャル層602が形成
されている。また、ｐ型のエピタキシャル層602に、そ
の表面領域から基板601へ達するｎ型不純物層603が形成
されている。ｎ型不純物層603は、これにより分離され
ｐ型ウェル604が、１つ以上のメモリセルのブロック
（同図では１つのブロック）…,605-k,605-(k+1),…を
含むようにして形成されている。なお、ｐ型ウェル604
は、全てのメモリセルのブロック…,605-k,605-(k+1),
…を含んで形成されていてもよい。
第６図乃至第９図は、本発明の他の実施例に係わる不
揮発性半導体記憶装置を示すものである。
第６図に示す実施例では、ｎ型のシリコン基板701中
には、メモリセル領域のｐ型ウェル702及び周辺回路領
域のｐ型ウェル703が形成されている。ｐ型ウェル702に
形成されたメモリセルのセル構造は、薄い酸化膜704を
介して設置された浮遊ゲート705と、その上部にシリコ
ン酸化膜及びシリコン窒化膜の複合膜706を介して設け
られた制御ゲート707と、浮遊ゲート705及び制御ゲート
707の側壁部にシリコン酸化膜708を介し、かつ、シリコ
ン基板701上のシリコン酸化膜709を介して設けられた選
択ゲート710からなっていることを特徴としている。
本装置では、ブロック消去を行う場合には、シリコン
基板701とｐ型ウェル702とに外部電源電圧VCC（例えば5
V）を印加し、全てのメモリセルの制御ゲート707及び選
択ゲート710に接地電位VSSを印加する。また、選ばれた
ブロックのドレイン711に高電圧VPPを印加する。この高
電圧VPPは、同一チップ上に形成された昇圧回路で、外
部電源電圧VCCを昇圧した電位を用いることにより、外
部からは5V単一動作をしているように見える。書き込み
を行う場合には、シリコン基板701とｐウェル702とに接
地電位VSSを印加し、選ばれたメモリセルのドレイン711
に外部電源電圧VCCを印加し、選択ゲート710に閾値程度
の電圧（〜2V）を印加し、制御ゲート707に高電圧VPPを
印加する。そして、選択ゲート710と浮遊ゲート705との
間の基板表面近傍で発生するホット・キャリアを浮遊ゲ
ート705へ注入することにより行う。ところで、いずれ
の場合にも、周辺回路領域のｐ型ウェル703の電位は、
接地電位VSSに設定しておくことにより、書込み・消去
・読出しのいずれのモードにおいても、基板であるｐ型
ウェル703を同一の電位で動作させることが可能であ
る。
なお、同図において、712は周辺回路領域のゲート、7
13は周辺回路領域のｐ型ウェル703に形成されたｎ型ウ
ェル、714はメモリセルのソース、715,716は周辺回路の
トランジスタのドレイン，ソースである。
第７図に示す実施例では、ｎ型のシリコン基板801中
には、メモリセル領域のｐ型ウェル802及び周辺回路領
域のｐ型ウェル809が形成されている。ｐ型ウェル802に
形成されたメモリセルのセル構造は、薄い酸化膜803を
介して設置された浮遊ゲート804と、その上部にシリコ
ン酸化膜及びシリコン窒化膜の複合膜805を介して設け
られた制御ゲート806とを有しており、制御ゲート806の
一部は、浮遊ゲート804で覆われていないチャネル領域8
07の上部まで延在していることを特徴としている。
本装置では、ブロック消去を行う場合には、シリコン
基板801とｐ型ウェル802とに外部電源電圧VCC（例えば5
V）を印加し、全てのメモリセルの制御ゲート806に接地
電位VSSを印加する。また、選ばれたブロックのドレイ
ン808に内部昇圧回路で発生した高電圧VPPを印加するこ
とにより、5V単一電源での消去動作が可能となる。書き
込みを行う場合には、シリコン基板801とｐ型ウェル802
とに接地電位VSSを印加し、選ばれたメモリセルのドレ
イン808と制御ゲート806とに高電圧VPPを印加する。そ
して、ドレイン808近傍で発生するホット・キャリアを
浮遊ゲート804へ注入することにより行うことができ
る。
なお、同図において、810は周辺回路領域のゲート、8
11は周辺回路領域のｐ型ウェル809に形成されたｎ型ウ
ェル、812はメモリセルの共通ソース、813,814は周辺回
路のトランジスタのソース，ドレインである。
第８図に示す実施例では、ｎ型のシリコン基板901中
には、メモリセル領域のｐ型ウェル902及び周辺回路領
域のｐ型ウェル908が形成されている。ｐ型ウェル902に
形成されたメモリセルのセル構造は、薄い酸化膜903を
介して設置された浮遊ゲート904と、その上部にシリコ
ン酸化膜及びシリコン窒化膜の複合膜905を介して設け
られた制御ゲート906とからなり、同様のセルが複数
個、直列接続されて基本単位を構成する、いわゆるNAND
構成のセル配置となっていることが特徴である。
本装置では、ブロック消去を行う場合には、シリコン
基板901とｐ型ウェル902とに外部電源電圧VCC（例えば5
V）を印加し、選ばれたメモリセルの制御ゲート906に接
地電位VSSを印加する。また、選ばれたブロックのドレ
イン911に内部昇圧回路で発生した高電圧VPPを印加する
ことにより、5V単一電源での消去動作を可能とする。書
き込みを行う場合には、シリコン基板901とｐ型ウェル9
02とに接地電位VSSを印加し、選ばれたメモリセルの制
御ゲート906に高電圧VPPを印加する。そして、トンネル
電流により電子を浮遊ゲート904へ注入することにより
行うことができる。
なお、同図において、909は周辺回路領域のゲート、9
10は周辺回路領域のｐ型ウェル908に形成されたｎ型ウ
ェル、907はメモリセルのソース、912、913は周辺回路
のトランジスタのソース，ドレインである。
第９図に示す実施例では、ｎ型のシリコン基板1001中
には、メモリセル領域のｐ型ウェル1002a,1002b,…が複
数個形成されている。１つのｐ型ウェル1002aには、メ
モリ・セルの複数のブロック1003-1,1003-2が形成され
ている。
本装置では、ブロック消去を行う場合、シリコン基板
1001には外部電源電圧VCC（例えば5V）を印加する。ま
た、選ばれたブロックを含むｐ型ウェル1002aには外部
電源電圧VCCを印加し、そのｐ型ウェル1002aに形成され
る全てのメモリセルの制御ゲート1006に接地電位VSSを
印加する。ｐ型ウェル1002aの選ばれたブロック1003-1
の共通ソース1004aには、内部昇圧回路で発生した高電
圧VPPを印加することにより、5V単一電源での消去動作
を可能とする。ｐ型ウェル1002aの選ばれないブロック1
003-2の共通ソース1004bには外部電源電圧VCCを印加す
る。なお、選ばれたブロックを全く含まないｐ型ウェル
1002bには接地電位VSSを印加しているため、何の変化も
起こらない。書き込みを行う場合には、シリコン基板10
01とｐ型ウェル1002a,1002b,…とに接地電位VSSを印加
し、選ばれたメモリセルのドレイン1005と制御ゲート10
06とに高電圧VPPを印加する。そして、ドレイン1005近
傍で発生するホット・キャリアを浮遊ゲート1007へ注入
することにより行う。
これら上述してきた実施例によれば、周辺回路でそれ
ぞれの領域に印加される電圧を制御することにより、バ
ンド間トンネルによる基板電流の発生を抑えることがで
きる。これにより、5V単一電源化が可能となり、ユーザ
ーにとって非常に使いやすい不揮発性メモリ装置を提供
することができる。また、ウェルには、複数のブロッ
ク、又は全てのメモリセルのブロックが形成されるた
め、チップ面積を増大させることもなくなる。
第10図及び第11図は、本発明の他の実施例に係わる不
揮発性半導体記憶装置を示すものであって、例えば16メ
ガビットの記憶容量を有する不揮発性メモリ装置に適用
したものである。ここで、第10図は、前記不揮発性メモ
リ装置のチップ全体の平面概略図、第11図は、前記第10
図のII−II′線に沿う断面図である。また、1124はメモ
リセルマトリックス、1125は周辺回路、1126-1〜1126-n
はブロック、1127は昇圧回路をそれぞれ示している。
ｎ型のシリコン基板1100中には、メモリセル領域のｐ
型ウェル1103、及び周辺回路領域のｐ型ウェル1104がそ
れぞれ形成されており、かつ、これらのｐ型ウェル1103
及び1104は、素子分離用の溝1101により各々が分離され
ている。メモリセル領域のｐ型ウェル1103中には、メモ
リセルのブロック1126-1〜1126-nが１つずつ配置されて
いる。なお、メモリセル領域のｐ型ウェル1103中には、
メモリセルの複数個のブロック、又は全てのメモリセル
のブロック1126-1〜1126-nが形成されていてもよい。ま
た、周辺回路領域のｐ型ウェル1104中には、周辺回路11
25及び昇圧回路1127がそれぞれ形成されている。周辺回
路1125及び昇圧回路1127は、主に、ゲート1113、ソース
1116,1118、及びドレイン1117,1119からなるトランジス
タにより構成されている。
ところで、この不揮発性メモリ装置は、メモリセルマ
トリックス1124が4096×4096個のアレイ構成となってい
る。例えば、ソースを共有する２列（8192ビット）を１
つのブロックとすると、2048個のブロック1126-1〜1126
-2048に分割することができる。この装置のブロック消
去を行う場合には、シリコン基板1100に外部電源電圧V
CC（例えば5V）を印加する。また、選ばれたブロックを
含むｐ型ウェル1103に外部電源電圧VCCを印加し、選ば
れたブロックを含まないｐ型ウェル1103には接地電位V
SSを印加する。さらに、全てのメモリセルの制御ゲート
1128には接地電位VSSを印加する。そして、外部電源電
圧VCCが印加されたｐ型ウェル1103中の選ばれたブロッ
ク（１つのｐ型ウェル1103中に複数のブロックがある場
合）の共通ソース1114に高電圧VPPを印加する。この高
電圧VPPは、同一チップ上に形成された昇圧回路1127
で、外部電源電圧VCCを昇圧した電位を用いることによ
り、外部からは5V単一動作をしているように見える。書
き込みを行う場合には、シリコン基板1100とｐ型ウェル
1103とに接地電位VSSを印加し、選ばれたメモリセルの
ドレイン1115と制御ゲート1128とに高電圧VPPを印加す
る。そして、ドレイン1115近傍で発生するホット・キャ
リアを浮遊ゲート1108へ注入することにより行う。とこ
ろで、いずれの場合においても、周辺回路1125のｐ型ウ
ェル1104の電位は、接地電位VSSに設定しておくことに
より、書込み・消去・読出しのいずれのモードにおいて
も、基板である。ｐ型ウェル1104を同一の電位で動作さ
せることが可能である。
このような構成によれば、メモリセルの内容の消去動
作を行う際、選ばれたブロックを含むｐ型ウェル1103
と、選ばれたブロックのメモリセルの共通ソース1114又
はドレイン1115との間に大きな電圧が印加されないよう
に、周辺回路で制御できる。このため、バンド間トンネ
ルによる基板電流の発生が実質的に問題とならない程度
に低減することが可能であり、5V電源の単一化を実現で
きる。また、メモリ部は、１つのブロック、又は複数若
しくは全てのメモリセルのブロックを含むようにしてに
設けられたｐ型ウェル1103が、素子分離用の溝1101で電
気的に分離されている。このため、ブロック分割数が多
くても、チップ面積を大きくすることがなく、大容量化
を達成できる。
第12図（ａ）乃至（ｃ）は、前記第11図の不揮発性メ
モリ装置の製造方法について詳細に示すものである。
まず、同図（ａ）に示すように、ｎ型のシリコン基板
1100に、公知のフォトリソグラフィ技術を用いてパター
ンニングを行い素子分離用の溝1101を形成する。溝1101
には、化学気相成長法で堆積したシリコン酸化膜又はシ
リコン酸化膜を介して多結晶シリコン1102を埋め込み、
表面を平坦化する。この後、メモリセル領域のｐ型ウェ
ル1103と周辺回路領域のｐ型ウェル1104をそれぞれ形成
する。周辺回路領域のｐ型ウェル1104には、さらにｎ型
ウェル1105を形成する。また、全面に100Å程度の第１
のシリコン酸化膜1106を成長させた後、続けて第１の多
結晶シリコン層1107を堆積形成する。次に、同図（ｂ）
に示すように、公知のフォトリソグラフィー技術を用い
て、第１の多結晶シリコン層1107のパターニングを行
い、浮遊ゲートとなる領域に第１のシリコン酸化膜1106
及び第１の多結晶シリコン層1107を残存させる。また、
第１の多結晶シリコン層1107上には、層間絶縁膜として
シリコン酸化膜とシリコン窒化膜との複合膜1109を形成
する。さらに、周辺回路領域に形成された複合膜1109を
除去した後、周辺回路におけるトランジスタのゲート絶
縁膜となる第２のシリコン酸化膜1110を成長させる。ま
た、全面に第２の多結晶シリコン層1111を堆積形成す
る。この後、公知のフォトリソグラフィー技術を用い
て、メモリセル部のパターニングを行い、２層の多結晶
シリコンを順次エッチングして自己整合した２層ゲート
構造1112を形成する。また、周辺回路領域では、第２の
多結晶シリコン層1111をパターニングしてトランジスタ
のゲート1113を形成する。次に、同図（ｃ）に示すよう
に、メモリセルのソース1114,ドレイン1115となるn+型
領域を、例えばヒ素（As）をイオン注入することによっ
て形成し、さらに、ソース1114の接合の耐圧向上のた
め、リン（Ｐ）をソース1114にのみイオン注入する。周
辺回路領域では、ヒ素のイオン注入により、ｎチャネル
・トランジスタのソース1116,ドレイン1117を形成す
る。また、ボロン（Ｂ）のイオン注入により、ｐチャネ
ル・トランジスタのソース1118,ドレイン1119を形成す
る。この後、酸化処理、パッシベーション膜1120の堆
積、コンタクト穴1121の開口、Al配線1122の形成、保護
膜1123の堆積をそれぞれ行い、半導体メモリ装置を完成
する。
なお、上記第11図及び第12図に示した実施例では、ｎ
型のシリコン基板1100中にメモリ・セルのｐ型ウェル11
03を形成したが、第13図に示すように、ｎ型のシリコン
基板1300上にｐ型のエピタキシャル層1301を成長させ、
溝1303でｐ型ウェル1304を分離しても同様の効果を得る
ことができる。ここで、1305は共通ソース、1306はドレ
イン、1307は浮遊ゲート、1308は複合膜、1309は制御ゲ
ートである。
第14図乃至第17図は、本発明の他の実施例に係わる不
揮発性半導体記憶装置を示すものである。
第14図に示す実施例では、ｎ型のシリコン基板1400中
には、素子分離用の溝1401が形成されている。溝1401に
は、化学気相成長法で堆積したシリコン酸化膜又はシリ
コン酸化膜を介して多結晶シリコン1402が埋め込まれて
いる。また、溝1401間には、メモリセル領域のｐ型ウェ
ル1403及び周辺回路領域のｐ型ウェル1404がそれぞれ形
成されている。メモリセル領域のｐ型ウェル1403には、
１つ以上のメモリセルのブロックが形成されている。例
えば、ｐ型ウェル1403には、１つのメモリセルのブロッ
クが形成されている。さらに、周辺回路領域のｐ型ウェ
ル1404には、ｎ型ウェル1405が形成されている。メモリ
セルは、メモリセル領域のｐ型ウェル1403の表面領域に
形成されており、薄い酸化膜1406を介して設置された浮
遊ゲート1407と、その上部にシリコン酸化膜及びシリコ
ン窒化膜の複合膜1408を介して設けられた制御ゲート14
09と、浮遊ゲート1407及び制御ゲート1409の側壁部にシ
リコン酸化膜1410を介し、かつ、シリコン基板1400上の
シリコン酸化膜1411を介して設けられた選択ゲート1412
からなっていることを特徴としている。
本装置では、ブロック消去を行う場合には、シリコン
基板1400、選択されたブロックを含むｐ型ウェル1403、
及び選択されたブロックのメモリセルの共通ドレイン14
14とに内部昇圧回路で発生した高電圧VPPを印加し、全
てのメモリセルの制御ゲート1409及び選択ゲート1412に
接地電位VSSを印加して行う。また、選択されたメモリ
セルのブロックを全く含まないｐ型ウェル1403には、接
地電位VSSを印加することにより、そこでは何の変化も
起らない。
なお、同図において、1413は周辺回路領域のゲート、
1415はメモリセルのソース、1416,1417は周辺回路のト
ランジスタのソース，ドレインである。
第15図に示す実施例では、ｎ型のシリコン基板1500中
には、素子分離用の溝1501が形成されている。溝1501に
は、化学気相成長法で堆積したシリコン酸化膜又はシリ
コン酸化膜を介して多結晶シリコン1502を埋め込まれて
いる。また、溝1501間には、メモリセル領域のｐ型ウェ
ル1503及び周辺回路領域のｐ型ウェル1504がそれぞれ形
成されている。メモリセル領域のｐ型ウェル1503には、
１つ以上のメモリセルのブロックが形成されている。例
えば、ｐ型ウェル1503には、メモリセルのブロックが１
つ形成されている。さらに、周辺回路領域のｐ型ウェル
1504には、ｎ型ウェル1505が形成されている。メモリセ
ル領域のｐ型ウェル1503に形成されたメモリセルのセル
構造は、薄い酸化膜1506を介して設置された浮遊ゲート
1507と、その上部にシリコン酸化膜又はシリコン窒化膜
の複合膜1508を介して設けられた制御ゲート1509とを有
しており、制御ゲート1509の一部は、浮遊ゲート1507で
覆われていないチャネル領域1510の上部まで延在してい
ることを特徴としている。
本装置では、ブロック消去を行う場合には、シリコン
基板1500、選択されたブロックを含むｐ型ウェル1503、
及び選択されたブロックのメモリセルのドレイン1512に
内部昇圧回路で発生した高電圧VPPを印加し、全てのメ
モリセルの制御ゲート1509に接地電位VSSを印加して行
う。また、選択されたメモリセルのブロックを全く含ま
ないｐ型ウェル1503には、接地電位VSSを印加すること
により、消去動作は起らない。
なお、同図において、1511は周辺回路領域のゲート、
1513,1514は周辺回路のトランジスタのソース，ドレイ
ン、1515はメモリセルの共通ソースである。
第16図に示す実施例では、ｎ型のシリコン基板1600中
には、素子分離用の溝1601が形成されている。溝1601に
は、化学気相成長法で堆積したシリコン酸化膜又はシリ
コン酸化膜を介して多結晶シリコン1602を埋め込まれて
いる。また、溝1601間には、メモリセル領域のｐ型ウェ
ル1603及び周辺回路領域のｐ型ウェル1604がそれぞれ形
成されている。メモリセル領域のｐ型ウェル1603には、
１つ以上のメモリセルのブロックが形成されている。さ
らに、周辺回路領域のｐ型ウェル1604には、ｎ型ウェル
1605が形成されている。メモリセルのセル構造は、薄い
酸化膜1606を介して設置された浮遊ゲート1607と、その
上部にシリコン酸化膜及びシリコン窒化膜の複合膜1608
を介して設けられた制御ゲート1609とからなり、同様の
セルが複数個、直列接続されて基本単位を構成する、い
わゆるNAND構成のセル配置となっていることが特徴であ
る。
本装置では、ブロック消去を行う場合には、シリコン
基板1600、選択されたブロックを含むｐ型ウェル1603、
及び選択されたブロックのメモリセルの共通ソース1613
に内部昇圧回路で発生した高電圧VPPを印加し、選ばれ
たメモリセルの制御ゲート1609に接地電位VSSを印加し
て行う。また、選択されたメモリセルのブロックを含ま
ないｐ型ウェル1603には、接地電位VSSを印加すること
により、消去動作は起らない。
なお、同図において、1610は周辺回路領域のゲート、
1611,1612は周辺回路のトランジスタのソース，ドレイ
ン、1614はメモリセルのドレインである。
第17図に示す実施例では、メモリセルは、ｎ型のシリ
コン基板1701中に形成されたｐ型ウェル1702に形成され
ており、複数のブロック1705-1,1705-2が１つのｐ型ウ
ェル1702に形成されている。ｐ型ウェル1702は、シリコ
ン基板1701表面に形成された溝1704により電気的に分離
されている。この溝1704には、化学的気相成長法で堆積
したシリコン酸化膜又はシリコン酸化膜を介して形成さ
れた多結晶シリコン1703により埋め込まれている。
本装置では、ブロック消去を行う場合には、シリコン
基板1701とｐ型ウェル1702とに外部電源電圧VCCを印加
し、全てのメモリセルの制御ゲートに接地電位VSSを印
加する。また、選ばれたブロックのメモリセルの共通ソ
ース1706に内部昇圧回路で発生した高電圧VPPを印加
し、選ばれないブロックのメモリセルの共通ソース1707
に外部電源電圧VCCを印加することにより行う。なお、
高電圧VPPは、同一チップ上に形成された昇圧回路で外
部電源電圧VCCを昇圧した電位を用いることができるた
め、5V単一電源化を実現できる。また、選ばれたブロッ
クを１つも含まないｐ型ウェル1702には、接地電位VSS
を印加することにより、そこのメモリセルには何の変化
も起らない。書き込みのモードは、シリコン基板1701と
ｐ型ウェル1702は、接地電位VSSに設定しておき、選ば
れたメモリセルのドレインと制御ゲートとに高電圧VPP
を印加することにより、ドレイン近傍で発生したホット
・キャリアを浮遊ゲートへ注入して行う。
このような構成によれば、バンド間トンネルによる基
板電流の発生を抑えられるので、5V単一電源で、内部昇
圧による消去が可能となり、ユーザーにとって、非常に
使いやすい不揮発性メモリ装置を供給することができ
る。また、メモリ部は、１つ以上のブロックを含むウェ
ルが素子分離用の溝で電気的に分離されているので、チ
ップ面積を小さくすることができ、大容量のメモリを実
現できる。
なお、これら上述してきた実施例においては、ｎチャ
ネル型のメモリセルの場合について述べてきたが、導電
型を逆にしたｐチャネル型のメモリセルについても本発
明が適用できることは言うまでもない。
［発明の効果］ 以上、説明したように、本発明の不揮発性メモリ装置
によれば、次のような効果を奏する。
シリコン基板中にはウェルが形成され、このウェル中
にメモリセルのブロックが形成されている。また、ウェ
ルと、選択されたブロックのメモリセルのソース又はド
レインとの間には大きな電圧が印加されないように、周
辺回路により制御されている。このため、バンド間トン
ネルによる基板電流の発生が抑制でき、5V単一電源化が
可能になると共に、消去動作が一括ではなく、ブロック
毎の消去が可能となる。また、ウェルの分離にトレンチ
を用いることにより、チップ面積の増大を招くこともな
くなる。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる不揮発性半導体記憶
装置の構成を示す断面図、第２図は本発明に係わる16メ
ガビットの記憶容量を有する不揮発性メモリ装置を示す
平面図、第３図は前記第２図のＩ−Ｉ′線に沿う断面
図、第４図は前記第３図の不揮発性メモリ装置の製造方
法を示す断面図、第５図乃至第17図はそれぞれ本発明の
他の実施例に係わる不揮発性半導体記憶装置を説明する
ための図、第18図及び第19図はそれぞれ従来の不揮発性
半導体記憶装置を説明するための断面図である。 301……ｎ型のシリコン基板、302……ｐ型ウェル、303
……制御ゲート、304……共通ソース、305……ドレイ
ン、306……浮遊ゲート、307……メモリセルアレイ。

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板と、この半導体基板に形成した
    第一導電型のウェルと、このウェル内に形成された第二
    導電型のソース及びドレインを有する不揮発性メモリセ
    ルと、前記不揮発性メモリセルの内容を消去する際に、
    前記ソース又は前記ドレインに第一の電圧を印加し、前
    記ウェルに第二の電圧を印加する周辺回路とから構成さ
    れる不揮発性半導体記憶装置において、 前記第二の電圧は、接地電圧よりも高く前記第一の電圧
    以下であることを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】半導体基板と、この半導体基板に形成した
    第一導電型のウェルと、このウェル内に形成された第二
    導電型のソース及びドレインを有する複数の不揮発性メ
    モリセルと、前記複数の不揮発性メモリセルのうち選択
    された不揮発性メモリセルの内容を消去する際に、前記
    選択された不揮発性メモリセルのソース又はドレインに
    第一の電圧を印加し、前記ウェルに第二の電圧を印加
    し、前記選択された不揮発性メモリセル以外の不揮発性
    メモリセルのソース又はドレインに前記第一の電圧より
    も低い第三の電圧を印加する周辺回路とから構成される
    不揮発性半導体記憶装置において、 前記第二の電圧は、接地電圧よりも高く前記第一の電圧
    以下であることを特徴とする不揮発性半導体記憶装置。
  3. 【請求項３】半導体基板と、この半導体基板に形成した
    第一導電型の複数のウェルと、各ウェル内に形成された
    第二導電型のソース及びドレインを有する複数の不揮発
    性メモリセルと、前記複数の不揮発性メモリセルのうち
    選択された不揮発性メモリセルの内容を消去する際に、
    前記選択された不揮発性メモリセルのソース又はドレイ
    ンに第一の電圧を印加し、前記複数のウェルのうち前記
    選択された不揮発性メモリセルを含むウェルに第二の電
    圧を印加し、前記選択された不揮発性メモリセル以外の
    不揮発性メモリセルのソース又はドレインに前記第一の
    電圧よりも低い第三の電圧を印加する周辺回路とから構
    成される不揮発性半導体記憶装置において、 前記第二の電圧は、接地電圧よりも高く前記第一の電圧
    以下であることを特徴とする不揮発性半導体記憶装置。
  4. 【請求項４】前記第二の電圧は、前記不揮発性半導体記
    憶装置の外部から与えられる電源電圧であり、前記第一
    の電圧は、前記不揮発性半導体記憶装置の内部において
    前記電源電圧を昇圧した高電圧であることを特徴とする
    請求項１又は２又は３に記載の不揮発性半導体記憶装
    置。
  5. 【請求項５】前記第三の電圧は、接地電圧よりも高いこ
    とを特徴とする請求項２又は３に記載の不揮発性半導体
    記憶装置。
  6. 【請求項６】前記周辺回路は、前記前記複数のウェルの
    うち前記選択された不揮発性メモリセルを含まないウェ
    ルに接地電圧を印加することを特徴とする請求項３に記
    載の不揮発性半導体記憶装置。
  7. 【請求項７】前記周辺回路は、前記不揮発性メモリセル
    の制御ゲートに前記第一の電圧よりも低い電圧を印加
    し、前記不揮発性メモリセルの浮遊ゲートから前記ソー
    ス又は前記ドレインに電子を引き抜くことにより、前記
    不揮発性メモリセルの内容を消去することを特徴とする
    請求項１又は２又は３に記載の不揮発性半導体記憶装
    置。
  8. 【請求項８】前記周辺回路は、前記不揮発性メモリセル
    の内容を消去する際に、前記半導体基板に前記第二の電
    圧を印加することを特徴とする請求項１又は２又は３に
    記載の不揮発性半導体記憶装置。
  9. 【請求項９】前記半導体基板は、第二導電型であること
    を特徴とする請求項８に記載の不揮発性半導体記憶装
    置。
  10. 【請求項１０】前記複数の不揮発性メモリセルは、マト
    リックス状に配置され、ソース又はドレインを共有する
    ２列の不揮発性メモリセルによりブロックが構成され、
    ブロック毎に不揮発性メモリセルの内容の消去を行うこ
    とを特徴とする請求項２又は３に記載の不揮発性半導体
    記憶装置。
  11. 【請求項１１】前記不揮発性メモリセルは、フラッシュ
    メモリであることを特徴とする請求項１又は２又は３に
    記載の不揮発性半導体記憶装置。
JP2040911A 1990-02-23 1990-02-23 不揮発性半導体記憶装置 Expired - Lifetime JP2504599B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2040911A JP2504599B2 (ja) 1990-02-23 1990-02-23 不揮発性半導体記憶装置
KR1019910002613A KR940005899B1 (ko) 1990-02-23 1991-02-19 불휘발성 반도체기억장치
DE69125875T DE69125875T2 (de) 1990-02-23 1991-02-22 Nichtflüchtige Halbleiterspeicheranordnung
US07/659,183 US5262985A (en) 1990-02-23 1991-02-22 Nonvolatile semiconductor memory device
EP91102635A EP0443610B1 (en) 1990-02-23 1991-02-22 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2040911A JP2504599B2 (ja) 1990-02-23 1990-02-23 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH03245566A JPH03245566A (ja) 1991-11-01
JP2504599B2 true JP2504599B2 (ja) 1996-06-05

Family

ID=12593689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2040911A Expired - Lifetime JP2504599B2 (ja) 1990-02-23 1990-02-23 不揮発性半導体記憶装置

Country Status (5)

Country Link
US (1) US5262985A (ja)
EP (1) EP0443610B1 (ja)
JP (1) JP2504599B2 (ja)
KR (1) KR940005899B1 (ja)
DE (1) DE69125875T2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930007527B1 (ko) * 1990-09-22 1993-08-12 삼성전자 주식회사 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조
JP2799530B2 (ja) * 1991-11-16 1998-09-17 三菱電機株式会社 半導体記憶装置の製造方法
EP0543656B1 (en) * 1991-11-20 1998-09-16 Fujitsu Limited Flash-erasable semiconductor memory device having an improved reliability
EP0559995B1 (en) * 1992-03-11 1998-09-16 STMicroelectronics S.r.l. Decoder circuit capable of transferring positive and negative voltages
US5411908A (en) * 1992-05-28 1995-05-02 Texas Instruments Incorporated Flash EEPROM array with P-tank insulated from substrate by deep N-tank
WO1994014196A1 (en) * 1992-12-08 1994-06-23 National Semiconductor Corporation High density contactless flash eprom array using channel erase
JPH07161845A (ja) * 1993-12-02 1995-06-23 Nec Corp 半導体不揮発性記憶装置
US5432749A (en) * 1994-04-26 1995-07-11 National Semiconductor Corporation Non-volatile memory cell having hole confinement layer for reducing band-to-band tunneling
US5687118A (en) * 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
US5896315A (en) * 1997-04-11 1999-04-20 Programmable Silicon Solutions Nonvolatile memory
US5867425A (en) * 1997-04-11 1999-02-02 Wong; Ting-Wah Nonvolatile memory capable of using substrate hot electron injection
JP4427108B2 (ja) * 1998-03-27 2010-03-03 株式会社東芝 半導体装置及びその製造方法
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US6831325B2 (en) * 2002-12-20 2004-12-14 Atmel Corporation Multi-level memory cell with lateral floating spacers
KR20050009104A (ko) * 2003-07-15 2005-01-24 현대자동차주식회사 파워스티어링 펌프의 결합구조
US8099783B2 (en) * 2005-05-06 2012-01-17 Atmel Corporation Security method for data protection

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2645585B2 (ja) * 1989-03-10 1997-08-25 工業技術院長 半導体不揮発性メモリ及びその書き込み方法
JPS62183161A (ja) * 1986-02-07 1987-08-11 Hitachi Ltd 半導体集積回路装置
JPS6352478A (ja) * 1986-08-22 1988-03-05 Hitachi Ltd 半導体集積回路装置
JPS63211767A (ja) * 1987-02-27 1988-09-02 Toshiba Corp 半導体記憶装置
JPH0814991B2 (ja) * 1988-01-28 1996-02-14 株式会社東芝 電気的消去可能不揮発性半導体記憶装置
US5075890A (en) * 1989-05-02 1991-12-24 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with nand cell
US5029139A (en) * 1989-07-19 1991-07-02 Texas Instruments Incorporated Word erasable buried bit line EEPROM
US5126808A (en) * 1989-10-23 1992-06-30 Advanced Micro Devices, Inc. Flash EEPROM array with paged erase architecture
US5132935A (en) * 1990-04-16 1992-07-21 Ashmore Jr Benjamin H Erasure of eeprom memory arrays to prevent over-erased cells
US5138576A (en) * 1991-11-06 1992-08-11 Altera Corporation Method and apparatus for erasing an array of electrically erasable EPROM cells

Also Published As

Publication number Publication date
KR940005899B1 (ko) 1994-06-24
DE69125875T2 (de) 1997-09-25
DE69125875D1 (de) 1997-06-05
US5262985A (en) 1993-11-16
KR920000137A (ko) 1992-01-10
EP0443610A2 (en) 1991-08-28
EP0443610B1 (en) 1997-05-02
EP0443610A3 (en) 1994-10-05
JPH03245566A (ja) 1991-11-01

Similar Documents

Publication Publication Date Title
EP0676811B1 (en) EEPROM cell with isolation transistor and methods for making and operating the same
US5567635A (en) Method of making a three dimensional trench EEPROM cell structure
US7157773B2 (en) Nonvolatile semiconductor memory device
US5504706A (en) Low voltage Fowler-Nordheim flash EEPROM memory array utilizing single level poly cells
US5776787A (en) Spacer flash cell process
US5323039A (en) Non-volatile semiconductor memory and method of manufacturing the same
JP3056983B2 (ja) 電気的に消去可能なプログラマブル・メモリの製造方法
US6211011B1 (en) Method for fabricating asymmetric virtual ground P-channel flash cell
US4957877A (en) Process for simultaneously fabricating EEPROM cell and flash EPROM cell
JP2504599B2 (ja) 不揮発性半導体記憶装置
JP2005039216A (ja) 不揮発性半導体記憶装置
JP2002368141A (ja) 不揮発性半導体メモリ装置
JP3288100B2 (ja) 不揮発性半導体記憶装置及びその書き換え方法
JPH031574A (ja) 不揮発性半導体記憶装置およびその製造方法
US8536634B2 (en) Memory device transistors
WO2004051753A1 (en) Silicon nitrade charge trapping memory device
US6839278B1 (en) Highly-integrated flash memory and mask ROM array architecture
JP3288099B2 (ja) 不揮発性半導体記憶装置及びその書き換え方法
JPH07161845A (ja) 半導体不揮発性記憶装置
US6525368B1 (en) High density flash EEPROM array with source side injection
EP1146562A2 (en) Cell array, operating method of the same and manufacturing method of the same
JPH065873A (ja) 不揮発性半導体記憶装置
WO2004070730A1 (en) A novel highly-integrated flash memory and mask rom array architecture
JPH06196713A (ja) 半導体記憶装置およびその駆動方式
JPH0352231B2 (ja)

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080402

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100402

Year of fee payment: 14

EXPY Cancellation because of completion of term