JP2799530B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置の製
造方法に関し、特に、情報を記憶するためのメモリセル
アレイ部とそのメモリセルアレイ部の動作制御を行なう
ための周辺回路部とを有し、電気的に情報の書込および
消去が可能な半導体記憶装置の製造方法に関する。

【０００２】

【従来の技術】従来、電気的に情報の書込および消去が
可能な不揮発性の半導体記憶装置として、ＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ
Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ）が知られている。このＥＥＰＲＯＭは、書
込、消去ともに電気的に行なえるという利点はあるが、
メモリセルに２つのトランジスタを必要とするため、高
集積化が困難であるという問題点があった。そこで、従
来、メモリセルが１つのトランジスタで構成され、書込
まれた情報を電気的に一括消去することが可能なフラッ
シュＥＥＰＲＯＭが提案されている。これらは、たとえ
ば、米国特許第４，８６８，６１９号などに開示されて
いる。

【０００３】図８は、従来のフラッシュＥＥＰＲＯＭの
一般的な構成を示すブロック図である。図８を参照し
て、フラッシュＥＥＰＲＯＭは、データを記憶するため
のメモリセル（図示せず）がマトリックス状に複数個配
置されたメモリセルアレイ１００と、外部からのアドレ
ス信号を解読してメモリセルアレイ１００の行および列
を選択するためのＸデコーダ１０１およびＹデコーダ１
０２と、Ｙゲート１０３と、Ｙゲート１０３に接続さ
れ、データの入出力を行なうための入出力回路１０５
と、Ｙゲート１０３および入出力回路１０５に接続さ
れ、外部からの制御信号に基づいてフラッシュＥＥＰＲ
ＯＭの動作制御を行なうための制御回路１０４とを備え
ている。Ｘデコーダ１０１、Ｙデコーダ１０２、Ｙゲー
ト１０３、制御回路１０４、入出力回路１０５およびメ
モリセルアレイ１００は、半導体チップ１０６上の同一
基板上に形成されている。さらに、半導体チップ１０６
には、電源入力端子Ｖ_{C C} （５Ｖ）１０７と、高圧電源
入力端子Ｖ_{p p} （１２Ｖ）１０８とが設けられている。
すなわち、従来では、外部から２つの電源（５Ｖ，１２
Ｖ）が供給される２電源方式が採用されている。

【０００４】図９は、図８に示したメモリセルアレイ１
００の概略構成を示す等価回路図である。図９を参照し
て、メモリセルアレイ１００内では、行方向に延びる複
数本のワード線ＷＬ₁ ，ＷＬ₂ ，・・・，ＷＬ_i と、列
方向に延びる複数本のビット線ＢＬ₁ ，ＢＬ₂ ，・・
・，ＢＬ_i とが互いに直交するように配置されている。
各ワード線と各ビット線との交点には、それぞれフロー
ティングゲートを有するメモリセルトランジスタ
Ｑ_{1 1} ，Ｑ_{1 2} ，・・・，Ｑ_{i i} が配設されている。各
メモリトランジスタのドレインは、各ビット線に接続さ
れている。メモリセルトランジスタのコントロールゲー
トは、各ワード線に接続されている。メモリセルトラン
ジスタのソースは、各ソース線ＳＬ₁ ，ＳＬ₂ ，・・・
に接続されいてる。ソース線ＳＬ₁ ，ＳＬ₂ ，・・・
は、両側に配置されたソース線Ｓ₁ ，Ｓ₂ ・・・に接続
されている。

【０００５】図１０は、従来の２電源方式のフラッシュ
ＥＥＰＲＯＭを示した断面図である。図１０を参照し
て、従来のフラッシュＥＥＰＲＯＭは、Ｐ型半導体基板
１１０と、Ｐ型半導体基板１１０の主表面上に形成さ
れ、Ｘデコーダ領域に位置するＰウェル２００およびＮ
ウェル４００と、Ｐ型半導体基板１１０の主表面上のＰ
ウェル２００から所定の間隔を隔てた領域に形成され、
メモリセルアレイ領域に位置するＰウェル３００とを備
えている。Ｐウェル２００の主表面上には、所定の間隔
を隔ててｎ⁺ 型不純物領域２０２および２０３が形成さ
れている。ｎ⁺ 型不純物領域２０２から所定の間隔を隔
てたＰウェル２００の主表面上には、ｐ⁺ 型不純物領域
２０１が形成されている。ｎ⁺ 型不純物領域２０２、２
０３間のＰウェル２００上には、ゲート酸化膜２０４を
介してゲート電極２０５が形成されている。ｎ⁺ 型不純
物領域２０２、２０３と、ゲート電極２０５とによっ
て、ＭＯＳ型のスイッチングトランジスタが構成されて
いる。

【０００６】Ｐウェル３００の主表面上には、所定の間
隔を隔ててｎ⁺ 型ドレイン領域３０２およびｎ⁺ 型ソー
ス領域３０３が形成されている。ｎ⁺ 型ドレイン領域３
０２から所定の間隔を隔てたＰウェル３００の主表面上
には、ｐ⁺ 型不純物領域３０１が形成されている。ｎ⁺
型ドレイン領域３０２とｎ⁺ 型ソース領域３０３との間
のＰウェル３００上には、ゲート酸化膜３０４を介して
フローティングゲート３０５が形成されている。フロー
ティングゲート３０５上には、層間絶縁膜３０６を介し
てコントロールゲート３０７が形成されている。ｎ⁺型
ドレイン領域３０２、ｎ⁺ 型ソース領域３０３、ゲート
酸化膜３０４、フローティングゲート３０５、層間絶縁
膜３０６およびコントロールゲート３０７によって、１
つのメモリセルトランジスタが構成されている。このよ
うなメモリセルトランジスタが、Ｐウェル３００の主表
面上に所定の間隔を隔ててマトリックス状に形成されて
いる。

【０００７】Ｘデコーダ領域に位置するＰウェル２００
内のｐ⁺ 型不純物領域２０１には、０Ｖが印加される。
ＭＯＳ型のスイッチングトランジスタを構成するｎ⁺ 型
不純物領域２０２には、３種類の電圧（１２Ｖ（外部電
源）、５Ｖ（外部電源）、０Ｖ（ＧＮＤ））が印加され
る。ゲート電極２０４には、ＯＶ、５Ｖまたは１２Ｖが
印加される。メモリセルアレイ領域のｐ⁺ 型不純物領域
３０１には、０Ｖが印加される。

【０００８】図１１は、図１０に示したフラッシュＥＥ
ＰＲＯＭのデータの書込時の状態を示した断面図であ
る。図１２は、図１０に示したフラッシュＥＥＰＲＯＭ
のデータの消去時の状態を示した断面図である。図１３
は、図１０に示したフラッシュＥＥＰＲＯＭのデータの
読出時の状態を示した断面図である。

【０００９】まず、図１１を参照して、データの書込時
では、Ｘデコーダ領域に位置するｎ ⁺ 型不純物領域２０
２に、１２Ｖ（外部電源）を印加する。そして、ゲート
電極２０５に１２Ｖを印加すると、スイッチングトラン
ジスタがＯＮ状態となる。これにより、ｎ⁺ 型不純物領
域２０３に接続されたワード線（ＷＬ_i ）を介して、コ
ントロールゲート３０７に１２Ｖが印加される。この状
態では、メモリセルトランジスタを構成するｎ⁺ 型ドレ
イン領域３０２には、外部電源（１２Ｖ）から負荷抵抗
を介して７Ｖが印加されている。ｎ⁺ 型ソース領域３０
３は接地され、接地電位（ＧＮＤ）となる。このとき、
ｎ⁺ 型ソース領域３０３からｎ⁺ 型ドレイン領域３０２
に向けて電子が移動し、チャネル領域には、０．５〜１
ｍＡ程度の電流が流れる。そして、流れた電流は、ｎ⁺
型ドレイン領域３０２近傍の高電界によって加速され
る。この加速により、電子は、Ｐ型半導体基板１１０の
表面からゲート酸化膜３０４へのエネルギ障壁３．２ｅ
Ｖを越す高いエネルギを得る。この高いエネルギを得た
電子は、ホットエレクトロンと呼ばれる。ホットエレク
トロンの一部は、ゲート酸化膜３０４の障壁を飛び越え
てコントロールゲート３０７の高電位（１２Ｖ）に引か
れ、フローティングゲート３０５に注入される。これに
より、フローティングゲート３０５は、電気的にマイナ
スの状態となる。この状態をデータの「０」に対応させ
ている。

【００１０】次に、図１２を参照して、データの消去時
では、Ｘデコーダ領域のｐ⁺ 型不純物領域２０１には、
０Ｖが印加されている。ｎ⁺型不純物領域２０２には、
０Ｖ（ＧＮＤ）が印加されている。この状態で、ゲート
電極２０５に５Ｖを印加すると、スイッチングトランジ
スタがＯＮ状態となり、ｎ⁺ 型不純物領域２０３に接続
されたワード線（ＷＬ_i）を介してコントロールゲート
３０７に０Ｖが印加される。この状態で、メモリセルト
ランジスタのｎ⁺ 型ドレイン領域３０２はフローティン
グ状態にされる。ｎ⁺ 型ソース領域３０３には外部電源
（１２Ｖ）から負荷抵抗を介して９．０Ｖが印加され
る。このとき、フローティングゲート３０５とｎ⁺ 型ソ
ース領域３０３との間のゲート酸化膜３０４に高電界が
発生する。この高電界によって、フローティングゲート
３０５とｎ⁺ 型ソース領域３０３との間にファウラノル
ドハイムトンネル電流と呼ばれる電流が流れる。この電
流は、フローティングゲート３０５に蓄積されていた電
荷量によるものだけなので、非常に小さい。これによ
り、フローティングゲート３０５は、電荷の存在しない
電気的に中性な状態または過剰に電子が引き抜かれた正
の状態となる。この状態をデータの「１」に対応させて
いる。

【００１１】次に、図１３を参照して、データの書込後
にデータを読出す場合には、Ｘデコーダ領域のｎ⁺ 型不
純物領域２０２に５Ｖ（外部電源）を印加する。ゲート
電極２０５には、５Ｖが印加される。これにより、スイ
ッチングトランジスタがＯＮ状態となり、ｎ⁺ 型不純物
領域２０３に接続されたワード線（ＷＬ_i ）を介してコ
ントロールゲート３０７に５Ｖが印加される。この状態
でメモリセルトランジスタのｎ⁺ 型ドレイン領域３０２
には、１Ｖが印加され、ｎ⁺ 型ソース領域３０３には０
Ｖが印加される。そして、５Ｖよりもメモリセルトラン
ジスタのしきい値電圧Ｖ_{t h} が大きいか小さいかによっ
て書込まれているデータの判別を行なう。すなわち、デ
ータの書込状態では、メモリセルトランジスタのしきい
値電圧Ｖ _{t h} を５Ｖより大きくなるように設定する。こ
れにより、データの書込状態で５Ｖを印加しても、メモ
リセルトランジスタはＯＮせずにＯＦＦ状態のままであ
る。そして、データの消去状態では、メモリセルトラン
ジスタのしきい値電圧Ｖ_{t h} を０Ｖ以上で５Ｖより小さ
くなるように設定する。これにより、データの消去状態
でＶ_{C C} （５Ｖ）を印加すると、メモリセルトランジス
タはＯＮする。このように、コントロールゲート３０７
に５Ｖを印加した場合に、メモリセルトランジスタがＯ
ＮするかまたはＯＦＦ状態のままであるかによって、書
込まれているデータの判別を行なう。

【００１２】このようにして、従来の２電源方式を用い
たフラッシュＥＥＰＲＯＭの動作制御が行なわれてい
た。

【００１３】ところで、最近では、従来の２電源（５
Ｖ、１２Ｖ）方式から５Ｖ単一電源方式に市場のニーズ
が移行しつつある。

【００１４】しかし、従来のフラッシュＥＥＰＲＯＭの
構造にそのまま５Ｖ単一電源方式を採用すると以下に述
べるような問題点が生じる。

【００１５】

【発明が解決しようとする課題】図１４は、従来のフラ
ッシュＥＥＰＲＯＭに５Ｖ単一電源方式を採用した場合
の書込時の状態を示した断面図である。図１５は、従来
のフラッシュＥＥＰＲＯＭに５Ｖ単一電源方式を採用し
た場合のデータの消去時の状態を示した断面図である。
図１６は、従来のフラッシュＥＥＰＲＯＭに５Ｖ単一電
源方式を採用した場合のデータの読出時の状態を示した
断面図である。

【００１６】図１４ないし図１６を参照して、従来のフ
ラッシュＥＥＰＲＯＭの構造に５Ｖ単一電源方式を採用
した場合の動作制御について説明する。

【００１７】まず、図１４を参照して、データの書込時
では、Ｘデコーダ領域のｐ⁺ 型不純物領域２０１に、０
Ｖが印加される。そして、ｎ⁺ 型不純物領域２０２に
は、５Ｖ（外部電源）を内部で昇圧した１２Ｖ（内部電
源）が印加される。これにより、スイッチングトランジ
スタがＯＮ状態となり、ｎ⁺ 型不純物領域２０３に接続
されたワード線（ＷＬ_i）を介してコントロールゲート
３０７に１２Ｖが印加される。この状態で、メモリセル
トランジスタのｎ⁺ 型ドレイン領域３０２には、５Ｖが
印加される。ｎ⁺ 型ソース領域３０３は、接地され、接
地電位となる。このように、データの書込動作において
は、従来の構造をそのまま適用可能である。

【００１８】しかし、図１５に示すように、データの消
去動作を行なう際に、従来の構造では不都合が生じる。
すなわち、データの消去時では、Ｘデコーダ領域のｐ⁺
型不純物領域２０１に５Ｖ（外部電源）から変圧した−
９Ｖ（内部電源）が印加される。ｎ⁺ 型不純物領域２０
２にも同様に−９Ｖ（内部電源）が印加される。そし
て、ゲート電極２０５に５Ｖが印加されると、スイッチ
ングトランジスタがＯＮ状態となる。これにより、ｎ⁺
型不純物領域２０３に接続されたワード線（ＷＬ _i ）を
介してコントロールゲート３０７に−９Ｖが印加され
る。メモリセルトランジスタのｎ⁺ 型ドレイン領域３０
２はフローティング状態にされ、ｎ⁺ 型ソース領域３０
３には５Ｖが印加される。

【００１９】ここで、Ｘデコーダ領域のＰウェル２００
表面のｐ⁺ 型不純物領域２０１に−９Ｖを印加するの
は、以下のような理由による。すなわち、５Ｖ単一電源
方式を採用するためには、データの消去時に、コントロ
ールゲート３０７に負の電圧（−９Ｖ）を印加する必要
がある。これは、ｎ⁺ 型ソース領域３０３に５Ｖを印加
した場合に、フローティングゲート３０５とｎ⁺ 型ソー
ス領域３０３との間の電界を、従来の２電源方式と同じ
にするために必要な電圧である。このような負の電圧
（−９Ｖ）をデコードするには、Ｐチャネルトランジス
タを用いるのが通常である。しかし、従来のＸデコーダ
領域は、Ｎチャネルトランジスタで構成されているた
め、Ｐチャネルトランジスタでデコードする場合には、
新たにＰチャネルトランジスタで構成したＸデコーダ領
域を追加する必要がある。さらに、Ｐチャネルトランジ
スタはＮチャネルトランジスタに比べて大きな面積を必
要とするため、チップ面積が増大するという不都合が生
じる。そこで、負の電圧（−９Ｖ）をデコードするもの
として、従来のＸデコーダ領域のＰウェル２００内のＮ
チャネルトランジスタを使用するということが考えられ
る。このように、負の電圧（−９Ｖ）のデコードにＮチ
ャネルトランジスタを用いる場合には、スイッチングト
ランジスタが形成されるＰウェル２００も負の電圧−９
Ｖにする必要がある。このため、ｐ⁺ 型不純物領域２０
１に、−９Ｖを印加しているのである。

【００２０】ところが、従来のフラッシュＥＥＰＲＯＭ
の構造で、Ｘデコーダ領域のｐ⁺ 型不純物領域２０１に
−９Ｖを印加すると、Ｐウェル２００のみならず、Ｐ型
半導体基板１１０にも−９Ｖが印加されてしまう。この
結果、負電位（−９）をスイッチングしないＮチャネル
トランジスタにもバックゲート電圧が印加される。これ
により、負電圧をスイッチングしないＮチャネルトラン
ジスタの動作が不能になる。また、消費電力も大きくな
るため、５Ｖ（外部電源）から変圧される−９Ｖの供給
が困難になるという問題点があった。

【００２１】なお、図１６に示すように、データの読出
動作では、Ｘデコーダ領域のｐ⁺ 型不純物領域２０１に
負電圧を印加する必要がないため、データの消去時のよ
うな問題点は生じない。

【００２２】このように、従来では、５Ｖ単一電源方式
を採用するためには、データの消去時にＸデコーダ領域
のｐ⁺ 型不純物領域２０１に負の電圧（−９Ｖ）を印加
する必要があり、この結果、Ｐ型半導体基板１１０全体
にバックバイアスがかかった状態となっていた。これに
より、負の電圧をデコードしないＮチャネルトランジス
タの動作が不能になるとともに、−９Ｖの供給が困難に
なるという問題点があった。

【００２３】この発明は、上記のような課題を解決する
ためになされたもので、周辺回路部（Ｘデコーダ領域）
の半導体領域（Ｐウェル）に負の電圧を印加した場合に
も、他の半導体領域に負の電圧がかかることがなく、他
の素子の動作に悪影響を及ぼすことのない半導体記憶装
置の製造方法を提供することを目的とする。

【００２４】

【課題を解決するための手段】

【００２５】請求項１における半導体記憶装置の製造方
法は、情報を記憶するためのメモリセルアレイ部とメモ
リセルアレイ部の動作制御を行なうための周辺回路部と
を有し電気的に情報の書込および消去が可能な半導体記
憶装置の製造方法であって、第１導電型の半導体基板の
主表面上の所定領域に第１導電型の不純物をイオン注入
することによって周辺回路部が形成されるべき第１の半
導体領域を形成する工程と、第１の半導体領域から所定
の間隔を隔てた半導体基板の主表面上に第１導電型の不
純物を導入することによってメモリセルアレイ部が形成
されるべき第２の半導体領域を形成する工程と、第１の
半導体領域の両側方に位置する半導体基板の領域に第２
導電型の不純物をイオン注入することによって第１の半
導体領域に隣接する第３の半導体領域を形成する工程
と、第１の半導体領域が形成される前記半導体基板の領
域より深い領域に第２導電型の不純物をイオン注入する
ことによって第１の半導体領域と第３の半導体領域の下
方に接する第４の半導体領域を形成する工程とを備えて
いる。

【００２６】

【作用】

【００２７】請求項１にかかる半導体記憶装置の製造方
法では、第１導電型の半導体基板の主表面上の所定領域
に第１導電型の不純物をイオン注入することによって周
辺回路部が形成されるべき第１の半導体領域が形成さ
れ、その第１の半導体領域から所定の間隔を隔てた半導
体基板の主表面上に第１導電型の不純物を導入すること
によってメモリセルアレイ部が形成されるべき第２の半
導体領域が形成され、第１の半導体領域の両側方に位置
する半導体基板の領域に第２導電型の不純物をイオン注
入することによって第１の半導体領域に隣接する第３の
半導体領域が形成され、第１の半導体領域が形成される
半導体基板の領域より深い領域に第２導電型の不純物を
イオン注入することによって第１の半導体領域と第３の
半導体領域の下方に接する第４の半導体領域が形成され
るので、周辺回路部が形成されるべき第１の半導体領域
に負の電圧が印加された場合にも、第３の半導体領域と
第４の半導体領域とによって、第１の半導体領域に印加
された負の電圧が他の半導体領域にかかることがない。

【００２８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００２９】図１は、本発明の一実施例による５Ｖ単一
電源方式のフラッシュＥＥＰＲＯＭを示した断面図であ
る。図１を参照して、本実施例の５Ｖ単一電源方式のフ
ラッシュＥＥＰＲＯＭは、Ｎ型半導体基板１と、Ｎ型半
導体基板１の主表面上の所定領域に形成されたＸデコー
ダ領域に位置するＰウェル２と、Ｐウェル２から所定の
間隔を隔てて形成されたＸデコーダ領域に位置するＮウ
ェル４と、Ｐウェル２およびＮウェル４から所定の間隔
を隔てて形成されたメモリセルアレイ領域に位置するＰ
ウェル３とを備えている。

【００３０】Ｘデコーダ領域に位置するＰウェル２の主
表面には所定の間隔を隔ててｎ⁺ 型不純物領域２２、２
３と、ｎ⁺ 型不純物領域２２、２３間にゲート酸化膜２
４を介して形成されたゲート電極２５と、ｎ⁺ 型不純物
領域２２から所定の間隔を隔てて形成されたｐ⁺ 型不純
物領域２１とを備えている。ｎ⁺ 型不純物領域２２、２
３と、ゲート酸化膜２４と、ゲート電極２５とによっ
て、ＸデコーダのＭＯＳ型スイッチングトランジスタが
構成されている。

【００３１】メモリセルアレイ領域に位置するＰウェル
３の主表面上には、所定の間隔を隔ててｎ⁺ 型ドレイン
領域３２とｎ⁺ 型ソース領域３３とが形成されている。
ｎ⁺ 型ドレイン領域３２とｎ⁺ 型ソース領域３３との間
にはゲート酸化膜３４を介してフローティングゲート３
５が形成されている。フローティングゲート３５上には
層間絶縁膜３６を介してコントロールゲート３７が形成
されている。コントロールゲート３７には、Ｘデコーダ
領域のスイッチングトランジスタを構成するｎ ⁺ 型不純
物領域２３にその一端が接続されたワード線（ＷＬ_i ）
が接続されている。

【００３２】Ｘデコーダ領域のスイッチングトランジス
タを構成するｎ⁺型不純物領域２２は、３種類の電圧
（５Ｖ（外部電源）、１２Ｖ（内部電源）、−９Ｖ（内
部電源））が印加される。ゲート電極２５には、５Ｖま
たは１２Ｖが印加される。ｐ⁺ 型不純物領域２１には、
−９Ｖまたは０Ｖが印加される。メモリセルアレイ領域
のｐ⁺ 型不純物領域３１には、０Ｖが印加される。

【００３３】このように、本実施例では、Ｎ型半導体基
板１の主表面上のＸデコーダ領域に位置する領域に、Ｐ
ウェル２を形成する。これにより、データの消去時にＰ
ウェル２のｐ⁺ 型不純物領域２１に−９Ｖを印加した場
合にも、Ｎ型半導体基板１に負の電圧（−９Ｖ）がかか
ることがない。

【００３４】図２は、図１に示したフラッシュＥＥＰＲ
ＯＭのデータの消去時の状態を示した断面図である。図
２を参照して、このようにデータの消去時では、Ｘデコ
ーダ領域のｐ⁺ 型不純物領域２１に−９Ｖが印加されて
いる。したがって、Ｐウェル２は−９Ｖとなるが、Ｎ型
半導体基板１にはこの負の電位（−９Ｖ）はかからな
い。この結果、他のＰウェル領域にバックゲート電圧が
かかることもなく、負の電圧をデコードしないＮチャネ
ルトランジスタの動作が不能になることもない。また、
消費電力も少なくなるため、外部からの５Ｖを変圧して
作る−９Ｖを供給するのが困難になることがない。ま
た、本実施例では、データの消去時に、負の電圧（−９
Ｖ）をワード線（ＷＬ_i ）に印加するので、従来の０Ｖ
を印加する方式では不可能であったワード線ごとの消去
（セクタ消去）が可能になる。

【００３５】図３は、本発明の第２の実施例による５Ｖ
単一電源方式のフラッシュＥＥＰＲＯＭのデータの消去
時の状態を示した断面図である。図３を参照して、この
第２の実施例のフラッシュＥＥＰＲＯＭは、Ｐ型半導体
基板５１と、Ｐ型半導体基板５１の主表面上のＸデコー
ダ領域に形成されたＰウェル５２と、Ｐウェル５２を包
囲するように形成されたＮウェル５５と、Ｐウェル５２
から所定の間隔を隔てて形成されたＸデコーダ領域に位
置するＮウェル５４と、Ｐウェル５２およびＮウェル５
４から所定の間隔を隔てて形成されたメモリセルアレイ
領域に位置するＰウェル５３とを備えている。Ｘデコー
ダ領域のＰウェル５２の表面上には、所定の間隔を隔て
てｎ⁺ 型不純物領域６２、６３が形成されている。ｎ⁺
型不純物領域６２、６３間には、ゲート酸化膜６４を介
してゲート電極６５が形成されている。ｎ⁺ 型不純物領
域６２から所定の間隔を隔ててｐ⁺ 型不純物領域６１が
形成されている。

【００３６】メモリセルアレイ領域に位置するＰウェル
５３の表面上には、所定の間隔を隔ててｎ⁺ 型ドレイン
領域７２およびｎ⁺ 型ソース領域７３が形成されてい
る。ｎ ⁺ 型ドレイン領域７２とｎ⁺ 型ソース領域７３と
の間に位置するＰウェル５３の表面上には、ゲート酸化
膜７４を介してフローティングゲート７５が形成されて
いる。フローティングゲート７５上には層間絶縁膜７６
を介してコントロールゲート７７が形成されている。コ
ントロールゲート７７には、その一端がＸデコーダ領域
のスイッチングトランジスタを構成するｎ⁺ 型不純物領
域６３に接続されたワード線（ＷＬ_i ）が接続されてい
る。

【００３７】このように、この第２の実施例では、Ｐ型
半導体基板５１の主表面上のＸデコーダ領域に位置する
領域に、Ｐウェル５２を形成する。そして、Ｐウェル５
２を包囲するようにＮウェル５５を形成する。このよう
に構成することにより、図１に示した第１の実施例と同
様の効果を得ることができる。すなわち、Ｘデコーダ領
域に位置するｐ⁺ 型不純物領域６１に負の電圧−９Ｖを
印加した場合にも、その負の電圧がＰ型半導体基板５１
にかかることがない。この結果、メモリセルアレイ領域
に位置するＰウェル５３にも負の電圧がかかることがな
く、Ｐウェル５３内のＮチャネルトランジスタの動作が
不能になることもない。また、消費電力も少ないため、
５Ｖ（外部電源）を変圧して得られる−９Ｖ（内部電
源）の供給ができなくなることがない。つまり、この第
２の実施例では、Ｐ型半導体基板５１を用いて、第１の
実施例と同様の効果を得ることができる。

【００３８】図４ないし図７は、図３に示した第２の実
施例のフラッシュＥＥＰＲＯＭの製造プロセス（第１工
程〜第４工程）を説明するための断面図である。図４な
いし図７を参照して、第２の実施例のフラッシュＥＥＰ
ＲＯＭの製造プロセスについて説明する。

【００３９】まず、図４に示すように、Ｐ型半導体基板
５１の主表面上の所定領域にフィールド酸化膜を７５０
０Å程度の厚みで形成する。

【００４０】次に、図５に示すように、Ｐウェルが形成
される領域以外の領域上にレジストマスク８２を形成す
る。レジストマスク８２をマスクとして、ボロン（Ｂ）
を、７００ＫｅＶ−１×１０^{1 3} ／ｃｍ² 、３１０Ｋｅ
Ｖ−２×１０^{1 2} ／ｃｍ² 、５０ＫｅＶの条件下で、イ
オン注入することによって、レトログレードウェル（Ｐ
ウェル）５２および５３を形成する。なお、上記イオン
注入のうち、５０ＫｅＶのエネルギによる注入は、トラ
ンジスタのしきい値電圧Ｖ_{t h} を制御するためのもので
ある。この後、レジストマスク８２を除去する。

【００４１】次に、図６に示すように、Ｐウェル５２の
両側方のＮウェルが形成される領域およびＮウェル５４
が形成される領域以外の領域上にレジストマスク８３を
形成する。レジストマスク８３をマスクとして、リン
（ｐ）を、１２００ｅＶ−１×１０^{1 3} ／ｃｍ² 、９８
０ＫｅＶ−２×１０^{1 2} ／ｃｍ² 、１８０ＫｅＶ−６×
１０^{1 2} ／ｃｍ² の条件下でイオン注入することによっ
て、レトログレードウェルであるＮウェル５５ａおよび
５４を形成する。この後、ボロン（Ｂ）を５０ＫｅＶの
条件下でイオン注入する。このボロン（Ｂ）の注入は、
トランジスタのしきい値電圧Ｖ_{t h} を制御するためのも
のである。この後、レジストマスク８３を除去する。

【００４２】次に、図７に示すように、Ｐウェル５２お
よびＮウェル５５ａ以外の領域上にレジストマスク９４
を形成する。レジストマスク９４をマスクとして、リン
（ｐ）を、３０００ＫｅＶ、２×１０^{1 3} ／ｃｍ²の条
件下でイオン注入することによって、Ｐウェル５２およ
びＮウェル５５ａの下方に接するｎウェル５５ｂを形成
する。この後、レジストマスク９４を除去する。そし
て、Ｐウェル５２およびＰウェル５３の表面上に各素子
を形成する。なお、本実施例ではＰウェル５２とＰウェ
ル５３とを同一の工程で製造したが、別工程で製造して
もよい。このようにして、第２の実施例のフラッシュＥ
ＥＰＲＯＭが完成される。

【００４３】

【発明の効果】

【００４４】請求項１にかかる半導体記憶装置の製造方
法によれば、第１導電型の半導体基板の主表面上の所定
領域に第１導電型の不純物をイオン注入することによっ
て周辺回路部が形成されるべき第１の半導体領域を形成
し、その第１の半導体領域を包囲するように第３の半導
体領域および第４の半導体領域を形成することにより、
第１の半導体領域に負の電圧が印加された場合にも、第
３および第４の半導体領域によってその負の電圧が他の
領域にかかることはない。この結果、他の半導体領域に
位置する素子の動作に悪影響を及ぼすこともなく、ま
た、第１の半導体領域に印加する負の電圧の消費電力も
少なくなり、容易に５Ｖ単一電源方式を適用できる。

【図面の簡単な説明】

【図１】本発明の一実施例による５Ｖ単一電源方式のフ
ラッシュＥＥＰＲＯＭを示した断面図である。

【図２】図１に示したフラッシュＥＥＰＲＯＭのデータ
の消去時の状態を示した断面図である。

【図３】本発明の第２の実施例による５Ｖ単一電源方式
のフラッシュＥＥＰＲＯＭのデータの消去時の状態を示
した断面図である。

【図４】図３に示した第２の実施例のフラッシュＥＥＰ
ＲＯＭの製造プロセスの第１工程を説明するための断面
図である。

【図５】図３に示した第２の実施例のフラッシュＥＥＰ
ＲＯＭの製造プロセスの第２工程を説明するための断面
図である。

【図６】図３に示した第２の実施例のフラッシュＥＥＰ
ＲＯＭの製造プロセスの第３工程を説明するための断面
図である。

【図７】図３に示した第２の実施例のフラッシュＥＥＰ
ＲＯＭの製造プロセスの第４工程を説明するための断面
図である。

【図８】従来のフラッシュＥＥＰＲＯＭの一般的な構成
を示すブロック図である。

【図９】図８に示したメモリセルアレイの概略構成を示
す等価回路図である。

【図１０】従来の２電源方式のフラッシュＥＥＰＲＯＭ
方式のフラッシュＥＥＰＲＯＭ法を示した断面図であ
る。

【図１１】図１０に示したフラッシュＥＥＰＲＯＭのデ
ータの書込時の状態を示した断面図である。

【図１２】図１０に示したフラッシュＥＥＰＲＯＭのデ
ータの消去時の状態を示した断面図である。

【図１３】図１０に示したフラッシュＥＥＰＲＯＭのデ
ータの読出時の状態を示した断面図である。

【図１４】従来のフラッシュＥＥＰＲＯＭに５Ｖ単一電
源方式を採用した場合のデータの書込時の状態を示した
断面図である。

【図１５】従来のフラッシュＥＥＰＲＯＭに５Ｖ単一電
源方式を採用した場合のデータの消去時の状態を示した
断面図である。

【図１６】従来のフラッシュＥＥＰＲＯＭに５Ｖ単一電
源方式を採用した場合のデータの読出時の状態を示した
断面図である。

【符号の説明】

１：Ｎ型半導体基板 ２：Ｐウェル ３：Ｐウェル ４：Ｎウェル ２１：ｐ⁺ 型不純物領域 ２２：ｎ⁺ 型不純物領域 ２３：ｎ⁺ 型不純物領域 ２４：ゲート酸化膜 ２５：ゲート電極 ３１：ｐ⁺ 型不純物領域 ３２：ｎ⁺ 型ドレイン領域 ３３：ｎ⁺ 型ソース領域 ３４：ゲート酸化膜 ３５：フローティングゲート ３６：層間絶縁膜 ３７：コントロールゲート ５１：Ｐ型半導体基板 ５２：Ｐウェル ５３：Ｐウェル ５４：Ｎウェル ５５：Ｎウェル ６１：ｐ⁺ 型不純物領域 ６２：ｎ⁺ 型不純物領域 ６３：ｎ⁺ 型不純物領域 ６４：ゲート酸化膜 ６５：ゲート電極 ７１：ｐ⁺ 型不純物領域 ７２：ｎ⁺ 型ドレイン領域 ７３：ｎ⁺ 型ソース領域 ７４：ゲート酸化膜 ７５：フローティングゲート ７６：層間絶縁膜 ７７：コントロールゲート なお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/115 G11C 16/02 H01L 21/8247 H01L 29/788 H01L 29/792

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 情報を記憶するためのメモリセルアレイ
   部と、前記メモリセルアレイ部の動作制御を行なうため
   の周辺回路部とを有し、電気的に情報の書込および消去
   が可能な半導体記憶装置の製造方法であって、 第１導電型の半導体基板の主表面上の所定領域に、第１
   導電型の不純物をイオン注入することによって、前記周
   辺回路部が形成されるべき第１の半導体領域を形成する
   工程と、 前記第１の半導体領域から所定の間隔を隔てた前記半導
   体基板の主表面上に、第１導電型の不純物を導入するこ
   とによって、前記メモリセルアレイ部が形成されるべき
   第２の半導体領域を形成する工程と、 前記第１の半導体領域の両側方に位置する前記半導体基
   板の領域に、第２導電型の不純物をイオン注入すること
   によって、前記第１の半導体領域に隣接する第３の半導
   体領域を形成する工程と、 前記第１の半導体領域が形成される前記半導体基板の領
   域より深い領域に、第２導電型の不純物をイオン注入す
   ることによって、前記第１の半導体領域と前記第３の半
   導体領域の下方に接する第４の半導体領域を形成する工
   程とを備えた、半導体記憶装置の製造方法。