JP3210373B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP3210373B2 JP3210373B2 JP26491091A JP26491091A JP3210373B2 JP 3210373 B2 JP3210373 B2 JP 3210373B2 JP 26491091 A JP26491091 A JP 26491091A JP 26491091 A JP26491091 A JP 26491091A JP 3210373 B2 JP3210373 B2 JP 3210373B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- source
- cell
- diffusion layer
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲートと制御ゲー
トが積層された構造を有する電気的書替え可能なメモリ
セルを用いたＮＡＮＤセル型の不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）に関する。
トが積層された構造を有する電気的書替え可能なメモリ
セルを用いたＮＡＮＤセル型の不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】従来より、ＥＥＰＲＯＭの中で高集積化
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。一つのメ
モリセルは、半導体基板上に絶縁膜を介して浮遊ゲート
と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複
数個のメモリセルが隣接するもの同士でソース，ドレイ
ンを共用する形で直列接続されてＮＡＮＤセルを構成す
る。この様なＮＡＮＤセルがマトリクス配列されてメモ
リセルアレイが構成される。セルアレイの列方向に並ぶ
ＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲー
トを介してビット線に共通接続され、他端側ソースはや
はり選択ゲートを介してソース線となる共通ソース拡散
層に接続されている。メモリセルの制御ゲートおよび選
択ゲートのゲート電極は、メモリセルアレイの行方向に
それぞれ制御ゲート線（ワード線）、選択ゲート線とし
て共通接続される。このＮＡＮＤセル型ＥＥＰＲＯＭの
動作は次の通りである。
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。一つのメ
モリセルは、半導体基板上に絶縁膜を介して浮遊ゲート
と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複
数個のメモリセルが隣接するもの同士でソース，ドレイ
ンを共用する形で直列接続されてＮＡＮＤセルを構成す
る。この様なＮＡＮＤセルがマトリクス配列されてメモ
リセルアレイが構成される。セルアレイの列方向に並ぶ
ＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲー
トを介してビット線に共通接続され、他端側ソースはや
はり選択ゲートを介してソース線となる共通ソース拡散
層に接続されている。メモリセルの制御ゲートおよび選
択ゲートのゲート電極は、メモリセルアレイの行方向に
それぞれ制御ゲート線（ワード線）、選択ゲート線とし
て共通接続される。このＮＡＮＤセル型ＥＥＰＲＯＭの
動作は次の通りである。
【０００３】データ書き込みは、ビット線から遠い方の
メモリセルから順に行われる。ｎチャネルの場合を説明
すれば、選択されたメモリセルの制御ゲートには高電位
Ｖpp（例えば２０Ｖ）が印加され、これよりビット線側
にある非選択のメモリセルの制御ゲートおよび選択ゲー
トには中間電位ＶM （例えば１０Ｖ）が印加される。ビ
ット線には、データに応じて０Ｖ（例えば“１”）、ま
たは中間電位ＶM （例えば“０”）が印加される。この
ときビット線の電位は、選択ゲートおよび非選択メモリ
セルを通して選択メモリセルのドレインまで伝達され
る。
メモリセルから順に行われる。ｎチャネルの場合を説明
すれば、選択されたメモリセルの制御ゲートには高電位
Ｖpp（例えば２０Ｖ）が印加され、これよりビット線側
にある非選択のメモリセルの制御ゲートおよび選択ゲー
トには中間電位ＶM （例えば１０Ｖ）が印加される。ビ
ット線には、データに応じて０Ｖ（例えば“１”）、ま
たは中間電位ＶM （例えば“０”）が印加される。この
ときビット線の電位は、選択ゲートおよび非選択メモリ
セルを通して選択メモリセルのドレインまで伝達され
る。
【０００４】書込むべきデータがあるとき（“１”デー
タのとき）は、選択メモリセルのゲート・ドレイン間に
高電界がかかり、基板から浮遊ゲートに電子がトンネル
注入される。これにより、選択メモリセルのしきい値は
正方向に移動する。書き込むべきデータがないとき
（“０”データのとき）は、しきい値変化はない。
タのとき）は、選択メモリセルのゲート・ドレイン間に
高電界がかかり、基板から浮遊ゲートに電子がトンネル
注入される。これにより、選択メモリセルのしきい値は
正方向に移動する。書き込むべきデータがないとき
（“０”データのとき）は、しきい値変化はない。
【０００５】データ消去は、ｐ型基板（ウェル構造の場
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、選択されたメモリセルの制御ゲートお
よび選択ゲートが０Ｖとされ、非選択メモリセルの制御
ゲートには高電位が印加される。これにより、選択され
たメモリセルにおいて浮遊ゲートの電子が基板に放出さ
れ、しきい値が負方向に移動する。
合はｎ型基板およびこれに形成されたｐ型ウェル）に高
電位が印加され、選択されたメモリセルの制御ゲートお
よび選択ゲートが０Ｖとされ、非選択メモリセルの制御
ゲートには高電位が印加される。これにより、選択され
たメモリセルにおいて浮遊ゲートの電子が基板に放出さ
れ、しきい値が負方向に移動する。
【０００６】データ読み出しは、選択ゲートおよび選択
メモリセルよりビット線側の非選択メモリセルがオンと
され、選択メモリセルのゲートに０Ｖが与えられる。こ
の時ビット線に流れる電流を読むことにより、“０”，
“１”の判別がなされる。
メモリセルよりビット線側の非選択メモリセルがオンと
され、選択メモリセルのゲートに０Ｖが与えられる。こ
の時ビット線に流れる電流を読むことにより、“０”，
“１”の判別がなされる。
【０００７】この様な従来のＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、データ書込みモードにおいて、書込みを行わな
いビット線には中間電位ＶM が印加される。このため非
選択のＮＡＮＤセルでのデータ破壊を防止するために、
各ＮＡＮＤセルとビット線との間に選択ゲートを設ける
ことが不可欠となっている。もし、この選択ゲートがな
いと、制御ゲートがすべて０Ｖとなる非選択ＮＡＮＤセ
ルのビット線側のメモリセルは、ビット線の中間電位が
ドレインに与えられて、消去モードになるからである。
またＮＡＮＤセルのソース側にも、電流が流れるのを防
止するために選択ゲートが設けられる。
Ｍでは、データ書込みモードにおいて、書込みを行わな
いビット線には中間電位ＶM が印加される。このため非
選択のＮＡＮＤセルでのデータ破壊を防止するために、
各ＮＡＮＤセルとビット線との間に選択ゲートを設ける
ことが不可欠となっている。もし、この選択ゲートがな
いと、制御ゲートがすべて０Ｖとなる非選択ＮＡＮＤセ
ルのビット線側のメモリセルは、ビット線の中間電位が
ドレインに与えられて、消去モードになるからである。
またＮＡＮＤセルのソース側にも、電流が流れるのを防
止するために選択ゲートが設けられる。
【０００８】またＮＡＮＤセルの各ゲート部より挟まれ
た領域のソース，ドレイン拡散層は、濃度を下げてゲー
ト長方向の不純物のしみ出しをできるだけ抑制する。こ
れにより、各メモリセルのゲート長を短くして高集積化
することが行われている。
た領域のソース，ドレイン拡散層は、濃度を下げてゲー
ト長方向の不純物のしみ出しをできるだけ抑制する。こ
れにより、各メモリセルのゲート長を短くして高集積化
することが行われている。
【０００９】しかし、各メモリセルのソース，ドレイン
拡散層は低濃度にしても、セル電流を確保するためには
ＮＡＮＤセルの一端側にある共通ソース拡散層は十分高
濃度として抵抗を小さくすることが必要であった。この
様に共通ソース拡散層を高濃度にすると、その拡散層の
不純物しみ出しを考慮しなければならないために、ソー
ス側選択ゲートのゲート長を短くすることができない。
これは、ＥＥＰＲＯＭの高集積化の妨げとなる。
拡散層は低濃度にしても、セル電流を確保するためには
ＮＡＮＤセルの一端側にある共通ソース拡散層は十分高
濃度として抵抗を小さくすることが必要であった。この
様に共通ソース拡散層を高濃度にすると、その拡散層の
不純物しみ出しを考慮しなければならないために、ソー
ス側選択ゲートのゲート長を短くすることができない。
これは、ＥＥＰＲＯＭの高集積化の妨げとなる。
【００１０】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、セル間のソース，ドレ
イン拡散層濃度より共通ソース拡散層濃度を高くしてい
るため、ＮＡＮＤセルのソース側選択ゲートのゲート長
の短縮が妨げられ、これによりＥＥＰＲＯＭの高集積化
が阻害されているという問題があった。本発明はこの様
な事情を考慮してなされたもので、高集積化を図ったＮ
ＡＮＤセル型ＥＥＰＲＯＭを提供することを目的とす
る。
ＡＮＤセル型ＥＥＰＲＯＭでは、セル間のソース，ドレ
イン拡散層濃度より共通ソース拡散層濃度を高くしてい
るため、ＮＡＮＤセルのソース側選択ゲートのゲート長
の短縮が妨げられ、これによりＥＥＰＲＯＭの高集積化
が阻害されているという問題があった。本発明はこの様
な事情を考慮してなされたもので、高集積化を図ったＮ
ＡＮＤセル型ＥＥＰＲＯＭを提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明に係るＮＡＮＤセ
ル型ＥＥＰＲＯＭは、第１に、ＮＡＮＤセル内のソー
ス，ドレイン拡散層とソース線となる共通ソース拡散層
とが同一イオン種による同じドーズ量１×１０15／cm2
以下のイオン注入層により構成されていることを特徴と
する。
ル型ＥＥＰＲＯＭは、第１に、ＮＡＮＤセル内のソー
ス，ドレイン拡散層とソース線となる共通ソース拡散層
とが同一イオン種による同じドーズ量１×１０15／cm2
以下のイオン注入層により構成されていることを特徴と
する。
【００１２】本発明に係るＮＡＮＤセル型ＥＥＰＲＯＭ
は、第２に、共通ソース拡散層が、ＮＡＮＤセル内のソ
ース，ドレイン拡散層と同時に形成された第１の拡散層
と、この第１の拡散層にソース側の選択ゲート端から所
定距離離れた状態で重ねて形成された高濃度の第２の拡
散層とから構成されていることを特徴とする。
は、第２に、共通ソース拡散層が、ＮＡＮＤセル内のソ
ース，ドレイン拡散層と同時に形成された第１の拡散層
と、この第１の拡散層にソース側の選択ゲート端から所
定距離離れた状態で重ねて形成された高濃度の第２の拡
散層とから構成されていることを特徴とする。
【００１３】
【作用】第１の発明によれば、共通ソース拡散層をＮＡ
ＮＤセル内のソース，ドレイン拡散層と共に低ドーズ量
のイオン注入層とすることにより、ＮＡＮＤセルのソー
ス側選択ゲート下への不純物のしみ出しが小さくなり、
したがってその選択ゲート長を十分短くすることができ
る。一つのＮＡＮＤセル内のメモリセル数が多くなる
と、このＮＡＮＤセルのチャネル抵抗はそれだけ大きく
なるから、この様に共通ソース拡散層の濃度を低くして
も、特性上の悪影響は小さい。したがって特性を損なう
ことなく、高集積化が図られる。
ＮＤセル内のソース，ドレイン拡散層と共に低ドーズ量
のイオン注入層とすることにより、ＮＡＮＤセルのソー
ス側選択ゲート下への不純物のしみ出しが小さくなり、
したがってその選択ゲート長を十分短くすることができ
る。一つのＮＡＮＤセル内のメモリセル数が多くなる
と、このＮＡＮＤセルのチャネル抵抗はそれだけ大きく
なるから、この様に共通ソース拡散層の濃度を低くして
も、特性上の悪影響は小さい。したがって特性を損なう
ことなく、高集積化が図られる。
【００１４】第２の発明によれば、共通ソース拡散層を
二重の拡散層として、共通ソース拡散層の抵抗を十分小
さく保つことができる。しかも共通ソース拡散層内の高
濃度拡散層は、選択ゲート端から離れた状態で形成する
ことによって、高濃度拡散層不純物の選択ゲート下への
しみ出しの影響は防止される。
二重の拡散層として、共通ソース拡散層の抵抗を十分小
さく保つことができる。しかも共通ソース拡散層内の高
濃度拡散層は、選択ゲート端から離れた状態で形成する
ことによって、高濃度拡散層不純物の選択ゲート下への
しみ出しの影響は防止される。
【００１５】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１６】図１は本発明の一実施例に係るＥＥＰＲＯ
ＭのＮＡＮＤセルを示す平面図であり、図２(a) (b) は
そのＡ−Ａ′，Ｂ−Ｂ′断面図である。また図３はＮＡ
ＮＤセルの等価回路である。
ＭのＮＡＮＤセルを示す平面図であり、図２(a) (b) は
そのＡ−Ａ′，Ｂ−Ｂ′断面図である。また図３はＮＡ
ＮＤセルの等価回路である。
【００１７】この実施例では、４個のメモリセルＭ1 〜
Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの
同士で共用する形で直列接続されてＮＡＮＤセルを構成
している。この様なＮＡＮＤセルがマトリクス配列され
てセルアレイが構成される。ＮＡＮＤセルの一端のドレ
インは第１の選択ゲートＳ1 を介してビット線ＢＬに接
続され、他端のソースは、第２の選択ゲートＳ2 を介し
て共通ソース線（共通ソース拡散層）に接続されてい
る。各メモリセルの制御ゲートＣＧ1 〜ＣＧ4 は、ビッ
ト線ＢＬと交差する方向に配設されてワード線ＷＬとな
る。
Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの
同士で共用する形で直列接続されてＮＡＮＤセルを構成
している。この様なＮＡＮＤセルがマトリクス配列され
てセルアレイが構成される。ＮＡＮＤセルの一端のドレ
インは第１の選択ゲートＳ1 を介してビット線ＢＬに接
続され、他端のソースは、第２の選択ゲートＳ2 を介し
て共通ソース線（共通ソース拡散層）に接続されてい
る。各メモリセルの制御ゲートＣＧ1 〜ＣＧ4 は、ビッ
ト線ＢＬと交差する方向に配設されてワード線ＷＬとな
る。
【００１８】この実施例では、４個のメモリセルで一つ
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１，２，…）のメモリセルで一つのＮＡＮＤセル
を構成することができる。
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１，２，…）のメモリセルで一つのＮＡＮＤセル
を構成することができる。
【００１９】具体的なメモリセル構造は、図２に示す通
りである。ｎ型シリコン基板１にｐ型ウェル１′が形成
され、このｐ型ウェル１′にメモリセルが配列形成され
ている。周辺回路は、メモリセルとは別のｐ型ウェルに
形成されることになる。ｐ型ウェル１′の素子分離絶縁
膜２で囲まれた領域に４個のメモリセルと２個の選択ゲ
ートが形成されている。
りである。ｎ型シリコン基板１にｐ型ウェル１′が形成
され、このｐ型ウェル１′にメモリセルが配列形成され
ている。周辺回路は、メモリセルとは別のｐ型ウェルに
形成されることになる。ｐ型ウェル１′の素子分離絶縁
膜２で囲まれた領域に４個のメモリセルと２個の選択ゲ
ートが形成されている。
【００２０】各メモリセルは、ｐ型ウェル１′上に５〜
２０nmの熱酸化膜からなる第１ゲート絶縁膜３1 を介し
て形成された５０〜４００nmの第１層多結晶シリコンに
より浮遊ゲート４（４1 〜４4 ）が形成され、この上に
１５〜４０nmの熱酸化膜からなる第２ゲート絶縁膜５を
介して形成された１００〜４００nmの第２層多結晶シリ
コンにより制御ゲート６（６1 〜６4 ）が形成されてい
る。各メモリセルのソース，ドレイン拡散層となるｎ型
層９は、隣接するもの同士で共用する形で、４個のメモ
リセルが直列接続されている。
２０nmの熱酸化膜からなる第１ゲート絶縁膜３1 を介し
て形成された５０〜４００nmの第１層多結晶シリコンに
より浮遊ゲート４（４1 〜４4 ）が形成され、この上に
１５〜４０nmの熱酸化膜からなる第２ゲート絶縁膜５を
介して形成された１００〜４００nmの第２層多結晶シリ
コンにより制御ゲート６（６1 〜６4 ）が形成されてい
る。各メモリセルのソース，ドレイン拡散層となるｎ型
層９は、隣接するもの同士で共用する形で、４個のメモ
リセルが直列接続されている。
【００２１】ＮＡＮＤセルの両端部には、ｐ型ウェル
１′上に５〜４０nmの熱酸化膜からなるゲート絶縁膜３
2 を介して第１層多結晶シリコンにより形成されたゲー
ト電極４5 ，４6 をもつ選択ゲートが形成されている。
ここでゲート絶縁膜３2 は第１のゲート絶縁膜３1 と同
じでもよい。ゲート電極４5 ，４6 には第２多結晶シリ
コンによる配線６5 ，６6 が重ねて配設されている。こ
れらゲート電極４5 ，４6 と配線６5 ，６6 は、所定間
隔毎にスルーホールで接続されて、低抵抗化される。
１′上に５〜４０nmの熱酸化膜からなるゲート絶縁膜３
2 を介して第１層多結晶シリコンにより形成されたゲー
ト電極４5 ，４6 をもつ選択ゲートが形成されている。
ここでゲート絶縁膜３2 は第１のゲート絶縁膜３1 と同
じでもよい。ゲート電極４5 ，４6 には第２多結晶シリ
コンによる配線６5 ，６6 が重ねて配設されている。こ
れらゲート電極４5 ，４6 と配線６5 ，６6 は、所定間
隔毎にスルーホールで接続されて、低抵抗化される。
【００２２】各メモリセルの浮遊ゲート４1 〜４4 と制
御ゲート６1 〜６4 、および選択ゲートのゲート電極４
5 ，４6 と配線６5 ，６6 は、チャネル長方向について
は同一エッチングマスクを用いてパターニングして揃え
られている。ＮＡＮＤセル内のソース，ドレイン拡散層
および隣接ＮＡＮＤセルと繋がる共通ソース拡散層とな
るｎ型層９はすべて、これらの電極をマスクとして、砒
素またはリンのイオン注入により形成されている。その
ドーズ量は、１×１０15／cm2 以下に設定される。素子
形成された基板上は、ＣＶＤ絶縁膜７により覆われ、こ
の上にＡｌ膜によりビット線８が配設される。
御ゲート６1 〜６4 、および選択ゲートのゲート電極４
5 ，４6 と配線６5 ，６6 は、チャネル長方向について
は同一エッチングマスクを用いてパターニングして揃え
られている。ＮＡＮＤセル内のソース，ドレイン拡散層
および隣接ＮＡＮＤセルと繋がる共通ソース拡散層とな
るｎ型層９はすべて、これらの電極をマスクとして、砒
素またはリンのイオン注入により形成されている。その
ドーズ量は、１×１０15／cm2 以下に設定される。素子
形成された基板上は、ＣＶＤ絶縁膜７により覆われ、こ
の上にＡｌ膜によりビット線８が配設される。
【００２３】この様な構成において、各メモリセルの浮
遊ゲート４と基板間の結合容量Ｃ1は、浮遊ゲート４と
制御ゲート６間の結合容量Ｃ2 に比べて小さく設定され
ている。この関係は、図２(a) に示されるように、浮遊
ゲート４を素子領域上から素子分離領域上に延在させる
ことにより得られている。
遊ゲート４と基板間の結合容量Ｃ1は、浮遊ゲート４と
制御ゲート６間の結合容量Ｃ2 に比べて小さく設定され
ている。この関係は、図２(a) に示されるように、浮遊
ゲート４を素子領域上から素子分離領域上に延在させる
ことにより得られている。
【００２４】具体的なパラメータを挙げて説明すれば、
パターン寸法は１μmルールに従って、浮遊ゲート４お
よび制御ゲート６共に幅が１μm 、チャネル幅が１μm
であり、浮遊ゲート４は素子分離絶縁膜上に両側１μm
ずつ延在させている。また、第１ゲート絶縁膜３1 は例
えば、１０nmの熱酸化膜であり、第２ゲート絶縁膜５は
２８nmの熱酸化膜である。熱酸化膜の誘電率をεとする
と、 Ｃ1 ＝ε／０．０２ であり、 Ｃ2 ＝３ε／０．０３５ である。従って、Ｃ1 ＜Ｃ2 となっている。図４は、二
つのビット線ＢＬ1 ，ＢＬ2 につながる隣接する二つの
ＮＡＮＤセル部を示しており、これを用いてＥＥＰＲＯ
Ｍ動作を説明する。
パターン寸法は１μmルールに従って、浮遊ゲート４お
よび制御ゲート６共に幅が１μm 、チャネル幅が１μm
であり、浮遊ゲート４は素子分離絶縁膜上に両側１μm
ずつ延在させている。また、第１ゲート絶縁膜３1 は例
えば、１０nmの熱酸化膜であり、第２ゲート絶縁膜５は
２８nmの熱酸化膜である。熱酸化膜の誘電率をεとする
と、 Ｃ1 ＝ε／０．０２ であり、 Ｃ2 ＝３ε／０．０３５ である。従って、Ｃ1 ＜Ｃ2 となっている。図４は、二
つのビット線ＢＬ1 ，ＢＬ2 につながる隣接する二つの
ＮＡＮＤセル部を示しており、これを用いてＥＥＰＲＯ
Ｍ動作を説明する。
【００２５】先ずデータ消去は、ＮＡＮＤセルを構成す
るメモリセルについて一括消去がなされる。そのためこ
の実施例では、第１，第２の選択ゲートＳ1 ，Ｓ2 のゲ
ート電極ＳＧ1 ，ＳＧ2 およびＮＡＮＤセル内のすべて
のメモリセルの制御ゲートＣＧ1 〜ＣＧ4 が０Ｖとさ
れ、ｎ型基板１とｐ型ウェル１′に昇圧された高電位Ｖ
pp′（例えば１８Ｖ）が与えられる。ビット線ＢＬ1 ，
ＢＬ2 にも高電位Ｖpp′が与えられる。
るメモリセルについて一括消去がなされる。そのためこ
の実施例では、第１，第２の選択ゲートＳ1 ，Ｓ2 のゲ
ート電極ＳＧ1 ，ＳＧ2 およびＮＡＮＤセル内のすべて
のメモリセルの制御ゲートＣＧ1 〜ＣＧ4 が０Ｖとさ
れ、ｎ型基板１とｐ型ウェル１′に昇圧された高電位Ｖ
pp′（例えば１８Ｖ）が与えられる。ビット線ＢＬ1 ，
ＢＬ2 にも高電位Ｖpp′が与えられる。
【００２６】これにより、すべてのメモリセルの制御ゲ
ートとｐ型ウェル１′間に電界が係り、浮遊ゲート４か
らｐ型ウェル１′にトンネル電流により電子が放出され
る。すべてのメモリセル（図４の場合Ｍ1 〜Ｍ8 ）はこ
れによりしきい値が負方向に移動して、“０”状態にな
る。
ートとｐ型ウェル１′間に電界が係り、浮遊ゲート４か
らｐ型ウェル１′にトンネル電流により電子が放出され
る。すべてのメモリセル（図４の場合Ｍ1 〜Ｍ8 ）はこ
れによりしきい値が負方向に移動して、“０”状態にな
る。
【００２７】次に、データ書き込みは、ＮＡＮＤセル内
のソース線側のメモリセル即ちビット線から遠いほうの
メモリセルから順に行われる。いま、メモリセルＭ4
（図４の破線で囲んだセルＡ）に選択的に“１”データ
書き込みを行う場合を説明すれば、ソース側の第２の選
択ゲートＳ2 のゲート電極ＳＧ2 が０Ｖとされ、制御ゲ
ートＣＧ4 に高電位Ｖpp（例えば１６〜１８Ｖ）が印加
され、残りの制御ゲートＣＧ1 〜ＣＧ3 とドレイン側の
第１の選択ゲートＳ1 のゲート電極ＳＧ1 には電源電位
Ｖccと高電位Ｖppの間の中間電位ＶM （例えば、（１／
２）Ｖpp）が印加される。また、選択ビット線ＢＬ1 に
は“Ｌ”レベル電位として０Ｖが与えられ、非選択ビッ
ト線ＢＬ2 には中間電位ＶM が与えられる。ｐ型ウェル
は０Ｖ、ｎ型基板はＶccとする。
のソース線側のメモリセル即ちビット線から遠いほうの
メモリセルから順に行われる。いま、メモリセルＭ4
（図４の破線で囲んだセルＡ）に選択的に“１”データ
書き込みを行う場合を説明すれば、ソース側の第２の選
択ゲートＳ2 のゲート電極ＳＧ2 が０Ｖとされ、制御ゲ
ートＣＧ4 に高電位Ｖpp（例えば１６〜１８Ｖ）が印加
され、残りの制御ゲートＣＧ1 〜ＣＧ3 とドレイン側の
第１の選択ゲートＳ1 のゲート電極ＳＧ1 には電源電位
Ｖccと高電位Ｖppの間の中間電位ＶM （例えば、（１／
２）Ｖpp）が印加される。また、選択ビット線ＢＬ1 に
は“Ｌ”レベル電位として０Ｖが与えられ、非選択ビッ
ト線ＢＬ2 には中間電位ＶM が与えられる。ｐ型ウェル
は０Ｖ、ｎ型基板はＶccとする。
【００２８】これにより、選択されたセルＡにおいて
は、ビット線ＢＬ1 の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮遊ゲートに電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書込みがなされる。
は、ビット線ＢＬ1 の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮遊ゲートに電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書込みがなされる。
【００２９】ビット線ＢＬ1 に繋がる他のメモリセルＭ
1 〜Ｍ3では書込みモードになるが、その電界は小さ
く、しきい値変化はない。非選択（または“０”書込
み）のビット線ＢＬ2 側のメモリセルＭ5 〜Ｍ7 では、
制御ゲートが中間電位ＶM 、チャネル電位がＶccであ
り、その電位差は３〜４Ｖであって、やはりしきい値変
化はない。ビット線ＢＬ2 側のメモリセルＭ8 も同様に
書込みモードであるが、やはりその電界は小さく、しき
い値変化はない。
1 〜Ｍ3では書込みモードになるが、その電界は小さ
く、しきい値変化はない。非選択（または“０”書込
み）のビット線ＢＬ2 側のメモリセルＭ5 〜Ｍ7 では、
制御ゲートが中間電位ＶM 、チャネル電位がＶccであ
り、その電位差は３〜４Ｖであって、やはりしきい値変
化はない。ビット線ＢＬ2 側のメモリセルＭ8 も同様に
書込みモードであるが、やはりその電界は小さく、しき
い値変化はない。
【００３０】この様にしてセルＡに対する書込みが終了
すると、次にＮＡＮＤセル内の一つ上のメモリセルＭ3
に対して同様に書込みが行われ、順次メモリセルＭ2 ，
Ｍ1と書込みがなされる。
すると、次にＮＡＮＤセル内の一つ上のメモリセルＭ3
に対して同様に書込みが行われ、順次メモリセルＭ2 ，
Ｍ1と書込みがなされる。
【００３１】以上の書込み動作において、メモリセルの
制御ゲートには高電位Ｖppと中間電位ＶM が印加される
が、流れる電流はトンネル電流のみであるので、たかだ
か１μＡ以下である。また一括消去時はｎ型基板とｐ型
ウェルを高電位Ｖpp′に上げるが、このとき流れる電流
は、トンネル電流と、０Ｖに保たれる周辺回路のｐ型ウ
ェルとｎ型基板間のリーク電流であり、これも１０μＡ
以下である。したがって書込みおよび消去に用いられる
高電位ＶppおよびＶpp′（これらは同じ値でも良い）
は、チップ内部に設けられた昇圧回路で十分賄うことが
できる。
制御ゲートには高電位Ｖppと中間電位ＶM が印加される
が、流れる電流はトンネル電流のみであるので、たかだ
か１μＡ以下である。また一括消去時はｎ型基板とｐ型
ウェルを高電位Ｖpp′に上げるが、このとき流れる電流
は、トンネル電流と、０Ｖに保たれる周辺回路のｐ型ウ
ェルとｎ型基板間のリーク電流であり、これも１０μＡ
以下である。したがって書込みおよび消去に用いられる
高電位ＶppおよびＶpp′（これらは同じ値でも良い）
は、チップ内部に設けられた昇圧回路で十分賄うことが
できる。
【００３２】また選択書込み時に高電位により流れる電
流は上述のように微小であるから、一つの制御ゲート線
（ワード線）につながる全てのメモリセルに同時にデー
タ書込みが可能である。即ち、ページモードの書込みが
でき、それだけ高速書込みが可能である。
流は上述のように微小であるから、一つの制御ゲート線
（ワード線）につながる全てのメモリセルに同時にデー
タ書込みが可能である。即ち、ページモードの書込みが
でき、それだけ高速書込みが可能である。
【００３３】データ読出し動作は、図４のセルＡについ
て説明すれば、選択ゲートのゲート電極ＳＧ1 ，ＳＧ2
にＶccが与えられ、非選択メモリセルＭ1 〜Ｍ3 の制御
ゲートＣＧ1 〜ＣＧ3 には“１”状態のメモリセルがオ
ンする程度の電位としてやはりＶccがあたえられ、選択
セルの制御ゲートＣＧ4 は０Ｖとされる。そして選択セ
ルにつながるビット線ＢＬ1 には１〜５Ｖの読出し電位
があたえられ、他の非選択ビット線ＢＬ2 は０Ｖとされ
る。これにより、ビット線ＢＬ1 に電流が流れるか否か
によって、データ“０”，“１”の判別がなされる。
て説明すれば、選択ゲートのゲート電極ＳＧ1 ，ＳＧ2
にＶccが与えられ、非選択メモリセルＭ1 〜Ｍ3 の制御
ゲートＣＧ1 〜ＣＧ3 には“１”状態のメモリセルがオ
ンする程度の電位としてやはりＶccがあたえられ、選択
セルの制御ゲートＣＧ4 は０Ｖとされる。そして選択セ
ルにつながるビット線ＢＬ1 には１〜５Ｖの読出し電位
があたえられ、他の非選択ビット線ＢＬ2 は０Ｖとされ
る。これにより、ビット線ＢＬ1 に電流が流れるか否か
によって、データ“０”，“１”の判別がなされる。
【００３４】以上のようにこの実施例では、共通ソース
拡散層がＮＡＮＤセル内のソース，ドレイン拡散層と共
に低ドーズ量のイオン注入によるｎ型拡散層により構成
されており、したがってソース側の第２の選択ゲートの
ゲート長を短くすることができ、ＥＥＰＲＯＭの高集積
化が図られる。
拡散層がＮＡＮＤセル内のソース，ドレイン拡散層と共
に低ドーズ量のイオン注入によるｎ型拡散層により構成
されており、したがってソース側の第２の選択ゲートの
ゲート長を短くすることができ、ＥＥＰＲＯＭの高集積
化が図られる。
【００３５】図５は、本発明の第２の実施例のＮＡＮＤ
セル型ＥＥＰＲＯＭの平面図を、図１に対応させて示し
ている。この実施例では、共通ソース拡散層部分が、Ｎ
ＡＮＤセル内のソース，ドレイン拡散層と同時に形成さ
れた低濃度のｎ型拡散層９と、これに重ねて形成された
高濃度のｎ+ 型拡散層１０により構成されている。ｎ+
型拡散層１０は、ソース側の第２の選択ゲートの端から
所定距離離れて形成されている。その他は先の実施例と
同じである。
セル型ＥＥＰＲＯＭの平面図を、図１に対応させて示し
ている。この実施例では、共通ソース拡散層部分が、Ｎ
ＡＮＤセル内のソース，ドレイン拡散層と同時に形成さ
れた低濃度のｎ型拡散層９と、これに重ねて形成された
高濃度のｎ+ 型拡散層１０により構成されている。ｎ+
型拡散層１０は、ソース側の第２の選択ゲートの端から
所定距離離れて形成されている。その他は先の実施例と
同じである。
【００３６】この実施例によると、共通ソース拡散層は
十分低抵抗になる。しかも高濃度のｎ+ 型拡散層１０は
選択ゲート端から離れて形成されているから、選択ゲー
ト下への不純物しみ出しは防止される。したがって選択
ゲートのゲート長は十分小さいものとすることが可能で
ある。
十分低抵抗になる。しかも高濃度のｎ+ 型拡散層１０は
選択ゲート端から離れて形成されているから、選択ゲー
ト下への不純物しみ出しは防止される。したがって選択
ゲートのゲート長は十分小さいものとすることが可能で
ある。
【００３７】
【発明の効果】以上説明したように本発明によれば、Ｎ
ＡＮＤセルの共通ソース拡散層の濃度を、ＮＡＮＤセル
内のソース，ドレイン拡散層の濃度と同じに低くするこ
とによって、ソース側選択ゲートのゲート長を短くする
ことができ、もってＥＥＰＲＯＭの高集積化を図ること
ができる。
ＡＮＤセルの共通ソース拡散層の濃度を、ＮＡＮＤセル
内のソース，ドレイン拡散層の濃度と同じに低くするこ
とによって、ソース側選択ゲートのゲート長を短くする
ことができ、もってＥＥＰＲＯＭの高集積化を図ること
ができる。
【図１】本発明の一実施例に係るＥＥＰＲＯＭのＮＡＮ
Ｄセルの平面図。
Ｄセルの平面図。
【図２】図１のＮＡＮＤセルのＡ−Ａ′およびＢ−Ｂ′
断面図。
断面図。
【図３】同ＮＡＮＤセルの等価回路図。
【図４】隣接する二つのＮＡＮＤセル部の等価回路図。
【図５】本発明の第２の実施例に係るＥＥＰＲＯＭのＮ
ＡＮＤセルの平面図。
ＡＮＤセルの平面図。
１…ｎ型シリコン基板、 １′…ｐ型ウェル、 ２…素子分離絶縁膜、 ３…ゲート絶縁膜、 ４（４1 〜４4 ）…浮遊ゲート、 ５…層間絶縁膜、 ６（６1 〜６4 ）…制御ゲート、 ４5 ，４6 …選択ゲート電極、 ７…ＣＶＤ絶縁膜、 ８…ビット線、 ９…ｎ型拡散層（ソース，ドレイン，共通ソース）、 １０…ｎ+ 型拡散層、 Ｍ1 〜Ｍ4 …メモリセル、 Ｓ1 ，Ｓ2 …選択ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 遠藤 哲郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平１−173654（ＪＰ，Ａ) 特開 平１−132168（ＪＰ，Ａ) 特開 昭64−68973（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】半導体基板と、前記半導体基板上にマトリ
クス配列された複数のＮＡＮＤセルを有する不揮発性半
導体記憶装置であって、 前記ＮＡＮＤセルは、 前記半導体基板上にゲート絶縁膜を介して浮遊ゲートと
制御ゲートが積層され、これら積層ゲートの両側にソー
ス、ドレイン拡散層が形成され、これらソース、ドレイ
ン拡散層の隣接するもの同士が共用する形で直列接続さ
れ、前記制御ゲートにワード線が接続された電気的書き
替え可能な複数のメモリセルと、 前記直列接続された前記複数のメモリセルの一端側ドレ
インをビット線に接続する第１の選択ゲートと、 前記直列接続された前記複数のメモリセルの他端側ソー
スを共通ソース拡散層に接続する第２の選択ゲートとを
有し、 前記ＮＡＮＤセル内の各メモリセル及び前記第２の選択
ゲートのソース、ドレイン拡散層と前記共通ソース拡散
層とが、同一イオン種による同じドーズ量１×１０ 15 ／
ｃｍ 2 以下のイオン注入層により構成されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項２】半導体基板と、前記半導体基板上にマトリ
クス配列された複数のＮＡＮＤセルを有する不揮発性半
導体記憶装置であって、 前記ＮＡＮＤセルは、 前記半導体基板上にゲート絶縁膜を介して浮遊ゲートと
制御ゲートが積層され、これら積層ゲートの両側にソー
ス、ドレイン拡散層が形成され、これらソース、ドレイ
ン拡散層の隣接するもの同士が共用する形で直列接続さ
れ、前記制御ゲートにワード線が接続された電気的書き
替え可能な複数のメモリセルと、 前記直列接続された前記複数のメモリセルの一端側ドレ
インをビット線に接続する第１の選択ゲートと、 前記直列接続された前記複数のメモリセルの他端側ソー
スを共通ソース拡散層に接続する第２の選択ゲートとを
有し、 前記共通ソース拡散層は、前記メモリセルおよび第１，
第２の選択ゲートのソース，ドレイン拡散層と同時に形
成された第１の拡散層と、この第１の拡散層に前記第２
の選択ゲート端から所定距離離れた状態で重ねて形成さ
れた高濃度の第２の拡散層とから構成されていることを
特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26491091A JP3210373B2 (ja) | 1991-10-14 | 1991-10-14 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26491091A JP3210373B2 (ja) | 1991-10-14 | 1991-10-14 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110038A JPH05110038A (ja) | 1993-04-30 |
| JP3210373B2 true JP3210373B2 (ja) | 2001-09-17 |
Family
ID=17409912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26491091A Expired - Fee Related JP3210373B2 (ja) | 1991-10-14 | 1991-10-14 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3210373B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6454403B1 (en) | 1999-09-30 | 2002-09-24 | Canon Kabushiki Kaisha | Ink set for color ink-jet recording, and recording method, recording apparatus, ink cartridge, recording unit and reduction of bleeding, employing the ink set |
| US6572692B1 (en) | 1999-03-15 | 2003-06-03 | Canon Kabushiki Kaisha | Ink, method for improving intermittent dischargeability of ink-jet recording apparatus, method for recording image, recording unit, ink cartridge, ink set, and image recording apparatus |
| US6663237B2 (en) | 2000-09-04 | 2003-12-16 | Canon Kabushiki Kaisha | Ink jet recording method, recording unit and ink jet recording apparatus |
| US6706105B2 (en) | 2000-09-29 | 2004-03-16 | Canon Kabushiki Kaisha | Aqueous ink, ink-jet recording method, recording unit, ink cartridge, ink set, and ink-jet recording apparatus |
| US6827772B2 (en) | 2002-05-24 | 2004-12-07 | Cabot Corporation | Carbon black and compositions containing same |
-
1991
- 1991-10-14 JP JP26491091A patent/JP3210373B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6572692B1 (en) | 1999-03-15 | 2003-06-03 | Canon Kabushiki Kaisha | Ink, method for improving intermittent dischargeability of ink-jet recording apparatus, method for recording image, recording unit, ink cartridge, ink set, and image recording apparatus |
| US6454403B1 (en) | 1999-09-30 | 2002-09-24 | Canon Kabushiki Kaisha | Ink set for color ink-jet recording, and recording method, recording apparatus, ink cartridge, recording unit and reduction of bleeding, employing the ink set |
| US6663237B2 (en) | 2000-09-04 | 2003-12-16 | Canon Kabushiki Kaisha | Ink jet recording method, recording unit and ink jet recording apparatus |
| US6706105B2 (en) | 2000-09-29 | 2004-03-16 | Canon Kabushiki Kaisha | Aqueous ink, ink-jet recording method, recording unit, ink cartridge, ink set, and ink-jet recording apparatus |
| US6827772B2 (en) | 2002-05-24 | 2004-12-07 | Cabot Corporation | Carbon black and compositions containing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110038A (ja) | 1993-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3192861B2 (ja) | 不揮発性半導体記憶装置 | |
| KR960016802B1 (ko) | 불휘발성 반도체 기억 장치 | |
| US6115287A (en) | Nonvolatile semiconductor memory device using SOI | |
| US4355375A (en) | Semiconductor memory device | |
| JP2547622B2 (ja) | 不揮発性半導体記憶装置 | |
| US5191551A (en) | Non-volatile semiconductor memory device with transistor paralleling floating gate transistor | |
| KR100706789B1 (ko) | 비휘발성 메모리 소자 | |
| JP2000174241A (ja) | 不揮発性半導体記憶装置 | |
| JPH06291287A (ja) | 不揮発性半導体記憶装置 | |
| JP3210373B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2713115B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0855922A (ja) | フラッシュメモリセルおよびその製造方法 | |
| JP2724150B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3228996B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100706791B1 (ko) | 비휘발성 기억 장치, 그 형성 방법 및 동작 방법 | |
| JPH10125812A (ja) | 半導体装置およびその製造方法 | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3152756B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2809802B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2960377B2 (ja) | メモリセルアレー | |
| JP2960082B2 (ja) | 不揮発性半導体メモリ | |
| JP2944104B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3162472B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3540881B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
| JP2786629B2 (ja) | 不揮発性半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080713 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |