JP2944104B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims description 45
- 239000010410 layer Substances 0.000 claims description 34
- 239000011229 interlayer Substances 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 244000005894 Albizia lebbeck Species 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有するMOSトラ
ンジスタ構造の書替え可能なメモリセルを用いた不揮発
性半導体記憶装置に関する。
ンジスタ構造の書替え可能なメモリセルを用いた不揮発
性半導体記憶装置に関する。
（従来の技術） 浮遊ゲートと制御ゲートを積層したMOSトランジスタ
構造のメモリセルを用いた不揮発性半導体記憶装置は、
EPROMとして知られている。EPROMには、紫外線を利用し
て消去を行うものの他、電気的に書替えを行う所謂EEPR
OMがある。例えばEEPROMのメモリセルのなかで、浮遊ゲ
ートと基板間のゲート絶縁膜をチャネル領域全体に亘っ
て薄いトンネル絶縁膜として、トンネル電流によって基
板と浮遊ゲートとの間で電荷の授受を行う形式のもの
は、FETMOS型といわれる。
構造のメモリセルを用いた不揮発性半導体記憶装置は、
EPROMとして知られている。EPROMには、紫外線を利用し
て消去を行うものの他、電気的に書替えを行う所謂EEPR
OMがある。例えばEEPROMのメモリセルのなかで、浮遊ゲ
ートと基板間のゲート絶縁膜をチャネル領域全体に亘っ
て薄いトンネル絶縁膜として、トンネル電流によって基
板と浮遊ゲートとの間で電荷の授受を行う形式のもの
は、FETMOS型といわれる。
FETMOS型のメモリセルでの動作原理は次の通りであ
る。メモリセルがｎチャネルとすると、制御ゲートに20
V程度の高電圧を印加し、ドレインを0Vとすることによ
り、ドレイン領域から電子を浮遊ゲートにトンネル注入
することができ、これによりメモリセルのしきい値は正
方向に移動する。逆に制御ゲートを0Vとしてドレイン領
域に20V程度の高電圧を印加すると、浮遊ゲートに蓄積
されていた電子トネル電流によって基板に放出され、こ
れによりしきい値は負方向に移動する。これらの動作を
データ書込み，消去に対応させる。データ読出しは、制
御ゲートに適当な読出し電圧を与えて、チャネル電流が
流れるか否かにより、“0",“1"の判断を行う。
る。メモリセルがｎチャネルとすると、制御ゲートに20
V程度の高電圧を印加し、ドレインを0Vとすることによ
り、ドレイン領域から電子を浮遊ゲートにトンネル注入
することができ、これによりメモリセルのしきい値は正
方向に移動する。逆に制御ゲートを0Vとしてドレイン領
域に20V程度の高電圧を印加すると、浮遊ゲートに蓄積
されていた電子トネル電流によって基板に放出され、こ
れによりしきい値は負方向に移動する。これらの動作を
データ書込み，消去に対応させる。データ読出しは、制
御ゲートに適当な読出し電圧を与えて、チャネル電流が
流れるか否かにより、“0",“1"の判断を行う。
この様なEEPROMを高集積化した場合、上述の動作にお
いて、ドレインに高電圧を印加したときに、ドレイン領
域とこれに隣接するフィールド領域のチャネルストッパ
層との間でブレークダウンを生じ、或いはドレイン領域
表面で表面ブレークダウンが生じるという問題がある。
pn接合の完全なブレークダウンはメモリセルの動作を不
能にするから、これは避けなければならないのは当然で
ある。完全なブレークダウンに至らないとしても、この
様なブレークダウンは基板電流の増大をもたらし、場合
によっては動作不能となる。動作不能にならないまで
も、基板電位の上昇によって浮遊ゲートから電子を抜き
難くなり、動作マージン低下など信頼性上など信頼性上
の問題が生じる。
いて、ドレインに高電圧を印加したときに、ドレイン領
域とこれに隣接するフィールド領域のチャネルストッパ
層との間でブレークダウンを生じ、或いはドレイン領域
表面で表面ブレークダウンが生じるという問題がある。
pn接合の完全なブレークダウンはメモリセルの動作を不
能にするから、これは避けなければならないのは当然で
ある。完全なブレークダウンに至らないとしても、この
様なブレークダウンは基板電流の増大をもたらし、場合
によっては動作不能となる。動作不能にならないまで
も、基板電位の上昇によって浮遊ゲートから電子を抜き
難くなり、動作マージン低下など信頼性上など信頼性上
の問題が生じる。
FETMOS型でなく、FLOTOX型のメモリセルを用いたEEPR
OMでも同様の問題がある。またドレインに高電圧を印加
する書込みモードを用いる場合には、EEPROMではなく、
紫外線消去型のEPROMにおいても同様の問題が生じる。
OMでも同様の問題がある。またドレインに高電圧を印加
する書込みモードを用いる場合には、EEPROMではなく、
紫外線消去型のEPROMにおいても同様の問題が生じる。
（発明が解決しようとする問題） 以上のように高集積化したEPROMでは、ドレインに高
電圧を印加したときに大きい基板電流が流れ、これがEP
ROMの信頼性を損なう、という問題があった。
電圧を印加したときに大きい基板電流が流れ、これがEP
ROMの信頼性を損なう、という問題があった。
本発明は、この様な問題を解決して信頼正向上を図っ
たEPROMを提供することを目的とする。
たEPROMを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係る不揮発性半導体記憶装置は、半導体基板
上に、浮遊ゲートと制御ゲートが層間絶縁膜を介して積
層されたFETMOS構造のメモリセルがそのソース，ドレイ
ンを隣接するもの同士で共用する形で直列接続されたNA
NDセルを構成してマトリクス配列されたメモリセルアレ
イを有し、各NANDセルの一端部のドレインは選択ゲート
を介して第１の方向に配設されたビット線に接続され、
各NANDセル内の制御ゲートはビット線と交差する第２の
方向に並ぶNANDセルについて連続的に配設されてワード
線を構成する不揮発性半導体記憶装置において、選択ゲ
ートは、メモリセルの浮遊ゲートと制御ゲートに対応す
る二層のゲート電極を持って構成され、かつその二層の
ゲート電極が前記ワード線と平衡に複数のNANDセル毎に
相互短絡部をもって連続的に配設され、メモリセルアレ
イの二層のゲート電極の相互短絡部が設けられた位置に
隣接する位置で基板にコンタクトして基板電位を固定す
る基板電位固定用電極が設けられていることを特徴とす
るものである。
上に、浮遊ゲートと制御ゲートが層間絶縁膜を介して積
層されたFETMOS構造のメモリセルがそのソース，ドレイ
ンを隣接するもの同士で共用する形で直列接続されたNA
NDセルを構成してマトリクス配列されたメモリセルアレ
イを有し、各NANDセルの一端部のドレインは選択ゲート
を介して第１の方向に配設されたビット線に接続され、
各NANDセル内の制御ゲートはビット線と交差する第２の
方向に並ぶNANDセルについて連続的に配設されてワード
線を構成する不揮発性半導体記憶装置において、選択ゲ
ートは、メモリセルの浮遊ゲートと制御ゲートに対応す
る二層のゲート電極を持って構成され、かつその二層の
ゲート電極が前記ワード線と平衡に複数のNANDセル毎に
相互短絡部をもって連続的に配設され、メモリセルアレ
イの二層のゲート電極の相互短絡部が設けられた位置に
隣接する位置で基板にコンタクトして基板電位を固定す
る基板電位固定用電極が設けられていることを特徴とす
るものである。
基板電位固定用電極は、ドレインに高電圧を印加する
動作にモードにおいてのみ選択的に基板電位を固定する
ことを特徴とする。
動作にモードにおいてのみ選択的に基板電位を固定する
ことを特徴とする。
（作用） 本発明によれば、メモリセルアレイ領域内の所定箇所
に基板電位固定用電極を設けることによって、メモリセ
ルのドレインの高電圧を印加したときに発生する基板電
流を吸収し、基板電位の変動を防止して、もってEPROM
の動作マージンの低下を防止することができる。
に基板電位固定用電極を設けることによって、メモリセ
ルのドレインの高電圧を印加したときに発生する基板電
流を吸収し、基板電位の変動を防止して、もってEPROM
の動作マージンの低下を防止することができる。
特に本発明は、NANDセル型のメモリセルアレイを持つ
EEPROMに適用した時に有効である。このEEPROMでは各NA
NDセルの一端部のドレインが選択ゲートを介してビット
線に接続される。選択ゲートは、メモリセルの浮遊ゲー
トと制御ゲートに対応する二層のゲート電極をそのまま
ゲート電極として用いて、これを所定個数のNAND毎に共
通接続する領域が設けられる。この二層のゲート電極が
共通接続される領域にはそのために一定のスペースが必
要であるから、このスペースを利用して、これと隣接す
る領域に前述の基板電位固定用電極を配設する。これに
より、基板電位固定用電極のために特別にスペースを用
意する必要がないため、基板電位固定様電極を配置する
ことによって集積度の低下をもたらすことがない。
EEPROMに適用した時に有効である。このEEPROMでは各NA
NDセルの一端部のドレインが選択ゲートを介してビット
線に接続される。選択ゲートは、メモリセルの浮遊ゲー
トと制御ゲートに対応する二層のゲート電極をそのまま
ゲート電極として用いて、これを所定個数のNAND毎に共
通接続する領域が設けられる。この二層のゲート電極が
共通接続される領域にはそのために一定のスペースが必
要であるから、このスペースを利用して、これと隣接す
る領域に前述の基板電位固定用電極を配設する。これに
より、基板電位固定用電極のために特別にスペースを用
意する必要がないため、基板電位固定様電極を配置する
ことによって集積度の低下をもたらすことがない。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は、本発明をNANDセル型EEPROMに適用した実施
例のメモリセルアレイの要部構成を示す平面図であり、
第２図（ａ）（ｂ），（ｃ），（ｄ）および（ｅ）はそ
れぞれ、第１図のＡ−Ａ′,B−Ｂ′,C−Ｃ′,D−Ｄ′お
よびＥ−Ｅ′断面図である。ここでは、８個のメモリセ
ルM1〜M8がそれらのソース，ドレインを互いに隣接する
もの同士で共用する形で直列接続されたNANDセルを示し
ている。NANDセルの一端部のドレインは選択ゲートSG1
を介してビット線に接続され、他端部のソースはやはり
選択ゲートSG2を介して共通ソースに接続されている。
例のメモリセルアレイの要部構成を示す平面図であり、
第２図（ａ）（ｂ），（ｃ），（ｄ）および（ｅ）はそ
れぞれ、第１図のＡ−Ａ′,B−Ｂ′,C−Ｃ′,D−Ｄ′お
よびＥ−Ｅ′断面図である。ここでは、８個のメモリセ
ルM1〜M8がそれらのソース，ドレインを互いに隣接する
もの同士で共用する形で直列接続されたNANDセルを示し
ている。NANDセルの一端部のドレインは選択ゲートSG1
を介してビット線に接続され、他端部のソースはやはり
選択ゲートSG2を介して共通ソースに接続されている。
具体的にその構造を説明すると、p-型Si基板１のフィ
ールド領域には約8000Åの厚い素子分離絶膜２が形成さ
れている。素子分離絶縁膜２の下には、チャネルストッ
パとしてｐ型層10が形成されていう。素子領域には、ト
ンネル電流が流れる程度の薄い第１ゲート絶縁膜３を介
して第１層多結晶シリコン膜による浮遊ゲート４（41〜
48）が形成され、この上に更に第２ゲート絶縁膜５を介
して第２層多結晶シリコン膜による制御ゲート６（61〜
68）が形成されている。浮遊ゲート４は、第２図（ａ）
に示すように、素子領域から一部素子分離絶縁膜２上に
延在するようにパターニングされている。NANDセルの両
端の選択ゲートSG1,SG2は、メモリセルの浮遊ゲート４
と制御ゲート６に対応する二層応の多結晶シリコン膜を
そのまま用いた二層構造のゲート電極49,69,410,610を
持つ。これらの各ゲート電極がパターン形成されたの
ち、ｎ型不純物イオン注入によってソース，ドレイン領
域となるn+型層７が形成されている。こうして二層ゲー
ト電極およびソース，ドレイン拡散層が形成された後、
基板全面がCVD絶縁膜８で覆われ、この上にAl膜により
ビット線９が配設されている。NANDセルの一端部のドレ
イン即ちメモリセルM1のドレインは、選択ゲートSG1を
介してこのビット線９に接続されている。他端部のソー
スは選択ゲートSG2を介して共通ソース領域に接続され
ている。
ールド領域には約8000Åの厚い素子分離絶膜２が形成さ
れている。素子分離絶縁膜２の下には、チャネルストッ
パとしてｐ型層10が形成されていう。素子領域には、ト
ンネル電流が流れる程度の薄い第１ゲート絶縁膜３を介
して第１層多結晶シリコン膜による浮遊ゲート４（41〜
48）が形成され、この上に更に第２ゲート絶縁膜５を介
して第２層多結晶シリコン膜による制御ゲート６（61〜
68）が形成されている。浮遊ゲート４は、第２図（ａ）
に示すように、素子領域から一部素子分離絶縁膜２上に
延在するようにパターニングされている。NANDセルの両
端の選択ゲートSG1,SG2は、メモリセルの浮遊ゲート４
と制御ゲート６に対応する二層応の多結晶シリコン膜を
そのまま用いた二層構造のゲート電極49,69,410,610を
持つ。これらの各ゲート電極がパターン形成されたの
ち、ｎ型不純物イオン注入によってソース，ドレイン領
域となるn+型層７が形成されている。こうして二層ゲー
ト電極およびソース，ドレイン拡散層が形成された後、
基板全面がCVD絶縁膜８で覆われ、この上にAl膜により
ビット線９が配設されている。NANDセルの一端部のドレ
イン即ちメモリセルM1のドレインは、選択ゲートSG1を
介してこのビット線９に接続されている。他端部のソー
スは選択ゲートSG2を介して共通ソース領域に接続され
ている。
図では、一つのNANDセルのみを示しているが、同様の
NANDセルがビット線９に沿って複数個配列され、かつビ
ット線９と交差する方向にも複数個配列されてメモリセ
ルアレイを構成している。ビット線９と交差する方向に
は、各メモリセルM1〜M8の制御ゲート６が共通に連続的
に配設されて、これがワード線WL1〜WL8となる。選択ゲ
ートSG1,SG2も同様にビット線９と交差する方向即ちワ
ード線方向に複数のメモリセルに共通に連続的に配設さ
れている。
NANDセルがビット線９に沿って複数個配列され、かつビ
ット線９と交差する方向にも複数個配列されてメモリセ
ルアレイを構成している。ビット線９と交差する方向に
は、各メモリセルM1〜M8の制御ゲート６が共通に連続的
に配設されて、これがワード線WL1〜WL8となる。選択ゲ
ートSG1,SG2も同様にビット線９と交差する方向即ちワ
ード線方向に複数のメモリセルに共通に連続的に配設さ
れている。
選択ゲートSG1,SG2は前述のように二層の多結晶シリ
コン膜が連続的に配設されて構成されるが、この実施例
ではビット線側の選択ゲートSG1についての二層の多結
晶シリコン膜49,69を、ワード線方向に並ぶNANDセルの
複数個毎に互いに短絡させている。第１図の短絡導体12
がこれらの二層を短絡している箇所を示しており、例え
ばNANDセルの８個或いは16個毎にこの短絡のためのスペ
ースが設けられる。この短絡部の構造は、第２図（ｂ）
に示すように、第１層多結晶シリコン膜49は連続的に配
設し、第２層多結晶シリコン膜69をこの短絡部で切断し
て、ここに第１層多結晶シリコン膜49と第２層多結晶シ
リコン膜69間を接続する短絡導体12として例えば第３層
多結晶シリコン膜をパターン形成している。共通ソース
側の選択ゲートSG2についても同様の短絡構造とするこ
とができる。
コン膜が連続的に配設されて構成されるが、この実施例
ではビット線側の選択ゲートSG1についての二層の多結
晶シリコン膜49,69を、ワード線方向に並ぶNANDセルの
複数個毎に互いに短絡させている。第１図の短絡導体12
がこれらの二層を短絡している箇所を示しており、例え
ばNANDセルの８個或いは16個毎にこの短絡のためのスペ
ースが設けられる。この短絡部の構造は、第２図（ｂ）
に示すように、第１層多結晶シリコン膜49は連続的に配
設し、第２層多結晶シリコン膜69をこの短絡部で切断し
て、ここに第１層多結晶シリコン膜49と第２層多結晶シ
リコン膜69間を接続する短絡導体12として例えば第３層
多結晶シリコン膜をパターン形成している。共通ソース
側の選択ゲートSG2についても同様の短絡構造とするこ
とができる。
そしてこの短絡導体12に隣接して、ワード線方向に並
ぶNANDセルのビット線コンタクト位置に挟まれたフィー
ルド領域の基板１にコンタクトする基板電位固定用電極
11が設けられている。この実施例では、この基板電位固
定用電極11のコンタクト部には、チャネルストッパであ
るｐ型層10の表面にさらにp+型層13を設けて、良好なコ
ンタクトをとるようにしている。基板電位固定用電極11
は、ビット線９と同じAl膜を用いてビット線９と平行に
連続的に配設されている。
ぶNANDセルのビット線コンタクト位置に挟まれたフィー
ルド領域の基板１にコンタクトする基板電位固定用電極
11が設けられている。この実施例では、この基板電位固
定用電極11のコンタクト部には、チャネルストッパであ
るｐ型層10の表面にさらにp+型層13を設けて、良好なコ
ンタクトをとるようにしている。基板電位固定用電極11
は、ビット線９と同じAl膜を用いてビット線９と平行に
連続的に配設されている。
NANDセルのメモリセルへの放出注入は、ビット線から
遠い方のメモリセルM8から順に行われる。すなわちビッ
ト線９に20V程度の高電圧を印加し、ワード線WL1〜WL7
に中間電位を与えてこれらのチャネルを導通させてビッ
ト線電位をメモリセルM8のドレインまで伝え、ワード線
WL8を0Vとすることにより、メモリセルM8で浮遊ゲート
からドレインに電子が注入される。これが例えばデータ
書き込みである。浮遊ゲートへの電子注入は、ビット線
を0Vとし、ワード線に20V程度の高電圧を印加すること
により行われる。NANDセル内の全ワード線WL1〜WL8に同
時に高電圧を印加すれば、全メモリセルM1〜M8で同時に
電子注入が行われる。これが例えば一括消去である。
遠い方のメモリセルM8から順に行われる。すなわちビッ
ト線９に20V程度の高電圧を印加し、ワード線WL1〜WL7
に中間電位を与えてこれらのチャネルを導通させてビッ
ト線電位をメモリセルM8のドレインまで伝え、ワード線
WL8を0Vとすることにより、メモリセルM8で浮遊ゲート
からドレインに電子が注入される。これが例えばデータ
書き込みである。浮遊ゲートへの電子注入は、ビット線
を0Vとし、ワード線に20V程度の高電圧を印加すること
により行われる。NANDセル内の全ワード線WL1〜WL8に同
時に高電圧を印加すれば、全メモリセルM1〜M8で同時に
電子注入が行われる。これが例えば一括消去である。
この実施例においては、基板電位固定用電極11に例え
ば0V或いは負の所定電圧を印加する。これにより、メモ
リセルのドレインに正の高電圧が印加されて基板電流
（正孔電流）が流れたときに、これを基板電位固定用電
極11によって吸収することができる。この結果、基板電
流が流れることによる基板電位の上昇が抑制され、動作
マージンの低下が抑制される。基板電位固定用電極11へ
の電圧印加は、定常的であってもよいし、ドレインに高
電圧を印加する動作モードにおいてのみ選択的に印加す
るようにしてもよい。
ば0V或いは負の所定電圧を印加する。これにより、メモ
リセルのドレインに正の高電圧が印加されて基板電流
（正孔電流）が流れたときに、これを基板電位固定用電
極11によって吸収することができる。この結果、基板電
流が流れることによる基板電位の上昇が抑制され、動作
マージンの低下が抑制される。基板電位固定用電極11へ
の電圧印加は、定常的であってもよいし、ドレインに高
電圧を印加する動作モードにおいてのみ選択的に印加す
るようにしてもよい。
この様にしてこの実施例によれば、高集積化されたEE
PROMでの基板電流の増大による動作マージン低下を効果
的に防止することができる。基板電位固定用電極11は、
選択ゲートSG1の二層の多結晶シリコン膜を短絡するた
めに一定のスペースを要するフィールド領域においての
み基板にコンタクトさせているから、この基板電位固定
用電極11を配設することによるチップ面積の増大はな
く、EEPROMの高集積化を何等損なうことはない。
PROMでの基板電流の増大による動作マージン低下を効果
的に防止することができる。基板電位固定用電極11は、
選択ゲートSG1の二層の多結晶シリコン膜を短絡するた
めに一定のスペースを要するフィールド領域においての
み基板にコンタクトさせているから、この基板電位固定
用電極11を配設することによるチップ面積の増大はな
く、EEPROMの高集積化を何等損なうことはない。
上気実施例では、選択ゲートを構成する二層の多結晶
シリコン膜の短絡部に第３層多結晶シリコン膜を用いた
が、格別な短絡導体を用いなくてもこの短絡は可能であ
る。第３図にその様な実施例の構造を示す。これは、先
の実施例の第２図（ｂ）の断面に対応する。この実施例
では、第２ゲート絶縁膜５にコンタクト孔を形成するこ
とによって、第１層多結晶シリコン膜49の第２層多結晶
シリコン膜69をダレクトコンタクトさせている。
シリコン膜の短絡部に第３層多結晶シリコン膜を用いた
が、格別な短絡導体を用いなくてもこの短絡は可能であ
る。第３図にその様な実施例の構造を示す。これは、先
の実施例の第２図（ｂ）の断面に対応する。この実施例
では、第２ゲート絶縁膜５にコンタクト孔を形成するこ
とによって、第１層多結晶シリコン膜49の第２層多結晶
シリコン膜69をダレクトコンタクトさせている。
この実施例によれば、チップ面積の無用な増大を抑制
し、また工程を簡略化することができる。
し、また工程を簡略化することができる。
本発明は上記実施例に限られない。例えば、基板電位
固定用電極のコンタクト部のスペースを確保するため
に、ビット線のコンタクト部をNANDセルのチャネル領域
の延長上から僅かにずらして配置することもできる。ま
たEEPROMをCMOS構造を利用して構成した場合には、メモ
リセルアレイが形成される領域のウェルに同様に基板電
位固定用電極をコンタクトさせればよい。また実施例で
は、NANDセル型EEPROMを説明したが、NOR型EEPROMにも
同様に適用できるし、メモリセル構造もFETMOSに限ら
ず、FLOTOX型でもよく、さらに紫外線消去型のEPROMに
も本発明は有効である。
固定用電極のコンタクト部のスペースを確保するため
に、ビット線のコンタクト部をNANDセルのチャネル領域
の延長上から僅かにずらして配置することもできる。ま
たEEPROMをCMOS構造を利用して構成した場合には、メモ
リセルアレイが形成される領域のウェルに同様に基板電
位固定用電極をコンタクトさせればよい。また実施例で
は、NANDセル型EEPROMを説明したが、NOR型EEPROMにも
同様に適用できるし、メモリセル構造もFETMOSに限ら
ず、FLOTOX型でもよく、さらに紫外線消去型のEPROMに
も本発明は有効である。
［発明の効果］ 以上述べたように本発明によれば、ドレインに高電圧
を印加するモードを持つメモリセルを用いた場合に、基
板電流の増大による信頼性低下を効果的に抑制したEPRO
Mを提供することができる。
を印加するモードを持つメモリセルを用いた場合に、基
板電流の増大による信頼性低下を効果的に抑制したEPRO
Mを提供することができる。
第１図は本発明の一実施例によるNANDセル型EEPROMの要
部構成を示す平面図、 第２図（ａ）〜（ｅ）はそれぞれ第１図の各部断面図、 第３図は他の実施例のEEPROMの第２図（ｂ）に対応する
断面図である。 １……p-型Si基板、２……素子分離絶縁膜、３……第１
ゲート絶縁膜（トンネル絶縁膜）、41〜48……浮遊ゲー
ト（第１層多結晶シリコン膜）、５……第２ゲート絶縁
膜、61〜69……制御ゲート（第２層多結晶シリコン
膜）、７……ｎ＋型拡散層、８……CVD絶縁膜、９……
ビット線、10……ｐ型層（チャネルストッパ）、11……
基板電位固定用電極、12……短絡導体（第３層多結晶シ
リコン膜）、M1〜M8……メモリセル、SG1,SG2……選択
ゲート。
部構成を示す平面図、 第２図（ａ）〜（ｅ）はそれぞれ第１図の各部断面図、 第３図は他の実施例のEEPROMの第２図（ｂ）に対応する
断面図である。 １……p-型Si基板、２……素子分離絶縁膜、３……第１
ゲート絶縁膜（トンネル絶縁膜）、41〜48……浮遊ゲー
ト（第１層多結晶シリコン膜）、５……第２ゲート絶縁
膜、61〜69……制御ゲート（第２層多結晶シリコン
膜）、７……ｎ＋型拡散層、８……CVD絶縁膜、９……
ビット線、10……ｐ型層（チャネルストッパ）、11……
基板電位固定用電極、12……短絡導体（第３層多結晶シ
リコン膜）、M1〜M8……メモリセル、SG1,SG2……選択
ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桐澤 亮平 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 遠藤 哲郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭63−211665（ＪＰ，Ａ) 特開 昭61−204958（ＪＰ，Ａ) 特開 昭60−117651（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導基板上に、浮遊ゲートと制御ゲートが
層間絶縁膜を介して積層されたFETMOS構造のメモリセル
がそのソース，ドレインを隣接するもの同士で共用する
形で直列接続されたNANDセルを構成してマトリクス配列
されたメモリセルアレイを有し、各NANDセルの一端部の
ドレインは選択ゲートを介して第１の方向に配設された
ビット線に接続され、各NANDセル内の制御ゲートはビッ
ト線と交差する第２の方向に並ぶNANDセルについて連続
的に配設されてワード線を構成する不揮発性半導体記憶
装置において、 前記選択ゲートは、前記メモリセルの浮遊ゲートと制御
ゲートに対応する二層のゲート電極を持って構成され、
かつその二層のゲート電極が前記ワード線と平衡に複数
のNANDセル毎に相互短絡部をもって連続的に配設され、 前記メモリセルアレイの前記二層のゲート電極の相互短
絡部が設けられた位置に隣接する位置で基板にコンタク
トして基板電位を固定する基板電位固定用電極が設けら
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記基板電位固定用電極は、ドレインに高
電圧を印加する動作モードにおいてのみ選択的に基板電
位を固定することを特徴とする請求項１に記載の不揮発
性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15018689A JP2944104B2 (ja) | 1989-06-13 | 1989-06-13 | 不揮発性半導体記憶装置 |
| KR1019900008664A KR0130548B1 (ko) | 1989-06-13 | 1990-06-13 | 전위고정용 전극을 구비한 불휘발성 반도체기억장치 |
| DE4018977A DE4018977A1 (de) | 1989-06-13 | 1990-06-13 | Nichtfluechtige halbleiter-speichervorrichtung mit spannungsstabilisierelektrode |
| US07/869,123 US5179427A (en) | 1989-06-13 | 1992-04-15 | Non-volatile semiconductor memory device with voltage stabilizing electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15018689A JP2944104B2 (ja) | 1989-06-13 | 1989-06-13 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316096A JPH0316096A (ja) | 1991-01-24 |
| JP2944104B2 true JP2944104B2 (ja) | 1999-08-30 |
Family
ID=15491394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15018689A Expired - Lifetime JP2944104B2 (ja) | 1989-06-13 | 1989-06-13 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2944104B2 (ja) |
| KR (1) | KR0130548B1 (ja) |
| DE (1) | DE4018977A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103160A (en) * | 1991-04-25 | 1992-04-07 | Hughes Aircraft Company | Shunt regulator with tunnel oxide reference |
| KR100385230B1 (ko) * | 2000-12-28 | 2003-05-27 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치의 프로그램 방법 |
| KR100542701B1 (ko) * | 2003-11-18 | 2006-01-11 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 문턱전압 측정 방법 |
-
1989
- 1989-06-13 JP JP15018689A patent/JP2944104B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-13 DE DE4018977A patent/DE4018977A1/de active Granted
- 1990-06-13 KR KR1019900008664A patent/KR0130548B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE4018977C2 (ja) | 1992-02-20 |
| JPH0316096A (ja) | 1991-01-24 |
| KR0130548B1 (ko) | 1998-04-08 |
| DE4018977A1 (de) | 1991-01-03 |
| KR910001986A (ko) | 1991-01-31 |
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Legal Events
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