JPH0316096A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0316096A JPH0316096A JP1150186A JP15018689A JPH0316096A JP H0316096 A JPH0316096 A JP H0316096A JP 1150186 A JP1150186 A JP 1150186A JP 15018689 A JP15018689 A JP 15018689A JP H0316096 A JPH0316096 A JP H0316096A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、浮遊ゲートと制御ゲートを有するＭＯＳトラ
ンジスタ構造の書替え可能なメモリセルを用いた不揮発
性半導体記憶装置に関する。
ンジスタ構造の書替え可能なメモリセルを用いた不揮発
性半導体記憶装置に関する。
（従来の技術）
浮遊ゲートと制御ゲートを積層したＭＯＳトランジスタ
構造のメモリセルを用いた不揮発性士導体記憶装置は、
ＥＰＲＯＭとして知られている。
構造のメモリセルを用いた不揮発性士導体記憶装置は、
ＥＰＲＯＭとして知られている。
ＥＰＲＯＭには、紫外線を利用して消去を行うものの他
、電気的に書替えを行う所謂ＥＥＰＲＯＭがある。例え
ばＥＥＦＲＯＭのメモリセルのなかで、浮遊ゲートと基
板間のゲート絶縁膜をチャネル領域全体に亘って薄いト
ンネル絶縁膜として、トンネル電流によって基板と浮遊
ゲートとの間で電Ｇｉの授受を行う形式のものは、Ｆ
Ｅ ＴＭＯ Ｓ型といわれる。
、電気的に書替えを行う所謂ＥＥＰＲＯＭがある。例え
ばＥＥＦＲＯＭのメモリセルのなかで、浮遊ゲートと基
板間のゲート絶縁膜をチャネル領域全体に亘って薄いト
ンネル絶縁膜として、トンネル電流によって基板と浮遊
ゲートとの間で電Ｇｉの授受を行う形式のものは、Ｆ
Ｅ ＴＭＯ Ｓ型といわれる。
ＦＥＴＭＯＳ型のメモリセルでの動作原理は次の通りで
ある。メモリセルがｎチャネルとすると、制御ゲートに
２０Ｖ程度の高＄ＪＩを印加し、ドレインをＯＶとする
ことにより、ドレイン領域から電子を浮遊ゲートにトン
ネル注入することができ、これによりメモリセルのしき
い値は正方向に移動する。逆に制御ゲートをＯｖとして
ドレイン領域に２０Ｖ程度の高電圧を印加すると、浮遊
ゲートに蓄積されていた電子はトンネル電流によって基
板に放出され、これによりしきい値は負方向に移動する
。これらの動作をデータ書込み，消去に対応させる。デ
ータ読出しは、制御ゲートに適当な読出し電圧を与えて
、チャネル電流が流れるか否かにより、“０”１″の判
断を行う。
ある。メモリセルがｎチャネルとすると、制御ゲートに
２０Ｖ程度の高＄ＪＩを印加し、ドレインをＯＶとする
ことにより、ドレイン領域から電子を浮遊ゲートにトン
ネル注入することができ、これによりメモリセルのしき
い値は正方向に移動する。逆に制御ゲートをＯｖとして
ドレイン領域に２０Ｖ程度の高電圧を印加すると、浮遊
ゲートに蓄積されていた電子はトンネル電流によって基
板に放出され、これによりしきい値は負方向に移動する
。これらの動作をデータ書込み，消去に対応させる。デ
ータ読出しは、制御ゲートに適当な読出し電圧を与えて
、チャネル電流が流れるか否かにより、“０”１″の判
断を行う。
この様なＥＥＦＲＯＭを高集積化した場合、上述の動作
において、ドレインに高電圧を印加したときに、ドレイ
ン領域とこれに隣接するフィールド領域のチャネルスト
ッパ層との間でブレークダウンを生じ、或いはドレイン
領域表面で表面ブレークダウンが生じるという問題があ
る。ｐｎ接合の完全なブレークダウンはメモリセルの動
作を不能にするから、これは避けなければならないのは
当然である。完全なブレークダウンに至らないとしても
、この様なブレークダウンは基仮７ｌ５流の増大をもた
らし、場合によっては動作不能となる。
において、ドレインに高電圧を印加したときに、ドレイ
ン領域とこれに隣接するフィールド領域のチャネルスト
ッパ層との間でブレークダウンを生じ、或いはドレイン
領域表面で表面ブレークダウンが生じるという問題があ
る。ｐｎ接合の完全なブレークダウンはメモリセルの動
作を不能にするから、これは避けなければならないのは
当然である。完全なブレークダウンに至らないとしても
、この様なブレークダウンは基仮７ｌ５流の増大をもた
らし、場合によっては動作不能となる。
動作不能にならないまでも、基板電位の上昇によって浮
遊ゲートから電子を抜き難くなり、動作マージン低下な
ど信頼性上の問題が生じる。
遊ゲートから電子を抜き難くなり、動作マージン低下な
ど信頼性上の問題が生じる。
Ｆ Ｅ Ｔ Ｍ Ｏ Ｓ型でなく、ＦＬＯＴＯＸ型のメ
モリセルを用いたＥＥＰＲＯＭでも同様の問題がある。
モリセルを用いたＥＥＰＲＯＭでも同様の問題がある。
またドレインに高電圧を印加する書込みモードを用いる
場合には、ＥＥＰＲＯＭではなく、紫外線消去型のＥＰ
ＲＯＭにおいても同様の問題が生じる。
場合には、ＥＥＰＲＯＭではなく、紫外線消去型のＥＰ
ＲＯＭにおいても同様の問題が生じる。
（発明が解決しようとする課題）
以上のように高集積化したＥＰＲＯＭでは、ドレインに
尚電圧を印加したときに大きい基板電流が流れ、これが
ＥＰＲＯＭの信頼性を損なう、という問題があった。
尚電圧を印加したときに大きい基板電流が流れ、これが
ＥＰＲＯＭの信頼性を損なう、という問題があった。
本発明は、この様な問題を解決して信頼正向上を図った
ＥＦＲＯＭを提供することを目的とする。
ＥＦＲＯＭを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明に係るＥＦＲＯＭは、浮遊ゲートと制御ゲートが
半導体基板上に積層されたＭＯＳトランジスタ構逍のメ
モリセルを持つメモリセルアレイをＧ− Ｌ 、そのよ
うなメモリセルアレイのフィールド領域の所定箇所で基
板にコンタクトして基板電位を固定する基板電位固定用
電極を設けたことを特徴とする。
半導体基板上に積層されたＭＯＳトランジスタ構逍のメ
モリセルを持つメモリセルアレイをＧ− Ｌ 、そのよ
うなメモリセルアレイのフィールド領域の所定箇所で基
板にコンタクトして基板電位を固定する基板電位固定用
電極を設けたことを特徴とする。
本発明はまた、浮遊ゲートと制御ゲートが層間絶縁膜を
介して積層されたＦＥＴＭＯＳ構造のメモリセルがその
ソース，ドレインを隣接するもの同士で共用する形で直
列接続されＮＡＮＤセルを構成したメモリセルアレイを
有し、浮遊ゲートと基板間のトンネル電流により電荷の
授受を行って電気的書替えを行うＥＥＦＲＯＭにおいて
、メモリセルアレイ内のフィールド領域の所定箇所で基
板にコンタクトして基板電位を固定する基板電位固定用
電極が設けられていることを特徴とする。
介して積層されたＦＥＴＭＯＳ構造のメモリセルがその
ソース，ドレインを隣接するもの同士で共用する形で直
列接続されＮＡＮＤセルを構成したメモリセルアレイを
有し、浮遊ゲートと基板間のトンネル電流により電荷の
授受を行って電気的書替えを行うＥＥＦＲＯＭにおいて
、メモリセルアレイ内のフィールド領域の所定箇所で基
板にコンタクトして基板電位を固定する基板電位固定用
電極が設けられていることを特徴とする。
さらに本発明は、上述のようなＥＥＰＲＯＭにおいて、
各ＮＡＮＤセルの一端部のドレインは選択ゲートを介し
て第１の方向に配設されたビット線に接続され、各ＮＡ
ＮＤセル出の制御ゲートはビット線と交差する第２の方
向に並ぶＮＡＮＤセルについて連続的に配設されてワー
ド線を構成するようにし、前記選択ゲートは、前記メモ
リセルの浮遊ゲートと制御ゲートに対応する二層のゲー
ト電極を持って構成され、かつその二層のゲート電極が
前記ワード線と平行に複数のＮＡＮＤセル毎に相互短絡
部をもって連続的に配設され、かつ前記メモリセルアレ
イの前記二層のゲート電極の相互短絡部が設けられた位
置に隣接する位置で基板にコンタクトして基仮電位を固
定する基板電位固定用電極が設けられていることを特徴
とする。
各ＮＡＮＤセルの一端部のドレインは選択ゲートを介し
て第１の方向に配設されたビット線に接続され、各ＮＡ
ＮＤセル出の制御ゲートはビット線と交差する第２の方
向に並ぶＮＡＮＤセルについて連続的に配設されてワー
ド線を構成するようにし、前記選択ゲートは、前記メモ
リセルの浮遊ゲートと制御ゲートに対応する二層のゲー
ト電極を持って構成され、かつその二層のゲート電極が
前記ワード線と平行に複数のＮＡＮＤセル毎に相互短絡
部をもって連続的に配設され、かつ前記メモリセルアレ
イの前記二層のゲート電極の相互短絡部が設けられた位
置に隣接する位置で基板にコンタクトして基仮電位を固
定する基板電位固定用電極が設けられていることを特徴
とする。
（作用）
本発明によれば、メモリセルアレイ領域内の所定箇所に
基板電位固定用電極を設けることによって、メモリセル
のドレインの高電圧を印加したときに発生する基板電流
を吸収し、基板電位の変動を防止して、もってＥＦＲＯ
Ｍの動作マージンの低下を防止することができる。
基板電位固定用電極を設けることによって、メモリセル
のドレインの高電圧を印加したときに発生する基板電流
を吸収し、基板電位の変動を防止して、もってＥＦＲＯ
Ｍの動作マージンの低下を防止することができる。
特に本発明は、ＮＡＮＤセル型のメモリセルアレイを持
つＥＥＰＲＯＭに適用した時に有効である。このＥＥＰ
ＲＯＭでは各ＮＡＮＤセルの一端部のドレインが選択ゲ
ートを介してビット線に接続される。選択ゲートは、メ
モリセルの浮遊ゲートと制御ゲートに対応する二層のゲ
ートｓ極をそのままゲート電極として用いて、これを所
定個数のＮＡＮＤセル毎に共通接続する領域が設けられ
る。この二層のゲート電極が共通接続される領域にはそ
のために一定のスペースが必要であるから、このスペー
スを利用して、これと隣接する領域に前述の基板電位固
定用電極を配設する。これにより、基板電位固定用電極
のために特別にスペースを用意する必要がないため、基
板電位固定様電極を配置することによって集積度の低下
をもたらすことがない。
つＥＥＰＲＯＭに適用した時に有効である。このＥＥＰ
ＲＯＭでは各ＮＡＮＤセルの一端部のドレインが選択ゲ
ートを介してビット線に接続される。選択ゲートは、メ
モリセルの浮遊ゲートと制御ゲートに対応する二層のゲ
ートｓ極をそのままゲート電極として用いて、これを所
定個数のＮＡＮＤセル毎に共通接続する領域が設けられ
る。この二層のゲート電極が共通接続される領域にはそ
のために一定のスペースが必要であるから、このスペー
スを利用して、これと隣接する領域に前述の基板電位固
定用電極を配設する。これにより、基板電位固定用電極
のために特別にスペースを用意する必要がないため、基
板電位固定様電極を配置することによって集積度の低下
をもたらすことがない。
（大施例）
以下、本発明の実施例を図面を参照して説明する。
第１−は、本発明をＮＡＮＤセル型
ＥＥＰＲＯＭに適用した実施例のメモリセルアレイの要
部構成を示す平面図であり、第２図（ａ）（ｂ） ．
（ｃ） ， （ｄ）および（ｅ）はそれぞれ、第１図の
Ａ−Ａ’ Ｂ−Ｂ’ Ｃ−Ｃ’ ，Ｄ−Ｄ’および
Ｅ−Ｅ’断面図である。ここでは、８個のメモリセルＭ
１〜Ｍ８がそれらのソース，ドレインを互いに隣接する
もの同士で共用する形で直列接゛続されたＮＡＮＤセル
を示している。ＮＡＮＤセルの一端部のドレインは選択
ゲートＳＧ，を介してビット線に接続され、他端部のソ
ースはやはり選択ゲートＳＧ２を介して共通ソースに接
続されている。
部構成を示す平面図であり、第２図（ａ）（ｂ） ．
（ｃ） ， （ｄ）および（ｅ）はそれぞれ、第１図の
Ａ−Ａ’ Ｂ−Ｂ’ Ｃ−Ｃ’ ，Ｄ−Ｄ’および
Ｅ−Ｅ’断面図である。ここでは、８個のメモリセルＭ
１〜Ｍ８がそれらのソース，ドレインを互いに隣接する
もの同士で共用する形で直列接゛続されたＮＡＮＤセル
を示している。ＮＡＮＤセルの一端部のドレインは選択
ゲートＳＧ，を介してビット線に接続され、他端部のソ
ースはやはり選択ゲートＳＧ２を介して共通ソースに接
続されている。
具体的にその構造を説明すると、ｐ一型Ｓｉ基板１のフ
ィールド領域には約８０００入の厚い素子分離絶縁膜２
が形戊されている。素子分離絶縁膜２の下には、チャネ
ルストツパとしてｐＪｕ層１０が形戊されている。素子
領域には、トンネル電流が流れる程度の薄い第１ゲート
絶縁膜３を介して第１層多結晶シリコン膜による浮遊ゲ
ート４（４１〜４８）が形戊され、この上に更に第２ゲ
ート絶縁膜５を介して第２層多粘晶シリコン膜による制
御ゲート６（６１〜６８）が形戊されている。浮遊ゲー
ト４は、第２図（ａ）に示すように、素子領域から一部
素子分離絶縁膜２上に延在するようにバターニングされ
ている。ＮＡＮＤセルの両端の選択ゲートＳＧ，，ＳＧ
２は、メモリセルの浮遊ゲート４と制御ゲート６に対応
する二層の多結晶シリコン膜をそのまま用いた二層横這
のゲート電極４９ １ ６９ １ ４１０１ ６１
０を持つ。これらの各ゲート電極がパターン形成された
のち、ｎ型不純物イオン注入によってソース．ドレイン
領域となるｎ＋型層７が形威されている。こうして二層
ゲート電極およびソース，ドレイン拡散層が形威された
後、基板全面がＣＶＤ絶縁膜８で覆われ、この上にＡｌ
膜によりビット線９が配設されている。ＮＡＮＤセルの
一端部のドレイン即ちメモリセルＭ１のドレインは、選
択ゲートＳ Ｇ ＋を介してこのビット線９に接続され
ている。他端部のソースは選択ゲートＳＧ２を介して共
通ソース領域に接続されている。
ィールド領域には約８０００入の厚い素子分離絶縁膜２
が形戊されている。素子分離絶縁膜２の下には、チャネ
ルストツパとしてｐＪｕ層１０が形戊されている。素子
領域には、トンネル電流が流れる程度の薄い第１ゲート
絶縁膜３を介して第１層多結晶シリコン膜による浮遊ゲ
ート４（４１〜４８）が形戊され、この上に更に第２ゲ
ート絶縁膜５を介して第２層多粘晶シリコン膜による制
御ゲート６（６１〜６８）が形戊されている。浮遊ゲー
ト４は、第２図（ａ）に示すように、素子領域から一部
素子分離絶縁膜２上に延在するようにバターニングされ
ている。ＮＡＮＤセルの両端の選択ゲートＳＧ，，ＳＧ
２は、メモリセルの浮遊ゲート４と制御ゲート６に対応
する二層の多結晶シリコン膜をそのまま用いた二層横這
のゲート電極４９ １ ６９ １ ４１０１ ６１
０を持つ。これらの各ゲート電極がパターン形成された
のち、ｎ型不純物イオン注入によってソース．ドレイン
領域となるｎ＋型層７が形威されている。こうして二層
ゲート電極およびソース，ドレイン拡散層が形威された
後、基板全面がＣＶＤ絶縁膜８で覆われ、この上にＡｌ
膜によりビット線９が配設されている。ＮＡＮＤセルの
一端部のドレイン即ちメモリセルＭ１のドレインは、選
択ゲートＳ Ｇ ＋を介してこのビット線９に接続され
ている。他端部のソースは選択ゲートＳＧ２を介して共
通ソース領域に接続されている。
図では、一つのＮＡＮＤセルのみを示しているが、同様
のＮＡＮＤセルがビット線９に沿って複数個配列され、
かつビット線つと交差する方向にも複数個配列されてメ
モリセルアレイを構成している。ビット線つと交差する
方向には、各メモリセルＭ，〜Ｍ８の制御ゲート６が共
通に連続的に配設されて、これがワード線ＷＬ，〜Ｗ
Ｌ ｓとなる。選択ゲートＳＧ，，ＳＧ２ も同様にビ
ット線９と交差する方向即ちワード線方向に複数のメモ
リセルに共通に連続的に配設されている。
のＮＡＮＤセルがビット線９に沿って複数個配列され、
かつビット線つと交差する方向にも複数個配列されてメ
モリセルアレイを構成している。ビット線つと交差する
方向には、各メモリセルＭ，〜Ｍ８の制御ゲート６が共
通に連続的に配設されて、これがワード線ＷＬ，〜Ｗ
Ｌ ｓとなる。選択ゲートＳＧ，，ＳＧ２ も同様にビ
ット線９と交差する方向即ちワード線方向に複数のメモ
リセルに共通に連続的に配設されている。
選択ゲートＳＧ，．ＳＧ２は前述のように二層の多結晶
シリコン膜が連続的に配設されて構成されるが、この実
施例ではビット線側の選択ゲートＳＧ，についての二層
の多結晶シリコン膜４，，６９を、ワード線方向に並ぶ
ＮＡＮＤセルの複数個毎に互いに短絡させている。第１
図の短絡導体１２がこれら二層を短絡している箇所を示
しており、例えばＮＡＮＤセルの８個或いは１６個毎に
この短絡のためのスペースが設けられる。この短絡部の
構造は、第２図（ｂ）に示すように、第１層多結晶シリ
コン膜４，は連続的に配設し、第２層多結晶シリコン膜
６９をこの短絡部で切断して、ここに第１層多結晶シリ
コン膜４，と第２層多結晶シリコン膜６９間を接続する
短絡導体１２として例えば第３層多結晶シリコン膜をパ
ターン形威している。共通ソース側の選択ゲー｝ＳＧ２
についても同様の短絡構造とすることができる。
シリコン膜が連続的に配設されて構成されるが、この実
施例ではビット線側の選択ゲートＳＧ，についての二層
の多結晶シリコン膜４，，６９を、ワード線方向に並ぶ
ＮＡＮＤセルの複数個毎に互いに短絡させている。第１
図の短絡導体１２がこれら二層を短絡している箇所を示
しており、例えばＮＡＮＤセルの８個或いは１６個毎に
この短絡のためのスペースが設けられる。この短絡部の
構造は、第２図（ｂ）に示すように、第１層多結晶シリ
コン膜４，は連続的に配設し、第２層多結晶シリコン膜
６９をこの短絡部で切断して、ここに第１層多結晶シリ
コン膜４，と第２層多結晶シリコン膜６９間を接続する
短絡導体１２として例えば第３層多結晶シリコン膜をパ
ターン形威している。共通ソース側の選択ゲー｝ＳＧ２
についても同様の短絡構造とすることができる。
そしてこの短絡導体１２に隣接して、ワード線方向に並
ぶＮＡＮＤセルのビット線コンタクト位置に挟まれたフ
ィールド領域の基仮１にコンタクトする基板電位固定用
電極１１が設けられている。
ぶＮＡＮＤセルのビット線コンタクト位置に挟まれたフ
ィールド領域の基仮１にコンタクトする基板電位固定用
電極１１が設けられている。
この実施例では、この基板電位固定用電−１１のコンタ
クト部には、チャネルストツバであるｐ型層１０の表面
にさらにｐ＋型層１３を設けて、良好なコンタクトをと
るようにしている。基板電位固定用電極１１は、ビット
線９とＩｎＩじＡｇ膜を用いてビット線つと平行に連続
的に配設されている。
クト部には、チャネルストツバであるｐ型層１０の表面
にさらにｐ＋型層１３を設けて、良好なコンタクトをと
るようにしている。基板電位固定用電極１１は、ビット
線９とＩｎＩじＡｇ膜を用いてビット線つと平行に連続
的に配設されている。
ＮＡＮＤセルのメモリセルへの電了庄入は、ビット線か
ら遠い方のメモリセル〜１８から順に行われる。すなわ
ちビット腺９に２０Ｖ程度の高電圧を印加し、ワードｉ
ｗＬ，〜ＷＬ７に中間電位を与えてこれらのチャネルを
導通させてビット線電位をメモリセルＭ８のドレインま
で伝え、ワード線ＷＬ８をＯＶとすることにより、メモ
リセルＭ８でドレインから浮遊ゲートに電子が注入され
る。これが例えばデータ書き込みである。浮遊ゲートか
らの電子放出は、ビット線をＯｖとし、ワード線に２０
Ｖ程度の高電圧を印加することにより行われる。ＮＡＮ
Ｄセル内の全ワード線ＷＬ，〜ＷＬ，に同時に高電圧を
印加すれば、全メモリセルＭ１〜Ｍ．で同侍に電子放出
が行われる。これが例えば一括消去である。
ら遠い方のメモリセル〜１８から順に行われる。すなわ
ちビット腺９に２０Ｖ程度の高電圧を印加し、ワードｉ
ｗＬ，〜ＷＬ７に中間電位を与えてこれらのチャネルを
導通させてビット線電位をメモリセルＭ８のドレインま
で伝え、ワード線ＷＬ８をＯＶとすることにより、メモ
リセルＭ８でドレインから浮遊ゲートに電子が注入され
る。これが例えばデータ書き込みである。浮遊ゲートか
らの電子放出は、ビット線をＯｖとし、ワード線に２０
Ｖ程度の高電圧を印加することにより行われる。ＮＡＮ
Ｄセル内の全ワード線ＷＬ，〜ＷＬ，に同時に高電圧を
印加すれば、全メモリセルＭ１〜Ｍ．で同侍に電子放出
が行われる。これが例えば一括消去である。
この実施例においては、基ｔ！ｉ２電位固定用電極１１
に例えばＯＶ或いは負の所定電圧を印加する。
に例えばＯＶ或いは負の所定電圧を印加する。
これにより、メモリセルのドレインに正の高電圧が印加
されて基板電流（正孔電流）が流れたときに、これを基
仮電位固定用電極１１によって吸収することができる。
されて基板電流（正孔電流）が流れたときに、これを基
仮電位固定用電極１１によって吸収することができる。
この結果、基仮電流か流れることによる基仮電位の上昇
が抑制され、動作マージンの低下が抑制される。基板電
Ｑ固定用電極１１への電圧印加は、定常的であってもよ
いし、ドレインに高電圧を印加する動作モードにおいて
のみ選択的に印加するようにしてもよい。
が抑制され、動作マージンの低下が抑制される。基板電
Ｑ固定用電極１１への電圧印加は、定常的であってもよ
いし、ドレインに高電圧を印加する動作モードにおいて
のみ選択的に印加するようにしてもよい。
この様にしてこの実施例によれば、高集積化されたＥＥ
ＦＲＯＭでの基板電流の増大による動作マージン低下を
効果的に防止することができる。
ＦＲＯＭでの基板電流の増大による動作マージン低下を
効果的に防止することができる。
基板電位固定川電極１１は、選択ゲートｓｃ，の二層の
多結晶シリコン膜を短絡するために一定のスペースを要
するフィールド領域においてのみ基板にコンタクトさせ
ているから、この凰仮電位固定用？１！極１１を配設す
ることによるチップ面積の増大はなく、ＥＥＰＲＯＭの
高集積化を｛ｉＪ等損なうことはない。
多結晶シリコン膜を短絡するために一定のスペースを要
するフィールド領域においてのみ基板にコンタクトさせ
ているから、この凰仮電位固定用？１！極１１を配設す
ることによるチップ面積の増大はなく、ＥＥＰＲＯＭの
高集積化を｛ｉＪ等損なうことはない。
上気実施例では、選択ゲートを構成する二層の多結晶シ
リコン膜の短絡部に第３層多結晶シリコン膜を用いたが
、格別な短絡導体を用いなくてもこの短絡は可能である
。第３図にその様な失施例の構造を示す。これは、先の
実施例の第２図（ｂ）の断面に対応する。この実施例で
は、第２ゲート絶縁膜５にコンタクト孔を形成すること
によって、第１層多結晶シリコン膜４，と第２層多結晶
シリコン膜６，をダイレクトコンタクトさせている。
リコン膜の短絡部に第３層多結晶シリコン膜を用いたが
、格別な短絡導体を用いなくてもこの短絡は可能である
。第３図にその様な失施例の構造を示す。これは、先の
実施例の第２図（ｂ）の断面に対応する。この実施例で
は、第２ゲート絶縁膜５にコンタクト孔を形成すること
によって、第１層多結晶シリコン膜４，と第２層多結晶
シリコン膜６，をダイレクトコンタクトさせている。
この実施例によれば、チップ面積の無用な増大を抑制し
、また工程を簡略化することができる。
、また工程を簡略化することができる。
本発明は上気実施例に限られない。例えば、基板電位固
定用電極のコンタクト部のスペースを確保するために、
ビット線のコンタクト部をＮＡＮＤセルのチャネル領域
の延長上から僅かにずらして配置することもできる。ま
たＥＥＰＲＯＭをＣＭＯＳ構造を利用して溝戊した場合
には、メモリセルアレイが形成される頭域のウェルに同
様に基板電位固定用電極をコンタクトさせればよい。ま
た実施例では、ＮＡＮＤセル型ＥＥＰＲＯＭを説明した
が、ＮＯＲ型ＥＥＰＲＯＭにも同様に適用できるし、メ
モリセル構造もＦ Ｅ ＴＭＯ Ｓに限らず、ＦＬＯＴ
ＯＸ型でもよく、さらに紫外線泪去型のＥＦＲＯＭにも
本発明は有効である。
定用電極のコンタクト部のスペースを確保するために、
ビット線のコンタクト部をＮＡＮＤセルのチャネル領域
の延長上から僅かにずらして配置することもできる。ま
たＥＥＰＲＯＭをＣＭＯＳ構造を利用して溝戊した場合
には、メモリセルアレイが形成される頭域のウェルに同
様に基板電位固定用電極をコンタクトさせればよい。ま
た実施例では、ＮＡＮＤセル型ＥＥＰＲＯＭを説明した
が、ＮＯＲ型ＥＥＰＲＯＭにも同様に適用できるし、メ
モリセル構造もＦ Ｅ ＴＭＯ Ｓに限らず、ＦＬＯＴ
ＯＸ型でもよく、さらに紫外線泪去型のＥＦＲＯＭにも
本発明は有効である。
［兄明の効果］
以上述べたように本発明によれば、ドレインに高電圧を
印加するモードを持つメモリセルを用いた場合に、基板
電流の増大による信頼性低下を効果的に抑制したＥＦＲ
ＯＭを提供することができる。
印加するモードを持つメモリセルを用いた場合に、基板
電流の増大による信頼性低下を効果的に抑制したＥＦＲ
ＯＭを提供することができる。
第１図は本発明の一実施例によるＮＡＮＤセル型ＥＥＰ
ＲＯＭの要部構成を示す平面図、第２図（ａ）〜（ｅ）
はそれぞれ第１図の各部断面図、 第３図は他の実施例のＥＥＰＲＯＭの第２図（ｂ）に対
応する断面図である。 １・・・ｐ一型Ｓｉ基板、２・・・素子分離絶縁膜、３
・・・沁１ゲート絶縁膜（トンネル絶縁膜）、４１〜４
８・・・浮遊ゲート（第１層多結晶シリコン＠）、５・
・・第２ゲート絶縁膜、６，〜６９・・・制御ゲート（
第２層多結晶シリコン膜）、７・・・ｎ十型拡散層、８
・・・ＣＶＤ絶縁膜、９・・・ビット線、１０・・・ｐ
型層（チャネルストッパ）、１１・・・基板電位固定用
電極、１２・・・短絡導体（第３層多結＾＾シリコン膜
）、Ｍ１〜Ｍ８・・・メモリセル、ＳＧ．．ｓｃ２・・
・選択ゲート。
ＲＯＭの要部構成を示す平面図、第２図（ａ）〜（ｅ）
はそれぞれ第１図の各部断面図、 第３図は他の実施例のＥＥＰＲＯＭの第２図（ｂ）に対
応する断面図である。 １・・・ｐ一型Ｓｉ基板、２・・・素子分離絶縁膜、３
・・・沁１ゲート絶縁膜（トンネル絶縁膜）、４１〜４
８・・・浮遊ゲート（第１層多結晶シリコン＠）、５・
・・第２ゲート絶縁膜、６，〜６９・・・制御ゲート（
第２層多結晶シリコン膜）、７・・・ｎ十型拡散層、８
・・・ＣＶＤ絶縁膜、９・・・ビット線、１０・・・ｐ
型層（チャネルストッパ）、１１・・・基板電位固定用
電極、１２・・・短絡導体（第３層多結＾＾シリコン膜
）、Ｍ１〜Ｍ８・・・メモリセル、ＳＧ．．ｓｃ２・・
・選択ゲート。
Claims (3)
- （１）半導体基板上に、浮遊ゲートと制御ゲートが層間
絶縁膜を介して積層されたＭＯＳトランジスタ構造のメ
モリセルを持つメモリセルアレイを有する不揮発性半導
体記憶装置において、前記メモリセルアレイ内のフィー
ルド領域の所定箇所で基板にコンタクトして基板電位を
固定する基板電位固定用電極が設けられていることを特
徴とする不揮発性半導体記憶装置。 - （２）半導体基板に、浮遊ゲートと制御ゲートが層間絶
縁膜を介して積層されたＦＥＴＭＯＳ構造のメモリセル
がそのソース、ドレインを隣接するもの同士で共用する
形で直列接続されＮＡＮＤセルを構成したメモリセルア
レイを有し、浮遊ゲートと基板間のトンネル電流による
電荷の授受により電気的書替えを可能とした不揮発性半
導体記憶装置において、前記メモリセルアレイ内のフィ
ールド領域の所定箇所で基板にコンタクトして基板電位
を固定する基板電位同定用電極が設けられていることを
特徴とする不揮発性半導体記憶装置。 - （３）半導体基板に、浮遊ゲートと制御ゲートが層間絶
縁膜を介して積層されたＦＥＴＭＯＳ構造のメモリセル
がそのソース、ドレインを隣接するもの同士で共用する
形で直列接続されＮＡＮＤセルを構成してマトリクス配
列されたメモリセルアレイを有し、各ＮＡＮＤセルの一
端部のドレインは選択ゲートを介して第１の方向に配設
されたビット線に接続され、各ＮＡＮＤセル内の制御ゲ
ートはビット線と交差する第２の方向に並ぶＮＡＮＤセ
ルについて連続的に配設されてワード線を構成する不揮
発性半導体記憶装置において、前記選択ゲートは、前記
メモリセルの浮遊ゲートと制御ゲートに対応する二層の
ゲート電極を持って構成され、かつその二層のゲート電
極が前記ワード線と平行に複数のＮＡＮＤセル毎に相互
短絡部をもって連続的に配設され、 前記メモリセルアレイの前記二層のゲート電極の相互短
絡部が設けられた位置に隣接する位置で基板にコンタク
トして基板電位を固定する基板電位固定用電極が設けら
れていることを特徴とする不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15018689A JP2944104B2 (ja) | 1989-06-13 | 1989-06-13 | 不揮発性半導体記憶装置 |
| KR1019900008664A KR0130548B1 (ko) | 1989-06-13 | 1990-06-13 | 전위고정용 전극을 구비한 불휘발성 반도체기억장치 |
| DE4018977A DE4018977A1 (de) | 1989-06-13 | 1990-06-13 | Nichtfluechtige halbleiter-speichervorrichtung mit spannungsstabilisierelektrode |
| US07/869,123 US5179427A (en) | 1989-06-13 | 1992-04-15 | Non-volatile semiconductor memory device with voltage stabilizing electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15018689A JP2944104B2 (ja) | 1989-06-13 | 1989-06-13 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316096A true JPH0316096A (ja) | 1991-01-24 |
| JP2944104B2 JP2944104B2 (ja) | 1999-08-30 |
Family
ID=15491394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15018689A Expired - Lifetime JP2944104B2 (ja) | 1989-06-13 | 1989-06-13 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2944104B2 (ja) |
| KR (1) | KR0130548B1 (ja) |
| DE (1) | DE4018977A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103160A (en) * | 1991-04-25 | 1992-04-07 | Hughes Aircraft Company | Shunt regulator with tunnel oxide reference |
| KR100385230B1 (ko) * | 2000-12-28 | 2003-05-27 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치의 프로그램 방법 |
| KR100542701B1 (ko) * | 2003-11-18 | 2006-01-11 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 문턱전압 측정 방법 |
-
1989
- 1989-06-13 JP JP15018689A patent/JP2944104B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-13 DE DE4018977A patent/DE4018977A1/de active Granted
- 1990-06-13 KR KR1019900008664A patent/KR0130548B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0130548B1 (ko) | 1998-04-08 |
| JP2944104B2 (ja) | 1999-08-30 |
| KR910001986A (ko) | 1991-01-31 |
| DE4018977C2 (ja) | 1992-02-20 |
| DE4018977A1 (de) | 1991-01-03 |
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