KR100486238B1 - 노어형 플래쉬 메모리소자의 셀 어레이부 - Google Patents

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Abstract

본 발명은 노어형 플래쉬 메모리 소자의 셀 어레부에 관한 것으로, 매트릭스 형태로 배열된 복수의 셀과, 각 셀들중 원하는 셀을 선택하기 위한 복수의 워드라인 및 복수의 비트라인과, 복수의 워드라인중 서로 이웃한 한 쌍의 워드라인 사이에 배치된 공통 소오스 라인을 구비하는 노어형 플래쉬 메모리 소자의 셀 어레이부에 있어서, 각 공통 소오스 라인의 한 쪽 끝단은 접지선과 연결되는 소오스 콘택이 위치하는 연장부를 갖고, 다른 쪽 끝단은 각 셀의 벌크 영역에 바이어스를 인가하기 위한 기판 콘택이 위치하는 기판 픽업(pick up) 영역과 소정의 간격으로 떨어져 있는 것을 특징으로 한다.

Description

노어형 플래쉬 메모리 소자의 셀 어레이부
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 노어형 플래쉬 메모리 소자의 셀 어레이부에 관한 것이다.
플래쉬 메모리 소자는 전기적으로 정보를 프로그램시키거나 소거시킬 수 있으므로 메모리 카드에 널리 사용되고 있다. 플래쉬 메모리 소자는 메모리 셀과 비트라인의 연결상태에 따라 노어형(NOR-type)과 낸드형(NAND-type)으로 구분된다. 즉, 낸드형 플래쉬 메모리 소자는 하나의 비트라인에 복수의 셀들이 직렬로 연결되고, 노어형 플래쉬 메모리 소자는 하나의 비트라인에 복수의 셀들이 병렬로 연결된다. 이에 따라, 낸드형 플래쉬 메모리 소자는 노어형 플래쉬 메모리 소자에 비하여 높은 집적도를 보이는 반면에, 억세스 시간이 느린 단점을 갖고 있다.
도 1은 종래의 노어형 플래쉬 메모리 소자에 있어서 셀 어레이부 및 기판에 바이어스를 인가하기 위한 콘택의 위치를 설명하기 위한 평면도이다.
도 1을 참조하면, 복수의 기판 콘택(3)은 복수의 메모리 셀이 매트릭스 형태로 배열된 셀 어레이부(1)의 외부 영역에 형성된다. 여기서, 상기 셀 어레이부(1)와 기판 콘택(3)은 하나의 웰 영역, 예컨대 P형의 불순물로 도우핑된 웰 영역 내에 형성된다. 즉, 상기 기판 콘택(3)을 통하여 각 셀 트랜지스터들의 벌크 영역에 외부로부터 바이어스가 인가된다.
도 2는 도 1의 셀 어레이부(1)의 일 부분을 보여주는 평면도이다.
도 2를 참조하면, 반도체기판 상에 x 방향 및 y 방향으로 배열되어 서로 교차하는 활성영역(11)이 형성되고, 상기 활성영역(11)중 y 방향으로 배치된 부분 상부를 가로지르면서 x 방향을 따라 배치되는 복수의 제어 게이트(15)가 형성된다. 상기 제어 게이트(15)와 활성영역(11)이 겹치는 부분마다 하나의 단위 셀이 형성되고, 독립적으로 격리된 부유 게이트(13)가 형성된다. 상기 부유 게이트(13)는 활성영역(11) 및 제어 게이트(15) 사이에 개재된다. 상기 활성영역(11)중 x 방향으로 배치된 부분은 공통 소오스 라인 역할을 한다. 그리고, 상기 각 공통 소오스 라인의 양 끝 부분은 접지 콘택홀(17a)을 통하여 y 방향으로 배치된 접지선(19a)과 연결된다. 또한, 각 제어 게이트(15)를 사이에 두고 공통 소오스 라인과 마주보는 활성영역은 각 셀의 드레인 영역에 해당하며, 이들 드레인 영역마다 비트라인 콘택홀(17b)이 형성된다. 상기 비트라인 콘택홀(17b)을 통하여 y 방향으로 배치된 비트라인(19b)은 각 셀의 드레인 영역과 연결된다.
도 3은 도 2의 일 부분에 대한 등가회로도로서 드레인 턴온 현상을 설명하기 위한 도면이다. 여기서, 도 2에서 사용한 참조번호와 동일한 참조번호로 표시한 부분은 동일 부재를 가리킨다.
도 3을 참조하면, 참조부호 A로 표시한 셀을 선택적으로 프로그램시키고자 하는 경우에, 셀(A)와 연결된 제어 게이트(15a)에 프로그램 전압(VPG), 예컨대 10 내지 15볼트의 전압을 인가하고, 셀(A)와 연결된 비트라인(19b')에 약 5볼트의 전압을 인가한다. 그리고, 상기 선택된 셀(A)과 이웃하고 제어 게이트(15a)에 연결된 셀의 비트라인(19b")은 플로팅시킨다. 또한, 상기 선택된 셀(A)과 이웃하고 약 5볼트의 전압이 인가된 비트라인(19b')을 공유하는 셀(B)의 제어 게이트(15b)는 접지시킨다. 상기한 바와 같이 셀(A)를 선택적으로 프로그램시키는 경우에, 선택된 셀(A)의 드레인 및 벌크 영역을 통하여 기판 전류(ISUB)가 흐른다. 이러한 기판 전류(ISUB)는 기판 저항(RW), 즉 선택된 셀(A)와 기판접지 콘택 사이의 웰 저항에 의해서 전압강하(voltage drop)를 발생시킨다. 이에 따라, 선택된 셀(A)의 채널영역 부근에 접지전위보다 높은 전압이 유기된다. 상기한 전압강하는 선택된 셀(A)과 기판 콘택(도 1의 3) 사이의 거리가 멀수록 더욱 증가된다.
한편, 상기 비선택된 셀(B)의 부유 게이트에 유기되는 전압(VFG)은 도 4에 도시된 셀 등가회로로부터 수학식 1과 같이 표현된다.
VFG=t÷
여기서, CIPO는 제어 게이트와 부유 게이트 사이에 개재된 유전체막에 의한 커패시턴스를 나타내고, CD는 부유 게이트와 드레인 사이의 커패시턴스를 나타내고, CS는 부유 게이트와 소오스 사이의 커패시턴스를 나타내고, CB는 부유 게이트와 벌크 영역 사이의 커패시턴스를 나타내고, VD는 드레인에 인가되는 전압 즉 비트라인에 인가되는 전압을 나타낸다. 상기한 수학식 1은 비선택된 셀(B)의 제어 게이트 전압(VCG), 소오스 전압(VS), 및 벌크 전압(VB)는 모두 0볼트로 가정한 경우이다.
상기 수학식 1 및 도 3으로부터 비선택된 셀(B)의 부유 게이트에 유기되는 전압(VFG)은 비트라인(19b')에 인가되는 전압에 비례함을 알 수 있다. 이에 따라, 셀(A)를 프로그램시키기 위하여 비트라인(19b')에 약 5볼트의 전압을 인가하면, 비선택된 셀(B)의 부유 게이트에 소정의 전압이 유기되어 셀(B)가 턴온되는 현상이 발생할 수 있다. 이러한 현상을 "드레인 턴온(DTO; drain turn on) 현상"이라 한다. 상기 드레인 턴온 현상에 의해 셀(B)에 흐르는 누설전류, 즉 드레인 턴온 전류(IDTO)는 비트라인(19b')로부터 셀(B)를 통하여 접지선(19a)로 흐른다. 상기 드레인 턴온 현상은 선택된 셀(A)의 기판 전류(ISUB)에 의하여 셀(B)와 기판 접지콘택 사이에 발생하는 전압강하가 클수록 더욱 심하게 발생한다. 일단 셀(B)가 드레인 턴온 현상에 의해 턴온되면, 비트라인(19b')의 전압이 감소하여 선택된 셀(A)이 프로그램되어지는 것을 어렵게 만든다. 더욱이, 상기 드레인 턴온 전류(IDTO)는 하나의 비트라인에 연결된 비선택된 셀의 개수가 많을수록 더욱 증가한다.
상술한 바와 같이 종래의 노어형 플래쉬 메모리 소자의 기판 접지 콘택은 셀 어레이부의 외부에 형성된다. 따라서, 각 셀과 기판 접지 콘택 사이의 거리가 멀리 떨어져 있으므로, 비선택된 셀의 드레인 턴온 현상이 더욱 심하게 발생한다. 이에 따라, 선택된 셀을 프로그램 시키기가 어렵다.
본 발명의 목적은 비선택된 셀의 드레인 턴온 현상을 억제시키어 선택된 셀의 프로그램 동작을 용이하게 할 수 있는 노어형 플래쉬 메모리 소자의 셀 어레이 부를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 매트릭스 형태로 배열된 복수의 셀, 상기 각 셀들중 원하는 셀을 선택하기 위한 복수의 워드라인 및 복수의 비트라인, 및 상기 복수의 워드라인중 서로 이웃한 한 쌍의 워드라인 사이에 배치된 공통 소오스 라인을 구비하는 노어형 플래쉬 메모리 소자의 셀 어레이부에 있어서, 상기 각 공통 소오스 라인의 한 쪽 끝단은 접지선과 연결되는 소오스 콘택이 위치하는 연장부를 갖고, 다른 쪽 끝단은 상기 각 셀의 벌크 영역에 바이어스를 인가하기 위한 기판 콘택이 위치하는 기판 픽업(pick up) 영역과 소정의 간격으로 떨어져 있는 것을 특징으로 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 5a는 본 발명의 바람직한 일 실시예에 따른 셀 어레이부의 일 부분을 보여주는 평면도이고, 도 5b는 도 5a의 LL'에 따른 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체기판(20)의 셀 어레이부(100) 내에 복수의 메모리 셀들이 x 방향 및 y 방향으로 배열되고, 상기 각 메모리 셀은 적층형 게이트를 구비한다. 상기 적층형 게이트는 반도체기판(20) 상부에 부유 게이트(23)와 제어 게이트(25)가 차례로 적층된 형태를 갖는다. 상기 각 부유 게이트(23)는 반도체기판(20)과 터널 산화막에 의해 이격되고, 상기 제어 게이트(25)는 부유 게이트(23)와 절연체막, 예컨대 O/N/O(oxide/nitride/oxide)막 또는 N/O(nitride/oxide)막 등에 의해 이격된다. 하나의 제어 게이트(25)는 x 방향으로 배열된 셀들을 공유하고, 워드라인 역할을 한다. 결과적으로, 상기 제어 게이트(25)는 x 방향과 평행하도록 배치된다. 상기 제어 게이트(25)를 가로지르는 방향, 즉 y 방향과 평행한 방향으로 복수의 비트라인(29b)이 배치된다. 또한, 상기 제어 게이트(25)를 가로지르면서 활성영역(21a)이 지나며, 상기 활성영역(21a)과 제어 게이트가 교차하는 지점에 하나의 셀이 형성된다. 또한, 상기 활성영역(21a)은 서로 이웃한 한 쌍의 제어 게이트(25) 사이에 x 방향과 평행하도록 연장되어 공통 소오스 라인 역할을 하는 불순물층을 포함한다. 상기 각 공통 소오스 라인의 양 옆에 x 방향을 따라 배치된 복수의 셀의 소오스 영역은 상기 공통 소오스 라인에 의해 서로 연결된다. 상기 공통 소오스 라인의 한 쪽 끝단은 소오스 콘택(27a)이 위치하는 연장부를 갖고, 다른 쪽 끝 단은 기판 콘택(27c)에 의해 노출되는 기판 픽업(pick up) 영역(21b)과 소정의 폭을 갖는 소자분리막(21i)에 의해 격리된다. 상기 기판 픽업 영역(21b)은 상기 반도체기판(20)과 동일한 도전형의 불순물, 예컨대 P형의 불순물에 의해 도우핑된 활성영역으로 형성하는 것이 바람직하다. 이때, 상기 반도체 기판(20)은 셀 어레이부(100) 내의 복수의 셀들이 형성되는 웰 영역에 해당한다. 상기 제어 게이트(25)와 교차하는 활성영역(21a) 및 상기 공통 소오스 라인은 반도체기판(20)과 다른 도전형의 불순물, 즉 N형의 불순물에 의해 도우핑되어 각 셀의 드레인 영역 및 소오스 영역 역할을 한다. 상기 제어 게이트(25)을 사이에 두고 공통 소오스 라인과 마주보는 활성영역인 드레인 영역에 비트콘택(27b)이 형성된다. 상기 비트콘택(27b)을 통하여 비트라인(29b)과 각 셀의 드레인 영역은 서로 전기적으로 연결된다. 상기 비트라인(29b)은 y 방향과 평행하게 배치된다. 상기 복수의 메모리 셀중 원하는 셀과 연결된 비트라인(29b) 및 제어 게이트(25)에 적절한 전압을 인가함으로써 상기 원하는 셀을 선택함은 물론 선택된 셀을 프로그램시키거나 소거시킬 수 있다.
또한, 도 5a에서 상기 각 공통 소오스 라인의 왼 쪽 끝단에 위치하는 소오스 콘택(27a)들은 y 방향과 평행한 소오스 접지라인(29a)에 의해 덮여진다. 그리고, 상기 각 공통 소오스 라인의 오른 쪽 끝 단 주변에는 상기 각 공통 소오스 라인과 소정의 간격, 바람직하게는 상기 비트라인(29c)의 피치보다 작은 폭을 갖는 소자분리막(21i)에 의해 격리된 기판 픽업 영역(21b)이 존재하고, 상기 기판 픽업 영역(21b)을 노출시키는 기판 콘택(27c)들은 y 방향과 평행한 기판 접지라인(29c)에 의해 덮여진다. 따라서, 상기 각 셀의 소오스 영역은 소오스 콘택(27a)을 통하여 소오스 접지라인(29a)과 연결되고, 상기 셀 어레이부(100)의 반도체기판(20), 즉 웰 영역은 상기 기판 콘택(27c)을 통하여 기판 접지라인(29c)과 전기적으로 연결된다. 상기 소오스 콘택(27a), 상기 기판 콘택(27c) 및 상기 비트 콘택(27b)은 층간절연막(ILD)의 소정영역을 선택적으로 패터닝함으로써 형성된다. 여기서, 상기 소오스 콘택(27a) 및 상기 기판 콘택(27c)은 서로 그 위치가 바뀌도록 배치할 수도 있다. 이때, 공통 소오스 라인의 연장부는 각 공통 소오스 라인의 오른 쪽에 위치하고, 기판 픽업 영역(21b)은 각 공통 소오스 라인의 왼 쪽에 위치한다.
도 6a는 본 발명의 다른 실시예에 따른 셀 어레이부의 일 부분은 보여주는 평면도이고, 도 6b 및 도 6c는 각각 도 6a의 MM' 및 NN'에 따른 단면도들이다. 여기서, 본 발명의 일 실시예에서와 동일한 참조번호 및 동일한 참조부호로 표시한 부분은 동일 부분을 가리키므로 이들에 대한 설명은 생략하거나 간단히 언급하기로 한다.
도 6a, 도 6b 및 도 6c으로부터 알 수 있듯이 본 발명의 일 실시예에 비하여 본 발명의 다른 실시예의 특징은 기판 콘택(27c) 및 소오스 콘택(27a)의 위치가 다른 데에 있다. 좀 더 구체적으로 설명하면, 소오스 콘택(27a)에 의해 노출되는 활성영역(31a) 및 기판 콘택(27c)에 의해 노출되는 기판 픽업 영역(31b)의 배치관계가 본 발명의 일 실시예와 다르다. 다시 말해서, 복수의 공통 소오스 라인중 홀수번째의 공통 소오스 라인의 왼 쪽 및 오른 쪽에 각각 소오스 콘택(27a)에 의해 노출되는 활성영역(31a)의 연장부 및 기판 콘택(27c)에 의해 노출되는 기판 픽업 영역(31b)이 위치한다. 그리고, 복수의 공통 소오스 라인중 짝수번째의 공통 소오스 라인의 왼 쪽 및 오른 쪽에 각각 기판 픽업 영역(31b) 및 활성영역(31a)의 연장부가 위치한다. 이와는 다르게, 본 발명은 홀수번째의 공통 소오스 라인의 왼쪽 및 오른쪽에 각각 기판 콘택(27c)에 의해 노출되는 기판 픽업 영역(31b) 및 소오스 콘택(27a)에 의해 노출되는 활성영역(31a)의 연장부가 위치하고, 짝수번째의 공통 소오스 라인의 왼쪽 및 오른쪽에 각각 활성영역(31a)의 연장부 및 기판 픽업 영역(31b)가 위치할 수도 있다. 또한, 각 공통 소오스 라인의 왼 쪽 및 오른 쪽에 각각 y 방향과 평행한 하나의 접지라인(29)이 배치된다. 이에 따라, 하나의 접지라인(29) 아래에 소오스 콘택(27a) 및 기판 콘택(27c)이 번갈아가면서 배치된다. 여기서, 상기 공통 소오스 라인과 기판 픽업 영역(31b) 사이에 형성되는 소자분리막(31i)의 폭은 본 발명의 일 실시예와 마찬가지로 비트라인(29b)의 피치보다 작은 크기를 갖는 것이 바람직하다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 셀 어레이부 내에 공통 소오스 라인과 기판 픽업 영역이 서로 근접하도록 배치하여 기판 저항을 감소시킬 수 있다. 이에 따라, 선택된 셀을 프로그램시킬 때 발생하는 기판 전류에 기인하여 셀과 기판 접지 콘택 사이에 발생하는 전압강하를 감소시킬 수 있으므로, 비선택된 셀의 드레인 턴온 현상을 억제시킬 수 있다. 결과적으로, 선택된 셀의 프로그램 특성을 개선시킬 수 있는 노어형 플래쉬 메모리소자를 구현할 수 있다.
도 1은 종래의 노어형 플래쉬 메모리 소자의 셀 어레이부 및 기판 콘택을 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 셀 어레이부의 일 부분을 보여주는 평면도이다.
도 3은 도 2에 보여진 셀 어레이부의 일 부분에 대한 등가회로도이다.
도 4는 도 3에 보여진 비선택된 셀의 드레인 턴온 현상을 설명하기 위한 등가회로도이다.
도 5a는 본 발명의 일 실시예에 따른 노어형 플래쉬 메모리 소자의 셀 어레이부의 평면도이다.
도 5b는 도 5a의 LL'에 따른 단면도이다.
도 6a는 본 발명의 다른 실시예에 따른 노어형 플래쉬 메모리 소자의 셀 어레이부의 평면도이다.
도 6b는 도 6a의 MM'에 따른 단면도이다.
도 6c는 도 6a의 NN'에 따른 단면도이다.

Claims (8)

  1. 매트릭스 형태로 배열된 복수의 셀, 상기 각 셀들중 원하는 셀을 선택하기 위한 복수의 워드라인 및 복수의 비트라인, 및 상기 복수의 워드라인중 서로 이웃한 한 쌍의 워드라인 사이에 배치된 공통 소오스 라인을 구비하는 노어형 플래쉬 메모리 소자의 셀 어레이부에 있어서,
    상기 복수의 셀과 인접한 영역에 상기 각 셀의 벌크 영역에 바이어스를 인가하기 위한 기판 픽업 영역을 구비하는 것을 특징으로 하는 노어형 플래쉬 메모리 소자의 셀 어레이부.
  2. 매트릭스 형태로 배열된 복수의 셀, 상기 각 셀들중 원하는 셀을 선택하기 위한 복수의 워드라인 및 복수의 비트라인, 및 상기 복수의 워드라인중 서로 이웃한 한 쌍의 워드라인 사이에 배치된 공통 소오스 라인을 구비하는 노어형 플래쉬 메모리 소자의 셀 어레이부에 있어서,
    상기 각 공통 소오스 라인의 한 쪽 끝단은 접지선과 연결되는 소오스 콘택이 위치하는 연장부를 갖고, 다른 쪽 끝단은 상기 각 셀의 벌크 영역에 바이어스를 인가하기 위한 기판 콘택이 위치하는 기판 픽업(pick up) 영역과 소정의 간격으로 떨어져 있는 것을 특징으로 하는 노어형 플래쉬 메모리 소자의 셀 어레이부.
  3. 제2항에 있어서, 상기 복수의 공통 소오스 라인은 불순물로 도우핑된 활성영역인 것을 특징으로 하는 노어형 플래쉬 메모리 소자의 셀 어레이부.
  4. 제2항에 있어서, 상기 소정의 간격은 상기 비트라인의 피치보다 작은 것을 특징으로 하는 노어형 플래쉬 메모리 소자의 셀 어레이부.
  5. 제2항에 있어서, 상기 소오스 콘택은 상기 각 공통 소오스 라인의 왼쪽 끝 부분에 위치하고, 상기 기판 콘택은 상기 각 공통 소오스 라인의 오른쪽 끝 부분의 주변에 위치하는 것을 특징으로 하는 노어형 플래쉬 메모리 소자의 셀 어레이부.
  6. 제2항에 있어서, 상기 소오스 콘택은 상기 각 공통 소오스 라인의 오른쪽 끝 부분에 위치하고, 상기 기판 콘택은 상기 각 공통 소오스 라인의 왼끝 부분의 주변에 위치하는 것을 특징으로 하는 노어형 플래쉬 메모리 소자의 셀 어레이부.
  7. 제2항에 있어서, 상기 복수의 공통 소오스 라인중 홀수번째 공통 소오스 라인의 왼쪽 및 오른쪽에 각각 상기 소오스 콘택 및 상기 기판 콘택이 위치하고, 상기 복수의 공통 소오스 라인중 짝수번째 공통 소오스 라인의 왼쪽 및 오른쪽에 각각 상기 기판 콘택 및 상기 소오스 콘택이 위치하는 것을 특징으로 하는 노어형 플래쉬 메모리 소자의 셀 어레이부.
  8. 제2항에 있어서, 상기 복수의 공통 소오스 라인중 짝수번째 공통 소오스 라인의 왼쪽 및 오른쪽에 각각 상기 소오스 콘택 및 상기 기판 콘택이 위치하고, 상기 복수의 공통 소오스 라인중 홀수번째 공통 소오스 라인의 왼쪽 및 오른쪽에 각각 상기 기판 콘택 및 상기 소오스 콘택이 위치하는 것을 특징으로 하는 노어형 플래쉬 메모리 소자의 셀 어레이부.
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