KR940008228B1 - 불휘발성 반도체 메모리 및 그 제조방법 - Google Patents

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히로시 이와하시
료우헤이 기리사와
료조 나카야마
사토시 이노우에
리이치로 시로타
데츠오 엔도
후지오 마스오카
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

불휘발성 반도체 메모리 및 그 제조방법
제1도(a)는 종래기술의 평면패턴도.
제2도(b)는 제1도(a)의 A-A'선 단면도.
제1도(c)는 제1도(a)의 B-B'선 단면도.
제2도는 제1도(a)의 등가회로도.
제3도(a) 및 제3도(b)는 부유게이트 트랜지스터에서의 소거동작 및 기록동작을 설명하는 설명도.
제4도는 소거상태시 및 기록상태시에서의 부유게이트 트랜지스터의 임계치전압 특성도.
제5도(a)는 본 발명의 제1실시예의 평면패턴도.
제5도(b)는 제5도(a)의 A-A'선 단면도.
제6도는 제5도(a)의 등가회로도.
제7도는 제5도(a)의 임계치전압 특성도.
제8도는 본 발명의 제2실시예의 평면도.
제9도는 제8도의 등가회로도.
제10도(a)는 본 발명의 제3실시예의 평면패턴도.
제10도(b)는 제10도(a)의 A-A'선 단면도.
제11도는 제10도(a)의 등가회로도.
제12도는 본 발명의 제4실시예의 평면패턴도.
제13도(a)는 제5도(a)의 셀전류설명도.
제13도(b)는 제12도의 셀전류설명도.
제14도는 제5실시예의 변형예.
제15도(a)는 제6실시예의 평면패턴도.
제15도(b)는 제15도(a)의 A-A'선 단면도.
제16도(a)는 본 발명의 제7실시예의 평면패턴도.
제16도(b)는 제16도(a)의 A-A'선 단면도.
제17도(a)는 본 발명의 제8실시예의 평면패턴도.
제17도(b)는 제17도(a)의 A-A'선 단면도.
제18도 및 제19도는 제9실시예의 단면도.
제20도(a)∼제20도(d) 및 제21도(a)∼제21도(d)는 제9실시예의 제조공정단면도.
제22도는 제10실시예의 평면패턴도.
제23도는 제22도의 a-a'선 단면도.
제24도는 제22도의 b-b'선 단면도.
제25도(a)∼제25도(g)는 제10실시예에 따른 제1제조방법의 공정단면도.
제26도(a)∼제31도(c)는 제10실시예에 따른 제2제조방법의 공정단면도이다.
발명의 기술분야
본 발명은 데이터의 소거 및 기록을 전기적으로 행할 수 있는 불휘발성 메모리셀을 갖춘 불휘발성 반도체 메모리 및 그 제조방법에 관한 것이다.
발명의 배경
메모리셀의 기억내용을 전기적으로 소거하고, 또한 바꾸어 쓸 수 있는 ROM은 EEPROM(Electrically Erasable Programmable ROM)으로서 알려져 있다. 이 EEPROM은, 자외선소거형의 EEPROM과 비교하여 보드(board)위에 실장(實裝)한 상태에서 전기신호에 의해 데이터의 소거를 행할 수 있다는 사용상의 편리함때문에, 각종 제어용이나 메모리 카드용 등에 그 수요가 급증하고 있다. 그리고, 특히 최근에는 플로피 디스크중의 데이터의 치환 등에 사용하고 있는 EEPROM의 대용량화가 요구되고 있다.
제1도(a)∼제1도(c)는 대용량화에 적합한 종래의 NAND형 EEPROM의 메모리셀 어레이의 구성을 나타낸 것으로, 제1도(a)는 그 패턴평면도, 제1도(b)는 제1도(a)의 A-A'선 단면도, 제1도(c)는 제1도(a)의 B-B'선 단면도이다. 제1도(a)에 있어서 점선으로 둘러싸인 부분(10)은 1개의 NAND 기본블럭(basic block)을 나타낸 것이다. 이 NAND 기본블럭(10)은, 제1도(b)로부터 알 수 있는 바와 같이 동도면의 좌우방향에 배치되는 다른 NAND 기본블럭과는 필드산화막(12,12,…)에 의해 구획되어 있다. NAND 기본블럭(10)의 종단면은 제1도(c)에 나타내었다. 즉, 특히 제1도(c)에 있어서 11은 p형 실리콘 반도체기판, 13은 n+확산층으로 이루어진 각 기본블럭(10)에 공통인 공통소스영역, 14는 마찬가지로 n+확산층으로 이루어진 NAND 기본블럭(10)의 드레인영역, 15,15,…는 각각 n+확산층으로 이루어져 NAND 기본블럭(10)내에 설치된 각 메모리셀의 소스·드레인영역, 16,16,…은 각각 제1층째의 폴리실리콘층으로 이루어진 부유게이트, 17,17,…은 각각 제2층째의 폴리실리콘층으로 이루어진 제어게이트, 18은 제1층째의 폴리실리콘층과 제2층째의 폴리실리콘층을 전기적으로 접속하여 구성된 제1선택게이트, 19는 마찬가지로 제1층째의 폴리실리콘층과 제2층째의 폴리실리콘층을 전기적으로 접속하여 구성된 제2선택게이트, 20은 데이터선, 21은 드레인영역(14)과 데이터선(20)을 접속하는 콘택트부, 22는 부유게이트(16)와 기판(11)과의 사이에 설치되며 예컨대 두께가 100Å정도인 게이트산화막, 23은 부유게이트(16)와 제어게이트(17)와의 사이에 설치되며 예컨대 ONO(Oxide-Nitride-Oxide)의 3층구조로 이루어진 두께가 약 300Å인 게이트절연막, 24는 절연산화막, 25 및 26은 각각 제1 및 제2선택게이트(18,19)와 기판(11)과의 사이에 설치되며 두께가 예컨대 400Å정도인 게이트산화막이다. 이 게이트산화막(25)은 게이트산화막(23)과 동시에 만드는 ONO의 3층구조로 해도 좋다. 이 때에는, 선택게이트 트랜지스터(18,19)는 제1층째의 폴리실리콘층은 사용하지 않고 제2층째의 폴리실리콘만으로 형성된다. 그리고, 특히 제1도(c)로부터 알 수 있는 바와 같이 각 NAND 기본블럭(10)에는 후에 설명할 10개의 트랜지스터(메모리셀 및 선택게이트 트랜지스터 ; 31∼40)가 형성되어 있다. 이들 트랜지스터(31∼40)의 온, 오프는 각 채널 위의 게이트(17∼19)에 의해 이루어진다. 단, 트랜지스터(32∼39)는 부유게이트(16)가 전자 또는 정공중 어떤 것을 유지하고 있는가에 따라 온, 오프가 규제된다.
상기 각 부유게이트(16)는 전자 또는 정공을 유지함으로써 데이터의 "1" 또는 "0"을 기억한다.
또, 상기 제어게이트(17,17,…)는 각 NAND 기본블럭(10)에 대해 예컨대 8개가 설치되어 있고, 각각은 그 아래쪽에 위치하는 복수의 부유게이트(16,16,…)를 덮도록 연속적으로 설치되어 있다. 즉, 특히 제1도(a) 및 제1도(b)로부터 알 수 있는 바와 같이 부유게이트(16,16,…)의 폭[제1도(a)의 상하방향의 폭]은 제어게이트(17,17,…)의 폭과 거의 같고, 부유게이트(16,16,…)의 길이[제1도(a)의 좌우방향의 길이]는 각 NAND 기본블럭의 폭보다도 짧게 되어 있다. 그리고, 메모리셀 어레이는 상기와 같은 NAND 기본블럭(10)을 제1도(a)에 있어서 상하, 좌우방향으로 매트릭스 형태로 배치함으로써 구성되어 있다.
상기 각 NAND 기본블럭(10)의 등가회로는 제2도에 도시되어 있다. 제2도에 있어서는 좌우에 2개의 NAND 기본블럭(10,10)을 도시하고 있다. 제2도로부터 알 수 있는 바와 같이, 각 기본블럭(10)의 등가회로는 소스(13)와 데이터선(20 ; DL1,DL2)과의 사이에 선택게이트 트랜지스터(31)와 8개의 메모리셀(32∼39) 및 선택게이트 트랜지스터(40)를 직렬접속한 것으로서 구성된다. 트랜지스터(31,40)에는 선택게이트신호(SGI,SG2)가 입력되고, 메모리셀(32∼39)의 제어게이트(17)에는 워드선(WL1∼WL8)이 접속되어 있다.
다음으로, 부유게이트 트랜지스터로 이루어진 8개의 메모리셀(32∼39)의 각각에 따른 데이터의 소거 및 기록동작에 대해 설명한다.
데이터의 소거는, 제3도(a)로부터 알 수 있는 바와 같이 제어게이트(17)에 고전압, 예컨대 15V를 인가하고, 소스(15) 및 드레인(15)을 공히 0V의 접지전위로 함으로써 행해진다. 제어게이트(17)에 고전압을 인가함으로써, 제어게이트(17)와 부유게이트(16)가 정전결합하고, 그에 따라 부유게이트(16)의 전위가 상승하여 게이트산화막(22)을 통해 소스(15) 혹은 드레인(15)으로부터 전자가 부유게이트(16)로 주입된다. 이것을 소거상태라 하고, 이 때의 기억데이터를 "1"레벨로 정의한다. 이 때, 메모리셀의 임계치전압은 제4도의 특성도에 나타낸 바와 같이 약 2∼3V로 된다.
데이터의 기록은, 제3도(b)로부터 알 수 있는 바와 같이 제어게이트(17)를 0V로 하고, 소스(15)를 오픈상태로 하며, 드레인(15)에 고전압을 인가함으로써 행해진다. 이 때, 부유게이트(16)로부터 드레인(15)으로 전자가 방출되어 메모리셀의 임계치전압은 제4도의 특성도에 나타낸 바와 같이 약 -5V로 된다. 그리고, 이 때의 기억데이터를 "0"레벨로 정의한다.
다음으로, 상기 제2도 및 제1도(a)의 NAND 기본블럭(10)의 동작을 표 1을 참조하여 설명한다.
[표 1]
데이터의 소자는, 데이터선(DL1,DL2)을 0V, SG1을 5V, SG2를 15V, 워드선(WL1∼WL8)을 모두 15V로 각각 설정함으로써 행해진다. 이 상태에서는 메모리셀(32∼39)의 모든 드레인 및 소자가 0V로 되어, 모든 메모리셀(32∼39)의 데이터가 일괄하여 소거된다.
데이터의 기록은, 선택게이트 트랜지스터(31)에 가까운 쪽의 메모리셀(32 ; 셀1)로부터 차례로 선택적으로 행해진다. 먼저, 셀(32)에 기록할 때에는 SG1을 0V, 데이터선(DL1)을 20V, 데이터선(DL2)을 10V, SG2를 20V로 한다. 다음으로, 워드선(WL1)을 0V로 하고, 다른 워드선(WL1∼WL8)을 모두 20V로 설정함으로써, 메모리셀(32)이 선택되어 기록이 행해진다. 미리 소거된 메모리셀의 임계치전압은 약 3V이지만, 기록상태에 있어서 고전압이 인가되고 있는 메모리셀(32∼39 ; 젤2∼셀8)의 임계치전압은 기판효과를 고려하면 약 5V로 된다. 이 때문에, 메모리셀(32)의 드레인에는 [메모리셀(33)의 게이트전압-소거된 메모리셀의 임계치전압=20V-5V]인 15V가 인가되어, 두께가 100Å인 게이트산화막(제5도중의 참조부호 22)을 통해 부유게이트로부터 드레인으로 전자가 방출된다. 즉, 메모리셀(32)에 데이터가 기록된다.
다음 메모리셀(33)로의 기록은 워드선(WL1)과 워드선(WL2)을 0V로 하고, 나머지 워드선(WL3∼WL8)을 모두 20V로 설정함으로써 행해진다. 마찬가지로 하여 표1에 나타낸 바와 같이 전압이 결정되어 메모리셀(39)까지의 기록이 차례로 행해진다.
만일 선택된 메모리셀에 대해 기록을 행하지 않는 경우, 즉 "1"레벨 데이터 그대로 하는 경우에는, 데이터선(DL1)에 20V대신 0V 혹은 10V를 인가하면 좋다. 이경우, 부유게이트와 드레인과의 사이에는 전압이 인가되지 않거나, 혹은 인가전압이 작아서 기록이 행해지지 않는다.
이와 같이 8개의 메모리셀에 대한 데이터기록은 소스측의 메모리셀(32)로부터 차례로 행해진다. 그 이유는, 만약 이 순서대로 기록을 행하지 않으면, 임의의 셀에 대하여 기록을 하고자 할 때, 이미 기록이 끝난 다른 셀에 있어서는 워드선에 고전압(20V)이 인가됨과 더불어 드레인에 0V의 전압이 인가되는 소거상태로 되어, 상기 다른 셀에 있어서 소거가 행해져 버리기 때문이다. 상기의 순서대로 기록을 행함으로써, 이와 같은 상태를 회피하여 소거되지 않도록 할 수 있다.
또, 데이터선(DL1)측의 블럭(10)으로의 기록 및 소거시에는, ㄷ른 데이터선(DL2)에는 기록시와 소거시의 중간의 전압인 약 10V를 인가하고 있다. 이것은 이 데이터선(DL2)에 접속된 메모리셀에 대한 오기록 및 오소거를 방지하기 위함이다.
또, 1개의 NAND 기본블럭이 선택되어 기록이 행해지고 있을 때, 그 블럭과 세로[제1도(a)의 상하방향]로 연결된 다른 NAND 기본블럭에서는, SG2를 0V, 워드선(WL1∼WL8)을 0V로 하여 오기록 및 오소거가 일어나지 않도록 하고 있다.
NAND 기본블럭으로부터의 데이터 독출동작은 다음과 같이 행해진다. 예컨대, 제2도에 있어서 데이터선(DL1)에 접속된 NAND 기본블럭내의 1개의 메모리셀(32)을 선택하여 데이터를 독출하는 경우에는, 표1에 나타낸 바와 같이 DL1에 1V, SG1 및 SG2에 5V, 선택된 워드선(WL1)에 0V, 다른 워드선(WL2∼WL8)에 각각 5V를 인가한다.
또, 비선택 데이터선(DL2)은 부유상태로 되어 약 0V가 된다. 상기 선택된 메모리셀(32)의 기억데이터가 "1"레벨(임계치전압이 +3V)인 경우에는 제어게이트전압이 0V이므로 오프상태로 된다. 이 때문에, 선택된 NAND 기본블럭(10)에서는 데이터선(DL1)과 접지전위와의 사이에 전류가 흐르지 않게 된다. 따라서, 상기 데이터선(DL1)에 접속된 도시하지 않은 센스앰프에 의해 이 "1"레벨의 데이터가 감지된다. 한편, 선택된 메모리셀(32)의 기억데이터가 "0"레벨(임계치전압이 -5V)인 경우에는 제어게이트전압이 0V이더라도 온상태로 된다. 이 때, 다른 메모리셀(33∼39)의 제어게이트전압은 5V이고, 이들 메모리셀(33∼39)은 기억데이터에 관계없이 온상태로 되어 있기 때문에, 이 기본블럭(10)에서는 데이터선(DL1)과 접지전위와의 사이에 전류가 흐르게 된다. 따라서, 이 때는 센스앰프에서 "0"레벨의 데이터가 감지된다.
상기와 같은 NAND 기본블럭을 갖춘 종래의 메모리에서는, 워드선[제어게이트(17)]의 피치로 메모리셀을 배치할 수 있고, 또 데이터선과의 콘택트부(21)를 메모리셀의 복수(예컨대 8개)에 대해 1개 설치하면 좋으므로, 단위면적당 메모리셀 어레이의 수를 많게 할 수 있어 대용량 메모리의 미세화에 적당한 구조로 되어 있다. 그러나, 종래의 메모리에는 다음과 같은 문제가 있다.
그 하나는 다음과 같다. 즉, NAND 기본블럭은 복수의 메모리셀을 직렬로 접속한 NAND형의 셀구성으로 되어 있다. 이 때문에, 임의의 선택된 메모리셀로부터 데이터의 독출을 행하는 경우 소거된 다른 비선택 메모리셀을 온시킬 필요가 있는데, 이러한 온상태는 5V의 게이트전압으로 수행시킬 필요가 있고, 그 임계치전압은 약 3V이하(적어도 5V이하)로 되어 있을 필요가 있다. 또, 마찬가지로 소거된 선택메모리셀의 임계치전압은 약 1V이상(적어도 0V이상)으로 되어 있을 필요도 있다. 그렇지만, 1M비트 혹은 4M비트와 같이 대규모화된 대용량 메모리에서는 모든 메모리셀을 균일하게 소거하는 것이 곤란하여 반드시 오차가 생기게 된다. 이 오차의 발생에 의해, 소거된 메모리셀중 혹시 하나에서라도 임계치전압이 0V와 3V의 범위 밖으로 벗어나면, 그 메모리는 불량으로 되어 버린다. 그러나, 모든 메모리셀을 확실히 균일하게 소거하는 것이 가능한 메모리를 설계, 제조하는 것은 상당히 곤란하다.
또, 독출속도의 고속화를 꾀하기 위해서는, "0"레벨의 데이터를 기억하고 있는 메모리를 포함하는 NAND 기본블럭에 전류가 많이 흐르게 할 필요가 있다. 그러나, 이 경우에도 비선택상태에서 게이트에 5V가 인가되고 있는 메모리셀의 임계치전압이 3V인 경우에는 온전류를 충분히 크게 할 수 없게 된다. 예컨대, 1μm룰(Rule)로 설계된 NAND 기본블럭에서는 데이터의 독울시에 수μA정도의 셀전류밖에 취해지지 않으므로, 고속화에 적당하지 않다.
종래의 메모리의 두번째 문제점으로는, 고내압화가 필요한 점을 들 수 있다. 데이터의 기록시, 예컨대 메모리셀(32)에 데이터를 기록하는 경우, 메모리셀(32∼39)의 임계치전압은 약 5V로 되어 있어 메모리셀(32)에 대해 효율좋게 기록을 행하기 위해서는 20V라는 고전압이 필요하게 된다. 이 때문에, 주변회로에서 충분한 고내압대책이 필요하게 되고, 또 메모리셀에 가해지는 전압스트레스때문에 신뢰성면에서도 문제가 있다.
발명의 요약
본 발명은 상기한 점을 감안하여 발명된 것으로서, 그 목적은 동작속도가 빠르고, 모든 메모리셀의 일괄적인 균일한 소거를 확실히 행할 수 있으며, 또한 기록시의 사용전압이 낮아도 되는 불휘발성 반도체 메모리를 제공함에 있다.
각 메모리셀은, 부유게이트 트랜지스터와 인핸스먼트(Enhancement)형 트랜지스터가 병렬로 접속된 것으로 되어 있다. 부유게이트 트랜지스터의 소거상태시, 즉 부유게이트가 부(負) 전하를 포착한 상태시의 그 트랜지스터의 임계치전압보다도 인핸스먼트형 트랜지스터의 임계치전압이 낮게 되어 있다. 이 때문에, 각 메모리셀의 임계치전압은 소거상태시에는 인핸스먼트형 트랜지스터에 의해 결정되고, 기록상태시에는 부유게이트 트랜지스터에 의해 결정된다.
따라서, 소거상태시에 있어서도 메모리셀의 셀전류는, 인핸스먼트형 트랜지스터의 임계치를 낮게 하였으므로, 큰 값으로 할 수 있게 된다. 이에 따라, 기본블럭중의 비선택 메모리셀이 소거상태에 있다고 해도, 그 메모리셀을 흐르는 전류의 크기를 크게 하여 동작속도의 고속화를 달성할 수 있게 된다.
또, 소거상태시의 임계치전압은 인핸스먼트형 트랜지스터의 임계치전압, 즉 미리 결정된 일정한 임계치전압으로 되기 때문에, 모든 메모리셀의 균일한 소거가 달성된다.
더욱이, 소거상태시의 메모리셀의 임계치전압이 낮으므로, 낮은 전압으로 상기 메모리셀을 온시키는 것이 가능하다. 따라서, 선택메모리셀에 데이터를 기록함에 있어서, 비선택 메모리셀이 소거상태에 있더라도 낮은 전압으로 온시켜 선택메모리셀로의 기록을 실시할 수 있게 된다.
적합한 실시예의 설명
제5도(a) 및 제5도(b)는 본 발명을 NAND형 EEPROM에 적용한 경우의 메모리셀 어레이를 나타낸 것으로, 제5도(a)는 그 패턴평면도, 제5도(b)는 제5도(a)의 A-A'선 단면도이다. 제5도(a) 및 제5도(b)에 있어서, 제1도(a)∼제5도(b)와 동등한 구성요소에는 제1도(a)∼제1도(c)와 동일한 참조부호를 붙이고 있다. 제5도(a) 및 제5도(b)의 장치는, 표1과 같이 전압을 인가함으로써(단, 기록시의 전압치는 낮고, 소거시의 전압치는 높다), 소거, 기록 및 독출의 각 동작이 행해진다.
제5도(a) 및 제5도(b)의 실시예가 제1도(a)∼제1도(c)의 메모리셀 어레이와 다른 점은, 각 부유게이트(16)가 특히 제5도(a)로부터 알 수 있는 바와 같이 제어게이트(17)의 연장방향을 따라 왼쪽으로 어긋나 배치되어 있는 점이다. 그리고, 각 부유게이트(16)의 이와 같은 어긋난 배치에 의해, 각 부유게이트(16)는 각 메모리셀(32∼39)의 전면이 아니라 일부만을 덮게 된다. 이에 따라, 임의의 메모리셀(39)의 채널영역에 대해 살펴보면, 그 일부에 있어서는 위쪽에 부유게이트(16)와 제어게이트(17)가 서로 겹쳐져 부유게이트 트랜지스터(39a)를 구성하고 있고, 채널영역의 다른 부분에 있어서는 위쪽에 제어게이트(17)만이 존재하여 인핸스먼트형 트랜지스터(39b)가 구성되어 있다. 즉, 임의의 메모리셀에 대해 살펴보면, 상기 2종류의 트랜지스터가 병렬접속된 형태로 되어 있다. 따라서, 제5도(a)의 각 NAND 기본블럭(10)의 등가회로는 제6도와 같이 나타내어진다.
다음으로, 상기 제6도와 같이 부유게이트 트랜지스터와 인핸스먼트형 트랜지스터를 병렬접속하여 구성된 8개의 각 메모리셀(32∼39)에서의 동작을 제7도의 특성도를 참조하여 설명한다. 제7도중의 특성(b)은 소거상태의 메모리셀의 특성이다. 소거상태일 때에는 부유게이트 트랜지스터, 예컨대 제6도중의 트랜지스터(32a)의 임계치전압은 제7도중의 특성(a)에 나타낸 바와 같이 약 5V로 높게 되어 있다. 그러나, 트랜지스터(32a)와 병렬로 접속되어 있는 인핸스먼트형 트랜지스터(32b)의 임계치전압은 특성(b)으로부터 알 수 있는 바와 같이 1V로 되어 있다. 이 때문에, 메모리셀(32)로서의 특성은 인핸스먼트형 트랜지스터(32b)의 특성이 지배적으로 되어, 임계치는 1V로 된다. 마찬가지로, 다른 메모리셀(33∼39)에서도 그 특성은 인핸스먼트형 트랜지스터(33b∼39b)의 특성이 지배적으로 된다.
제7도중의 특성(c)은 기록상태일 때의 메모리셀의 특성이다. 이 때의 임계치전압은 약 -5V로 되어 있다. 즉, 상기 기록상태에 있어서는 인핸스먼트형 트랜지스터(예컨대, 32b)의 임계치전압은 1V로 소거상태일 때와 변함없지만, 부유게이트 트랜지스터(예컨대, 32a)의 임계치전압은 약 -5V로 된다. 이 때문에, 메모리셀로서의 특성은 부유게이트 트랜지스터의 특성이 지배적으로 되어 약 -5V로 된다.
이와 같은 2개의 트랜지스터가 병렬접속된 메모리셀을 사용하면, 소거시의 임계치전압은 인핸스먼트형 트랜지스터에 의해 결정된다. 인핸스먼트형 트랜지스터를 그 임계치전압이 1V로 되도록 설계하고, 또 제조하는 것은 용이하다. 또, 부유게이트 트랜지스터의 임계치전압은 1V이상(적어도 0V이상)이면 얼마라도 좋으므로, 임계치전압의 오차를 고려하여 충분한 소거를 행하면 셀전류도 커져 안정한 특성이 얻어지게 된다.
또, NAND 기본블록으로서의 소거, 기록 및 독출동작은 상기 표1의 경우와 마찬가지이다. 그런데, 종래의 메모리에서는 소거시에 임계치전압을 1V로부터 3V의 범위로 할 필요가 있으므로 그다지 고전압을 인가할 수 없어, 워드선에 15V로 비교적 낮은 전압을 인가하여 천천히 소거하여 소망하는 임계치전압으로 주의깊게 이행시킬 필요가 있다. 이에 대해, 상기 실시예의 메모리의 경우에는, 소거시의 임계치전압은 인핸스먼트형 트랜지스터에 의해 결정되므로, 소거시에 부유게이트 트랜지스터의 임계치전압이 어느 정도로 되는가를 고려할 필요는 없다. 따라서, 워드선에 종래보다도 높은 전압, 예컨대 17V정도의 전압을 인가하여 충분히 소거를 행할 수 있게 된다.
또, 데이터의 기록에 대해서는, 종래의 메모리의 경우 소거된 메모리셀의 임계치전압이 5V정도까지 상승하기 때문에, 선택된 메모리셀의 드레인에 15V의 전압을 인가하기 위해서는 비선택 메모리셀의 제어게이트에 20V의 고전압을 인가할 필요가 있었다. 그러나, 상기 실시예의 경우에는 소거시의 임계치전압이 1V로 낮고, 기판 효과를 고려하더라도 고작 2V정도이므로, 선택된 메모리셀의 드레인에 종래와 마찬가지로 15V의 전압을 얻기 위해서는 비선택 메모리셀의 제어게이트에 17V정도라도 종래보다도 낮은 전압을 인가하면 된다.
제8도는 본 발명의 제2실시예에 따른 메모리셀 어레이의 패턴평면도이다. 제1도(c)에 나타낸 관련기술의 메모리셀에서의 각 메모리셀의 도면중 횡방향의 크기는, 부유게이트 피치로 결정된다. 제5도(a)의 실시예의 메모리의 경우에는, 콘택트부(21)가 설치된 드레인영역(14) 상호간의 간격으로 결정된다. 제5도(a)의 실시예의 메모리는, 제1도(c)의 관련기술의 메모리와 비교하면 횡방향의 크기는 작아진다. 그러나, 제5도(a)의 메모리의 크기는 콘택트부(21)에 의해 결정되어 버리기 때문에, 충분히 작게 할 수는 없다.
그래서, 이 제8도의 실시예에서는 도면중의 횡방향의 크기를 보다 작게 하도록 한 것이다. 즉, 제8도에서는 상기 제5도(a)의 선택게이트(19) 대신에 2개의 선택게이트(26,27)를 설치하고 있다. 그리고, 좌우 2개의 NAND 기본블럭을 1개의 콘택트부(21)를 매개로 하여 1개의 도시하지 않은 데이터선에 공통으로 접속하도록 되어 있다. 그리고, 상기 2개의 NAND 기본블럭에서는, 상기 선택게이트(26)의 영역(28a) 및 선택게이트(27)의 영역(28b)이, 예컨대 디플리션(depletion)형 트랜지스터 혹은 n+형의 매립영역으로 되어, 상기 영역(28a,28b)이 항시 온상태로 되고 있다. 영역(29a,29b)은 인핸스먼트형 트랜지스터로 되어 있다.
이와 같은 구성에 의하면, 좌우 2개의 NAND 기본블럭에서 1개의 콘택트부(21)를 공유할 수 있다. 이 때문에, 제8도중의 횡방향에서의 기본블럭간의 간격은, 메모리셀의 n+확산층(소스 또는 드레인영역 ; 15)의 간격에 의해 결정된다. 그 간격은, 제5도(a)의 메모리의 경우보다도 작게 할 수 있다.
제9도는 상기 제8도의 메모리셀 어레이에서의 2개의 NAND 기본블럭의 등가회로도이다. 제9도에 있어서 61,62는 상기 선택게이트(27,26)의 영역(29a,29b)으로 구성된 인핸스먼트형 트랜지스터이다. 양 트랜지스터(61,62)는 선택게이트신호(SG4 또는 SG3)에 의해 각각 제어된다. 도면중 52∼59는 메모리셀, 52F∼59F는 부유게이트 트랜지스터, 52E∼59E는 인핸스먼트형 트랜지스터이다.
제10도(a) 및 제10도(b)는 본 발명의 제3실시예에 따른 메모리셀 어레이의 구성을 나타낸 것으로, 제10도(a)는 그 패턴평면도, 제10도(b)는 제10도(a)의 A-A'선 단면도이다. 이 제10도(a)의 실시예가 제8도의 실시예와 다른 점은, 특히 제10도(b)로부터 알 수 있는 바와 같이 소거게이트(72)를 설치한 점이다. 즉, 제10도(a), 제10도(b)로부터 알 수 있는 바와 같이, 제1층째의 폴리실리콘층으로 이루어진 부유게이트(16)위에 소거게이트산화막(71)을 매개하여 제2층째의 폴리실리콘층으로 이루어진 소거게이트(72)를 설치하고 있다. 또, 소거게이트(72)위에 게이트절연막(73)을 매개하여 제3층째의 폴리실리콘층으로 이루어진 제어게이트(17)를 설치하고 있다.
이렇게 구성된 메모리셀 어레이의 2개의 NAND 기본블럭의 등가회로도를 제11도에 나타내었다. 제11도가 제9도와 다른 점은, 부유게이트(16)와 제어게이트(17)와의 사이에 소거게이트(72)가 위치하고 있는 점이다. 이들 소거게이트(72)는 소거게이트선(EGL1,EGL2)에 접속되고, 소거게이트선신호(EG1,EG2)가 인가된다.
이와 같이 구성된 메모리에 있어서, 데이터의 소거는 WL1∼WL8을 모두 0V로 하고, EG1(혹은 EG2)을 20V로 한다. 이에 따라, 게이트선(EGL1 ; 혹은 EGL2)에 연결된 각 메모리셀(52∼59)의 부유게이트(16)로부터 소거게이트(72)로 파울러·노드하임의 터널전류에 의해 전자가 방출되어 소거가 행해진다.
데이터의 기록은 다음과 같이 하여 행해진다. 즉, 예컨대 선택된 워드선이 WL1이라고 하자. 이 워드선(WL1)을 12V, 데이터선(DL)을 10V, 선택게이트신호(SG1,SG3,SG4)를 각각 20V, 비선택 워드선(WL2∼WL8)을 20V로 하면, 이에 따라 메모리셀(52)에 열전자효과에 의해 전자가 주입되어 기록이 행해진다. 메모리셀(53)에 데이터를 기록하는 경우에는, 워드선(WL2)을 12V로 하고, 다른 워드선(WL1, WL3∼WL8)을 20V로 설정하면 좋다. 이하, 마찬가지로 하여 메모리셀(59)까지 순차적으로 데이터의 기록을 행할 수 있게 된다. 여기서, 비선택 워드선의 전압을 20V로 높게 하는 이유는, 각 메모리셀을 3극관 동작시켜 열전자의 발생을 억제하고, 오기록을 방지하기 위함이다.
이 제10도(a)의 실시예에서는, 부유게이트(16)로부터의 전자의 방출을 기판에 대해서가 아니라 소거게이트(72)에 대해서 행한다. 그 때문에, 부유게이트(16)와 기판(11)과의 사이에 설치된 게이트산화막(22)의 두께를 예컨대 300Å정도로 두껍게 할 수 있게 된다. 그 결과, 게이트산화막(22)의 신뢰성이 향상되어 자외선 소거형의 EPROM과 같은 고신뢰성을 얻을 수 있게 된다.
제12도는 본 발명의 제4실시예의 평면패턴도이다. 제12도에 있어서 제5도(a)와 동일한 구성요소에는 제5도(a)와 동일한 참조부호를 붙이고 있다. 제12도(a)의 실시예가 제5도(a)의 실시예와 다른 점은, 각 부유게이트(16)가 좌우[제어게이트(17)의 연장방향]로 어긋나 랜덤하게 배치되어 있는 점이다. 즉, 부유게이트(16)의 위치를 워드선마다 및 데이터선마다 서로 다르게 어긋나게 하고 있다. 이 때문에, 제조공정에서의 마스크정합의 어긋남에 대해 큰 마진(margin)이 얻어진다. 이것을, 부유게이트(16)의 위치가 제5도(a)와 같이 좌우로 서로 다르게 어긋나지 않은 경우와 비교하여 설명한다. 제5도(a)는 부유게이트(16) 모두를 제1도(a)의 경우와 비교하여 도면중 왼쪽방향으로 일률적으로 어긋나게 한 것이다. 그런데, 제5도(a)와 같은 셀에서는 제조공정에서의 마스크정합의 어긋남에 대해 마진이 작다.
예컨대, 제5도(a)에 있어서 제조공정도중의 부유게이트(16) 형성시에 마스크가 어긋나게 되어, 부유게이트(16)가 오른쪽으로 어긋났다고 하자. NAND구조의 셀의 독출시에는, 표1로부터 알 수 있는 바와 같이 선택된 워드선이 0V, 그외의 워드선이 예컨대 5V로 된다. 이 때, 선택된 워드선의 메모리셀에 "0"이 기록되어 있으면, 임계치가 -5V이므로 온상태로 되어 NAND구성의 셀군을 통해 전류가 흐르게 된다.
또, "1"이 기록되어 있으면, 임계치가 +5V이므로 오프상태로 되어 전류가 흐르지 않게 된다. 이 온전류가 최소로 되는 즉 속도가 최악으로 되는 것은, 선택된 셀만이 데이터 "0"이고, 그외의 7개의 셀은 데이터 "1"인 때이다. 즉, 제6도의 등가회로에 있어서 WL1이 선택되어 있다고 하면, 인핸스먼트형 트랜지스터(33b∼39b)의 특성으로 결정되어 버린다. 이것은, 온상태의 트랜지스터(32a)는 임계치가 충분히 (-)측으로 되어 있고, 트랜지스터(33b∼39b)와 비교하여 충분한 전류가 흐르기 때문이다. 따라서, 상기한 바와 같이 마스크의 어긋남이 발생하여 부유게이트(16)가 오른쪽으로 어긋났다고 하면, 상기 인핸스먼트형 트랜지스터(32b∼39b)는 제13도(a)에 나타낸 바와 같이 모두 전류치가 작아지게 된다. 이와 같은 제조상태에서는 메모리의 속도가 늦어지게 되고, 경우에 따라서는 불량품으로 되어 버린다.
그에 반해, 제12도의 실시예에 따르면 상기와 같은 마스크의 어긋남에 대한 마진이 크다. 즉, 제12도에 나타낸 셀의 부유게이트가 상술한 바와 같이 오른쪽으로 어긋난 경우를 생각하면, 그 등가회로는 제13도(b)에 나타낸 바와 같이 된다. 1개의 데이터선에 대해 살펴보면, 인핸스먼트형 트랜지스터의 전류치는 워드선마다 교대로 소(小), 대(大)로 되어, 즉 8개의 NAND셀중 4개가 전류대(電流大)로 되고, 4개가 전류소(電流小)로 된다. 이 때문에, 총전류로서는 평균적인 전류치로 된다. 즉, 마스크가 어긋나더라도 전류치가 현저히 작아지지는 않게 된다.
또한, 상기 제4실시예에서는 워드선 1개마다 부유게이트를 어긋나게 하는 방향을 교대로 바꾸고 있지만, 반드시 이와 같이 할 필요는 없다. 예컨대, 제14도의 제5실시예로부터 알 수 있는 바와 같이, 부유게이트를 어긋나게 하는 방향을 워드선(WL1∼WL4)까지와, 워드선(WL5∼WL8)까지를 한데 묶어 방향을 바꾸어도 좋다. 이와 같이, 한데 묶어 어긋나게 함으로써 제조기술의 용이화를 기대할 수 있게 된다. 또, 어긋나는 부유게이트의 개수를 방향마다 반드시 같게 할 필요는 없다.
제15도(a) 및 제15도(b)는 본 발명의 제6실시예를 나타낸 것으로, 제15도(a)는 그 패턴평면도, 제15도(b)는 제15도(a)의 A-A'선 단면도이다. 본 실시예의 메모리가 제5도(a) 및 제5도(b)의 실시예와 다른 점은, 각 부유게이트(16)가 각 메모리셀의 채널영역의 폭방향의 거의 중앙부에 존재하고 있는 점이다.
본 실시예의 메모리에서는, 각 메모리셀의 부유게이트 트랜지스터의 채널폭은 제15도(b)중의 치수(F)로 결정되고, 인핸스먼트형 트랜지스터의 채널폭은 치수(E1+E2)로 결정된다. 즉, 부유게이트(16)를 형성할 때 도면중 좌우방향으로 마스크의 어긋남이 발생하여 부유게이트(16)가 좌우로 어긋나더라도, 치수(F) 및 치수(E1+E2)는 각각 일정해지게 된다.
반도체기판(11)과 부유게이트(16)와의 사이에 게이트산화막(22)의 두께를 균일하게 할 필요는 없다. 즉, 제16도(b)(제7실시예) 및 제17도(b)(제8실시예)에 나타낸 바와 같이, 채널의 위쪽에 있어서는 두껍게 (t2)하고, 터널전류가 흐르는 터널부(42,43)만을 부분적으로 얇게(t1; 단, t1<t2)하면 좋다.
보다 상세하게는, 제16도(b)는 제16도(a)의 A-A'선 단면도이고, 제17도(b)는 제17도(a)의 A-A'선 단면도이다. 이들 도면으로부터 알 수 있는 바와 같이, 터널부(42,43)는 도면중의 오른쪽으로 어긋난 부유게이트(16)의 왼쪽 위 모서리부에 형성된다.
보다 상세하게는, 제16도(a) 및 제16도(b)의 터널부(42)는 다음과 같이 하여 만들어진다. 즉, 먼저 관통구멍(開口 ; 44)을 마스크로 하여 기판(11)위의 산화막(22)을 제거한다. 다음으로, 예컨대 N+등의 이온을, 관통구멍(44)을 마스크로 하여 주입한다. 그에 따라, 관통구멍(44) 아래쪽의 기판(11)에 확산영역(15a)이 형성된다. 이 확산영역(15a)은 그 후에 형성되는 소스·드레인영역(15)과 일체로 연결된다. 이후, 기판(11)위에 얇은(t1) 산화막(22a)을 형성한다. 이 산화막(22a)은 본래부터 있는 산화막(22)과 일체로 연결된다. 이어서, 산화막(22,22a)위에 부유게이트(16), 산화막(23) 및 제어게이트(17)를 형성한다.
제17도(a) 및 제17도(b)의 터널부(43)는, 상술한 제16도(a) 및 제16도(b)의 경우와 거의 마찬가지 방법으로 만들어진다. 단, 상기 터널부(43)를 형성함에 있어서는, 상기 이온주입은 관통구멍(45)에 의해 행해지고, 산화막(22a)의 형성은 관통구멍(46)에 의해 행해진다.
제18도 및 제19도는 제9실시예의 단면도를 나타낸 것으로, 제18도는 제5도(b)에 대응하고, 제19도는 제5도(a)의 B-B'선 단면에 상당한다. 이 제9실시예는, 제5도(a) 및 제5도(b)의 제1실시예에 있어서 부유게이트(16)와 제어게이트(17)와의 사이에 실리콘질화막(47)을 설치한 구체예를 나타낸 것이다.
다음으로, 그 단면이 제18도 및 제19도에 나타내어진 메모리의 제조방법에 대해 제20도(a)∼제20도(d) 및 제21도(a)∼제21도(d)를 참조하여 설명한다. 제20도(a)∼제20도(d)는 제18도에 대응하고, 제21도(a)∼제21도(d)는 제19도에 대응한다.
우선, 제20도(a) 및 제21도(a)로부터 알 수 있는 바와 같이 p형 Si기판(1)에 소자분리절연막(2)을 형성한 후, 300∼400Å의 열산화막으로 이루어진 제1게이트절연막(31)을 형성한다[제21도(a)]. 이 제1게이트절연막(31)중 메모리셀의 채널영역으로 되는 부분을 불산용액 또는 반응성 이온에칭에 의해 선택적으로 제거하고, 그 부분에 열산화막으로 이루어진 50∼200Å의 제2게이트절연막(32)을 형성한다. 이어서, 전면(全面)에 부유게이트를 형성하기 위한 500∼4000Å의 제1층다결정실리콘막(4)을 퇴적한다. 이 제1층다결정실리콘막(4)위에 열산화막으로 이루어진 80∼200Å의 제3게이트절연막(33)을 형성한 후, CVD법에 의해 실리콘질화막(5)을 80∼200Å정도 퇴적한다.
다음에, 제20도(b) 및 제21도(b)로부터 알 수 있는 바와 같이 반응성 이온에칭에 의해 질화막(5), 제3게이트절연막(33) 및 제1층다결정실리콘막(4)을 선택에칭하여, 인접한 NAND셀 사이의 부유게이트를 분리하는 슬릿을 형성한다. 이 슬릿은, 일부 소자영역에 걸치도록 패턴형성하여 채널영역위의 일부가 노출되도록 한다. 이 단계에서는, 제1층다결정실리콘막(4)은 아직 메모리셀(M1∼M4) 사이에서는 분리되어 있지 않다.
이후, 열산화에 의해 채널영역위에 300∼400Å의 제4게이트절연막(34)을 형성한다[제20도(c), 제21도(c)]. 이 때 동시에, 제1층다결정실리콘막(4)위의 질화막(5)의 표면도 산화되어 내압이 높은 산화막-질화막-산화막의 3층구조의 층간절연막이 형성된다. 질화막(5)위에서의 산화속도는 느리기 때문에, 제1층다결정실리콘막(4)위에 절연막 두께가 필요이상으로 두껍게 되지는 않게 된다. 이것은 각 게이트간의 용량비를 최적치(最適値)로 설정하여 기록특성을 열화시키지 않기 때문에 의미가 있다.
다음으로, 제어게이트를 형성하기 위한 제2층다결정실리콘막(6)을 1000∼4000Å정도 퇴적한다[제20도(c), 제21도(c1)]. 이어, 레지스트(R)의 패턴을 이용하여 반응성 이온에칭(패터닝)함으로써, 셀의 제어게이트(61∼64) 및 선택게이트(65, 66)를 형성한다. 이 때 동시에, 아래의 제1층다결정실리콘막(4)까지 같은 마스크로 패터닝하여 부유게이트(41∼44)를 분리형성한다.
그 후, 이들 게이트전극을 마스크로 하여 이온주입함으로써, 소스·드레인확산층인 n형 층(7)을 형성한다[제21도(c2)].
다음에, 전면을 CVD절연막(8)으로 덮고 드레인영역에 접속구멍을 뚫는다. 그리고, 이 접속구멍을 매개로 하여 재차 이온주입함으로써, n+형 층(9)을 형성한다[제20도(d), 제21도(d)]. 마지막으로, Al을 증착하고 패터닝함으로써, 비트선 등의 배선을 형성하여 메모리를 완성한다.
제22도는 본 발명의 제10실시예를 나타낸 것이다. 이 제22도는 제15도(a)와의 관계로 말하면, 좌우 2열의 NAND 기본블럭(10)중의 셀부분만을 나타내고 있다. 제22도의 a-a'선 단면은 제23도에 나타내었고, b-b'선 단면은 제24도에 나타내었다. 제24도로부터 알 수 있는 바와 같이, b-b'선 단면부분의 구조는 제15도(a)의 것과 동일하다. 단, 제23도로부터 알 수 있는 바와 같이 a-a'선 단면부분의 구조는 제15도(a)의 구조와 다르게 되어 있다. 즉, NAND 기본블럭(10,10)간은, 필드산화막이 아니라 제22도에 있어서 상하방향으로 길게 형성된 인핸스먼트형 MOS트랜지스터(분리트랜지스터 ; 64)에 의해 분리되어 있다. 즉, 필드산화막이 필요없다. 이 분리트랜지스터(64)는, 반도체기판(p형 ; 11)위에 게이트산화막(65)을 매개하여 게이트전극(66)을 설치함으로써 구성된다. 이 게이트전극(66)은 통상의 사용시에 기판(11)과 동전위로 된다. 이에 따라, 블럭(10,10)간이 분리된다. 부유게이트(16)는 제15도(a)의 경우와 마찬가지로, 채널(E3+F3+E3)의 중앙부분(F3)만을 덮는 위치에 얇은 게이트산화막(67)을 매개하여 형성되어 있다. 즉, 전 채널폭(E3+F3+E3)중 폭(F3)의 부분이 부유게이트(16)로 덮여져 채널폭 F3의 부유게이트 트랜지스터가 형성된다. 그리고, 상기 부유게이트(16)와 게이트전극(66)을 동일한 마스크로 동시에 형성하도록 하고 있다. 그 때문에, 부유게이트(16)와 게이트전극(66)간의 상대적 거리는 일정하다. 즉, 게이트(16,66)와의 사이에 마스크의 어긋남이 생기지 않게 된다. 따라서, 마스크의 어긋남을 고려하여, 제22도 및 제23도에 있어서 좌우방향으로 여유를 둘 필요가 없다. 이 때문에, 상술한 바와 같이 필드산화막을 설치할 필요가 없으므로, 메모리 전체의 소형화를 꾀할 수 있게 된다.
다음으로, 제22도∼제24도의 메모리의 제조방법에 대해 제25도(a)∼제25도(g)를 참조하여 설명한다.
제25도(a)에 있어서, 반도체기판(81)위에 분리트랜지스터의 게이트절연막(82)을 열산화에 의해 성장시킨다. 다음으로, 부유게이트 아래의 얇은 산화막(67)을 만들기 위해, 상기 게이트절연막(82)위에 레지스트(83)를 얹는다.
다음에, 그 레지스트(83)를 마스크로 하여 부유게이트 트랜지스터 형성예정영역 위에 있는 상기 절연막(82a)을 제거한다. 이 상태를 제25도(b)에 나타내었다.
다음에, 부유게이트산화막으로서 약 100Å정도의 산화막(83)을 만든다[제25도(c)].
그 다음에, 분리트랜지스터의 게이트 및 부유게이트를 만들기 위해 폴리실리콘(84)을 입히고, 이 폴리실리콘(84)위에 분리트랜지스터의 게이트 및 부유게이트의 형상으로 레지스트(85)를 패터닝한다[제25도(d)].
상기 레지스트(85)를 마스크로 하여 폴리실리콘(84), 절연막(82)을 에칭한 후, 레지스트(85)를 제거한다[제25도(e)].
이후, 산화를 실시하여 산화막(86)을 형성한다[제25도(f)].
다음에, 이 산화막(86)위에 제어게이트로 되는 폴리실리콘(87)을 얹는다[제25도(g)]. 그리고 이 폴리실리콘(87)을 레지스트에 의해 소정의 패턴으로 PEP한다[제25도(g)]. 이후, 상기 제어게이트 및 분리트랜지스터를 마스크로 하여 메모리셀의 소스·드레인으로 되는 N+영역을 이온주입법(Ion Implantation) 등에 의해 형성한다.
상술한 제조방법에 따르면, 제22도에 있어서 부유게이트(16)와 분리트랜지스터 게이트전극(66)과의 사이의 간격이 어긋나지 않게 된다. 즉, 제22도에 있어서 좌우방향으로는 자기정합적이다.
이하, 제22도에 있어서 좌우방향뿐만 아니라 상하방향으로도 마스크의 어긋남이 생기지 않는 제22도∼제24도에 나타낸 메모리의 제조방법에 대해 제26도(a)∼제31도(c)를 참조하여 설명한다.
이 방법에서의 제26도(a) 및 제26도(b)는 앞에서 설명한 방법인 제25도에 상당한다. 이 제26도(a)의 a-a'선 단면도가 제26도(b)이다. 이 방법은 제26도(a) 및 제26도(b)까지는 앞에서 설명한 방법과 동일하다.
그 다음으로, 제27도(a) 및 그 a-a'선 단면도인 제27도(b)로부터 알 수 있는 바와 같이, 제26도(a), 제26도(b)의 막(82,83)위에 폴리실리콘(84)을 얹는다. 그리고, 이 폴리실리콘(84)위에 레지스트(85)를 얹는다. 그 다음에, 상기 레지스트(85)를 스트라이프(stripe)형상으로 패터닝하여 레지스트(85a,85b)로 한다. 제27도(a)와 제23도로부터 알 수 있는 바와 같이, 레지스트(85a)는 부유게이트(16)의 폭(F3)으로 하고, 레지스트(85b)는 분리트랜지스터 게이트전극(66)의 폭(I1)으로 하고 있다.
다음에, 제28도(a) 및 그 a-a'선 단면도인 제28도(b)로부터 알 수 있는 바와 같이, 레지스트(85a,85b)를 마스크로 하여 폴리실리콘(84) 및 막(82,83)을 에칭한다. 그 후, 폴리실리콘(84) 및 기판(81)을 산화시켜 산화막(86)을 만들고, 이 막(86)위에 제어게이트를 만들기 위한 폴리실리콘(87)을 형성한다.
그 다음으로, 제29도(a), 그 a-a'선 단면도[제29도(b)] 및 b-b'선 단면도[제29도(c)]로부터 알 수 있는 바와 같이, 폴리실리콘(87)을 산화하여 산화막(91)을 형성한다. 그리고, 이 산화막(91)위에 레지스트(92)를 얹고, 특히 제29도(a)로부터 알 수 있는 바와 같이 레지스트(92)를 제어게이트(16 ; 제22도 참조)의 형성예정영역에 그 폭이 W로 되도록 남긴다.
다음에, 이 레지스트(92)를 마스크로 하여 산화막(91), 폴리실리콘(87) 및 산화막(86)을 에칭한다.
이 에칭후의 상태를 제30도(a)의 a-a'선 단면도[제30도(b)] 및 b-b'선 단면도[제30도(c)] 에 나타내었다. 제30도(b)는 제29도(b)에 대응하고, 제30도(c)는 제29도(c)에 대응하고 있다. 제30도(b) 및 제29도(b)로부터 알 수 있는 바와 같이, 레지스트(92)로 덮여진 부분의 아래쪽은 에칭되지 않는다. 그렇지만, 제30도(c) 및 제29도(c)로부터 알 수 있는 바와 같이, 레지스트(92)로 덮여 있지 않은 부분은 에칭되어, 기판(81)과 폴리실리콘(84)이 드러나게 된다.
그 다음에, 제31도(a), 그 a-a'선 단면도[제31도(b)] 및 b-b'선 단면도[제31도(c)]로부터 알 수 있는 바와 같이, 레지스트(92)를 제거한다. 다음에, 표면에 다른 레지스트(93)를 입히고 패터닝하여 레지스트(93)를 분리트랜지스터 형성예정영역의 위쪽에만 남긴다. 그 후, 이 레지스트(93)와 산화막(91)을 마스크로 하여 에칭한다. 이에 따라, 제30도(a)의 중앙의 폴리실리콘(84)중 산화막(91)으로부터 비어져 나온 부분은 제거되고, 상기 산화막(91)의 아래쪽 부분이 부유게이트(16)로서 남게 된다.
그 다음에 레지스트(93)를 제거하고, 제어게이트(87 ; 17) 및 분리트랜지스터의 게이트(84 ; 66)를 마스크로 하여 메모리셀의 소스·드레인영역(15)으로 되는 N+영역(제24도 참조)을 이온주입법 등으로 형성한다. 이후의 공정은 종래의 방법과 동일하다.
이상 설명한 바와 같이 제26도(a)∼제31도(c)에 나타낸 제조방법에 의하면, 메모리셀의 부유게이트(16) 및 인핸스먼트형 트랜지스터를 자기정합적으로 제조할 수 있게 된다. 이 때문에, 마스크정합의 어긋남에 따른 특성의 오차를 방지할 수 있게 된다. 또, 분리트랜지스터(64)를 이용하도록 하였으므로, 필드산화막이 필요없다. 그 때문에, 메모리셀을 폴리실리콘의 피치로 형성할 수 있으므로, 종래의 필드영역으로 분리하는 방법에 비해 셀크기도 작게 할 수 있게 된다.
또한, 본 실시예에서는 부유게이트내에 전자를 주입하는 경우를 소거, 전자를 방출하는 경우를 기록으로 정의하여 동작을 설명하였지만, 반대로 전자를 방출하는 경우를 소거, 전자를 주입하는 경우를 기록으로 동작을 조립해도 좋다. 또, 본 실시예에서는 모든 메모리셀을 일괄소거하는 경우에 대해 설명하였지만, 소거시에 워드선에다 선택적으로 전압을 인가함으로써, 워드선마다 소거해도 좋다. 또, 본 실시예에 한정되지 않고, 다소 메모리셀의 크기는 커지지만, 종래형의 부유게이트 트랜지스터에 병렬로 독립된 E형 트랜지스터를 만든다. 즉, 제어게이트는 공통으로 하고 채널부는 분리시키는 구조로 하여도, 본 발명의 취지를 벗어나지는 않는다.
또, 부유게이트형 불휘발성 메모리에 대해 설명하였지만, 본 발명의 취지는 이에 한정되지 않고, 트랩준위에 전하를 포획하는 방식의 이른바 MNOS(Metal-Nitride-Oxide-Semiconductor)형의 메모리셀도 포함된다.

Claims (18)

  1. 복수의 불휘발성 메모리셀(32∼39)을 직렬로 접속시킨 기본블럭(10)을 복수개 갖추고, 상기 메모리셀(32∼39)이, 반도체기판(11)의 표면부분에 채널영역을 사이에 두고서 형성된 1쌍의 소스, 드레인영역(13,14)과, 상기 채널영역의 위쪽에 형성된 전하포획이 가능한 부유게이트(16) 및, 이 부유게이트(16) 및 채널영역의 위쪽에 형성된 제어게이트(17)를 갖추며, 상기 부유게이트(16)가 상기 채널영역의 일부를 덮고, 상기 채널영역의 위쪽에 상기 부유게이트(16)와 상기 제어게이트(17)가 위치한 부유게이트 트랜지스터(39a)와 상기 채널영역의 위쪽에 상기 제어게이트(17)만이 위치한 인핸스먼트형 트랜지스터(39b)를 형성하며, 상기 인핸스먼트형 트랜지스터가 상기 제어게이트(17)의 연장방향으로 상기 부유게이트 트랜지스터에 인접하여 위치하고, 상기 부유게이트 트랜지스터(39a)와 상기 인핸스먼트형 트랜지스터(39b)가 서로 전기적으로 병렬로 접속되어 있으며, 상기 부유게이트(16)의 폭이 상기 채널영역의 폭보다도 작고, 상기 부유게이트(16)가 상기 제어게이트(17)의 연장방향을 따라 그 측선내의 상기 채널영역을 부분적으로 덮고 있으며, 상기 부유게이트 트랜지스터가 소정의 길이(E1,E2)만큼 상기 측선으로부터 떨어져 있고, 상기 길이의 합(E1+E2)이 상기 인핸스먼트형 트랜지스터의 챈널폭을 구성하며, 상기 소정이 길이(E1,E2)보다도 작은 상기 부유게이트의 어긋남은 상기 인핸스먼트형 트랜지스터의 챈널폭을 변화시키지 않고, 상기 부유게이트 트랜지스터(39a)의 임계치전압이 소거 또는 기록상태에서의 상기 메모리셀의 특성을 결정하고, 상기 인핸스먼트형 트랜지스터(39b)의 임계치전압이 상기 상태 이외에서의 상기 메모리셀의 특성을 결정하는 불휘발성 반도체 메모리에 있어서, 상기 소거 및 기록상태에서의 상기 인핸스먼트형 트랜지스터의 임계치전압이 상기 부유게이트 트랜지스터의 임계치전압보다도 낮은 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 복수의 불휘발성 메모리셀(32∼39)을 직렬로 접속시킨 기본블럭(10)을 복수개 갖추고, 상기 메모리셀(32∼39)이, 반도체기판(11)의 표면부분에 채널영역을 사이에 두고서 형성된 1쌍의 소스, 드레인영역(13,14)과, 상기 채널영역의 위쪽에 형성된 전하포획이 가능한 부유게이트(16) 및, 이 부유게이트(16) 및 채널영역의 위쪽에 형성된 제어게이트(17)를 갖추며, 상기 부유게이트(16)가 상기 채널영역의 일부를 덮고, 상기 채널영역의 위쪽에 상기 부유게이트(16)와 상기 제어게이트(17)가 위치한 부유게이트 트랜지스터(39a)와 상기 채널영역의 위쪽에 상기 제어게이트(17)만이 위치한 인핸스먼트형 트랜지스터(39b)를 형성하며, 상기 인핸스먼트형 트랜지스터가 상기 제어게이트(17)의 연장방향으로 상기 부유게이트 트랜지스터에 인접하여 위치하고, 상기 부유게이트 트랜지스터(39a)와 상기 인핸스먼트형 트랜지스터(39b)가 서로 전기적으로 병렬로 접속되어 있으며, 상기 부유게이트(39a)의 임계치전압이 소거 또는 기록상태에서의 상기 메모리셀의 특성을 결정하고, 상기 인핸스먼트형 트랜지스터(39b)의 임계치전압이 상기 상태 이외에서의 상기 메모리셀의 특성을 결정하는 불휘발성 반도체메모리에 있어서, 상기 메모리셀(32∼39)의 어떤 셀에 있어서의 상기 부유게이트(16)가 상기 제어게이트(17)의 연장방향으로 어긋나서 상기 챈널영역의 거의 중앙으로부터 상기 제어게이트(17)의 연장방향으로 챈널영역의 한쪽의 측선을 부분적으로 덮고 있고, 상기 메모리셀(32∼39)의 다른 셀에 있어서는 상기 부유게이트(16)가 상기 제어게이트(17)의 연장방향으로 어긋나서 상기 챈널영역의 거의 중앙으로부터 상기 제어게이트(17)의 연장방향으로 챈널영역의 다른쪽의 측선을 부분적으로 덮고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제2항에 있어서, 상기 부유게이트(16)의 아랫면과 상기 소스, 드레인영역(13,14)의 윗면 사이의 간격(t1)이 상기 부유게이트(16)의 아랫면과 상기 채널영역의 윗면 사이의 간격(t2)보다도 작은 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제2항에 있어서, 상기 부유게이트(16)와 상기 제어게이트(17)와의 사이에 소거게이트(72)를 설치하고, 상기 부유게이트(16)와 상기 소거게이트(72)와의 사이에 전류를 흘림으로써 상기 메모리셀(32∼39)의 어떤 셀에서 소거를 행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제1항 또는 제2항에 있어서, 상기 복수의 기본블럭(10)은 그 임의의 수의 단위로 병렬로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제2항에 있어서, 상기 부유게이트(16)와 상기 제어게이트(17)와의 사이에 실리콘질화막(47)을 설치한 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제1항 또는 제2항에 있어서, 상기 기본블럭(10)중 횡방향으로 배치된 것끼리는 필드산화막(12)에 의해 분리되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 반도체기판(81)위에 띠형상의 얇은 절연막(83)과 띠형상의 두꺼운 절연막(82)을 번갈아 스트라이프형상으로 형성하고, 그들 절연막(82,83)위에 제1폴리실리콘(84)을 퇴적하는 제1공정과, 상기 제1폴리실리콘을 패터닝하여 복수의 부유게이트(84)가 소정의 간격으로 배치되는 부유게이트열(列)을 복수개 형성함과 더불어, 상기 각 열을 구획하는 띠형상의 분리트랜지스터 게이트(84)를 스트라이프형상으로 형성하는 제2공정, 상기 부유게이트(84) 및 상기 분리트랜지스터 게이트(84)위에 절연막(86)을 매개하여 제2폴리실리콘(87)을 퇴적하는 제3공정, 상기 제2폴리실리콘을 에칭하여 상기 분리트랜지스터 게이트(84)와 거의 직교하고 상기 부유게이트(84)를 덮는 띠형상의 제어게이트(87)를 스트라이프형상으로 형성하는 제4공정 및, 상기 분리트랜지스터 게이트(84) 및 상기 제어게이트(87)를 마스크로 하여 부유게이트 트랜지스터의 소스,드레인영역(13,14)을 형성하는 제5공정을 구비한 것을 특징으로 하는 불휘발성 반도체 메모리의 제조방법.
  9. 제8항에 있어서, 상기 제4공정과 상기 제5공정과의 사이에, 상기 띠형상의 제1폴리실리콘(84)을 상기 제어게이트(87)를 따라 배치된 스트라이프형상의 제2마스크와 상기 분리트랜지스터 게이트(84)를 따라 배치된 스트라이프형상의 제3마스크를 이용하여 에칭하여, 상기 분리트랜지스터 게이트(84) 사이에 상기 분리트랜지스터 게이트의 길이방향을 따라 소정의 간격으로 복수의 부유게이트(84)를 형성하는 부가공정을 구비한 것을 특징으로 하는 불휘발성 반도체 메모리의 제조방법.
  10. 제8항에 있어서, 상기 제4공정에 있어서는 상기 제2폴리실리콘(87)위에 산화막(86)을 형성하고, 그 후에 상기 제1마스크를 이용하여 상기 산화막, 상기 제2폴리실리콘 및 상기 제1폴리실리콘 위의 절연막을 에칭하며, 상기 부가공정에 있어서 상기 제2마스크는 상기 제4공정에서 상기 제어게이트 위에 남아 있는 상기 산화막인 것을 특징으로 하는 불휘발성 반도체 메모리의 제조방법.
  11. 제8항에 있어서, 상기 제5공정은 불순물이온주입 및 열처리 프로세스인 것을 특징으로 하는 불휘발성 반도체 메모리의 제조방법.
  12. 제10항에 있어서, 상기 제5공정은 불순물이온주입 및 열처리 프로세스인 것을 특징으로 하는 불휘발성 반도체 메모리의 제조방법.
  13. 제2항에 있어서, 상기 기본블럭(10)중의 상기 복수의 메모리셀(32∼39)은 임의의 수의 상기 메모리셀로 이루어진 복수의 셀군으로 분할되어 있고, 동일한 셀군에 속하는 메모리셀(32∼39)의 부유게이트(16)는 동일한 방향으로 어긋나 있으며, 상기 복수의 셀군의 어떤 셀군과 상기 복수의 셀군의 다른 셀군에서의 어긋나는 방향이 반대인 것을 특징으로 하는 불휘발성 반도체 메모리.
  14. 제13항에 있어서, 상기 임의의 수는 1인 것을 특징으로 하는 불휘발성 반도체 메모리.
  15. 제13항에 있어서, 상기 임의의 수는 2이상인 것을 특징으로 하는 불휘발성 반도체 메모리.
  16. 제1항,제2항,제13항 내지 제15항중 어느 한 항에 있어서, 상기 각 메모리셀(32∼39)에 있어서, 상기 소스, 드레인영역(13,14) 및/또는 상기 기판(11)의 전위를 상기 제어게이트(17)의 전위보다도 고전위로 하여 상기 부유게이트(16)내의 전자를 상기 소스, 드레인영역(13,14) 및/또는 상기 기판(11)으로 방출하는 수단과, 상기 제어게이트(17)의 전위를 상기 소스, 드레인영역(13,14) 및/또는 상기 기판(11)의 전위보다도 고전위로 하여 상기 소스, 드레인영역(13,14) 및/또는 상기 기판(11)으로부터 상기 부유게이트(16)로 전자를 주입하는 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  17. 제1항에 있어서, 상기 기본블럭(10)중 횡방향으로 배치된 것끼리는, 상기 기판(11)과, 이 기판(11)과 절연체(65)를 매개하여 대향하고 있는 게이트전극(66)을 갖춘 인핸스먼트형 MOS트랜지스터(64)에 의해 분리되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  18. 제17항에 있어서, 상기 트랜지스터(64)는 횡방향으로 배치된 상기 2개의 기본블럭 사이에 그 기본블럭의 길이방향을 따라 형성된 게이트(66)를 갖추고, 그 게이트(66)는 상기 기판(11)과 게이트산화막(65)을 매개하여 대향하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2959066B2 (ja) * 1990-07-11 1999-10-06 日本電気株式会社 不揮発性半導体記憶装置およびその駆動方法
US5291440A (en) * 1990-07-30 1994-03-01 Nec Corporation Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon
DE4026409A1 (de) * 1990-08-21 1992-02-27 Philips Patentverwaltung Elektrisch programmier- und loeschbarer halbleiterspeicher und verfahren zu seinem betrieb
DE4026408A1 (de) * 1990-08-21 1992-02-27 Philips Patentverwaltung Elektrisch programmier- und loeschbarer halbleiterspeicher und verfahren zu seinem betrieb
US5321286A (en) * 1991-11-26 1994-06-14 Nec Corporation Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors
DE69228473T3 (de) * 1991-12-04 2002-07-11 Citizen Watch Co Ltd Datenträger
FR2693308B1 (fr) * 1992-07-03 1994-08-05 Commissariat Energie Atomique Memoire eeprom a triples grilles et son procede de fabrication.
US5350706A (en) * 1992-09-30 1994-09-27 Texas Instruments Incorporated CMOS memory cell array
KR950013342B1 (ko) * 1992-10-06 1995-11-02 삼성전자주식회사 반도체 메모리장치의 결함구제회로
KR960006748B1 (ko) * 1993-03-31 1996-05-23 삼성전자주식회사 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로
JP2825407B2 (ja) * 1993-04-01 1998-11-18 株式会社東芝 不揮発性半導体記憶装置
JP3450467B2 (ja) * 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
EP0673071B1 (en) * 1994-03-11 2002-08-14 STMicroelectronics, Inc. Flash EEPROM and EPROM arrays
JP3469362B2 (ja) * 1994-08-31 2003-11-25 株式会社東芝 半導体記憶装置
US5877054A (en) * 1995-06-29 1999-03-02 Sharp Kabushiki Kaisha Method of making nonvolatile semiconductor memory
EP0752721B1 (en) * 1995-06-29 2009-04-29 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory and driving method and fabrication method of the same
JP3366173B2 (ja) * 1995-07-31 2003-01-14 シャープ株式会社 不揮発性半導体メモリの製造方法
US5844271A (en) * 1995-08-21 1998-12-01 Cypress Semiconductor Corp. Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate
KR0179791B1 (ko) * 1995-12-27 1999-03-20 문정환 플래쉬 메모리 소자 및 그 제조방법
EP0802569B1 (en) * 1996-04-15 2003-09-24 STMicroelectronics S.r.l. FLASH-EPROM integrated with EEPROM
US5741737A (en) * 1996-06-27 1998-04-21 Cypress Semiconductor Corporation MOS transistor with ramped gate oxide thickness and method for making same
US5897354A (en) * 1996-12-17 1999-04-27 Cypress Semiconductor Corporation Method of forming a non-volatile memory device with ramped tunnel dielectric layer
US6781883B1 (en) * 1997-03-20 2004-08-24 Altera Corporation Apparatus and method for margin testing single polysilicon EEPROM cells
JP3586072B2 (ja) * 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
US6023085A (en) * 1997-12-18 2000-02-08 Advanced Micro Devices, Inc. Core cell structure and corresponding process for NAND-type high performance flash memory device
FR2783972B1 (fr) * 1998-09-29 2003-05-30 Commissariat Energie Atomique Cellule memoire non volatile, auto-alignee, sans contact et a surface reduite
EP0993036A1 (en) * 1998-10-09 2000-04-12 STMicroelectronics S.r.l. Method of manufacturing an integrated semiconductor device comprising a floating gate field-effect transistor and a logic-field effect transistor, and corresponding device
US6235586B1 (en) * 1999-07-13 2001-05-22 Advanced Micro Devices, Inc. Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications
KR100346598B1 (ko) 1999-10-07 2002-07-26 동부전자 주식회사 반도체 디바이스의 메모리 셀 제조 방법
JP2002289705A (ja) * 2001-03-23 2002-10-04 Fujitsu Ltd 半導体メモリ
KR100395755B1 (ko) * 2001-06-28 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP2003163292A (ja) * 2001-08-13 2003-06-06 Halo Lsi Inc ツインｎａｎｄ素子構造、そのアレイ動作およびその製造方法
US6989551B2 (en) * 2001-11-02 2006-01-24 Lattice Semiconductor Corporation Test structure for determining a minimum tunnel opening size in a non-volatile memory
US7326994B2 (en) * 2005-10-12 2008-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible non-volatile memory cell
KR100829604B1 (ko) * 2006-09-26 2008-05-14 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
US7663916B2 (en) 2007-04-16 2010-02-16 Taiwan Semicondcutor Manufacturing Company, Ltd. Logic compatible arrays and operations
DE102007028179A1 (de) 2007-06-20 2008-12-24 Christian Großekathöfer Frei gestaltbarer Datenträger (für Film, Musik & Multimediadaten)
US7968926B2 (en) 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
US8174071B2 (en) * 2008-05-02 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage LDMOS transistor
KR102002942B1 (ko) * 2013-04-18 2019-07-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
TWI555213B (zh) * 2014-09-04 2016-10-21 力晶科技股份有限公司 快閃記憶體閘極結構及其製作方法
US11322516B2 (en) 2020-08-31 2022-05-03 Micron Technology, Inc. Microelectronic devices including isolation structures protruding into upper pillar portions, and related methods and systems

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57162370A (en) * 1981-03-30 1982-10-06 Seiko Epson Corp Mos semiconductor memory device
JPS58190069A (ja) * 1982-04-29 1983-11-05 Mitsubishi Electric Corp 半導体不揮発性メモリ装置
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
US4635347A (en) * 1985-03-29 1987-01-13 Advanced Micro Devices, Inc. Method of fabricating titanium silicide gate electrodes and interconnections
JPS6254962A (ja) * 1985-09-04 1987-03-10 Nec Corp トランジスタ
US5050125A (en) * 1987-11-18 1991-09-17 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cellstructure
US5017980A (en) * 1988-07-15 1991-05-21 Texas Instruments Incorporated Electrically-erasable, electrically-programmable read-only memory cell
KR910004166B1 (ko) * 1988-12-27 1991-06-22 삼성전자주식회사 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
KR940006094B1 (ko) * 1989-08-17 1994-07-06 삼성전자 주식회사 불휘발성 반도체 기억장치 및 그 제조방법
JPH04212472A (ja) * 1990-07-13 1992-08-04 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JPH06254962A (ja) * 1993-03-05 1994-09-13 Canon Aptecs Kk ラミネート装置

Also Published As

Publication number Publication date
EP0419663A4 (en) 1991-06-12
EP0419663A1 (en) 1991-04-03
US5323039A (en) 1994-06-21
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DE68929225D1 (de) 2000-08-03
DE68924849D1 (de) 1995-12-21
EP0419663B1 (en) 1995-11-15
US5824583A (en) 1998-10-20
DE68924849T2 (de) 1996-06-13

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