JPH07105451B2

JPH07105451B2 - 不揮発性半導体メモリ

Info

Publication number: JPH07105451B2
Application number: JP63265370A
Authority: JP
Inventors: 正通浅野; 弘岩橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-10-21
Filing date: 1988-10-21
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPH02112286A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はデータの消去並びに書き込みが電気的に行な
える不揮発性メモリセルを有する不揮発性半導体メモリ
に関する。

（従来の技術）メモリセルの記憶内容を電気的に消去し、かつ書き換え
ることができるROMはEEPROM（エレクトリカリー・イレ
ーサブル・プログラマブル ROM）として知られてい
る。このEEPROMは、紫外線消去型のEPROMと比べ、ボー
ド上に実装した状態で電気信号によりデータの消去を行
うことができるという使い易さから、各種制御用やメモ
リカード用等に需要が急増している。そして、特に、最
近では、フロッピーディスクの置き換え用等で大容量化
が望まれている。

第９図は大容量化に適した従来のNAND型EEPROMのメモリ
セルアレイの構成を示すものであり、第９図（ａ）はそ
のパターン平面図、第９図（ｂ）は同図（ａ）のＡ−
Ａ′線に沿った断面図、第９図（ｃ）は同図（ａ）のＢ
−Ｂ′線に沿った断面図である。図において、破線で囲
んだ領域は一つのNAND基本ブロック10を示すものであ
り、11はｐ型のシリコン半導体基板、12はフィールド酸
化膜、13はn⁺拡散層からなる共通ソース領域、14は同じ
くn⁺拡散層からなるNAND基本ブロック10のドレイン領
域、15はそれぞれn⁺拡散層からなりNAND基本ブロック10
内に設けられた各メモリセルのソースもしくはドレイン
領域、16はそれぞれ第１層目のポリシリコン層からなる
フローティング・ゲート、17はそれぞれ第２層目のポリ
シリコン層からなるコントロール・ゲート、18は第１層
目のポリシリコン層と第２層目のポリシリコン層とを電
気的に接続して構成された第１のセレクト・ゲート、19
は同じく第１層目のポリシリコン層と第２層目のポリシ
リコン層とを電気的に接続して構成された第２のセレク
ト・ゲート、20はデータ線、21はドレイン領域14とデー
タ線20とを接続するコンタクト部、22はフローティング
・ゲート16と基板11との間に設けられた厚さが例えば10
0Å程度のゲート酸化膜、23はフローティング・ゲート1
6とコントロール・ゲート17との間に設けられた例えばO
NO（オキサイド・ナイトライド・オキサイド）の３層構
造からなる厚さが約300Åのゲート絶縁膜、24は絶縁酸
化膜である。

上記各フローティング・ゲート16は電子あるいは正孔を
保持することによってデータの“1"、“0"を記憶する。
また、上記各コントロール・ゲート17は各NAND基本ブロ
ックに対して例えば８本設けられており、それぞれはそ
の下部に位置する複数のフローティング・ゲート16を覆
うように連続的に設けられている。そして、メモリセル
アレイは上記のようなNAND基本ブロック10を上下、左右
方向に対称に配置することによって構成されている。

上記各NAND基本ブロック10の基本的な構成は第10図の等
価回路図に示すように、前記第１のセレクト・ゲート18
を持ちセレクトゲート信号SG1が入力されるセレクト・
ゲートトランジスタ31と、前記コントロール・ゲート17
を持ち８本のワード線WL1〜WL8の信号がそれぞれ入力さ
れるフローティング・ゲートトランジスタからなる８個
のメモリセル32〜39（メモリセル32,38及び39のみ図
示）と、前記第２のセレクト・ゲート19を持ちセレクト
ゲート信号SG2が入力されるセレクト・ゲートトランジ
スタ40とをソース（接地電位）とデータ線DLi（ｉ＝1.
2.…）との間に直列接続することによって構成されてい
る。

フローティング・ゲートトランジスタからなる８個の各
メモリセル32〜39個々におけるデータの消去、書き込み
動作について以下に説明する。

データの消去はコントロール・ゲートに高電圧、例えば
15Vを印加し、ソース、ドレインを共に0Vの接地電位に
することにより行なわれる。コントロール・ゲートに高
電圧を印加することにより、コントロール・ゲートとフ
ローティング・ゲートとのカップリングによりフローテ
ィング・ゲートの電位が上昇し、ゲート酸化膜を通して
ソースあるいはドレインから電子がフローティング・ゲ
ートに注入される。これを消去状態といい、このときの
記憶データを“1"レベルと定義する。このとき、メモリ
セルの閾値電圧は第11図の特性図に示すように約２〜3V
となる。

データの書き込みはコントロール・ゲートを0Vに、ソー
スをオープン状態にし、ドレインに高電圧を印加するこ
とにより行なわれる。このとき、フローティング・ゲー
トからソースに電子が放出され、メモリセルの閾値電圧
は第11図の特性図に示すように約−5Vとなる。そして、
このときの記憶データを“0"レベルと定義する。

次に上記第10図に示す等価回路のNAND基本ブロック10の
動作を第12図を用いて説明する。

データの消去は、データ線DL1,DL2を0V、SG1を5V、SG2
を15V、ワード線WL1〜WL8を全て15Vにそれぞれ設定する
ことにより行なわれる。この状態では、メモリセル32〜
39の全てのドレイン、ソースが0Vになり、メモリセル32
〜39は一括して消去される。

データの書き込みはセレクト・ゲートトランジスタ31に
近い側のメモリセル32（セル１）から順次選択されて行
なわれる。まず、始めにSG1を0V、データ線DL1を20V,DL
2を10V、SG2を20Vにする。次にワード線WL1を0Vとし、
他のワード線WL2〜WL8を全て20Vに設定することにより
メモリセル32を選択し、書き込みを行う。予め消去され
たメモリセルの閾値電圧は約3Vであるが、書き込み状態
において高電圧が印加されているメモリセル（セル２〜
セル８）の閾値電圧は、基板効果を考慮すると約5Vとな
る。このため、メモリセル32のドレインには、（メモリ
セル33のゲート電圧）−（消去されたメモリセルの閾値
電圧）＝（20V−5V）である15Vが印加され、100Åの厚
さのゲート酸化膜（第９図中の符号22）を通してフロー
ティング・ゲートからドレインへ電子が放出され、メモ
リセル32にはデータが書き込まれる。次のメモリセル33
への書き込みは、ワード線WL1とWL2を0Vとし、残りのワ
ード線WL3〜WL8を全て20Vに設定することにより行なわ
れる。同様にしてメモリセル39までの書き込みが第12図
に示すように順次行なわれる。もし、選択されたメモリ
セルに対し書き込みを行わない（“1"レベルデータのま
まにする）場合には、データ線DL1に20Vの代りに0Vを印
加すればよい。この場合、フローティング・ゲートとド
レインとの間には電圧が印加されず、書き込みは行なわ
れない。

このように８個のメモリセルに対するデータ書き込みを
ソース側のメモリセル32から順番に行う理由は、ワード
線に高電圧（20V）が、ドレインに0Vの電圧が印加され
ると、一旦書き込みが行なわれたメモリセルが消去され
てしまい、このような状態を避けるためである。また、
データ線DL2には書き込み時と消去時の中間の電圧であ
る約10Vを印加することにより、このデータ線DL2に接続
されたメモリセルにおける誤書き込み、誤消去を防止し
ている。また、一つのNAND基本ブロックが選択され、書
き込みが行なわれているとき、他のNAND基本ブロックで
はSG2が0V、ワード線WL1〜WL8も0Vになっており、誤書
き込み、誤消去が起きる恐れはない。

NAND基本ブロックからのデータ読出し動作は次のように
行なわれる。例えば、データ線DL1に接続されたNAND基
本ブロック内の１個のメモリセル32を選択してデータを
読み出す場合には、第12図に示すように、DL1に1V、SG1
及びSG2に5V、選択されたワード線WL1に0V、他のワード
線WL2〜WL8にそれぞれ5Vを印加する。また、非選択のデ
ータ線DL2は0Vに設定する。上記選択されたメモリセル3
2の記憶データが“1"レベル（閾値電圧が＋3V）のとき
は、コントロール・ゲート電圧が0Vなのでオフ状態とな
る。このため、選択されたNAND基本ブロック10ではデー
タ線DL1と接地電位との間に電流は流れない。従って、
このデータ線DL1に接続された図示しないセンスアンプ
によってこの“1"レベルのデータがセンスされる。他
方、選択されたメモリセル32の記憶データが“0"レベル
（閾値電圧が−5V）のときは、コントロール・ゲート電
圧が0Vでもオン状態となる。このとき、他のメモリセル
33〜39のコントロール・ゲート電圧は5Vであり、これら
メモリセル33〜39は記憶データにかかわらずオン状態と
なっているため、この基本ブロック10ではデータ線DL1
と接地電位との間に電流が流れる。従って、このときは
センスアンプで“0"レベルのデータがセンスされる。

（発明が解決しようとする課題）ところで、上記のようなNAND基本ブロックを有する従来
のメモリでは、ワード線（コントロール・ゲート17）の
ピッチでメモリセルを配置することができ、かつデータ
線とのコンタクト部をメモリセル８個について１個設け
ればよいので、メモリセルアレイの面積が小さくでき、
微細化に適した構造になっている。しかしながら、従来
のメモリでは次のような問題がある。その一つとして、
メモリセルが直列接続されたNAND型のセル構成となって
いるため、データの読み出し動作上、消去された非選択
メモリセルは5Vのゲート電圧でオンする必要があり、そ
の閾値電圧は約3V以下になっている必要がある。また同
様に、消去された選択メモリセルの閾値電圧は約1V以上
（少なくとも0V以上）になっていることも必要である。
しかしながら、1Mビットあるいは4Mビットと大規模化し
た大容量メモリでは全メモリセルを均一に消去すること
は困難であり、必ずばらつきが生じる。このばらつきの
発生により、消去したメモリセルの閾値電圧が１ビット
でも0Vから3Vの範囲の中に入らなければそのメモリは不
良となってしまう。ところが、全メモリセルを均一に消
去することができるメモリを設計、製造することは非常
に困難である。また、読み出し速度の高速化を図るため
には、“0"レベルのデータを記憶しているメモリセルを
含むNAND基本ブロックに流れる電流を多くする必要があ
る。しかし、この場合にも非選択状態でゲートに5Vが印
加されているメモリセルの閾値電圧が3Vの場合にはオン
電流を十分に大きくすることはできない。例えば１μｍ
ルールで設計されたNAND基本ブロックでは、データの読
み出し時に数μＡ程度のセル電流しか取れず、高速化に
適していない。

従来メモリの問題点の二つ目として、高耐圧化が必要な
点が挙げられる。データの書き込み時、例えばメモリセ
ル32にデータを書き込む場合、メモリセル33〜39の閾値
電圧が約5Vとなっており、メモリセル32に対して効率良
く書き込みを行うためには20Vという高電圧が必要とな
る。このため、周辺回路で十分な高耐圧対策が必要とな
り、またメモリセルに加わる電圧ストレスのために信頼
性上でも問題がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、設計及び製造が容易に行なえかつそ
のマージンも広く、高速化が容易に達成でき、信頼性が
高い不揮発性半導体メモリを提供することにある。

［発明の構成］（課題を解決するための手段と作用）この発明の不揮発性半導体メモリは、ドレイン領域及び
ソース領域を有し電荷を捕獲することによりデータを記
憶する不揮発性トランジスタをそれぞれ複数個直列に接
続して構成され、これら各不揮発性トランジスタは電荷
を捕獲する領域を有する第１のトランジスタ部と、この
第１のトランジスタ部と並列に接続されたエンハンスメ
ント型の第２のトランジスタ部とから構成された第１及
び第２の基本ブロックと、上記第１及び第２の基本ブロ
ック内の各不揮発性トランジスタからの読み出しデータ
及び各不揮発性トランジスタに対する書き込み用データ
を伝達するデータ線と、上記第１及び第２の基本ブロッ
クの一端と上記データ線との間にそれぞれ直列に挿入さ
れた第１及び第２のセレクト用トランジスタからなり、
これら第１及び第２のセレクト用トランジスタにおいて
上記第１及び第２の基本ブロックで互いに異なるセレク
ト用トランジスタが常時導通状態となるように設定さ
れ、常時導通状態にされない方の各セレクト用トランジ
スタが互いに異なる制御信号で導通制御される基本ブロ
ックの選択手段とを具備したことを特徴としている。

この発明によるメモリでは、消去時の閾値電圧がエンハ
ンスメント型の第２のトランジスタ部によって決定さ
れ、書き込み時の閾値電圧が第１のトランジスタ部によ
って決定される。

さらにこの発明の不揮発性半導体メモリは、浮遊ゲート
を有する不揮発性トランジスタを複数個直列に接続した
構成を含む回路を基本ブロックとし、各不揮発性トラン
ジスタは浮遊ゲートがチャネルの幅方向に一部存在する
と共にこの浮遊ゲートと絶縁膜を介して重なり合った消
去ゲートを有するトランジスタで構成されてなることを
特徴としている。

この発明によるメモリでは、消去ゲートを用いて消去が
行われる。

（実施例）以下、図面を参照してこの発明を実施例により説明す
る。

第１図はこの発明をNAND型EEPROMに実施した場合のメモ
リセルアレイの構成を示すものであり、第１図（ａ）は
そのパターン平面図、第１図（ｂ）は同図（ａ）のＡ−
Ａ′線に沿った断面図である。図において、11はｐ型の
シリコン半導体基板、12はフィールド酸化膜、13はn⁺拡
散層からなる共通ソース領域、14は同じくn⁺拡散層から
なる前記NAND基本ブロックのドレイン領域、15はそれぞ
れn⁺拡散層からなりNAND基本ブロック内に設けられた各
メモリセルのソースもしくはドレイン領域、16はそれぞ
れ第１層目のポリシリコン層からなるフローティング・
ゲート、17はそれぞれ第２層目のポリシリコン層からな
るコントロール・ゲート、18は第１層目のポリシリコン
層と第２層目のポリシリコン層とを電気的に接続して構
成された第１のセレクト・ゲート、19は同じく第１層目
のポリシリコン層と第２層目のポリシリコン層とを電気
的に接続して構成された第２のセレクト・ゲート、20は
例えばアルミニウムで構成されたデータ線、21はドレイ
ン領域14とデータ線20とを接続するコンタクト部、22は
フローティング・ゲート16と基板11との間に設けられた
厚さが例えば100Å程度のゲート酸化膜、23はフローテ
ィング・ゲート16とコントロール・ゲート17との間に設
けられた例えば厚さが約300Åのゲート絶縁膜、24は絶
縁酸化膜、25はコントロール・ゲート17と基板11との間
に設けられた例えば厚さが約300Åのゲート絶縁膜であ
る。

ここで上記実施例によるメモリセルアレイが前記第９図
に示す従来のものと異なっている点は、各フローティン
グ・ゲート16が各メモリセルのチャネル領域の全てに存
在せず、フィールド酸化膜12とソースもしくはドレイン
領域15または共通ソース領域13またはドレイン領域14と
で囲まれたチャネル領域の幅方向の一部にのみ存在して
いることである。なお、ここでいうチャネル領域の幅方
向とは、コントロール・ゲート17の延長方向と平行な方
向である。そして、フローティング・ゲート16が存在し
ていないチャネル領域の部分では、コントロール・ゲー
ト17がゲート絶縁膜25を介して基板11上に設けられてい
る。従って、各メモリセルはフローティング・ゲート16
が存在するフローティング・ゲートトランジスタと、コ
ントロール・ゲート17のみが存在するエンハンスメント
型トランジスタとを並列接続したトランジスタで構成さ
れている。上記構成でなるメモリセルアレイにおける各
NAND基本ブロックの基本的な構成を第２図の等価回路図
に示す。すなわち、各NAND基本ブロックは前記第１のセ
レクト・ゲート18を持ちセレクトゲート信号SG1が入力
されるセレクト・ゲートトランジスタ51と、前記コント
ロール・ゲート17を持ち８本のワード線WL1〜WL8の信号
がそれぞれ入力されるフローティング・ゲートトランジ
スタ52F〜59F（トランジスタ52F、58F及び59Fのみ図
示）それぞれとエンハンスメント型トランジスタ52E〜5
9E（トランジスタ52E、58E及び59Eのみ図示）それぞれ
とを並列接続して構成された８個のメモリセル52〜59
（メモリセル52、58及び59のみ図示）と、前記第２のセ
レクト・ゲート19を持ちセレクトゲート信号SG2が入力
されるセレクト・ゲートトランジスタ60とをソース（接
地電位）とデータ線DLとの間に直列接続することによっ
て構成されている。

次に上記のようにフローティング・ゲートトランジスタ
とエンハンスメント型トランジスタとを並列接続して構
成された８個の各メモリセル52〜59における動作を、第
３図の特性図を用いて説明する。第３図中の特性（ａ）
は消去状態のメモリセルの特性である。消去状態のとき
にはフローティング・ゲートトランジスタ、例えば第２
図中のトランジスタ52Fの閾値電圧は第３図中の特性
（ｂ）に示すように約5Vと高くなっている。しかし、ト
ランジスタ52Fと並列に接続されているエンハンスメン
ト型トランジスタ52Eの閾値電圧は1Vとなっている。こ
のため、メモリセル52としての特性はエンハンスメント
型トランジスタ52Eの特性が支配的になる。同様に他の
メモリセル53〜59でも、その特性はエンハンスメント型
トランジスタの特性が支配的になる。

第３図中の特性（ｃ）は書き込み状態のときのメモリセ
ルの特性であり、このときの閾値電圧は約−5Vになって
いる。これは、エンハンスメント型トランジスタの閾値
電圧は1Vで消去状態のときと変わらないが、フローティ
ング・ゲートトランジスタの閾値電圧が約−5Vになるた
め、メモリセルとしての特性はフローティング・ゲート
トランジスタの特性が支配的になる。

このようなメモリセルを使用すると、消去時の閾値電圧
はエンハンスメント型トランジスタで決まる。エンハン
スメント型トランジスタは閾値電圧が1Vになるように設
計し、かつ製造することは容易である。また、フローテ
ィング・ゲートトランジスタの閾値電圧は1V以上ならば
いくらでもよいため、閾値電圧のばらつきを考慮して十
分な消去を行なえば、セル電流も多く取れ、安定した特
性が得られる。

また、NAND基本ブロックとしての消去、書き込み及び読
み出し動作は前記第12図に示す場合と同様である。とこ
ろが、従来のメモリでは消去時に閾値電圧を1Vから3Vの
範囲にする必要があるので、あまり高電圧を印加するこ
とができず、ワード線に15Vと比較的低い電圧を印加し
てゆっくりと消去し、所望する閾値電圧に注意深く移行
させる必要がある。これに対し、上記実施例のメモリの
場合、消去時の閾値電圧はエンハンスメント型トランジ
スタによって決定されるので、消去時にフローティング
・ゲートトランジスタの閾値電圧がどの程度になるかを
考慮する必要はない。従って、ワード線に従来よりも高
い電圧例えば17V程度の電圧を印加して十分に消去を行
うことができる。

また、データの書き込みについては、従来のメモリの場
合、消去されたメモリセルの閾値電圧が5V程度まで上昇
するため、選択されたメモリセルのドレインに15Vの電
圧を印加するためには、非選択のメモリセルのコントロ
ール・ゲートに20Vの高電圧を印加する必要があった。
ところが、上記実施例の場合には消去時の閾値電圧が1V
と低く、基板効果を考慮しても高々2V程度なので、選択
されたメモリセルのドレインに従来と同様に15Vの電圧
を得るためには非選択のメモリセルのコントロール・ゲ
ートに17V程度の電圧を印加すればよい。なお、この実
施例のメモリでは、各メモリセルのデータの消去・書き
込みは８本のワード線WL1〜WL8を共有するNAND基本ブロ
ック毎に行うことができる。

このように上記実施例のメモリでは、設計及び製造が容
易に行なうかつそのマージンも広くすることができる。
また、セル電流を大きく取ることができるために高速化
が容易に達成できる。さらに、非選択のメモリセルのゲ
ート電圧を従来よりも低くすることができるため、メモ
リセルに加わる電圧ストレスの低減化を図ることがで
き、信頼性の向上を達成できる。

なお、この実施例のメモリでは、セレクト・ゲート18,1
9として第１層目のポリシリコン層と第２層目のポリシ
リコン層とを接続したものを用いているが、これはいず
れか一方のポリシリコン層のみで構成するようにしても
よい。また、このセレクト・ゲート18,19下部のゲート
絶縁膜の厚さは、耐圧の関係で300Å〜400Åに設定する
ことが好ましい。

第４図はこの発明の第２の実施例によるメモリセルアレ
イの構成を示すものであり、第４図（ａ）はそのパター
ン平面図、第４図（ｂ）は同図（ａ）のＡ−Ａ′線に沿
った断面図である。この実施例のメモリが第１図のもの
と異なっている点は、各フローティング・ゲート16が各
メモリセルのチャネル領域の幅方向のほぼ中央部に存在
していることである。この実施例のメモリでは、各メモ
リセルのフローティング・ゲートトランジスタのチャネ
ル幅は第４図（ｂ）中の寸法Ｆで決まり、エンハンスメ
ント型トランジスタのチャネル幅は第４図（ｂ）中の寸
法（E1＋E2）で決まる。すなわち、フローティング・ゲ
ート16を形成する際にマスクずれが発生し、フローティ
ング・ゲート16の形成位置がずれたとしても、寸法Ｆ及
び寸法（E1＋E2）はそれぞれ一定となる。

第５図はこの発明の第３の実施例によるメモリセルアレ
イのパターン平面図である。第９図に示す従来のメモリ
における各メモリセルの図中の横方向の大きさはフロー
ティング・ゲートのピッチで決定され、第１図の実施例
のメモリの場合にはコンタクト部21が設けられたドレイ
ン領域14相互の間隔で決定される。第１図の実施例のメ
モリでは第９図の従来のメモリに比べれば横方向の大き
さは小さくなるが、その大きさはコンタクト部21で決ま
ってしまうために十分に小さくすることはできない。

そこでこの実施例のメモリでは、図中の横方向の大きさ
をより小さくするようにしたものであり、前記セレクト
・ゲート19の代りに２本のセレクト・ゲート26、27を設
け、左右２つのNAND基本ブロックを１個のコンタクト部
21を介して１本の図示しないデータ線に共通に接続する
ようにしたものである。そして、上記２つのNAND基本ブ
ロックでは上記両セレクト・ゲート26、27のうちいずれ
か一方の領域28が例えばデプレッション型トランジスタ
あるいはn⁺型の埋め込み領域にされ、この領域28が常に
オン状態となるように構成されており、残りの領域29は
エンハンスメント型トランジスタにされている。

このような構成によれば、左右２つのNAND基本ブロック
で１個のコンタクト部21を共有することができる。この
ため、図中の横方向のピッチはメモリセルのn⁺拡散層
（ソースもしくはドレイン領域15）の間隔で決定され、
そのピッチは第１図のメモリの場合よりも小さくするこ
とができる。

第６図は上記構成でなるメモリセルアレイにおける２個
のNAND基本ブロックの等価回路図ある。図において、6
1,62は前記セレクト・ゲート27,26の領域29で構成され
たエンハンスメント型トランジスタであり、両トランジ
スタ61,62はセレクトゲート信号SG4もしくはSG3で制御
される。

第７図はこの発明の第４の実施例によるメモリセルアレ
イの構成を示すものであり、第７図（ａ）はそのパター
ン平面図、第７図（ｂ）は同図（ａ）のＡ−Ａ′線に沿
った断面図である。この実施例のメモリでは、第１層目
のポリシリコン層からなるフローティング・ゲート16上
に消去ゲート酸化膜71を介して第２層目のポリシリコン
層からなる消去ゲート72を設け、さらにその上にゲート
絶縁膜73を介して第３層目のポリシリコン層からなるコ
ントロール・ゲート17を設けるようにしたものである。

この実施例のメモリではフローティング・ゲート16と基
板11との間に設けられたゲート酸化膜22の厚さは比較的
厚く、例えば300Å程度とされている。このような構成
でなるメモリセルアレイの２個のNAND基本ブロックの等
価回路図を第８図に示す。すなわち、各NAND基本ブロッ
クは前記第１のセレクト・ゲート18を持ちセレクトゲー
ト信号SG1が入力されるセレクト・ゲートトランジスタ5
1と、前記コントロール・ゲート17を持ち８本のワード
線WL1〜WL8の信号がそれぞれ入力される消去ゲートを備
えたフローティング・ゲートトランジスタ52G〜59G（ト
ランジスタ52G、58G及び59Gのみ図示）それぞれとエン
ハンスメント型トランジスタ52E〜59E（トランジスタ52
E、58E及び59Eのみ図示）それぞれとを並列接続して構
成された８個のメモリセル52′〜59′（メモリセル5
2′、58′及び59′のみ図示）と、セレクト・ゲート26
もしくは27を持ちセレクトゲート信号SG3もしくはSG4が
入力されるセレクト・ゲートトランジスタ61,62のいず
れか一方とをソース（接地電位）とデータ線DLとの間に
直列接続することによって構成されている。また、各NA
ND基本ブロック内のメモリセルの消去ゲートには２本の
消去ゲート線の信号EG1、EG2のいずれか一方が入力され
る。

このような構成のメモリにおいて、データの消去はWL1
〜WL8を全て0Vにし、EG1もしくはEG2を20Vにする。この
状態のときには各メモリセルのフローティング・ゲート
から消去ゲートにファウラー・ノルトハイムのトンネル
電流により電子が放出され、消去が行なわれる。

データの書き込みは、例えば選択されたワード線WL1を1
2V、データ線DLを10V、セレクトゲート信号SG1、SG3、S
G4をそれぞれ20V、非選択のワード線WL2〜WL8を20Vにし
て、メモリセル52′にホットエレクトロン効果により電
子を注入することにより行なわれる。メモリセル53′に
データを書き込む場合には、ワード線WL2を12Vとし、他
のワード線WL1、WL3〜WL8を20Vに設定することにより行
なわれる。以下、同様にしてメモリセル59′まで順次デ
ータの書き込みを行うことができる。ここで、非選択の
ワード線の電圧を20Vと高くする理由は、各メモリセル
を３極管動作させてホットエレクトロンの発生を押さ
え、誤書き込みを防止するためである。

この実施例ではフローティング・ゲート16からの電子の
放出は消去ゲート72に対して行ない、フローティング・
ゲート16と基板11との間に設けられたゲート酸化膜22の
厚さを厚くして、ホットエレクトロンによる書き込みを
行うようにしたため、ゲート酸化膜22の信頼性が向上
し、紫外線消去型のEPROMと同様な高信頼性を得ること
ができる。

なお、この発明は上記した各実施例に限定されるもので
はなく種々の変形が可能であることはいうまでもない。
例えば上記各実施例では各メモリセルとして、フローテ
ィング・ゲートトランジスタとエンハンスメント型トラ
ンジスタとを並列接続したものを使用する場合について
説明したが、これはフローティング・ゲートトランジス
タの代りに、トラップ準位に電荷を捕獲するMNOS型のト
ランジスタを使用することもできる。

［発明の効果］以上説明したようにこの発明によれば、設計及び製造が
容易に行なえかつそのマージンも広く、高速化が容易に
達成でき、信頼性が高い不揮発性半導体メモリを提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例によるメモリセルアレ
イの構成を示すものであり、第１図（ａ）はパターン平
面図、第１図（ｂ）は断面図、第２図は第１図の実施例
のメモリセルアレイにおけるNAND基本ブロックの等価回
路図、第３図は上記実施例を説明するための特性図、第
４図はこの発明の第２の実施例によるメモリセルアレイ
の構成を示すものであり、第４図（ａ）はパターン平面
図、第４図（ｂ）は断面図、第５図はこの発明の第３の
実施例によるメモリセルアレイのパターン平面図、第６
図は第５図の実施例のメモリセルアレイにおけるNAND基
本ブロックの等価回路図、第７図はこの発明の第４の実
施例によるメモリセルアレイの構成を示すものであり、
第７図（ａ）はパターン平面図、第７図（ｂ）は断面
図、第８図は第７図の実施例のメモリセルアレイにおけ
るNAND基本ブロックの等価回路図、第９図は従来のメモ
リにおけるメモリセルアレイの構成を示すものであり、
第９図（ａ）はパターン平面図、第９図（ｂ）及び第９
図（ｃ）はそれぞれ断面図、第10図は第９図の従来メモ
リにおけるNAND基本ブロックの等価回路図、第11図は上
記従来メモリを説明するための特性図、第12図は上記従
来メモリを説明するための図である。 11……ｐ型のシリコン半導体基板、12……フィールド酸
化膜、13……共通ソース領域、14……NAND基本ブロック
のドレイン領域、15……メモリセルのソースもしくはド
レイン領域、16……フローティング・ゲート、17……コ
ントロール・ゲート、18……第１のセレクト・ゲート、
19……第２のセレクト・ゲート、20……データ線、21…
…コンタクト部、22……ゲート酸化膜、23……ゲート絶
縁膜、24……絶縁酸化膜、25……ゲート絶縁膜、51,60
……セレクト・ゲートトランジスタ、52F〜59F……フロ
ーティング・ゲートトランジスタ、52E〜59E……エンハ
ンスメント型トランジスタ、52〜59,52′〜59′……メ
モリセル。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 (56)参考文献特開平１−235278（ＪＰ，Ａ) 特開平１−166565（ＪＰ，Ａ) 特開昭62−94987（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】ドレイン領域及びソース領域を有し電荷を
捕獲することによりデータを記憶する不揮発性トランジ
スタをそれぞれ複数個直列に接続して構成され、これら
各不揮発性トランジスタは電荷を捕獲する領域を有する
第１のトランジスタ部と、この第１のトランジスタ部と
並列に接続されたエンハンスメント型の第２のトランジ
スタ部とから構成された第１及び第２の基本ブロック
と、上記第１及び第２の基本ブロック内の各不揮発性トラン
ジスタからの読み出しデータ及び各不揮発性トランジス
タに対する書き込み用データを伝達するデータ線と、上記第１及び第２の基本ブロックの一端と上記データ線
との間にそれぞれ直列に挿入された第１及び第２のセレ
クト用トランジスタからなり、これら第１及び第２のセ
レクト用トランジスタにおいて上記第１及び第２の基本
ブロックで互いに異なるセレクト用トランジスタが常時
導通状態となるように設定され、常時導通状態にされな
い方の各セレクト用トランジスタが互いに異なる制御信
号で導通制御される基本ブロックの選択手段とを具備したことを特徴とする不揮発性半導体メモリ。
【請求項２】浮遊ゲートを有する不揮発性トランジスタ
を複数個直列に接続した構成を含む回路を基本ブロック
とし、上記各不揮発性トランジスタは浮遊ゲートがチャ
ネルの幅方向に一部存在すると共にこの浮遊ゲートと絶
縁膜を介して重なり合った消去ゲートを有するトランジ
スタで構成されてなることを特徴とする不揮発性半導体
メモリ。