JPH03296276A - 不揮発性機能付並列型複合トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、不揮発性機能付並列型複合トランジスタに関
し、特にＥＥＰＲＯＭ　（電気的消去可能プログラマブ
ルＲＯＭ）あるいはＥＰＲＯＭ　（消去可能プログラマ
ブルＲＯＭ）等のメモリセルとして好適な複合トランジ
スタに関する。

［従来の技術］ 従来、ＥＥＰＲＯＭあるいはＥＰＲＯＭ用のメモリセル
としてはいわゆるフローティングタートを有するＭＯＳ
トランジスタすなわちフローティングゲート型ＭＯＳト
ランジスタか単体で使用されるか、あるいはこのような
フローティングゲ１〜型ＭＯＳトランジスタのドレイン
・ソース回路に直列に選択用のＭＯＳトランジスタを接
続しなものが使−用されていた。そして、このようなフ
ロティングゲート型ＭＯＳトランジスタは、そのフロー
テイングゲートに電子が注入されているか否かによって
情報を不揮発的に記憶することが可能であった。

［発明が解決しようとする課題］ ところが、このようなフローティングゲート型ＭＯＳト
ランジスタ単体あるいは各フローティングゲート型ＭＯ
８１〜ランジスタ毎に選択用のＭＯＳトランジスタを直
列接続したものを各ビット毎に使用してメモリ装置を構
成する場合には、いわゆるＮＯＲ構成の回路とする必要
かあるため、ビット線用コンタクトが各セル毎に必要と
なりメモリ装置の集積度を向上させる上で大きな障害と
なっていた。

本発明の目的は、前述の従来例の装置における問題点に
鑑ミ、占有面積が極めて少なくしたがって高密度のメモ
リ装置のメモリセルに使用して好適な不揮発性機能付並
列型複合１−・ランジスタを提供することにある。

［課題を解決するための手段］ 本発明に係わる不揮発性機能付並列型複合トランジスタ
は、ゲー１−、ソースおよびドレインを有するＭＯＳト
ランジスタ部と、コントロールゲト、フローティングゲ
ート、ソースおよびドレインを有するフローテインクゲ
ート型ＭＯ３Ｉ−ランジスタ部とを備え、これらの両ｌ
〜ランジスタ部のゲートとコントロールゲート、ソース
同志およびドレイン同志かそれぞれ互いに共通化され同
一半導体基板上に形成されていることを特徴とする。

また、別の見地から見ると、本発明に係わる不揮発性機
能付並列型複合トランジスタは、半導体基板と、この半
導体基板に形成されたソース拡散領域と、この半導体基
板に形成されたドレイン拡散領域と、これらのソース拡
散領域およびドレイン拡散領域の間に介在するチャネル
領域と、前記チャネル領域の一部幅にわたり前記ドレイ
ン拡散領域からソース拡散領域に至る領域上に絶縁膜を
介して形成されたフローティングゲート層と、このフロ
ーティングゲート層上および前記チャネル領域の残余の
幅にわたる領域上に絶縁膜を介して延在するコントロー
ルケート層とを具備することを特徴とする。

［作用］ 上述の構成を有するトランジスタはエンハンスメント型
ＭＯＳトランジスタ部とフローティングゲート型ＭＯＳ
トランジス２部との並列型複合トランジスタであるため
、エンハンスメント型ＭＯ８ｉ）ランジスタ部の導通状
態によって次のような働きをする。即ち、コントロール
ゲートの電圧がエンハンスメント型ＭＯＳトランジスタ
部のゲトしきい値電圧Ｖｔｈより例えば低く該エンハン
スメント型ＭＯＳトランジスタ部がカットオフしている
場合には、本複合トランジスタはフローティングゲート
型ＭＯＳトランジスタによる不揮発性機能を有する。即
ち、フローティングゲートに注入されている電荷に応じ
てオンまたはオフとなり、かつ該電荷に応じて不揮発的
に情報を記憶する。

これに対し、コントロールゲ−１〜の電圧がエンハンス
メン１へ型１〜ランシタ部のゲー＋−Ｌきい値電圧■ｔ
ｈより例えば高く該エンハンスメント型ＭＯ８１〜ラン
ジ・スタ部かオンとなっている場合には、コントロール
ケートとドレイン／ソースの間の相対的な電圧の多きさ
および極性に応じてフローティングゲートへの電子の注
入あるいはフローティングゲートからの電子の排出が行
なわれる。従って、このような複合トランジスタをメモ
リ装置のメモリセルとして使用しエンハンスメント型Ｍ
ＯＳトランジスタ部のオンオフによって所望のセルを選
択し、情報の書き込み／読み出しおよび不揮発性記憶を
行なうことが可能になる。

また、ソース拡散領域と、ドレイン拡散領域と、これら
ソース拡散領域およびドレイン拡散領域の間に介在する
チャネル領域を共用すると共に、該チャネル領域の一部
幅を用いてフローティングゲートＭＯ３）ランジスタ部
を構成しかつ該チャネル領域の残余の幅によってエンハ
ンスメント型ＭＯＳトランジスタ部を構成することによ
り複合トランジスタの占有面積を極めて少なくすること
かできる。また、このような複合トランジスタはいわゆ
るＮＡＮＤ型メモリ装置のメモリセルとして使用するこ
とかでき、この場合各メモリセル毎にビットラインコン
タクトを必要としないなめメモリ装置の集積度を大幅に
向上させることか可能となる。

［実施例］ 以下、図面により本発明の詳細な説明する。

第１図は、本発明の１実施例に係わる・不揮発性機能付
並列型複合トランジスタの等価回路を示す。

第１図（ａ＞に示すように、本発明に係わる複合トラン
ジスタは、例えはエンハンスメント型のＭＯＳトランジ
ス７部１とフローティングゲート型ＭＯＳトランジスタ
部３とを有している。そして、Ｍ　ＯＳ　＋−ランジス
タ部１のソース電極とフローティンフケ−１〜型ＭＯＳ
トランジスタ部３のソース電極とは互いに接続されある
いは共通化されて複合トランジスタのソース電極（Ｓ）
を構成している。また、Ｍｏ８）ランシスター１のコン
トロルゲートとフローティングゲート型ＭＯＳトランジ
スタ部３のコントロールゲートとは互いに接続または共
通化されて複合トランジスタのコントロルゲート（Ｇ）
を構成し、さらにＭＯＳトランジス７部１のドレイン電
極とフローティングゲト型ＭＯＳトランジスタ部３のド
レイン電極とが互いに接続または共通化されて複合トラ
ンジスタのドレイン（Ｄ）を形成している。フローティ
ンググー１〜型ＭＯＳトランジスタ部３はそのコンｌ−
ロールゲートとチャネルとの間に絶縁されたフロティン
グゲート５を有している。

即ち、本発明の１実施例に係わる複合トランジスタは、
エンハンスメント型ＭＯＳトランジスタとフローティン
グタート型ＭＯＳトランジスタのソース、ゲート、ドレ
インをそれぞれ並列接続して構成したものと等価であり
、その基本的な略式記号としては例えは第１図（ｂ）に
示すようなものを使用することができる。

次に、第１図に示される複合トランジスタの動作を説明
する。まず、ゲート電圧かＭｏ３）ランシスターのゲー
トしきい値電圧ＶＩｌｈより例えば低くＭｏ５ｔ−ラン
シスターがオフとなっている場合には、第１図（ａ）に
示す複合トランジスタはフローティンクチ−１〜型ＭＯ
Ｓトランジスタ３と等価になり、フローティングゲ−１
へ５に蓄積された電荷に応じた動作を行なう。即ち、例
えはフロティングゲート５に電子か注入されておれば、
フローティンタケ−１〜トランジスタ３はノーマリオフ
となり、フローティングゲ−１へ５に電子が注入されて
おらなければノーマリオンとなり、フローティングゲ−
１−５の電荷によってゲートしきい値電圧が変化する６
そして、フローティングゲートへの電子の注入および引
き抜きは電界放出を用いて行ない、ゲートとソース／ド
レインとの間に高電界を印加し例えばソースまたはドレ
インからフローティングゲートに電子を注入しあるいは
フロティングゲートからソースまたはドレインに電子の
引き抜きを行なう。尚、フローティンググ１〜への電子
の注入および引き抜きはフローティングゲ−１〜とコン
トロールゲート間で行なうようにすることもできる。

次に、第１図の複合１〜ランジスタにおいて、ゲ１〜の
電圧かＭｏ５１〜ランジスタ１のゲー１〜しきい値電圧
■ｔｈより例えば高い場合には該Ｍｏ３１〜ランジスタ
１がオンとなる。この場合には、ゲトとドレインまたは
ソースとの間の電圧に応じて前述のように２０−ティン
グケート型Ｍｏ５ｔ〜ランジスタ３のフローティングゲ
ート５に対する電子の注入および引き抜きを行なうこと
もてきる。

但し、この場合にはフローティングゲート型ＭＯＳトラ
ンジスタ３のドレイン／ソース間はＭＯＳトランジスタ
１のオン抵抗によって短絡されているから、通常はフロ
ーテインクケート型ＭＯ３＋〜ランジスタ３の情報の読
み出しは行なわれない。

第２図は、第１図に示される複合トランジスタの構造の
一例を示す。第２図（ａ）は平面図、第２図（ｂ）、（
ｃ）および（ｄ）はそれぞれ第２図（ａ）におけるＢ−
Ｂ線、Ｃ−Ｃ線およびＤＤ線に沿った断面図である。こ
れらの図に示されるように、本発明に係わる複合トラン
ジスタは、０ 半導体基板２１に形成されたソース拡散領域２３、ドレ
イン拡散領域２５、およびこれらのソース拡散領域２３
とドレイン拡散領域２５との間に存在するチャネル領域
２７を備えている。そして、これらのソース拡散領域２
３、ドレイン拡散領域２５およびチャネル領域２７はフ
ィールド酸化膜２９によって他の素子と分離されている
。チャネル領域２７の一部幅上には薄い酸化膜３１を介
して多結晶シリコン等で構成されるフローテイングゲト
電ｔｉｆ１３３か形成されている。また、このフローテ
ィングゲート３３の上部およびチャネル領域２７の残り
の幅の部分上には比較的厚い酸化膜３５を介してコント
ロールゲート電極即ちゲート電極３７か形成されている
。このように、第２図に示される構造においては、第１
図におけるＭＯ８型トランジスタ１とフローティングゲ
ート型ＭＯＳトランジスタ３のソース、ドレインおよび
コントロールゲー１〜かそれぞれ共通化され、さらに両
トランジスタのチャネル領域も互いにつながりまたは共
通化されている。このような構造により第１ １図の複合トランジスタが極めて少ない占有面積で構成
される。尚、第２図においては、フローティングゲ−１
−３３とチャネル領域２７との間の酸化膜３１がコント
ロールゲート３７とチャネル領域２７との間の酸化膜３
５より薄く構成されているが、これらの酸化膜の厚み関
係を逆にすることも可能である。

次に、第２図に示されるような複合１−ランジスタの製
造方法の一例を概略的に説明する。

（１）ます、ＬＯＣＯ８Ｏ等を含む方法により半導体基
板２１上にフィールド酸化膜２９およびこのフィールド
酸化ＷＪ、２９て分離されたアクティブ領域を形成する
。このアクティブ領域には後にソース拡散領域２３、ド
レイン拡散領域２５およびチャネル２７か形成される。

（２）チャネル領域２７の一部幅の部分を含む領域上に
例えは１００オングストローム前後の厚みの薄い酸化膜
を形成し、その後多結晶シリコンをその上に被着する。

そして、この多結晶シリコン層に不純物をドーピングし
て抵抗値を低下さぜ２ な後、例えばフォトエツチング等の方法により不揮発性
記憶用のフローテインクゲート電極を形成する。

く３）次に、フォトマスクプロセスおよびイオン注入技
術等を用いてソース拡散領域２３およびドレイン拡散領
域２５を、およびこれらの領域２３．２５間にチャネル
２７を形成する。

（４）次に、フローティングゲート３３の上およびエン
ハンスメントトランジスタのチャネル領域上に同時にゲ
ート酸化膜を形成する。

（５）このようにして形成したゲート酸化膜上にポリシ
ンコンを被着し、低抵抗化のための不純物を拡散した後
、フォトマスクエツチング技術によってコＩ−ロールゲ
ート用の電極３７を形成する。

（６）その後、従来のＭＯＳトランジスタの形成方法と
同様にして、アルミ配線、および保護膜等を形成する。

第３図は、上述のような複合トランジスタをメモリセル
として用いたメモリ装置を部分的に示ず６図図のメモリ
装置においては、各々前述の複合ト３ ランジスタによって構成されるメモリセル３９１．３９
−２．・・・、３９−ｎが各々のドレインおよびソース
端子によって直列接続され縦積構造を形成している。こ
のようなメモリセルの直列回路の一端Ｐ１は上位ビット
セレクトゲートを構成するＭＯＳトランジスタ４１を介
してビットライン４３につながり、このビットライン４
３は図示しないセンスアンプおよび高電圧発生回路等に
接続されている。また、メモリセル３９−１，３９２、
・・・、３９−ｎの他端Ｐ２は下位ビットセレクトゲー
トを構成するＭＯＳトランジスタ４５を介して接地され
ている。また、各メモリセル３９１．３９−２．・・・
、３９−ｎを構成する複合トランジスタのコントロール
ゲートはそれぞれワード線４７−１．４７−２．・・・
、４７−ｎに接続され、これらの各ワード線４７−１．
４７−２．・・・、４７−ｎは図示しないローデコーダ
またはワードデコータに接続されている。尚、ビット線
の下端部のノードＰ２にはプリチャージ回路を構成する
トランジスタ４９が接続されている。

４ 第３図のメモリ装置において、あるメモリセル、例えは
メモリセル３９−２を選択してその記憶情報を読み出す
なめには、メモリセル３９−２につなかるワード線４７
−２を低レベルとし、他のすべてのワード線を高レベル
とする。これにより、選択メモリセル３９−２以外のメ
モリセル３９１３９−３．・・・、３９−ｎのエンハン
スメント型ＭＯＳトランジスタ部かオンとなり、これら
の非選択メモリセルのドレイン・ソース回路は低インピ
ーダンスとなる。また、ビットライン４３に接続された
上位ビット選択用トランジスタ４１および下位ビット選
択用トランジスタ４５を共にオンとしてメモリセル３９
−２が接続されたビット線の選択を行なう。このような
状態では、ビット線４３からグランドに至る回路のイン
ピーダンスは選択されたメモリセル３９−２のフローテ
ィングゲート型ＭＯ３１〜ランジスタ部のインピーダン
スによって決定される。即ち、該トランジスタのフロー
ティングゲートに電子が注入されておれは該フローティ
ングゲート型ＭＯＳトランジスタは５ オフ、電子が注入されておらなければ該トランジスタは
オンとなる。従って、このフローティングゲート型ＭＯ
Ｓトランジスタのインピータンスをビット線４３に接続
された図示しないセンスアンプによって電流検出するこ
とにより選択メモリセルの情報を読み出すことかできる
。

また、第３図のメモリ装置が例えは紫外線による消去可
能なＥＰＲＯＭである場合には、フロティンクゲート型
ＭＯＳトランジスタ部に紫外線を照射してフローティン
グゲート中の電子をソスまたはドレイン回路に放出させ
ることによってメモリセルの消去か行なわれる。この場
合は、消去状態としてはフローティングゲート中に電子
かない状態、即ちオン状態、例えば「Ｏ」状態、となる
。この状態であるメモリセル、例えばメモリセル３９−
２、を選択して情報「１ｊを書き込むためには、上位ビ
ット選択用トランジスタ４１および下位ビットラインプ
リチャージ用トランジスタ４つを共にオンとし、ビット
ラインを５Ｖにフ。

リチャージし、かつすべてのワード線４７−１６ ４７−２．・・・、４７−ｎを例えば＋５■の高レベル
の電位とする。次に、下位ビット選択用トランジスタ４
５をオンとしビット線電位をプルタウンすると共に、選
択メモリセル３９−２のワード線４７−２をプログラム
用高電圧■ＰＰ、例えば２０Ｖ、まで昇圧する。これに
より、ソース／ドレインからフローティングゲート中に
電子が注入され、メモリセル３９−２に情報「１」の書
き込みか行なわれる。

また、第３図のメモリ装置か電気的消去可能なメモリ装
置、即ちＥＥＰＲＯＭである場合は、フローティングゲ
ートに電子が注入された状態、即ち「１」の状態が消去
状態とすることができる。

即ち、消去すべきメモリセルの接続されたビ・ントライ
ンにおける上位ビット選択用トランジスタ４１、下位ビ
ット選択用トランジスタ４５をオンとし、かつすべての
ワード線４７−１．４７−２゜・・・　４７−ｎを例え
ば３〜５■とする。この状態で、消去すべきメモリセル
に接続されたワード線、例えば４７−２、にプログラム
用高電圧、例えば７ １２〜２０Ｖ、を印加する。これにより、ファウラーノ
ルドハイム効果により電子かフローティングゲート中に
注入され情報の消去が行なわれる。

また、・情報の書き込み、即ち情報「０」の書き込み、
は、選択されたメモリセル、例えばメモリセル３９−２
、のビット線に接続された上位ビット選択ゲート４１を
オン、下位ビット選択ゲート４５をオフとする。また、
下位ビットラインプリチャージ用トランジスタ４つをオ
ンとして、このトランジスタ４つを介してプログラム用
高電圧Ｖ０．をノードＰ２に印加すると共に、上位ビッ
ト選択用トランジスタ４１を介して図示しない高電圧発
生回路からプログラム用高電圧■、ＰをノドＰ１に印加
する。そして、選択メモリセル３つ−２と接続されたワ
ード線４７−２の電位を例えばＯｖとし、他の非選択メ
モリセルのワードラインをすべて高ｔＦＥＶＰＰとする
。これにより、選択メモリセル３９−２のフローティン
フケ−１〜から電子がドレインおよびソースに引き抜か
れ、情報「０」の書き込みが行なわれる。尚、このよ８ うなＥＥＰＲＯＭにおける選択メモリセルの情報の読み
出しは先のＥＰＲＯＭの場合と同様にして行なわ・れる
。

上述においては、本発明に係わる不揮発性機能付並列型
複合トランジスタをＥＥＰＲＯＭ、ＥＰＲＯＭ等のメモ
リ装置に使用する場合につき説明したが、本発明に係わ
る複合トランジスタはその不揮発特性を利用してその他
種々の回路装置に用いることができる。例えば、コント
ロールゲートとフローティングケートとの間の酸化膜を
薄い酸化膜とすることにより、コントロールゲートに先
に印加された電圧に応じてフローテインクゲ〜ト中の電
子がコントロールゲートに引き抜かれ、以後の動作が先
にコントロールゲートに印加された電圧によって左右さ
れるいわゆる学習機能を有するトランジスタとして使用
することもてきる。

［発明の効果コ 以上のように、本発明によれは、極めて簡単な構造によ
って不揮発性を有する複合トランジスタが得られ、通常
のＭＯＳ）ランジスタ部とフロ９ テインクゲート型トランジスタ部とを一体化して複合化
することができるから、集積回路基板上における占有面
積を極めて少なくすることかできる。

また、本発明に係わる複合トランジスタをメモリ装置と
して使用する場合には、従来のＮＯＲ型メモリセルのよ
うに各メモリセル毎にピッｌ−ライン用のコンタクトを
必要とすることがなくなり、極めて高密度のメモリ装置
を実現することか可能となる。

【図面の簡単な説明】 第１図＜ａ）および第１図（ｂ）はそれぞれ、本発明の
１実施例に係わる不揮発性機能付並列型複合トランジス
タの等価回路および略式回路記号を示す電気回路図、 第２図（ａ＞は第１図に示す複合トランジスタのＩ造を
示す平面図、 第２図（ｂ）、第２図（ｃ）および第２図（ｄ）はそれ
ぞれ、第２図（ａ）におけるＢ−Ｂ線、ＣＣ線、そして
ｌｌ−Ｄ線から見た部分的断面図、０ そして 第３図は、第１図の複合トランジスタをメモリセルとし
て使用したメモリ装置の回路例を示す部分的電気回路図
である。 １：エンハンスメント型ＭＯＳトランジスタ部、３：フ
ローティンググー１〜型Ｍｏ５ｔ〜ランジスタ部、 ５：フローティンフケ＝１〜． ２１：半導体基板、 ２３：ソース拡散領域、 ２５ニドレイン拡散領域、 ２７：チャネル領域、 ２９：フィールド酸化膜、 ３１：薄いゲート酸化膜、 ３３：フロ−ティングケート、 ３５：厚いゲート酸化膜、 ３７：コントロールゲート、 ３９−１．３９−２．・・・、３９−ｎ：メモリセル、 ４Ｉ：上位ビット選択用トランジスタ、４３：ビットラ
イン、 ４５：下位ビット選択用トランジスタ、４７−１．４７
−２．・・・、４７−ｎ：ワードライン、 ４つ：下位ピットプリチャージ用トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １、ゲート、ソースおよびドレインを有するエンハンス
   メント型ＭＯＳトランジスタ部と、コントロールゲート
   、フローティングゲート、ソースおよびドレインを有す
   るフローティングゲート型ＭＯＳトランジスタ部とを備
   え、これらの両トランジスタ部のゲートとコントロール
   ゲート、ソース同志およびドレイン同志がそれぞれ互に
   共通化され同一半導体基板上に形成されていることを特
   徴とする不揮発性機能付並列型複合トランジスタ。 ２、半導体基板と、該半導体基板に形成されたソース拡
   散領域と、前記半導体基板に形成されたドレイン拡散領
   域と、前記ソース拡散領域およびドレイン拡散領域の間
   に介在するチャネル領域と、前記チャネル領域の一部幅
   の前記ドレイン拡散領域からソース拡散領域に至る領域
   上に絶縁膜を介して形成されたフローティングゲート層
   と、該フローティングゲート層上および前記チャネル領
   域の残余の幅にわたる領域上に絶縁膜を介して延在する
   コントロールゲート層とを具備することを特徴とする不
   揮発性機能付並列型複合トランジスタ。