JPS58190069A - 半導体不揮発性メモリ装置 - Google Patents
半導体不揮発性メモリ装置Info
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- JPS58190069A JPS58190069A JP57072989A JP7298982A JPS58190069A JP S58190069 A JPS58190069 A JP S58190069A JP 57072989 A JP57072989 A JP 57072989A JP 7298982 A JP7298982 A JP 7298982A JP S58190069 A JPS58190069 A JP S58190069A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発８ＡＦｉ半導体不揮発性メモリ装置に関するもの
である。
である。
従来のこの種のメモリ装置の一例として、Ｎチャネルの
浮遊ゲート型不揮発性メモリの平面パターン、およびそ
の断面構成を第１図（ａ）、および（ｂ）に示す。これ
らの各図において、符号（１）は周凹を絶縁体で覆つｌ
こ第１層目の導電物からなる浮遊グー ） 、（２）は
第２層目の導電物からなる制御ゲート、（３）はドレイ
ン側のＮ型不純物拡散層、（４）はソース側のＮ型不純
物拡散層、（５）は前記浮遊ゲート（１）下への層（３
）のくい込み領域、（６）は同様に浮遊ゲート（１）下
へのＪ＠ （４）のくい込み領域、（７）はＰ型シリコ
ン基板、（８）は絶縁層、（９）は隣接メモリの浮遊ゲ
ート（１）イ１１互間領域、（，１０）す］浮遊ゲート
（１）のチャネル部よりの延在部であり、また（社）は
浮遊ゲート（１）の相互間隔、（Ｙ） ｉｔ浮遊ゲート
（１）の長辺方向幅、２）は拡散領域幅である。
浮遊ゲート型不揮発性メモリの平面パターン、およびそ
の断面構成を第１図（ａ）、および（ｂ）に示す。これ
らの各図において、符号（１）は周凹を絶縁体で覆つｌ
こ第１層目の導電物からなる浮遊グー ） 、（２）は
第２層目の導電物からなる制御ゲート、（３）はドレイ
ン側のＮ型不純物拡散層、（４）はソース側のＮ型不純
物拡散層、（５）は前記浮遊ゲート（１）下への層（３
）のくい込み領域、（６）は同様に浮遊ゲート（１）下
へのＪ＠ （４）のくい込み領域、（７）はＰ型シリコ
ン基板、（８）は絶縁層、（９）は隣接メモリの浮遊ゲ
ート（１）イ１１互間領域、（，１０）す］浮遊ゲート
（１）のチャネル部よりの延在部であり、また（社）は
浮遊ゲート（１）の相互間隔、（Ｙ） ｉｔ浮遊ゲート
（１）の長辺方向幅、２）は拡散領域幅である。
しかしてこの第１図（ａ） 、 （ｂ）構成での動作と
しては、前記浮遊グー１−（１）に電子を充電させる。
しては、前記浮遊グー１−（１）に電子を充電させる。
すなわち［書込み１は、ドレイン（３）と制御ゲート（
２）に高電圧を印加し、チャネル領域で発生した高エネ
ルギ電子を、絶縁層（８）の伝導帯のエネルギギャップ
を越えて浮遊ゲート（１）に到達させ、この浮遊ゲ−１
−（１）ｋ帯電させることによって行ない、また浮遊ゲ
ート（１）から電子を放出させる。すなわち「消去」は
、紫外線あるいは紫外線の波長に近い光の照射により、
この浮遊ゲート（１）の電荷を放電させることによって
行なう。そしてまた「読出し」は、浮遊ゲート（１）の
電荷の有無によりメモリトランジスタのしきい値が異な
り、これによってドレイン・ソース間を流れる電流値が
変化するのを利用しこノミ流値をセンスアンプによｐ増
幅し、いわゆる％ ０１’ 、 囁ＩＩ＋の区別をし
て行なうのである。
２）に高電圧を印加し、チャネル領域で発生した高エネ
ルギ電子を、絶縁層（８）の伝導帯のエネルギギャップ
を越えて浮遊ゲート（１）に到達させ、この浮遊ゲ−１
−（１）ｋ帯電させることによって行ない、また浮遊ゲ
ート（１）から電子を放出させる。すなわち「消去」は
、紫外線あるいは紫外線の波長に近い光の照射により、
この浮遊ゲート（１）の電荷を放電させることによって
行なう。そしてまた「読出し」は、浮遊ゲート（１）の
電荷の有無によりメモリトランジスタのしきい値が異な
り、これによってドレイン・ソース間を流れる電流値が
変化するのを利用しこノミ流値をセンスアンプによｐ増
幅し、いわゆる％ ０１’ 、 囁ＩＩ＋の区別をし
て行なうのである。
しかし乍らこの第１図（ａ） 、 （ｂ）従来例の場合
には、１トランジスタ・１メモリとするために、ドレイ
ン（３）およびソース（４）の各拡散領域の幅（２）を
、浮遊ゲート（１）の長辺方向の幅（９）よりも内側に
配し、かつ浮遊ゲート（１）の延在部分（１０）を少な
くとも３〜４μｍ以上必要としており、しかも複数のメ
モリトランジスタを構成させると、隣接する浮遊ゲート
（１）の相互間隔（ＸＩ少なくとも３〜４． ｔｔｒｎ
以上必要とするから、この間隔（３）が結果的にメモリ
面積を大きくすること＼なって、大容量メモリには適さ
ないという不都仕がちつ７ヒ。
には、１トランジスタ・１メモリとするために、ドレイ
ン（３）およびソース（４）の各拡散領域の幅（２）を
、浮遊ゲート（１）の長辺方向の幅（９）よりも内側に
配し、かつ浮遊ゲート（１）の延在部分（１０）を少な
くとも３〜４μｍ以上必要としており、しかも複数のメ
モリトランジスタを構成させると、隣接する浮遊ゲート
（１）の相互間隔（ＸＩ少なくとも３〜４． ｔｔｒｎ
以上必要とするから、この間隔（３）が結果的にメモリ
面積を大きくすること＼なって、大容量メモリには適さ
ないという不都仕がちつ７ヒ。
またこの点を除去するための別の従来例として第２νＩ
（ａ）、ω）の構成があり、その等価Ｎ路を鋲３図に示
す。この従来例は前例に対して、浮遊ゲートの幅をドレ
イン、ソース領域の幅と同等かもしくは狭くし、これに
よって東オ責度を晶めるようにしたもので、各図中５同
一符号ｔ１同一または相当部分を示し、また（Ｗ）は浮
遊ゲート（１）の幅よシモ広くシたドレイン、ソース各
領域（３） 、 （４）の瞬接相互間隔であり、（Ｔｒ
２）は電荷蓄積用浮遊ゲート（１）をもつメモリトラン
ジスタ、（Ｔｒｌ） および（Ｔｒｑ）Ｖｉ（Ｔｒ２
）の浮遊ゲート（１）の両側部にあって、制御ゲート（
２）Ｉｌｌチャネル長、浮遊ゲート（１）’（ｉＪＥｔ
だドレイン、ソース各領域のはみ出し部（ｌｌ）ＩＩＩ
をチャネル幅とするそれぞれトランジスタである。
（ａ）、ω）の構成があり、その等価Ｎ路を鋲３図に示
す。この従来例は前例に対して、浮遊ゲートの幅をドレ
イン、ソース領域の幅と同等かもしくは狭くし、これに
よって東オ責度を晶めるようにしたもので、各図中５同
一符号ｔ１同一または相当部分を示し、また（Ｗ）は浮
遊ゲート（１）の幅よシモ広くシたドレイン、ソース各
領域（３） 、 （４）の瞬接相互間隔であり、（Ｔｒ
２）は電荷蓄積用浮遊ゲート（１）をもつメモリトラン
ジスタ、（Ｔｒｌ） および（Ｔｒｑ）Ｖｉ（Ｔｒ２
）の浮遊ゲート（１）の両側部にあって、制御ゲート（
２）Ｉｌｌチャネル長、浮遊ゲート（１）’（ｉＪＥｔ
だドレイン、ソース各領域のはみ出し部（ｌｌ）ＩＩＩ
をチャネル幅とするそれぞれトランジスタである。
こ＼でこの第２図（ｔ、） 、 （ｂ）および第３図従
来例での動作は次のようになされる。まず「書込み」に
前記したと同様にドレイン（３）と制御ゲート（２）に
高電圧を印加する。このときトランジスタ（Ｔｒ＋）と
ｔ：Ｔｒｓ）のチャネル幅／チャネル長を０・５μｍ１
５μｍとし、トランジスタ（Ｔｒｚ）のチャネル１０μ 幅／チャネル長＠ ｍ／ ５μｍとした場合、トラ
ンジスタ（Ｔｒ＋） と （Ｔｒ＋）の並列抵抗はト
ランジスタ（Ｔｒｚ） の８全稈度の高抵抗となり、
このためにトランジスタ（Ｔｒ ｒ ） 、 （Ｔｒ３
）に流れる電流はトランジスタ（Ｔｒ２）に流れる電流
にくらべて無視できるから、浮遊ゲート型メモリである
トランジスタ（Ｔｒｘ）のドレイン（３）と制御ゲート
（２）に印加される高電圧によってチャネル領域に発生
した間エネルギ電子は、絶＃ｇ層（８）の伝導帯のエネ
ルギギャップを越えて浮遊ゲート（１）に到達しこの浮
遊ゲート（１）を帯電させることによって行ない、また
「消去」は前記したと同様に紫外線あるいは紫外線の波
長に近い光の照射により、この浮遊ゲート（１）の電荷
を放電させることによって行なう。
来例での動作は次のようになされる。まず「書込み」に
前記したと同様にドレイン（３）と制御ゲート（２）に
高電圧を印加する。このときトランジスタ（Ｔｒ＋）と
ｔ：Ｔｒｓ）のチャネル幅／チャネル長を０・５μｍ１
５μｍとし、トランジスタ（Ｔｒｚ）のチャネル１０μ 幅／チャネル長＠ ｍ／ ５μｍとした場合、トラ
ンジスタ（Ｔｒ＋） と （Ｔｒ＋）の並列抵抗はト
ランジスタ（Ｔｒｚ） の８全稈度の高抵抗となり、
このためにトランジスタ（Ｔｒ ｒ ） 、 （Ｔｒ３
）に流れる電流はトランジスタ（Ｔｒ２）に流れる電流
にくらべて無視できるから、浮遊ゲート型メモリである
トランジスタ（Ｔｒｘ）のドレイン（３）と制御ゲート
（２）に印加される高電圧によってチャネル領域に発生
した間エネルギ電子は、絶＃ｇ層（８）の伝導帯のエネ
ルギギャップを越えて浮遊ゲート（１）に到達しこの浮
遊ゲート（１）を帯電させることによって行ない、また
「消去」は前記したと同様に紫外線あるいは紫外線の波
長に近い光の照射により、この浮遊ゲート（１）の電荷
を放電させることによって行なう。
またこの第２図（ａ） 、 （ｂ）および第３図従来例
で法浮遊ゲートの両側を共に不純物領域内に含ませたが
、片側を同領域から越えるようにした従来例を第４図（
ａ）に、かつその等価Ｎ路を同図（ｂ）に示し、また前
記片側を領域縁に一致させた従来例を第５図（ａ）に、
かつその等価Ｎ路を同図（ｂ）に示してあムこれらの各
側は実質的に高抵抗トランジスタが１つになっているだ
けで、基本的動作は全く同様である。
で法浮遊ゲートの両側を共に不純物領域内に含ませたが
、片側を同領域から越えるようにした従来例を第４図（
ａ）に、かつその等価Ｎ路を同図（ｂ）に示し、また前
記片側を領域縁に一致させた従来例を第５図（ａ）に、
かつその等価Ｎ路を同図（ｂ）に示してあムこれらの各
側は実質的に高抵抗トランジスタが１つになっているだ
けで、基本的動作は全く同様である。
これらの改造された各従来例構造の場合には、浮遊ゲー
トの少なくとも一方の側がドレイン、ソース領域の縁部
から外に出ていないために、第１図従来例での幅（Ｙ）
を小さくでき、従って少なくとも一方の隣するメモ
リとの間隔を狭め得られることになり、制御ゲート方向
の集積度を大幅に改善できるもので、このようにドレイ
ン、ソース幅よりも浮遊ゲート幅を小さくするのはノく
ターンレイアウト」二極めて有利であると言える。
トの少なくとも一方の側がドレイン、ソース領域の縁部
から外に出ていないために、第１図従来例での幅（Ｙ）
を小さくでき、従って少なくとも一方の隣するメモ
リとの間隔を狭め得られることになり、制御ゲート方向
の集積度を大幅に改善できるもので、このようにドレイ
ン、ソース幅よりも浮遊ゲート幅を小さくするのはノく
ターンレイアウト」二極めて有利であると言える。
しかしこれらの第２図（ａ） 、 （ｂ）および第４図
（ａ）。
（ａ）。
第５図（ａ）従来例の場合にあっても、主として［読出
し−１に際し大へな欠点を生ずる。こ＼で前記第３図の
等価回路を例にして述べる。すなわち、［書込み１が行
なわれる以前は、浮遊ゲート中に電荷の注入がなく、従
ってメモリトランジスタ（Ｔｒ２）の閾値も比較的低く
て１．２〜１．５Ｖ程度であり、このときトランジスタ
（Ｔｒｔ） ＋ ＣＴｒｓ ）は上部に浮遊ゲート（１
）が存在しないので、その閾値１ｄ Ｉ′Ｔ ｒ２）よ
りも低（０，８Ｖ程度であって、これはまた基板表面の
不純物濃度が同じであるからでもある。そしてこの場合
、制御ゲート（２）からみた閾値は、（：Ｔｒ２）が（
Ｔｒｔ ） 、 （Ｔｒｘ ） よりも大きいので、
（Ｔｒｔ）、（Ｔｒ３）で決壕る値、０．８Ｖ程度とな
る１−１ さて、こ＼でメモリトランジスタ（Ｔｒ２）において［
８込みｊが完了したときを考えてみる。今、トランジス
タ（Ｔｒ２）の浮遊ゲート（１）に電子が注入され、こ
のトランジスタ（Ｔｒ２）だけをとった場合、制御ゲー
ト（２）からみた閾値は８〜ＩＯＶ程度に高くなる。そ
してトランジスタ（Ｔｒｔ Ｌ （Ｔｒｓ）がない場
合は、トランジスタ（Ｔｒｚ）の書込み前の１．２〜１
，５■と書込み後の８〜１０ｖのｆｌｉｌの読出し笥５
ｆｆ１１例えば５■を制御ゲート（２）に印加して［胱
出し−１を行なうと、悄７１７の有無に対応してトラン
ジスタ（’ｒ ｒｔ ）がＯＮまたはＯＦＦ Ｌ、、こ
＼を通過する電、流か変化、すなわちドレインの電圧レ
ベルが大きく変化し−Ｃ読出される。またトランジスタ
（Ｔｒｔ） ｒ ＵＬ’ｒｓ）がある場合は、トラン
ジスタ（１’ｒｚ） のＩＩＪｄ Ｋが８〜ＩＯＶにな
っても、トランジスタ（Ｔｒｔ）、（Ｔｒｊ）の閾値ｈ
Ｏ，８Ｖのま＼であって、全体としての１日値は０．８
■近傍であるために、読出【２Ｍ、圧５■に＋ｊｔ、て
トランジスタ（Ｔｒｙ） ＋ （’ｌ’ｒ！Ｉ）
がＯＮすることになる。トランジスタ（’１’ｒ＋ ）
＋ （Ｔｒ３）の幅が小さければとのｉ； 響ｔＪ：
少ないもの＼、耽出し電圧の印加によりトランジスタ（
Ｔｒ２Ｊの状庸の如何に拘わらず、ドレイン（３）のレ
ベルが低下して振幅が小さくなり、トランジスタ（Ｔｒ
２）の幅をＩ」・さくする必要のある大答士メモリにあ
っては、センスアンプのセンス感度を上けなければなら
ず、結果的に回路設計上の大きな制約となるものであっ
た。
し−１に際し大へな欠点を生ずる。こ＼で前記第３図の
等価回路を例にして述べる。すなわち、［書込み１が行
なわれる以前は、浮遊ゲート中に電荷の注入がなく、従
ってメモリトランジスタ（Ｔｒ２）の閾値も比較的低く
て１．２〜１．５Ｖ程度であり、このときトランジスタ
（Ｔｒｔ） ＋ ＣＴｒｓ ）は上部に浮遊ゲート（１
）が存在しないので、その閾値１ｄ Ｉ′Ｔ ｒ２）よ
りも低（０，８Ｖ程度であって、これはまた基板表面の
不純物濃度が同じであるからでもある。そしてこの場合
、制御ゲート（２）からみた閾値は、（：Ｔｒ２）が（
Ｔｒｔ ） 、 （Ｔｒｘ ） よりも大きいので、
（Ｔｒｔ）、（Ｔｒ３）で決壕る値、０．８Ｖ程度とな
る１−１ さて、こ＼でメモリトランジスタ（Ｔｒ２）において［
８込みｊが完了したときを考えてみる。今、トランジス
タ（Ｔｒ２）の浮遊ゲート（１）に電子が注入され、こ
のトランジスタ（Ｔｒ２）だけをとった場合、制御ゲー
ト（２）からみた閾値は８〜ＩＯＶ程度に高くなる。そ
してトランジスタ（Ｔｒｔ Ｌ （Ｔｒｓ）がない場
合は、トランジスタ（Ｔｒｚ）の書込み前の１．２〜１
，５■と書込み後の８〜１０ｖのｆｌｉｌの読出し笥５
ｆｆ１１例えば５■を制御ゲート（２）に印加して［胱
出し−１を行なうと、悄７１７の有無に対応してトラン
ジスタ（’ｒ ｒｔ ）がＯＮまたはＯＦＦ Ｌ、、こ
＼を通過する電、流か変化、すなわちドレインの電圧レ
ベルが大きく変化し−Ｃ読出される。またトランジスタ
（Ｔｒｔ） ｒ ＵＬ’ｒｓ）がある場合は、トラン
ジスタ（１’ｒｚ） のＩＩＪｄ Ｋが８〜ＩＯＶにな
っても、トランジスタ（Ｔｒｔ）、（Ｔｒｊ）の閾値ｈ
Ｏ，８Ｖのま＼であって、全体としての１日値は０．８
■近傍であるために、読出【２Ｍ、圧５■に＋ｊｔ、て
トランジスタ（Ｔｒｙ） ＋ （’ｌ’ｒ！Ｉ）
がＯＮすることになる。トランジスタ（’１’ｒ＋ ）
＋ （Ｔｒ３）の幅が小さければとのｉ； 響ｔＪ：
少ないもの＼、耽出し電圧の印加によりトランジスタ（
Ｔｒ２Ｊの状庸の如何に拘わらず、ドレイン（３）のレ
ベルが低下して振幅が小さくなり、トランジスタ（Ｔｒ
２）の幅をＩ」・さくする必要のある大答士メモリにあ
っては、センスアンプのセンス感度を上けなければなら
ず、結果的に回路設計上の大きな制約となるものであっ
た。
この発明は従来のこのような欠点に鑑み、浮遊ゲート幅
がドレイン、ソース幅よりも小さい場合にあっても、読
出し時に前記トランジスタ（Ｔｒｔ）、（Ｔｒ３）の存
在を考えないですむこの種のメモリ装置を提供するもの
である。
がドレイン、ソース幅よりも小さい場合にあっても、読
出し時に前記トランジスタ（Ｔｒｔ）、（Ｔｒ３）の存
在を考えないですむこの種のメモリ装置を提供するもの
である。
以下、この発明に係わるメモリ装置の一実施例につき、
第６図（ａ）ないしくｄ）および第７図（＆）および（
ｂ）を参照して詳細に説明する。
第６図（ａ）ないしくｄ）および第７図（＆）および（
ｂ）を参照して詳細に説明する。
これらの第６図、第７図において前記第２図ないＬ２第
５図と同一符号は同一または相当部分を示しており、こ
の実施例では上部に制御ゲート（２）と浮遊ゲート（１
）とが存在する部分での浮遊ゲート（１）と基板（７）
間の絶縁層（８）部分の厚さくｔ、）よｐも、上部に制
御ゲート（２）のみが存在する部分での制御ゲート（２
）と基板（７）間の絶縁層（８）部分の厚さくｔｌ）を
大きくしたものである。すなわち、一般に基板表面の不
純物濃度が等しいときには、ゲートと基板間の絶縁膜を
厚くすることで閾値を犬きくし得るもので、前記のよう
に厚さくｔｌ）よりも（ｔｌ）を大きくすることにより
、前記第３図従来例でのトランジスタ（Ｔｒｔ ） 、
（Ｔｒ３）の閾値電圧を大きくでき、これを例えげ読
出し電圧５Ｖ以上の５．１Ｖとなるようにすると、胱出
し時にこのトランジスタＣＴｒ＋） 、 （、Ｔｒｓ
）の存在な殆んど無視し得るのである。
５図と同一符号は同一または相当部分を示しており、こ
の実施例では上部に制御ゲート（２）と浮遊ゲート（１
）とが存在する部分での浮遊ゲート（１）と基板（７）
間の絶縁層（８）部分の厚さくｔ、）よｐも、上部に制
御ゲート（２）のみが存在する部分での制御ゲート（２
）と基板（７）間の絶縁層（８）部分の厚さくｔｌ）を
大きくしたものである。すなわち、一般に基板表面の不
純物濃度が等しいときには、ゲートと基板間の絶縁膜を
厚くすることで閾値を犬きくし得るもので、前記のよう
に厚さくｔｌ）よりも（ｔｌ）を大きくすることにより
、前記第３図従来例でのトランジスタ（Ｔｒｔ ） 、
（Ｔｒ３）の閾値電圧を大きくでき、これを例えげ読
出し電圧５Ｖ以上の５．１Ｖとなるようにすると、胱出
し時にこのトランジスタＣＴｒ＋） 、 （、Ｔｒｓ
）の存在な殆んど無視し得るのである。
すなわち、１１込み前の各トランジスタ（Ｔｒｔ）。
（Ｔｒｚ） 、および（、Ｔｒ、）の閾値けそれぞれ
５．ＩＶ 、 １．２−１．５Ｖ 、 ｔｌｉび５．Ｉ
ＶＴあり、書込み良ノ閾値がそＪ′＋ぞｉ１５．Ｉ Ｖ
、 ｆｌ 〜１０Ｖ 、 オ！び５．１ｖとなるもの
で、５ＶでのＥｆｔ、出しについてはメモリトランジス
タ（、Ｔｒｚ）のみが情報の有無に対応してＯＮもしく
ｔｉｔ ＯＦＦ Ｌ、、トランジスタ（Ｔｒｔ）、
（Ｔｒ３）ｉｔ常にＯＦドに保持されてこ＼を通過
する側流がなくΔす、ド１／・イン（３）のレベル低下
になく、ｔａ込み前後のドレイン電圧の振幅が充分に大
きくなって、前！ｒ１４従来での欠点を完全に改善でき
る。そしてまたこの効果は喪込み効率の白土に役立つ５
、すなわｆ〕、１込みは前記したように制１ｆｌｌゲー
ト（２）に高電ＹＥ２例えば２１Ｖを印加することによ
ってなされ、このとき各トランジスタ（Ｔｒ＋）、 （
Ｔｒｚ）、 （Ｔｒａ） ＩｄすべてＯＮとなるが、ト
ランジスタ（Ｔｒ＋） 、 （Ｔｒ、＋）を流れる電流
は、その閾値が６ｖとなっているために０．８Ｖのとき
に比較して大変少なくなり、これによってドレイン電圧
を高く保持し得るので、結果的に書込み効率が低下しン
？くなるのである。
５．ＩＶ 、 １．２−１．５Ｖ 、 ｔｌｉび５．Ｉ
ＶＴあり、書込み良ノ閾値がそＪ′＋ぞｉ１５．Ｉ Ｖ
、 ｆｌ 〜１０Ｖ 、 オ！び５．１ｖとなるもの
で、５ＶでのＥｆｔ、出しについてはメモリトランジス
タ（、Ｔｒｚ）のみが情報の有無に対応してＯＮもしく
ｔｉｔ ＯＦＦ Ｌ、、トランジスタ（Ｔｒｔ）、
（Ｔｒ３）ｉｔ常にＯＦドに保持されてこ＼を通過
する側流がなくΔす、ド１／・イン（３）のレベル低下
になく、ｔａ込み前後のドレイン電圧の振幅が充分に大
きくなって、前！ｒ１４従来での欠点を完全に改善でき
る。そしてまたこの効果は喪込み効率の白土に役立つ５
、すなわｆ〕、１込みは前記したように制１ｆｌｌゲー
ト（２）に高電ＹＥ２例えば２１Ｖを印加することによ
ってなされ、このとき各トランジスタ（Ｔｒ＋）、 （
Ｔｒｚ）、 （Ｔｒａ） ＩｄすべてＯＮとなるが、ト
ランジスタ（Ｔｒ＋） 、 （Ｔｒ、＋）を流れる電流
は、その閾値が６ｖとなっているために０．８Ｖのとき
に比較して大変少なくなり、これによってドレイン電圧
を高く保持し得るので、結果的に書込み効率が低下しン
？くなるのである。
なおこの実施例は前記第２図対応に述べたが、第４図、
第５図にも適用できることは勿論である。
第５図にも適用できることは勿論である。
以上詳述したようにこの発明によれば、極めて簡単な構
成により書込みおよび読出しの特性を損なわずに、浮遊
ゲート幅をドレイン、ソース幅よりも小さくした大容量
メモリ装置を実現できる特長がある。
成により書込みおよび読出しの特性を損なわずに、浮遊
ゲート幅をドレイン、ソース幅よりも小さくした大容量
メモリ装置を実現できる特長がある。
第１図（ａ）、および（ｂ）は従来例による浮遊ゲート
型不揮発性メモリ装置の平面、およびｌｂ −１ｂ断面
図、第２図（ａ）、および（ｂ）は改良された従来例装
置の平面、および２ｂ −２ｂ断面図、第３図はｔ！Ｓ
２図装置の等価回路図、第４図（ａ）、および（ｂ）は
同別例装置の平面、および等価回路図、第５図（ａ）。 （１１） および（ｂ）はさらに別例装置の平面、および等価回路
図、第６図（ａ） 、 （ｂ） 、 （Ｃ） 、および
（ｄ）はこの発明に係わる一実施例浮遊ゲート型不揮発
性メモリ装置の平面、 ６１）−６ｂ断面、 ６ｒＨ
，−６ｃ断面、および６ｄ−６ｄ断面図、第７図（ａ）
、および（ｂ）は同上書込み時、および読出し時のそれ
ぞれ等価回路図である。 （１）・・・・浮遊ゲート、（２）・・・・制御ゲート
、（３）・・・・ドレイン、（４）・・・・ソース、（
５）・・・・ドレイン側くい込み領域、（６）・・・・
ソース側くい込み領域、（７）・・・・基板、（８）・
・・・絶縁層、（１０）・・・・浮遊ゲート延在部、（
１１）・・・・ドレイン、ソースのはみ出し領域、囚・
・・・不純物濃度の高い基板表面層、（Ｂ）・・・・不
純物濃度の低い基板表面層。 代理人 葛野 侶 − （１２） 第１図 （Ｇ） （ｂ） ３．４ ３４ 第２図 （０） （ｂ） 第３図 −手一 第４図 第５図 （ＣＩ） （ａ） （ｂ） （ｂ） 第６図
型不揮発性メモリ装置の平面、およびｌｂ −１ｂ断面
図、第２図（ａ）、および（ｂ）は改良された従来例装
置の平面、および２ｂ −２ｂ断面図、第３図はｔ！Ｓ
２図装置の等価回路図、第４図（ａ）、および（ｂ）は
同別例装置の平面、および等価回路図、第５図（ａ）。 （１１） および（ｂ）はさらに別例装置の平面、および等価回路
図、第６図（ａ） 、 （ｂ） 、 （Ｃ） 、および
（ｄ）はこの発明に係わる一実施例浮遊ゲート型不揮発
性メモリ装置の平面、 ６１）−６ｂ断面、 ６ｒＨ
，−６ｃ断面、および６ｄ−６ｄ断面図、第７図（ａ）
、および（ｂ）は同上書込み時、および読出し時のそれ
ぞれ等価回路図である。 （１）・・・・浮遊ゲート、（２）・・・・制御ゲート
、（３）・・・・ドレイン、（４）・・・・ソース、（
５）・・・・ドレイン側くい込み領域、（６）・・・・
ソース側くい込み領域、（７）・・・・基板、（８）・
・・・絶縁層、（１０）・・・・浮遊ゲート延在部、（
１１）・・・・ドレイン、ソースのはみ出し領域、囚・
・・・不純物濃度の高い基板表面層、（Ｂ）・・・・不
純物濃度の低い基板表面層。 代理人 葛野 侶 − （１２） 第１図 （Ｇ） （ｂ） ３．４ ３４ 第２図 （０） （ｂ） 第３図 −手一 第４図 第５図 （ＣＩ） （ａ） （ｂ） （ｂ） 第６図
Claims (1)
- 半導体基板と、この半導体基板上に所定間隔をへだて＼
形成されたドレイン、およびソースの各領域と、これら
のドレイン、およびソース各領域にはさまれた領域上に
あって、少なくとも一側部が各領域の幅内で、同各領域
にまたがるように絶縁層を介して形成された浮遊ゲート
と、この浮遊ゲート上にあって、前記ドレイン、および
ソース各領域にはさまれた領域で、同各領域にまたがる
ように絶縁層を介して形成された制御ゲートとを有する
半導体不揮発性メモリ装置において、前記制御ゲートと
浮遊ゲートとが存在する部分での浮遊ゲートと基板間の
絶縁層対応部分の厚さよシも、制御ゲートのみが存在す
る部分での制御ゲートと基板間の絶縁層対応部分の厚さ
を大きくしたことを特徴とする半導体不揮発性メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072989A JPS58190069A (ja) | 1982-04-29 | 1982-04-29 | 半導体不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072989A JPS58190069A (ja) | 1982-04-29 | 1982-04-29 | 半導体不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58190069A true JPS58190069A (ja) | 1983-11-05 |
| JPH0216592B2 JPH0216592B2 (ja) | 1990-04-17 |
Family
ID=13505312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072989A Granted JPS58190069A (ja) | 1982-04-29 | 1982-04-29 | 半導体不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990004855A1 (fr) * | 1988-10-21 | 1990-05-03 | Kabushiki Kaisha Toshiba | Memoire a semi-conducteurs remanente et procede de production |
| US5134450A (en) * | 1990-04-13 | 1992-07-28 | Motorola, Inc. | Parallel transistor circuit with non-volatile function |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911474A (ja) * | 1972-05-30 | 1974-01-31 | ||
| JPS509389A (ja) * | 1973-05-22 | 1975-01-30 | ||
| JPS5519851A (en) * | 1978-07-31 | 1980-02-12 | Hitachi Ltd | Manufacture of non-volatile memories |
-
1982
- 1982-04-29 JP JP57072989A patent/JPS58190069A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911474A (ja) * | 1972-05-30 | 1974-01-31 | ||
| JPS509389A (ja) * | 1973-05-22 | 1975-01-30 | ||
| JPS5519851A (en) * | 1978-07-31 | 1980-02-12 | Hitachi Ltd | Manufacture of non-volatile memories |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990004855A1 (fr) * | 1988-10-21 | 1990-05-03 | Kabushiki Kaisha Toshiba | Memoire a semi-conducteurs remanente et procede de production |
| US5323039A (en) * | 1988-10-21 | 1994-06-21 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method of manufacturing the same |
| EP0639860A1 (en) * | 1988-10-21 | 1995-02-22 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory |
| US5597748A (en) * | 1988-10-21 | 1997-01-28 | Kabushiki Kaisha Toshiba | Method of manufacturing NAND type EEPROM |
| US5824583A (en) * | 1988-10-21 | 1998-10-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method of manufacturing the same |
| US5134450A (en) * | 1990-04-13 | 1992-07-28 | Motorola, Inc. | Parallel transistor circuit with non-volatile function |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216592B2 (ja) | 1990-04-17 |
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