JPS6244702B2 - - Google Patents
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- JPS6244702B2 JPS6244702B2 JP54111111A JP11111179A JPS6244702B2 JP S6244702 B2 JPS6244702 B2 JP S6244702B2 JP 54111111 A JP54111111 A JP 54111111A JP 11111179 A JP11111179 A JP 11111179A JP S6244702 B2 JPS6244702 B2 JP S6244702B2
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- gate electrode
- control gate
- floating gate
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- 239000000758 substrate Substances 0.000 claims description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明はメモリセルとして制御ゲート、浮遊
ゲートの両ゲート電極を持つた絶縁ゲート型電界
効果トランジスタを用いた不揮発性半導体メモリ
に関する。
ゲートの両ゲート電極を持つた絶縁ゲート型電界
効果トランジスタを用いた不揮発性半導体メモリ
に関する。
いつたん書き込まれた情報を半永久的に保持す
る不揮発性半導体メモリのメモリセルとしては、
第１図に示すように制御（コントロール）ゲート
電極および浮遊（フローテイング）ゲート電極そ
れぞれをポリシリコンで形成した２層ポリシリコ
ンゲート構造の絶縁ゲート型電界効果トランジス
タが最も良く用いられている。図において１はた
とえばＰ型シリコンからなる基板、２，３はN+
型のソース領域およびドレイン領域、４はポリシ
リコンからなるコントロールゲート電極、５は同
様にポリシリコンからなり電気的に浮遊状態に設
定されるフローテイングゲート電極である。この
ような構造のメモリセルでは上記フローテイング
ゲート電極５に電子が規定量以上注入されている
か否かによつて、“０”レベルあるいは“１”レ
ベルの情報が記憶される。つまりフローテイング
ゲート電極５に電子が注入されれば、その電子に
よつてこのメモリセルのしきい値電圧Ｖthが上昇
するため、コントロールゲート電極４に所定電位
（たとえば＋5V）を印加してもソース、ドレイン
両領域２，３間のチヤネルには反転層は発生しな
い。一方フローテイングゲート電極５に電子が注
入されなければこのメモリセルのしきい値電圧Ｖ
thは上昇せず、したがつてこのときコントロール
ゲート電極４に所定電位を印加すれば、ソース、
ドレイン両領域２，３間のチヤネルに反転層が発
生して、チヤネル電流が流れる。すなわち、この
場合コントロールゲート電極４に所定電位を印加
した際に、チヤネルに電流が流れるか否かによつ
て“０”レベルあるいは“１”レベルの情報が読
み出される。
る不揮発性半導体メモリのメモリセルとしては、
第１図に示すように制御（コントロール）ゲート
電極および浮遊（フローテイング）ゲート電極そ
れぞれをポリシリコンで形成した２層ポリシリコ
ンゲート構造の絶縁ゲート型電界効果トランジス
タが最も良く用いられている。図において１はた
とえばＰ型シリコンからなる基板、２，３はN+
型のソース領域およびドレイン領域、４はポリシ
リコンからなるコントロールゲート電極、５は同
様にポリシリコンからなり電気的に浮遊状態に設
定されるフローテイングゲート電極である。この
ような構造のメモリセルでは上記フローテイング
ゲート電極５に電子が規定量以上注入されている
か否かによつて、“０”レベルあるいは“１”レ
ベルの情報が記憶される。つまりフローテイング
ゲート電極５に電子が注入されれば、その電子に
よつてこのメモリセルのしきい値電圧Ｖthが上昇
するため、コントロールゲート電極４に所定電位
（たとえば＋5V）を印加してもソース、ドレイン
両領域２，３間のチヤネルには反転層は発生しな
い。一方フローテイングゲート電極５に電子が注
入されなければこのメモリセルのしきい値電圧Ｖ
thは上昇せず、したがつてこのときコントロール
ゲート電極４に所定電位を印加すれば、ソース、
ドレイン両領域２，３間のチヤネルに反転層が発
生して、チヤネル電流が流れる。すなわち、この
場合コントロールゲート電極４に所定電位を印加
した際に、チヤネルに電流が流れるか否かによつ
て“０”レベルあるいは“１”レベルの情報が読
み出される。
第２図は上記第１図に示すような構造の絶縁ゲ
ート型電界効果トランジスタ（以下IGFETと略
称する）をメモリセルとして用いて不揮発性半導
体メモリの構成図である。図において１１１〜１
１oは列線、１２１〜１２nは行線、１３は上記列
線１１１〜１１oのうちの任意の１つを選択する
ための列デコーダ、１４は上記１２１〜１２nの
うちの任意の１つを選択するための行デコーダ、
１５１〜１５oそれぞれは上記列デコーダ１３の
出力を受けて上記列線１１１〜１１oのうちの１
つを活性状態にするエンハンスメント型の
IGFET、１６11…１６1o…１６n1…１６noはそれ
ぞれフローテイングゲート電極を有し、各コント
ロールゲート電極が上記行線１２１〜１２nのい
ずれかに接続されるとともに各ドレイン領域が上
記列線１１１〜１１oのいずれかに接続され、さ
らに各ソース領域が接地電位点に接続されメモリ
セルとして用いられるIGFET、１７は負荷用の
デイプレツシヨン型のIGFET、１８は列線保護
用のエンハンスメント型のIGFETである。
ート型電界効果トランジスタ（以下IGFETと略
称する）をメモリセルとして用いて不揮発性半導
体メモリの構成図である。図において１１１〜１
１oは列線、１２１〜１２nは行線、１３は上記列
線１１１〜１１oのうちの任意の１つを選択する
ための列デコーダ、１４は上記１２１〜１２nの
うちの任意の１つを選択するための行デコーダ、
１５１〜１５oそれぞれは上記列デコーダ１３の
出力を受けて上記列線１１１〜１１oのうちの１
つを活性状態にするエンハンスメント型の
IGFET、１６11…１６1o…１６n1…１６noはそれ
ぞれフローテイングゲート電極を有し、各コント
ロールゲート電極が上記行線１２１〜１２nのい
ずれかに接続されるとともに各ドレイン領域が上
記列線１１１〜１１oのいずれかに接続され、さ
らに各ソース領域が接地電位点に接続されメモリ
セルとして用いられるIGFET、１７は負荷用の
デイプレツシヨン型のIGFET、１８は列線保護
用のエンハンスメント型のIGFETである。
上記のように構成されたメモリにおいて、いま
列デコーダ１３および行デコーダ１４により列線
１１１および行線１２１それぞれが選択され、
IGFET１５１のゲート電極および行線１２１そ
れぞれに＋5Vが印加されたとする。このとき
IGFET１６11のフローテイングゲート電極に電
子が注入されていればこのIGFET１６11はオン
しないので、この後列線１１１はIGFET１７，
１５１により電源電圧Ｖc近辺まで充電され、さ
らにこの後この列線１１１の電位が図示しないセ
ンスアンプによつて検出され“１”レベルの情報
として読み出される。また上記IGFET１６11の
フローテイングゲート電極に電子が注入されてい
なければこのIGFET１６11はオンし、列線１１
１はこのIGFET１６11によつて放電され、この
後この列線１１１の電位が上記と同様にセンスア
ンプによつて検出され“０”レベルの情報として
読み出される。したがつてこのようなメモリにお
いて情報の読み出し速度を速めるためには、列線
１１１〜１１oにおける充放電をすみやかに行な
うようにすれば良く、さらにこの充放電をすみや
かに行なわせるには、メモリセルすなわち各
IGFET１６11…１６1o…１６n1…１６noのチヤネ
ルに流れる電流量を多くすれば良い。ここで上記
各IGFET１６11…１６1o…１６n1…１６noにおけ
る電圧―電流特性はフローテイングゲート電極の
電位によつて左右され、電流を多く流すにはこの
電位をより高くする必要がある。第３図は前記第
１図に示すIGFETを容量としてみた場合の等価
回路であり、図中C1は基板１とフローテイング
ゲート電極５との間に存在する等価容量値、C2
はフローテイングゲート電極５とコントロールゲ
ート電極４との間に存在する等価容量値である。
そしてフローテイングゲート電極５の電位ＶG1
は、コントロールゲート電極４にＶG2なる電位を
印加した場合次式で与えられる。
列デコーダ１３および行デコーダ１４により列線
１１１および行線１２１それぞれが選択され、
IGFET１５１のゲート電極および行線１２１そ
れぞれに＋5Vが印加されたとする。このとき
IGFET１６11のフローテイングゲート電極に電
子が注入されていればこのIGFET１６11はオン
しないので、この後列線１１１はIGFET１７，
１５１により電源電圧Ｖc近辺まで充電され、さ
らにこの後この列線１１１の電位が図示しないセ
ンスアンプによつて検出され“１”レベルの情報
として読み出される。また上記IGFET１６11の
フローテイングゲート電極に電子が注入されてい
なければこのIGFET１６11はオンし、列線１１
１はこのIGFET１６11によつて放電され、この
後この列線１１１の電位が上記と同様にセンスア
ンプによつて検出され“０”レベルの情報として
読み出される。したがつてこのようなメモリにお
いて情報の読み出し速度を速めるためには、列線
１１１〜１１oにおける充放電をすみやかに行な
うようにすれば良く、さらにこの充放電をすみや
かに行なわせるには、メモリセルすなわち各
IGFET１６11…１６1o…１６n1…１６noのチヤネ
ルに流れる電流量を多くすれば良い。ここで上記
各IGFET１６11…１６1o…１６n1…１６noにおけ
る電圧―電流特性はフローテイングゲート電極の
電位によつて左右され、電流を多く流すにはこの
電位をより高くする必要がある。第３図は前記第
１図に示すIGFETを容量としてみた場合の等価
回路であり、図中C1は基板１とフローテイング
ゲート電極５との間に存在する等価容量値、C2
はフローテイングゲート電極５とコントロールゲ
ート電極４との間に存在する等価容量値である。
そしてフローテイングゲート電極５の電位ＶG1
は、コントロールゲート電極４にＶG2なる電位を
印加した場合次式で与えられる。
ＶG1＝Ｃ２・ＶＧ２／Ｃ１＋Ｃ２
上記式から明らかなようにＶG2一定の条件でＶ
G1を大きくするにはC1に対してC2を大きくする
必要がある。
G1を大きくするにはC1に対してC2を大きくする
必要がある。
一方第２図に示すメモリにおいてたとえば
IGFET１６11に“１”レベルの情報を書き込む
場合には、このIGFET１６11のドレイン領域お
よびコントロールゲート電極それぞれに高電圧
（たとえばドレイン領域に＋20V、コントロール
ゲート電極に＋25V）を印加してインパクトイオ
ニゼーシヨン（impact ionization）を起こさ
せ、このとき発生した熱電子（hot electron）を
このIGFET１６11のフローテイングゲート電極
に注入する。そしてこのときフローテイングゲー
ト電極の電位ＶG1の高低に応じて上記熱電子のフ
ローテイングゲート電極への注入量が左右され、
この注入量を多くして“１”レベル情報を速く書
き込むためにはこの電位ＶG1を高くする必要があ
る。このように第２図に示すメモリにおいてその
動作速度を速くするためには、C1＜C2となるよ
うに各メモリセルを設定する必要がある。
IGFET１６11に“１”レベルの情報を書き込む
場合には、このIGFET１６11のドレイン領域お
よびコントロールゲート電極それぞれに高電圧
（たとえばドレイン領域に＋20V、コントロール
ゲート電極に＋25V）を印加してインパクトイオ
ニゼーシヨン（impact ionization）を起こさ
せ、このとき発生した熱電子（hot electron）を
このIGFET１６11のフローテイングゲート電極
に注入する。そしてこのときフローテイングゲー
ト電極の電位ＶG1の高低に応じて上記熱電子のフ
ローテイングゲート電極への注入量が左右され、
この注入量を多くして“１”レベル情報を速く書
き込むためにはこの電位ＶG1を高くする必要があ
る。このように第２図に示すメモリにおいてその
動作速度を速くするためには、C1＜C2となるよ
うに各メモリセルを設定する必要がある。
そこで従来では、C1＜C2となるように各メモ
リセルを第４図に示すように構成していた。第４
図ａは従来のメモリセルの平面図、同図ｂはその
ａ―a′線に沿つて切断したときの断面図であり、
このメモリセルではC1＜C2とするためにフロー
テイングゲート電極５を横方向に延長してコント
ロールゲート電極４と重なつている面積を広くし
たものである。しかしながらこのようなメモリセ
ルでは横方向の長さが長くなつて各メモリセルに
占める面積が広くなり、したがつてメモリそのも
ののチツプサイズが大型化するという欠点があつ
た。
リセルを第４図に示すように構成していた。第４
図ａは従来のメモリセルの平面図、同図ｂはその
ａ―a′線に沿つて切断したときの断面図であり、
このメモリセルではC1＜C2とするためにフロー
テイングゲート電極５を横方向に延長してコント
ロールゲート電極４と重なつている面積を広くし
たものである。しかしながらこのようなメモリセ
ルでは横方向の長さが長くなつて各メモリセルに
占める面積が広くなり、したがつてメモリそのも
ののチツプサイズが大型化するという欠点があつ
た。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、チツプサイズを大型
化することなしに動作速度の高速化が実現できる
不揮発性半導体メモリを提供することにある。
たものであり、その目的は、チツプサイズを大型
化することなしに動作速度の高速化が実現できる
不揮発性半導体メモリを提供することにある。
以下、図面を参照してこの発明の一実施例を説
明する。第５図はこの発明に係る不揮発性半導体
メモリを説明するためのメモリセルを示すもの
で、第５図ａは平面図、同図ｂはそのｂ―b′線に
沿つて切断したときの断面図である。図において
２１はたとえばＰ型シリコンからなる基板、２
２，２３それぞれはN+型のソース領域およびド
レイン領域、２４はフローテイングゲート電極、
２５はコントロールゲート電極であり、図示する
ようにソース、ドレイン両領域２２，２３間のチ
ヤネル上に位置する部分のフローテイングゲー
ト、コントロールゲート両電極２４，２５の幅
W1よりも、チヤネル上に位置しない部分のフロ
ーテイングゲート、コントロールゲート両電極２
４，２５の幅W2を広くして、基板２１とフロー
テイングゲート電極２４との間に形成される等価
容量の容量値よりも、フローテイングゲート電極
２４とコントロールゲート電極２５との間に形成
される等価容量の容量値をより大きくしたもので
ある。
明する。第５図はこの発明に係る不揮発性半導体
メモリを説明するためのメモリセルを示すもの
で、第５図ａは平面図、同図ｂはそのｂ―b′線に
沿つて切断したときの断面図である。図において
２１はたとえばＰ型シリコンからなる基板、２
２，２３それぞれはN+型のソース領域およびド
レイン領域、２４はフローテイングゲート電極、
２５はコントロールゲート電極であり、図示する
ようにソース、ドレイン両領域２２，２３間のチ
ヤネル上に位置する部分のフローテイングゲー
ト、コントロールゲート両電極２４，２５の幅
W1よりも、チヤネル上に位置しない部分のフロ
ーテイングゲート、コントロールゲート両電極２
４，２５の幅W2を広くして、基板２１とフロー
テイングゲート電極２４との間に形成される等価
容量の容量値よりも、フローテイングゲート電極
２４とコントロールゲート電極２５との間に形成
される等価容量の容量値をより大きくしたもので
ある。
このようにメモリセルを構成することにより、
フローテイングゲート電極２４の面積を従来のメ
モリセルと同面積にして、フローテイングゲート
電極２４とコントロールゲート電極２５との間に
形成される等価容量の容量値を同一値にした場
合、メモリセルの横方向の長さＬは従来に比較し
て短かくすることができる。
フローテイングゲート電極２４の面積を従来のメ
モリセルと同面積にして、フローテイングゲート
電極２４とコントロールゲート電極２５との間に
形成される等価容量の容量値を同一値にした場
合、メモリセルの横方向の長さＬは従来に比較し
て短かくすることができる。
第６図はこの発明の一実施例の構成を示す平面
図であり、この発明に係る不揮発性半導体メモリ
を集積回路化する際のメモリセル部分を示したも
のである。図において３１は接地電位に保持され
るソース領域となるN+拡散層、３２はドレイン
領域となるN+拡散層、３３はドレインコンタク
トホール、３４は行線として用いられるコントロ
ールゲート電極となるポリシリコン層、また図中
直交する斜線を付した箇所はフローテイングゲー
ト電極となるポリシリコン層３５である。そして
図中１点鎖点で囲こんだ部分が１つのメモリセル
を構成している。一般にメモリでは行線とドレイ
ンコンタクトホールの設置間隔をある距離以上に
保つ必要があるため、上記のように行線が延びて
いる方向と直交する方向に上記ポリシリコン３
４，３５の幅を広げても何等問題は発生せず、こ
のときの１つのメモリセルの占める面積は18.5×
13.5（μm2）となつている。これに対して第７図
は上記実施例によるメモリと同等の前記等価容量
を得ようとする場合の従来のメモリセル部分を示
す平面図であり、第６図と対応する箇所には同一
符号を用いている。このとき図中１点鎖線で囲こ
んだ１つのメモリセルの占める面積は23.0×13.5
（μm2）となる。このように１つのメモリセルが
占める面積は従来に比較して約２割狭まくするこ
とができる。
図であり、この発明に係る不揮発性半導体メモリ
を集積回路化する際のメモリセル部分を示したも
のである。図において３１は接地電位に保持され
るソース領域となるN+拡散層、３２はドレイン
領域となるN+拡散層、３３はドレインコンタク
トホール、３４は行線として用いられるコントロ
ールゲート電極となるポリシリコン層、また図中
直交する斜線を付した箇所はフローテイングゲー
ト電極となるポリシリコン層３５である。そして
図中１点鎖点で囲こんだ部分が１つのメモリセル
を構成している。一般にメモリでは行線とドレイ
ンコンタクトホールの設置間隔をある距離以上に
保つ必要があるため、上記のように行線が延びて
いる方向と直交する方向に上記ポリシリコン３
４，３５の幅を広げても何等問題は発生せず、こ
のときの１つのメモリセルの占める面積は18.5×
13.5（μm2）となつている。これに対して第７図
は上記実施例によるメモリと同等の前記等価容量
を得ようとする場合の従来のメモリセル部分を示
す平面図であり、第６図と対応する箇所には同一
符号を用いている。このとき図中１点鎖線で囲こ
んだ１つのメモリセルの占める面積は23.0×13.5
（μm2）となる。このように１つのメモリセルが
占める面積は従来に比較して約２割狭まくするこ
とができる。
以上説明したようにこの発明によれば、各メモ
リセルのチヤネル上に位置する部分の浮遊、制御
両ゲート電極の幅よりも、チヤネル上に位置しな
い部分の浮遊、制御両ゲート電極の幅を広く形成
するようにしたことにより、チツプサイズを大型
化することなしに動作速度の高速化が実現できる
不揮発性半導体メモリを提供することができる。
リセルのチヤネル上に位置する部分の浮遊、制御
両ゲート電極の幅よりも、チヤネル上に位置しな
い部分の浮遊、制御両ゲート電極の幅を広く形成
するようにしたことにより、チツプサイズを大型
化することなしに動作速度の高速化が実現できる
不揮発性半導体メモリを提供することができる。
第１図は２層ポリシリコンゲート構造の絶縁ゲ
ート型電界効果トランジスタの構成を示す概略
図、第２図は上記トランジスタをメモリセルとし
て用いた不揮発性半導体メモリの構成図、第３図
は上記第１図に示すトランジスタの等価回路図、
第４図は従来の不揮発性半導体メモリに用いられ
るメモリセルの構成を示すもので、第４図ａは平
面図、同図ｂはそのａ―a′線に沿つた断面図、第
５はこの発明の不揮発性半導体メモリに用いられ
るメモリセルの構成を示すもので、第５図ａは平
面図、同図ｂはｂ―b′線に沿つた断面図、第６図
はこの発明に係る上記メモリセルを集積回路化し
た場合の平面図、第７図は上記従来のメモリセル
を集積回路化した場合の平面図である。 ２１…基板、２２…ソース領域、２３…ドレイ
ン領域、２４…フローテイングゲート電極、２５
…コントロールゲート電極。
ート型電界効果トランジスタの構成を示す概略
図、第２図は上記トランジスタをメモリセルとし
て用いた不揮発性半導体メモリの構成図、第３図
は上記第１図に示すトランジスタの等価回路図、
第４図は従来の不揮発性半導体メモリに用いられ
るメモリセルの構成を示すもので、第４図ａは平
面図、同図ｂはそのａ―a′線に沿つた断面図、第
５はこの発明の不揮発性半導体メモリに用いられ
るメモリセルの構成を示すもので、第５図ａは平
面図、同図ｂはｂ―b′線に沿つた断面図、第６図
はこの発明に係る上記メモリセルを集積回路化し
た場合の平面図、第７図は上記従来のメモリセル
を集積回路化した場合の平面図である。 ２１…基板、２２…ソース領域、２３…ドレイ
ン領域、２４…フローテイングゲート電極、２５
…コントロールゲート電極。
Claims (1)
- １ 一方導電型の半導体基体と、この基体上に形
成され、第１、第２の端部を有し、この第１、第
２の端部の中間位置にコンタクトホールが形成さ
れる他方導電型のドレイン領域と、上記ドレイン
領域の第１、第２の端部からそれぞれ一定の距離
を保つて上記基体上に形成される他方導電型の第
１、第２のソース領域と、上記ドレイン領域の第
１、第２の端部と上記第１、第２のソース領域と
の間に設けられる第１、第２のチヤネル領域と、
上記第１、第２のチヤネル領域上にそれぞれ形成
される第１のゲート絶縁膜と、上記第１、第２の
チヤネル領域上において上記第１のゲート絶縁膜
上に形成される第１、第２の浮遊ゲート電極と、
上記第１、第２の浮遊ゲート電極上にそれぞれ形
成される第２のゲート絶縁膜と、上記ドレイン領
域とソース領域との配列方向と交差する方向に延
長され、上記第１、第２の浮遊ゲート電極上にお
いて上記第２のゲート絶縁膜上に形成される第
１、第２の制御ゲート電極とを具備し、上記第
１、第２の浮遊ゲート電極それぞれの幅を上記第
１、第２のチヤネル領域上に位置する部分では上
記制御ゲート電極の幅と略等しく設定し、上記第
１、第２のチヤネル領域上に位置しない部分では
上記ドレイン領域とソース領域との配列方向の上
記第１、第２の制御ゲート電極と第１、第２の浮
遊ゲート電極の幅を略等しく設定しかつ第１、第
２の制御ゲート電極及び第１、第２の浮遊ゲート
電極を上記第１、第２のソース領域側には広げず
上記ドレイン領域側のみに広げることによつて上
記第１、第２の浮遊ゲート電極それぞれの幅を第
１、第２のチヤネル領域上に位置する部分よりも
広く設定するように構成したことを特徴とする不
揮発性半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111179A JPS5636166A (en) | 1979-08-31 | 1979-08-31 | Nonvolatile semiconductor memory |
| US06/180,435 US4395724A (en) | 1979-08-31 | 1980-08-22 | Nonvolatile semiconductor memory device |
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