JPH0581069B2 - - Google Patents
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- JPH0581069B2 JPH0581069B2 JP60500400A JP50040085A JPH0581069B2 JP H0581069 B2 JPH0581069 B2 JP H0581069B2 JP 60500400 A JP60500400 A JP 60500400A JP 50040085 A JP50040085 A JP 50040085A JP H0581069 B2 JPH0581069 B2 JP H0581069B2
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- tunneling
- bit ground
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
発明の背景
この発明は半導体基板上に形成される電気的に
書込消去可能な読出専用記憶素子（E2PROM）
に関する。 E2PROMは集積回路であり典型的にはNMOS
技術を用いて製造される。E2PROMの能動素子
のほとんどは、すべてが半導体基板内にある軽く
ドープされたＰ型（P-）領域によつて分離され
る重くドープされたＮ型（N+）領域によつて形
成されるNMOSトランジスタである。P-領域は
N+領域間のチヤネルを形成する。チヤネルを介
してN+領域間の導電率は、チヤネルに極めて近
接し、かつ電子的にそこから絶縁されたゲート電
極への電気信号によつて制御される。 E2PROMは半導体基板内に形成されるメモリ
セルの長方形のアレイにより構成され、アレイ内
の各々のセルは情報の１ビツトを蓄積する。セル
は、アレイ内のそれらの行および列位置によつて
アドレスされる。各々のセルはビツトラインを接
地電位に結合するトランジスタを含む回路であ
る。トランジスタは、予め定められた電圧をトラ
ンジスタのゲートへ与えるワード線およびプログ
ラム制御線上への信号によつて制御される、プロ
グラム制御線によつて制御されるトランジスタは
コントロールゲート下のフローテイングポリシリ
コンゲートを含む積層ゲートトランジスタであ
る。積層ゲートトランジスタはフローテイングゲ
ートが充電されていない場合に導通し、フローテ
イングゲートが充電されている場合には導通しな
い。 アレイ内の或るセルは以下の手順によつて読出
される。まずセルに接続されるビツト線が正にバ
イアスされ、一方、セルと交差するワード線およ
びプログラム線は予め定められた電圧にバイアス
される。電流センスアンプがビツト線からセルを
介して接地へと流れる電流に対応するデイジタル
出力を与える。電流はフローテイングゲートが充
電されていない場合（消去状態）流れ、これを論
理１状態と呼び、かつセルが充電されている場合
（プログラム状態）電流は流れず、これを論理０
状態と呼ぶ。 或るセルにおけるフローテイングゲートは、接
地されている基板内のN+領域をフローテイング
ポリシリコンゲートから分離する特別の誘電体領
域を介してトンネルする電子によつて充電される
（プログラムされる）。コントロールゲートを高電
圧（約20ボルト）にバイアスし、コントロールゲ
ートとフローテイングゲートとの間の容量結合に
よりフローテイングゲートを高電圧にすることに
より、このトンネルが誘起される。N+領域を高
電圧に上昇させ、かつコントロールゲートを接地
電位にすることにより、フローテイングゲートは
放電（消去）される。 E2PROMのメモリセルのアレイはセルの１列
を接地に相互接続する基板内のN+領域を含む。
プログラム／消去動作の間、DC電流がN+領域を
介して引抜かれる。この電流により、外部高電圧
電源がプログラム／消去動作に対し必要とされ
る。多くの応用例において、単一の低電圧電源、
典型的には５ボルトが用いられ、それにより上述
のE2PROMセルは用途が制御される。加えて、
セルの１列を相互接続するN+拡散領域により、
セルが互いに完全に電気的に絶縁されることが妨
げられ、かつ或るセルに対するプログラム／消去
動作の間に隣接するセルの妨害が発生する。 近年、共通のN+拡散領域の代わりに金属のビ
ツト読出線によつて相互接続されたE2PROMセ
ルが開発されてきている。各々のセルは別の金属
線、すなわちビツト書込線により相互接続される
分離N+領域を、上述のセルの共通のN+拡散領域
の代わりに含む。金属ビツト読出線を電気的に浮
遊状態にし、かつ金属ビツト書込線をメモリセル
のN+領域に正の電圧を与えるために用いること
により、フローテイングゲートは充電および放電
される。DC電流はほとんど引抜かれない。この
方法により、プログラム／消去動作に必要な高電
圧を発生するためのオンチツプの回路を使用する
ことが可能となり、かつセルがそこに相互接続さ
れる単一の外部５ボルト電源により機能すること
ができる。このセルは他の先行技術のメモリセル
に対し利点を有しているが、半導体基板上のその
面積は最小化されていない。 発明の概要 この発明は、先行技術の５ボルト単一メモリセ
ルよりも金属密度の小さな単一５ボルト
E2PROMを提供する。セルは長方形型のアレイ
に用いるのに適している。 セルは、直列に接続されるMOSトランジスタ
と積層ゲートトランジスタとによつて相互接続さ
れる平行なビツト読出およびビツト接地コラム線
を含す。コラム線に垂直に走るワードおよびプロ
グラム行線はセルを横切り、かつセル内のトラン
ジスタに電圧バイアスレベルを与える。セルはま
た、積層ゲートトランジスタのフローテイングゲ
ートの放電および充電を行なうために、プログラ
ム線下に配置されるトンネリング構造を含む。好
ましい実施例において、ビツト読出およびビツト
接地線はセルの表面上にわたつて形成される金属
線である。 セル内のトランジスタが、ビツト読出およびビ
ツト接地線によつて境界付けられるP-基板領域
の区間に分離N+領域を拡散することによつて形
成される。N+領域はP-基板の区間であるチヤネ
ルによつて分離される。これらのN+領域はMOS
トランジスタのソースおよびドレインを形成す
る。しかし、特定の領域は、セルに相互接続され
る異なるラインへ与えられるバイアス状態に応じ
てソースまたはドレインとして機能する。したが
つて、ソース／ドレイン領域は以下、“端子”と
して参照する。 ワード選択トランジスタは、部分的にビツト読
出線下に配置されかつ電気的にそこに接続される
ビツト読出端子と、ビツト読出およびビツト接地
線の両方から分離される中央の端子とによつて形
成される。ビツト読出端子と中央の端子はワード
線によつてゲートされる第１のP-チヤネルによ
つて分離される。それゆえ、ワード線が予め定め
られた正の電圧にバイアスされると、ワード選択
トランジスタはターンオンし導通する。 積層ゲートトランジスタは、中央の端子と、部
分的にビツト接地線下に配置されかつ電気的にそ
こに接続されるビツト接地端子とを含む。これら
の端子は第２のP-チヤネルによつて分離される。
積層ゲートトランジスタはフローテイングポリシ
リコンゲートと、プログラム線であるコントロー
ルゲートとを含む。プログラム線が検出電圧にバ
イアスされると、積層ゲートトランジスタは、フ
ローテイングゲートが充電されていない場合には
導通し、フローテイングゲートが充電されている
場合には導通しない。したがつて、電流はフロー
テイングゲートが充電されていない（論理１）場
合にはビツト読出およびビツト接地線間を流れ、
フローテイングゲートが充電されている（論理
０）場合には流れない。 中央の端子は、プログラム線と積層ゲートトラ
ンジスタのフローテイングポリシリコンゲートの
１区間下に配置されるトンネリング拡張領域を含
む。トンネリング拡張領域とフローテイングポリ
シリコンゲートは非常に薄い酸化物層によつて分
離されており、これによりトンネリング拡張領域
とフローテイングポリシリコンゲートとの間の電
子のトンネリングが適当な条件の下で可能とな
る。 フローテイングゲートは以下の手順により充電
される。ビツト読出線が接地され、ワード線が＋
20ボルトにされ、ビツト読出端子と中央の端子と
の間に強い導電チヤネルを形成し、それにより確
実に中央端子とトンネリング拡張領域が接地され
る。ビツト接地線は浮遊状態にされる。したがつ
て、N+中央端子のトンネリング拡張領域は実質
的にDC電流を引抜くことなく20ボルトいつぱい
にまで素早く充電される。同様にして、放電動作
中においては、ワード線が＋20ボルトまで充電さ
れ、一方、プログラムおよび読出線が接地され
る。再びビツト接地線がフローテイング状態にさ
れ、それにより消去動作の間電流は全く引抜かれ
ない。 この発明に対する特定的な利点は、２つのセル
がビツト接地線に対してそこに共通接続を有して
対称的に配置されることが可能となるセルの固有
の対称性である。この配置において、ビツト接地
線は、ビツト接地線の両側に等距離に配置される
平行なビツト読出線を有する、セル対の構成成分
はビツト接地線のそれぞれの側に対称的に配置さ
れる。第１のビツト読出線と共通のビツト接地線
との間のＡセルは第１のビツト読出線をビツト接
地線に相互接続し、一方、第２のビツト読出線と
共通の接地線との間の対応するＢセルは第２のビ
ツト読出線を共通のビツト接地線へ接続する。こ
の配置は、先行技術の５ボルト単一E2PROMセ
ルによつて要求される２本の代わりにセルあたり
1.5本の金属線のみを必要とすることによりセル
の金属密度を低減させる。したがつて、この発明
によつて提供されるセルは標準的な５ボルト単一
E2PROMセルよりも金属密度が小さくなる。セ
ルの大きさがプロセス技法の発展によつて応じて
減少されることができるようにメモリセルはスケ
ール可能であることが望ましい。金属線の幅は或
る最小値より小さく減少することができないとい
う事実によつて、サイズの低減は或るセルの金属
密度によつて制限される。したがつて、５ボルト
単一E2PROMセルの金属密度を減少させること
によつて、この発明は従来可能であつたよりもは
るかにセルの大きさを減少させることができる。
書込消去可能な読出専用記憶素子（E2PROM）
に関する。 E2PROMは集積回路であり典型的にはNMOS
技術を用いて製造される。E2PROMの能動素子
のほとんどは、すべてが半導体基板内にある軽く
ドープされたＰ型（P-）領域によつて分離され
る重くドープされたＮ型（N+）領域によつて形
成されるNMOSトランジスタである。P-領域は
N+領域間のチヤネルを形成する。チヤネルを介
してN+領域間の導電率は、チヤネルに極めて近
接し、かつ電子的にそこから絶縁されたゲート電
極への電気信号によつて制御される。 E2PROMは半導体基板内に形成されるメモリ
セルの長方形のアレイにより構成され、アレイ内
の各々のセルは情報の１ビツトを蓄積する。セル
は、アレイ内のそれらの行および列位置によつて
アドレスされる。各々のセルはビツトラインを接
地電位に結合するトランジスタを含む回路であ
る。トランジスタは、予め定められた電圧をトラ
ンジスタのゲートへ与えるワード線およびプログ
ラム制御線上への信号によつて制御される、プロ
グラム制御線によつて制御されるトランジスタは
コントロールゲート下のフローテイングポリシリ
コンゲートを含む積層ゲートトランジスタであ
る。積層ゲートトランジスタはフローテイングゲ
ートが充電されていない場合に導通し、フローテ
イングゲートが充電されている場合には導通しな
い。 アレイ内の或るセルは以下の手順によつて読出
される。まずセルに接続されるビツト線が正にバ
イアスされ、一方、セルと交差するワード線およ
びプログラム線は予め定められた電圧にバイアス
される。電流センスアンプがビツト線からセルを
介して接地へと流れる電流に対応するデイジタル
出力を与える。電流はフローテイングゲートが充
電されていない場合（消去状態）流れ、これを論
理１状態と呼び、かつセルが充電されている場合
（プログラム状態）電流は流れず、これを論理０
状態と呼ぶ。 或るセルにおけるフローテイングゲートは、接
地されている基板内のN+領域をフローテイング
ポリシリコンゲートから分離する特別の誘電体領
域を介してトンネルする電子によつて充電される
（プログラムされる）。コントロールゲートを高電
圧（約20ボルト）にバイアスし、コントロールゲ
ートとフローテイングゲートとの間の容量結合に
よりフローテイングゲートを高電圧にすることに
より、このトンネルが誘起される。N+領域を高
電圧に上昇させ、かつコントロールゲートを接地
電位にすることにより、フローテイングゲートは
放電（消去）される。 E2PROMのメモリセルのアレイはセルの１列
を接地に相互接続する基板内のN+領域を含む。
プログラム／消去動作の間、DC電流がN+領域を
介して引抜かれる。この電流により、外部高電圧
電源がプログラム／消去動作に対し必要とされ
る。多くの応用例において、単一の低電圧電源、
典型的には５ボルトが用いられ、それにより上述
のE2PROMセルは用途が制御される。加えて、
セルの１列を相互接続するN+拡散領域により、
セルが互いに完全に電気的に絶縁されることが妨
げられ、かつ或るセルに対するプログラム／消去
動作の間に隣接するセルの妨害が発生する。 近年、共通のN+拡散領域の代わりに金属のビ
ツト読出線によつて相互接続されたE2PROMセ
ルが開発されてきている。各々のセルは別の金属
線、すなわちビツト書込線により相互接続される
分離N+領域を、上述のセルの共通のN+拡散領域
の代わりに含む。金属ビツト読出線を電気的に浮
遊状態にし、かつ金属ビツト書込線をメモリセル
のN+領域に正の電圧を与えるために用いること
により、フローテイングゲートは充電および放電
される。DC電流はほとんど引抜かれない。この
方法により、プログラム／消去動作に必要な高電
圧を発生するためのオンチツプの回路を使用する
ことが可能となり、かつセルがそこに相互接続さ
れる単一の外部５ボルト電源により機能すること
ができる。このセルは他の先行技術のメモリセル
に対し利点を有しているが、半導体基板上のその
面積は最小化されていない。 発明の概要 この発明は、先行技術の５ボルト単一メモリセ
ルよりも金属密度の小さな単一５ボルト
E2PROMを提供する。セルは長方形型のアレイ
に用いるのに適している。 セルは、直列に接続されるMOSトランジスタ
と積層ゲートトランジスタとによつて相互接続さ
れる平行なビツト読出およびビツト接地コラム線
を含す。コラム線に垂直に走るワードおよびプロ
グラム行線はセルを横切り、かつセル内のトラン
ジスタに電圧バイアスレベルを与える。セルはま
た、積層ゲートトランジスタのフローテイングゲ
ートの放電および充電を行なうために、プログラ
ム線下に配置されるトンネリング構造を含む。好
ましい実施例において、ビツト読出およびビツト
接地線はセルの表面上にわたつて形成される金属
線である。 セル内のトランジスタが、ビツト読出およびビ
ツト接地線によつて境界付けられるP-基板領域
の区間に分離N+領域を拡散することによつて形
成される。N+領域はP-基板の区間であるチヤネ
ルによつて分離される。これらのN+領域はMOS
トランジスタのソースおよびドレインを形成す
る。しかし、特定の領域は、セルに相互接続され
る異なるラインへ与えられるバイアス状態に応じ
てソースまたはドレインとして機能する。したが
つて、ソース／ドレイン領域は以下、“端子”と
して参照する。 ワード選択トランジスタは、部分的にビツト読
出線下に配置されかつ電気的にそこに接続される
ビツト読出端子と、ビツト読出およびビツト接地
線の両方から分離される中央の端子とによつて形
成される。ビツト読出端子と中央の端子はワード
線によつてゲートされる第１のP-チヤネルによ
つて分離される。それゆえ、ワード線が予め定め
られた正の電圧にバイアスされると、ワード選択
トランジスタはターンオンし導通する。 積層ゲートトランジスタは、中央の端子と、部
分的にビツト接地線下に配置されかつ電気的にそ
こに接続されるビツト接地端子とを含む。これら
の端子は第２のP-チヤネルによつて分離される。
積層ゲートトランジスタはフローテイングポリシ
リコンゲートと、プログラム線であるコントロー
ルゲートとを含む。プログラム線が検出電圧にバ
イアスされると、積層ゲートトランジスタは、フ
ローテイングゲートが充電されていない場合には
導通し、フローテイングゲートが充電されている
場合には導通しない。したがつて、電流はフロー
テイングゲートが充電されていない（論理１）場
合にはビツト読出およびビツト接地線間を流れ、
フローテイングゲートが充電されている（論理
０）場合には流れない。 中央の端子は、プログラム線と積層ゲートトラ
ンジスタのフローテイングポリシリコンゲートの
１区間下に配置されるトンネリング拡張領域を含
む。トンネリング拡張領域とフローテイングポリ
シリコンゲートは非常に薄い酸化物層によつて分
離されており、これによりトンネリング拡張領域
とフローテイングポリシリコンゲートとの間の電
子のトンネリングが適当な条件の下で可能とな
る。 フローテイングゲートは以下の手順により充電
される。ビツト読出線が接地され、ワード線が＋
20ボルトにされ、ビツト読出端子と中央の端子と
の間に強い導電チヤネルを形成し、それにより確
実に中央端子とトンネリング拡張領域が接地され
る。ビツト接地線は浮遊状態にされる。したがつ
て、N+中央端子のトンネリング拡張領域は実質
的にDC電流を引抜くことなく20ボルトいつぱい
にまで素早く充電される。同様にして、放電動作
中においては、ワード線が＋20ボルトまで充電さ
れ、一方、プログラムおよび読出線が接地され
る。再びビツト接地線がフローテイング状態にさ
れ、それにより消去動作の間電流は全く引抜かれ
ない。 この発明に対する特定的な利点は、２つのセル
がビツト接地線に対してそこに共通接続を有して
対称的に配置されることが可能となるセルの固有
の対称性である。この配置において、ビツト接地
線は、ビツト接地線の両側に等距離に配置される
平行なビツト読出線を有する、セル対の構成成分
はビツト接地線のそれぞれの側に対称的に配置さ
れる。第１のビツト読出線と共通のビツト接地線
との間のＡセルは第１のビツト読出線をビツト接
地線に相互接続し、一方、第２のビツト読出線と
共通の接地線との間の対応するＢセルは第２のビ
ツト読出線を共通のビツト接地線へ接続する。こ
の配置は、先行技術の５ボルト単一E2PROMセ
ルによつて要求される２本の代わりにセルあたり
1.5本の金属線のみを必要とすることによりセル
の金属密度を低減させる。したがつて、この発明
によつて提供されるセルは標準的な５ボルト単一
E2PROMセルよりも金属密度が小さくなる。セ
ルの大きさがプロセス技法の発展によつて応じて
減少されることができるようにメモリセルはスケ
ール可能であることが望ましい。金属線の幅は或
る最小値より小さく減少することができないとい
う事実によつて、サイズの低減は或るセルの金属
密度によつて制限される。したがつて、５ボルト
単一E2PROMセルの金属密度を減少させること
によつて、この発明は従来可能であつたよりもは
るかにセルの大きさを減少させることができる。
第１図はこの発明の一実施であるE2PROMセ
ルの平面図である。 第２図は第１図に例示される実施例のＡ―
A′線に沿つた断面構造を示す図である。 第３図は第１図に規定される回路素子に対応す
る回路図である。 第４図はこの発明の他の実施例である対称的な
E2PROMセル対の平面図である。 第５図は第４図に規定される回路素子に対応す
る回路図である。 好ましい実施例の詳細な説明 この発明は、１対のセルが共通のビツト接地線
に関して対称的に配置され、かつそこへの共通の
電気接続を備えるように構成配置される５ボルト
単一E2PROMセルである。 図面において、同一の参照番号は同一または相
当部分を回路図において示す。第１図において、
１個のE2PROMセルの平面図が例示される。セ
ルは、P-基板１０の表面に形成される。セルは
ビツト読出N+領域１２、中央のN+領域１４およ
びビツト接地N+領域１６を含む。これらのN+分
離領域はP-基板１０へ拡散される。 平面図からこれらのN+領域を除くとポリシリ
コンワード選択線およびプログラム線１８および
２０があり、セルを横切つて水平方向に延びてい
る。ワード選択線１８下に配置されるP-基板１
０は領域はビツト読出領域および中央の分離領域
１２および１４間に第１チヤネル２１を形成す
る。ワード選択線１８は酸化物層（第１図には示
さず）によつて第１チヤネル２１から絶縁されて
いる。ビツト読出N+分離領域１２、第１のチヤ
ネル２１、中央の分離領域１４、酸化物領域およ
びワード線選択線１８はワード選択NMOSトラ
ンジスタを形成し、N+分離領域はこのトランジ
スタのソースおよびドレインを形成し、かつワー
ド選択線１８はコントロールゲートを形成する。
動作時において、N+領域１２および１４はトラ
ンジスタのソースまたはドレインのいずれかとし
て機能する。それゆえ、分離領域は以下、端子と
して参照される。 プログラム線２０下に、プログラム線２０の斜
線領域として示されるフローテイングポリシリコ
ンゲート２２が配置される。ゲート２２はさらに
詳細に以下に第２図を参照して説明される。中央
のN+領域１４はフローテイングポリシリコンゲ
ート２２下に配置されるトンネリング拡張部分２
４を含む。第１図の平面図において見られるよう
に、トンネリング拡張部分２４は実質的にフロー
テイングゲートよりも面積が小さい。プログラム
線２０下にありかつ中央およびビツト接地N+領
域間のP-基板の領域は第２のMOSトランジスタ
のチヤネル領域２６を形成する。 第２図は、第１図Ａ―A′線に沿つてとられた、
第１図に例示されるE2PROMセルの断面図であ
る。第２図において、フローテイングポリシリコ
ンゲート２２はP-基板１０およびプログラム線
２０からフローテイングポリシリコンゲート２２
を絶縁する酸化物層３０によつて完全に取囲まれ
ている。トンネリング拡張部分２４上にわたつて
配置されるポリシリコンゲート２２の区間はトン
ネリング誘電体区間３２として呼ばれる酸化物の
極めて薄い層によつて分離されているということ
を注意すべきである。典型的には約100オングス
トロームの厚さであるトンネリング誘電体区間３
２は、トンネリング拡張領域２４およびプログラ
ム線２０が適当にバイアスされたとき、N+トン
ネリング拡張部分２４とフローテイングポリシリ
コンゲート２２との間で電子をトンネリングさせ
る。 再び第１図を参照すると、垂直のビツト読出お
よびビツト接地金属導電線３４および３６がセル
上にわたつて配置されかつそこから酸化物層（図
示せず）によつて絶縁されている。ビツト読出線
３４は、酸化物領域内に形成される孔３８を介し
てビツト読出N+領域１２と接触する。一方、ビ
ツト接地線３６は第２の孔４０を介してビツト接
地N+分離領域１６と接触する。 第３図は第１図に例示される構造によつて規定
される回路素子に対応する回路図である。ワード
選択NMOSトランジスタ５０は、ビツト読出端
子１２、Ｐチヤネル２１、中央の端子１４および
コントロールゲート１８を含む。積層ゲートトラ
ンジスタ５２は、第１の中央の端子１４、Ｐチヤ
ネル２６、ビツト接地端子１６、フローテイング
ゲート２２およびプログラムコントロールゲート
２０を含む。ワード選択トランジスタ５０と積層
ゲートトランジスタ５２はビツト読出およびビツ
ト接地線３４および３６間に直列回路を形成す
る。トンネリング構造５４は、トンネリング拡張
域２４、トンネリング誘電体領域３２、フローテ
イングゲート２２およびプログラムコントロール
ゲート２０を含む。 表１は、消去、プログラム、および読出動作時
におけるワード線、プログラム線、ビツト線、読
出線、およびビツト接地線に対する電圧状態を表
わす状態表である。
ルの平面図である。 第２図は第１図に例示される実施例のＡ―
A′線に沿つた断面構造を示す図である。 第３図は第１図に規定される回路素子に対応す
る回路図である。 第４図はこの発明の他の実施例である対称的な
E2PROMセル対の平面図である。 第５図は第４図に規定される回路素子に対応す
る回路図である。 好ましい実施例の詳細な説明 この発明は、１対のセルが共通のビツト接地線
に関して対称的に配置され、かつそこへの共通の
電気接続を備えるように構成配置される５ボルト
単一E2PROMセルである。 図面において、同一の参照番号は同一または相
当部分を回路図において示す。第１図において、
１個のE2PROMセルの平面図が例示される。セ
ルは、P-基板１０の表面に形成される。セルは
ビツト読出N+領域１２、中央のN+領域１４およ
びビツト接地N+領域１６を含む。これらのN+分
離領域はP-基板１０へ拡散される。 平面図からこれらのN+領域を除くとポリシリ
コンワード選択線およびプログラム線１８および
２０があり、セルを横切つて水平方向に延びてい
る。ワード選択線１８下に配置されるP-基板１
０は領域はビツト読出領域および中央の分離領域
１２および１４間に第１チヤネル２１を形成す
る。ワード選択線１８は酸化物層（第１図には示
さず）によつて第１チヤネル２１から絶縁されて
いる。ビツト読出N+分離領域１２、第１のチヤ
ネル２１、中央の分離領域１４、酸化物領域およ
びワード線選択線１８はワード選択NMOSトラ
ンジスタを形成し、N+分離領域はこのトランジ
スタのソースおよびドレインを形成し、かつワー
ド選択線１８はコントロールゲートを形成する。
動作時において、N+領域１２および１４はトラ
ンジスタのソースまたはドレインのいずれかとし
て機能する。それゆえ、分離領域は以下、端子と
して参照される。 プログラム線２０下に、プログラム線２０の斜
線領域として示されるフローテイングポリシリコ
ンゲート２２が配置される。ゲート２２はさらに
詳細に以下に第２図を参照して説明される。中央
のN+領域１４はフローテイングポリシリコンゲ
ート２２下に配置されるトンネリング拡張部分２
４を含む。第１図の平面図において見られるよう
に、トンネリング拡張部分２４は実質的にフロー
テイングゲートよりも面積が小さい。プログラム
線２０下にありかつ中央およびビツト接地N+領
域間のP-基板の領域は第２のMOSトランジスタ
のチヤネル領域２６を形成する。 第２図は、第１図Ａ―A′線に沿つてとられた、
第１図に例示されるE2PROMセルの断面図であ
る。第２図において、フローテイングポリシリコ
ンゲート２２はP-基板１０およびプログラム線
２０からフローテイングポリシリコンゲート２２
を絶縁する酸化物層３０によつて完全に取囲まれ
ている。トンネリング拡張部分２４上にわたつて
配置されるポリシリコンゲート２２の区間はトン
ネリング誘電体区間３２として呼ばれる酸化物の
極めて薄い層によつて分離されているということ
を注意すべきである。典型的には約100オングス
トロームの厚さであるトンネリング誘電体区間３
２は、トンネリング拡張領域２４およびプログラ
ム線２０が適当にバイアスされたとき、N+トン
ネリング拡張部分２４とフローテイングポリシリ
コンゲート２２との間で電子をトンネリングさせ
る。 再び第１図を参照すると、垂直のビツト読出お
よびビツト接地金属導電線３４および３６がセル
上にわたつて配置されかつそこから酸化物層（図
示せず）によつて絶縁されている。ビツト読出線
３４は、酸化物領域内に形成される孔３８を介し
てビツト読出N+領域１２と接触する。一方、ビ
ツト接地線３６は第２の孔４０を介してビツト接
地N+分離領域１６と接触する。 第３図は第１図に例示される構造によつて規定
される回路素子に対応する回路図である。ワード
選択NMOSトランジスタ５０は、ビツト読出端
子１２、Ｐチヤネル２１、中央の端子１４および
コントロールゲート１８を含む。積層ゲートトラ
ンジスタ５２は、第１の中央の端子１４、Ｐチヤ
ネル２６、ビツト接地端子１６、フローテイング
ゲート２２およびプログラムコントロールゲート
２０を含む。ワード選択トランジスタ５０と積層
ゲートトランジスタ５２はビツト読出およびビツ
ト接地線３４および３６間に直列回路を形成す
る。トンネリング構造５４は、トンネリング拡張
域２４、トンネリング誘電体領域３２、フローテ
イングゲート２２およびプログラムコントロール
ゲート２０を含む。 表１は、消去、プログラム、および読出動作時
におけるワード線、プログラム線、ビツト線、読
出線、およびビツト接地線に対する電圧状態を表
わす状態表である。
【表】
セルに対する消去、プログラム、ビツト読出、
およびビツト書込動作が以下に表１および第３図
を参照して述べられる。消去動作時の間、ワード
線１８およびビツト読出線１２は共に＋20ボルト
にされる。ワード線上の高電圧は第１の領域２１
の抵抗を最小にし、かつ中央のN+領域１４のト
ンネリング拡張部分が20ボルトいつぱいにまで上
昇されるのを確実にする。ビツト接地線はオープ
ン状態にされ、その結果、ビツト接地N+領域１
６は電圧電源に関してフローテイング状態とな
り、それによりビツト接地線３６を介して電流は
何ら流れない。トンネリング拡張域は、したがつ
て十分に20ボルトレベルにまで上昇させられ、
DC電流のかすかな量を引抜きながらフローテイ
ングゲートを消去し、それによりオンチツプの20
ボルト電圧電源の使用が容易になる。フローテイ
ングポリシリコンゲート２２上にわたつて配置さ
れるプログラムゲート２０は０ボルトにバイアス
される。したがつて、ポリシリコンゲート２２内
の電子はトンネリング誘電体３２を介してトンネ
リング拡張領域２４へとトンネルし、フローテイ
ングポリシリコンゲート２２は枚電する。ポリシ
リコンゲート２２が消去動作が始まる前に充電さ
れていないならば、そのときにはそれは非充電状
態のままである。 プログラム動作の間、ビツト読出線１２は０ボ
ルトに接地され、ビツトワード線は再び20ボルト
にまで充電されて第１のチヤネル領域２１の抵抗
を減少させ、トンネリング拡張域２４が確実に接
地される。プログラム線２０は20ボルトにバイア
スされ、それによりワードプログラムコントロー
ルゲート２０とフローテイングポリシリコンゲー
ト２２との間の容量結合によりフローテイングゲ
ート２２が高電圧（約＋15ボルト）にバイアスさ
れる。電子はトンネリング拡張領域からトンネリ
ング誘電体領域３２を介してポリシリコンゲート
２２へとトンネリングする。 読出動作の間、ビツトワード線３４は＋５ボル
トにバイアスされかつビツト接地線３６は接地さ
れる。ワード選択行線１８はワード選択トランジ
スタ５０がオン状態となつて導通するようにバイ
アスされ、一方、プログラム線２０は積層ゲート
トランジスタ５２がフローテイングポリシリコン
ゲート２２が非充電の場合に導通しかつフローテ
イングポリシリコンゲートが充電されている場合
には非導通となるようにバイアスされる。したが
つて、ポリシリコンゲート２２が非充電（論理１
状態）の場合には電流がビツト読出線３４からビ
ツト接地線３６へと流れ、ポリシリコンゲート２
２が充電されている（論理０状態）の場合には流
れない。 書込動作の間、フローテイングポリシリコンゲ
ート２２が充電され、セルが論理０状態となるよ
うにまずプログラムされる。論理１がセル内に蓄
積されるべき場合には、そのときにはフローテイ
ングポリシリコンゲート２２はプログラムされ、
フローテイングポリシリコンゲートが放電され
る。 セルは標準的なフオトリソグラフイプロセスに
よつてP-基板内へビツト読出、中央およびビツ
ト接地N+領域を拡散することによつて形成され
る。酸化物層が次にP-基板およびN+領域の表面
上にわたつて形成される。この酸化物層はこの技
術分野においてよく知られた方法によつて形成さ
れる薄い誘電体トンネリング領域３２を含む。
孔、ワード選択およびプログラムポリシリコン線
１８，２０、金属ビツト読出およびビツト接地線
３４，３６および絶縁酸化物層３０はまたこの技
術分野においてよく知れている標準的な方法によ
つて形成される。 第４図を参照すると、ビツト接地線３６のそれ
ぞれの側に対称的に配置される２つの同一の
E2PROMセルを備えるこの発明の他の実施例が
例示される。第４図において、ビツト接地線３６
はそれぞれの側に配置される第１および第２のビ
ツト読出線３４Ａおよび３４Ｂを有し、第１およ
び第２のビツト読出線３４Ａおよび３４Ｂはビツ
ト接地線３６の中央線から等距離に位置決めされ
る。第１のビツト３４Ａと中央線によつて境界付
けられる領域はＡ領域と呼ばれ、Ａ領域に形成さ
れるセルはＡセルと呼ばれる。一方、中央線と第
２のビツト線３４Ｂとによつて境界付けられる領
域はＢ領域と呼ばれ、Ｂ領域内に形成されるセル
はＢセルと呼ばれる。ビツト接地N+分離領域１
６は両方のセルに対し共通のビツト接地端子を形
成する。ＡおよびＢセルの両方の残りの素子は第
１図を参照して上に述べられた素子と同一であ
る。ＡおよびＢセルにおける素子は第１図におけ
る素子に対応し、かつ第１図と同一の番号によつ
て記号付けられ、ＡまたはＢの添字はそれぞれの
セルにおける対応する素子を表わす。動作時にお
いて、ＡまたはＢセルの機能は第１図に例示され
るセルの機能と同一であり、セルＡが動作する場
合には第１のビツト読出線３４Ａが活性化されか
つセルＢの動作時には第２のビツト読出線３４Ｂ
が活性化される。 第５図は第４図に例示される構造によつて形成
される回路素子を例示する回路図である。Ａ直列
回路はワード選択トランジスタ５０Ａと積層ゲー
トトランジスタ５２Ａとによつて形成され、第１
のビツト読出線３４Ａをビツト接地線３６へ接続
することに注意すべきである。同様に、Ｂ直列回
路はワード選択トランジスタ５０Ｂと積層ゲート
トランジスタ５２Ｂとによつて形成され、第２の
ビツト読出線３４Ｂをビツト接地線３６へ接続す
る。各々の積層ゲートトランジスタ５２Ａ，５２
Ｂはそこに接続される関連のトンネリング構造５
４Ａ，５４Ｂを有し、各々の直列回路は第３図を
参照して述べられた回路と同一の機能をする。 第４図に例示される構成配置は、２本の金属線
をセルあたり必要とする標準的な５ボルト単一
E2PROMセルと異なり、E2PROMセルあたり1.5
本の金属線のみを含む。この金属密度の減少はセ
ルのスケール可能性を増大させ、それにより現在
の５ボルト単一E2PROMセルよりもこのセルの
大きさを大幅に容易に減少させることができる。 上述の発明が特定的な実施例を参照して詳細に
説明されてきたが、これらの実施例はこの発明の
制限を意図するものではなく、むしろそれを明確
にし説明するためのものである。この発明の範囲
は添付の請求の範囲から決定されるべきである。
およびビツト書込動作が以下に表１および第３図
を参照して述べられる。消去動作時の間、ワード
線１８およびビツト読出線１２は共に＋20ボルト
にされる。ワード線上の高電圧は第１の領域２１
の抵抗を最小にし、かつ中央のN+領域１４のト
ンネリング拡張部分が20ボルトいつぱいにまで上
昇されるのを確実にする。ビツト接地線はオープ
ン状態にされ、その結果、ビツト接地N+領域１
６は電圧電源に関してフローテイング状態とな
り、それによりビツト接地線３６を介して電流は
何ら流れない。トンネリング拡張域は、したがつ
て十分に20ボルトレベルにまで上昇させられ、
DC電流のかすかな量を引抜きながらフローテイ
ングゲートを消去し、それによりオンチツプの20
ボルト電圧電源の使用が容易になる。フローテイ
ングポリシリコンゲート２２上にわたつて配置さ
れるプログラムゲート２０は０ボルトにバイアス
される。したがつて、ポリシリコンゲート２２内
の電子はトンネリング誘電体３２を介してトンネ
リング拡張領域２４へとトンネルし、フローテイ
ングポリシリコンゲート２２は枚電する。ポリシ
リコンゲート２２が消去動作が始まる前に充電さ
れていないならば、そのときにはそれは非充電状
態のままである。 プログラム動作の間、ビツト読出線１２は０ボ
ルトに接地され、ビツトワード線は再び20ボルト
にまで充電されて第１のチヤネル領域２１の抵抗
を減少させ、トンネリング拡張域２４が確実に接
地される。プログラム線２０は20ボルトにバイア
スされ、それによりワードプログラムコントロー
ルゲート２０とフローテイングポリシリコンゲー
ト２２との間の容量結合によりフローテイングゲ
ート２２が高電圧（約＋15ボルト）にバイアスさ
れる。電子はトンネリング拡張領域からトンネリ
ング誘電体領域３２を介してポリシリコンゲート
２２へとトンネリングする。 読出動作の間、ビツトワード線３４は＋５ボル
トにバイアスされかつビツト接地線３６は接地さ
れる。ワード選択行線１８はワード選択トランジ
スタ５０がオン状態となつて導通するようにバイ
アスされ、一方、プログラム線２０は積層ゲート
トランジスタ５２がフローテイングポリシリコン
ゲート２２が非充電の場合に導通しかつフローテ
イングポリシリコンゲートが充電されている場合
には非導通となるようにバイアスされる。したが
つて、ポリシリコンゲート２２が非充電（論理１
状態）の場合には電流がビツト読出線３４からビ
ツト接地線３６へと流れ、ポリシリコンゲート２
２が充電されている（論理０状態）の場合には流
れない。 書込動作の間、フローテイングポリシリコンゲ
ート２２が充電され、セルが論理０状態となるよ
うにまずプログラムされる。論理１がセル内に蓄
積されるべき場合には、そのときにはフローテイ
ングポリシリコンゲート２２はプログラムされ、
フローテイングポリシリコンゲートが放電され
る。 セルは標準的なフオトリソグラフイプロセスに
よつてP-基板内へビツト読出、中央およびビツ
ト接地N+領域を拡散することによつて形成され
る。酸化物層が次にP-基板およびN+領域の表面
上にわたつて形成される。この酸化物層はこの技
術分野においてよく知られた方法によつて形成さ
れる薄い誘電体トンネリング領域３２を含む。
孔、ワード選択およびプログラムポリシリコン線
１８，２０、金属ビツト読出およびビツト接地線
３４，３６および絶縁酸化物層３０はまたこの技
術分野においてよく知れている標準的な方法によ
つて形成される。 第４図を参照すると、ビツト接地線３６のそれ
ぞれの側に対称的に配置される２つの同一の
E2PROMセルを備えるこの発明の他の実施例が
例示される。第４図において、ビツト接地線３６
はそれぞれの側に配置される第１および第２のビ
ツト読出線３４Ａおよび３４Ｂを有し、第１およ
び第２のビツト読出線３４Ａおよび３４Ｂはビツ
ト接地線３６の中央線から等距離に位置決めされ
る。第１のビツト３４Ａと中央線によつて境界付
けられる領域はＡ領域と呼ばれ、Ａ領域に形成さ
れるセルはＡセルと呼ばれる。一方、中央線と第
２のビツト線３４Ｂとによつて境界付けられる領
域はＢ領域と呼ばれ、Ｂ領域内に形成されるセル
はＢセルと呼ばれる。ビツト接地N+分離領域１
６は両方のセルに対し共通のビツト接地端子を形
成する。ＡおよびＢセルの両方の残りの素子は第
１図を参照して上に述べられた素子と同一であ
る。ＡおよびＢセルにおける素子は第１図におけ
る素子に対応し、かつ第１図と同一の番号によつ
て記号付けられ、ＡまたはＢの添字はそれぞれの
セルにおける対応する素子を表わす。動作時にお
いて、ＡまたはＢセルの機能は第１図に例示され
るセルの機能と同一であり、セルＡが動作する場
合には第１のビツト読出線３４Ａが活性化されか
つセルＢの動作時には第２のビツト読出線３４Ｂ
が活性化される。 第５図は第４図に例示される構造によつて形成
される回路素子を例示する回路図である。Ａ直列
回路はワード選択トランジスタ５０Ａと積層ゲー
トトランジスタ５２Ａとによつて形成され、第１
のビツト読出線３４Ａをビツト接地線３６へ接続
することに注意すべきである。同様に、Ｂ直列回
路はワード選択トランジスタ５０Ｂと積層ゲート
トランジスタ５２Ｂとによつて形成され、第２の
ビツト読出線３４Ｂをビツト接地線３６へ接続す
る。各々の積層ゲートトランジスタ５２Ａ，５２
Ｂはそこに接続される関連のトンネリング構造５
４Ａ，５４Ｂを有し、各々の直列回路は第３図を
参照して述べられた回路と同一の機能をする。 第４図に例示される構成配置は、２本の金属線
をセルあたり必要とする標準的な５ボルト単一
E2PROMセルと異なり、E2PROMセルあたり1.5
本の金属線のみを含む。この金属密度の減少はセ
ルのスケール可能性を増大させ、それにより現在
の５ボルト単一E2PROMセルよりもこのセルの
大きさを大幅に容易に減少させることができる。 上述の発明が特定的な実施例を参照して詳細に
説明されてきたが、これらの実施例はこの発明の
制限を意図するものではなく、むしろそれを明確
にし説明するためのものである。この発明の範囲
は添付の請求の範囲から決定されるべきである。
Claims (1)
- 【特許請求の範囲】 １請求の範囲 P-型半導体基板上に形成されるE2PROMメモ
リ装置であつて、 前記基板上にわたつて配置される実質的に直線
的な金属ビツト接地線を備え、前記金属ビツト接
地線はプログラム動作時および消去動作時におい
ては開放状態とされかつ読出動作時においては接
地基準電位に結合され、かつさらに前記ビツト接
地線の端部から等距離にある線は前記ビツト接地
線の中心線を規定し、 前記基板上にわたつて配置されかつ前記ビツト
接地線の互いに対向する側それぞれに前記ビツト
接地線から等距離にかつ平行に位置決めされる第
１および第２の実質的に直線的な金属ビツト読出
線を備え、前記第１のビツト読出線と前記ビツト
接地線の中心線によつて境界付けられるP-基板
の区間はＡ領域を規定し、かつ前記第２のビツト
読出線と前記ビツト接地線の中心線とによつて境
界付けられるP-基板の対応する区間はＢ領域を
規定し、 ポリシリコンワード選択線と、 ポリシリコンプログラム線とを備え、前記ワー
ド選択線および前記プログラム線はともに前記ビ
ツト接地線に垂直に配設され、 前記ＡおよびＢ領域にそれぞれ配置される(A)お
よび(B)E2PROMセルを備え、前記(A)セルおよび
前記(B)セルにおける対応の素子が前記ビツト接地
線に関して対称的に配置され、前記(A)および(B)セ
ルにおける対応の回路素子を(A)および(B)素子とし
てそれぞれ表わすと、 前記(A)セルは、(A)ワードゲートを有しかつ前記
第１のビツト読出線に接続されるビツト読出端子
および中央端子を有する(A)NMOSワード選択ト
ランジスタと、(A)プログラムゲート下に配置され
る(A)フローテイングポリシリコンゲートを有しか
つ前記(A)ワード選択トランジスタの前記中央端子
とある第１の端子を有しかつビツト接地端子を有
する(A)積層ゲートMOSトランジスタとを含み、
前記(A)積層ゲートトランジスタの前記ビツト接地
端子は前記ビツト接地線に接続され、さらに、前
記(A)積層ゲートトランジスタの前記(A)フローテイ
ングポリシリコンゲートを充放電するための(A)ト
ンネリング構造を含み、 前記(B)セルは、(B)ワードゲートと前記第２のビ
ツト読出線に接続されるビツト読出端子と中央端
子とを有する(B)NMOSワード選択トランジスタ
と、(B)プログラムゲート下に配置される(B)フロー
テイングポリシリコンゲートと前記(B)ワード選択
トランジスタの前記中央端子となる第１の端子
と、前記ビツト接地線に接続されるビツト接地端
子とを有する(B)積層ゲートMOSトランジスタと
を含み、かつさらに前記(B)積層ゲートトランジス
タの前記(B)フローテイングポリシリコンゲートを
充電および放電するための(B)トンネリング構造を
含み、前記(A)および(B)フローテイングポリシリコ
ンゲートは電気的に絶縁される、E2PROMメモ
リ装置。 ２ 前記(A)および(B)積層ゲートトランジスタに対
する前記ビツト接地端子は、前記ビツト接地線の
中心線に関して対称的に配置されかつ前記ビツト
接地線に電気的に接続されるビツト接地N+領域
を備える、特許請求の範囲第１項記載の
E2PROMメモリ装置。 ３ 前記(A)中央端子は、 トンネリング拡張部を有する中央N+領域を備
え、前記トンネリング拡張部は前記(A)フローテイ
ングポリシリコンゲート下に配置されかつ前記ト
ンネリング拡張部の面積は前記(A)フローテイング
ポリシリコンゲートの面積よりも実質的に小さく
される、特許請求の範囲第２項記載のE2PROM
メモリ装置。 ４ 前記(A)トンネリング構造は、 前記(A)中央N+領域の前記(A)トンネリング拡張
部と、 前記トンネリング拡張部がその下に配置される
前記(A)フローテイングポリシリコンゲートの部分
と、 前記(A)トンネリング拡張部と前記(A)プログラム
ゲートが所定の電圧レベルにバイアスされたとき
前記(A)トンネリング拡張部と前記(A)フローテイン
グポリシリコンゲート部分との間で電子がトンネ
リングを起こすように前記トンネリング拡張部の
表面上に配置される(A)トンネリング誘電体とを備
える、特許請求の範囲第３項記載のE2PROMメ
モリ装置。 ５ 前記(A)ワードゲートは前記ポリシリコンワー
ド選択線であり、 前記(A)プログラムゲートは前記ポリシリコンプ
ログラム線である、特許請求の範囲第４項記載の
E2PROMメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US568668 | 1984-01-06 | ||
| US06/568,668 US4654825A (en) | 1984-01-06 | 1984-01-06 | E2 prom memory cell |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4331611A Division JPH05267690A (ja) | 1984-01-06 | 1992-12-11 | Ｅ２ｐｒｏｍメモリセル |
| JP5163539A Division JPH06163918A (ja) | 1984-01-06 | 1993-07-01 | Ｅ２ｐｒｏｍメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61500939A JPS61500939A (ja) | 1986-05-08 |
| JPH0581069B2 true JPH0581069B2 (ja) | 1993-11-11 |
Family
ID=24272236
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60500400A Granted JPS61500939A (ja) | 1984-01-06 | 1984-12-24 | Ｅ２ｐｒｏｍメモリ装置 |
| JP4331611A Pending JPH05267690A (ja) | 1984-01-06 | 1992-12-11 | Ｅ２ｐｒｏｍメモリセル |
| JP5163539A Pending JPH06163918A (ja) | 1984-01-06 | 1993-07-01 | Ｅ２ｐｒｏｍメモリセル |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4331611A Pending JPH05267690A (ja) | 1984-01-06 | 1992-12-11 | Ｅ２ｐｒｏｍメモリセル |
| JP5163539A Pending JPH06163918A (ja) | 1984-01-06 | 1993-07-01 | Ｅ２ｐｒｏｍメモリセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4654825A (ja) |
| EP (1) | EP0167595A4 (ja) |
| JP (3) | JPS61500939A (ja) |
| WO (1) | WO1985003162A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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