JPS61500939A

JPS61500939A - Ｅ２ｐｒｏｍメモリ装置

Info

Publication number: JPS61500939A
Application number: JP60500400A
Authority: JP
Inventors: リナーソン，ダレル
Original assignee: アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド
Priority date: 1984-01-06
Filing date: 1984-12-24
Publication date: 1986-05-08
Also published as: JPH0581069B2; EP0167595A4; WO1985003162A1; EP0167595A1; JPH05267690A; US4654825A; JPH06163918A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】Ｅ’ＦＲＯＭメモリセル発明の背景この発明は半導体基板上に形成される電気的に書込消去可能な読出専用記憶素子（Ｅ”　ＦＲＯＭ）に関する。

を用いて製造される。Ｅ！　ＦＲＯＭの能動素子のほとんどは、すべてが半導体基板内にある軽くドープされたＰ型（Ｐ−）領域によって分１１される重くドープされたＮ型（Ｎ＋）領域によって形成されるＮＭＯＳトランジスタである。Ｐ −領域はＮ“領域間のチャネルを形成する。チャネルを介してのＮ＋領ｒｊｉｔ間の導電率は、チャネルに極めて近接し、かつ電子的にそこから絶縁されたゲート電極への電気信号によって詞御される。

Ｅ’　ＦＲＯＭは半ａｉｍ板内に形成されるメモリセルの長方形の７レイにより構成され、アレイ内の各々のセルは情報の１ビツトをＷ積する。セルは、アレイ内のそれらの行および列位置によってアドレスされる。各々のセルはピットラインを接地電位に結合するトランジスタを含む回路である。トランジスタは、予め定められた電圧をトランジスタのゲートへ与えるワードＩおよびブＯグラム制＠線上への信号によってＩＩ！ｌされる。ブＯグラム制御線によフてｖＪ１２１１されるトランジスタはコントロールゲート下の７０−テイングボリシリコンゲートを含む積層ゲートトランジスタである。Ｉ！ゲートトランジスタはフローティングゲートが充電されていない場合に導通し、フローティングゲートが充電されている場合には導通しない。

アレイ内の成るセルは以下の手順によって続出される。

まずセルに接続されるビット線が正にバイアスされ、一方、セルと交差するワード線およびプログラム線は予め定められた電圧にバイアスされる。Ｉｌ流センスアンプがピット線からセルを介して接地へと流れる電流に対応するディジタル出力を与える。電流はフローティングゲートが充電されていない場合（消去状態）流れ、これを論理１状態と呼び、かつセルが充電されている場合（プログラム状態）電床は流れず、これを論理Ｏ状態と呼ぶ。

成るセルにおけるフローティングゲートは、接地されている基板内のＮ中領域をフローティングポリシリコンゲートから分ｍｙる特別の誘電体領域を介してトンネルする電子によって充電される（プログラムされる）。コントロールゲートを高電圧（約２０ボルト）にバイアスし、フントロールゲートと７Ｏ−ティングゲートとの間の容量結合によりフローティングゲートを高電圧にすることにより、このトンネルが誘起される。Ｎ４領域を高電圧に上昇させ、かつコントロールゲートを接地電位にすることにより、フロー、ティングゲートは放電く消去）される。

Ｅ”　ＦＲＯＭのメモリセルのアレイはセルの１列を接地に相互接続する基板内のＮ１領域を含む。プログラム／消去動作の間、ｏｃｍｉがＮ４領域を介して引抜かれる。このｉｔ流により、外部高電圧電源がプログラム／消去動作に対し必要とされる。多くの応用例において、単一の低電圧電源、典型的には５ボルトが用いられ、それにより上述のＥ”　ＦＲＯＭセルは用途が制限される。加えて、セルの１列を相互接続するＮゝ拡散饋域により、セルが互いに完全に電気的に絶縁されることが妨げられ、かつ成るセルに対する７０グラム／澗去動作の間に隣接するセルの妨害が発生する。

近年、共通のＮ４拡散領域の代わりに金属のピット読出線によって相互接続されたＥ’　ＦＲＯＭセルが開発されてきている。各々のセルは別の金ｍ線、すなわちピット書込線により相互接続される分離Ｎ１領域を、上述のセルの共通のＮ４拡散ｉ域の代わりに含む、金属ピット読出線を電気的に浮遊状態にし、かつ金属ピット書込線をメモリセルのＮ”ｌｌ域に正の電圧を与えるために用いることにより、フローティングゲートは充１！および放電される。ｏ　ｃｉｉＦＲはほとんど引抜かれない、この方法により、プログラム／消去動作に必要な高電圧を発生するためのオンチップの回蕗を使用することが可能となり、かつセルがそこに相互接続される事−の外部５ボルト電源により機能することができる。このセルは他の先行技術の゛メモリセルに対し利点を有しているが、半導体基板上のその面積は最小化されていない。

発明のＷ要ピット読出およびピット接地線の両方から分離される中央この発明は、先行技術の５ボルト単一メモリセルよりも金属密度の小さなｍ！−５ボルトＥ２ＦＲＯＭを提供する。

セルは長方形型のアレイに用いるのに適している。

セルは、直列に接続されるＭＯＳ　ｌ−ランジスタと！ａＱゲートトランジスタとによって相互接続される平行なピット読出およびピット接地コラム線を含む。

コラム線に！！！直に走るワードおよびブＯグラム行線はセルを機切り、かつセル内のトランジスタに電圧バイアスレベルを与える。セルはまた、積層ゲートトランジスタのフローティングゲートの放電および充電を行なうために、プログラム繰下に配置されるトンネリング碑造を含む。好ましい実施例において、ピット浸出およびピット接地線はセルの表面上にわたって形成される金属線である。

セル内のトランジスタが、ピット読出およびピット接地線によって境界付けられるＰ−基板領域の区間に分離Ｎ４領域を拡散することによフて形成される。Ｎ” Ｗ２ＮはＰ−基板の区間であるチャネルによって分離される。これらのＮ”ｌｌ域はＭＯＳ　トランジスタのソースおよびドレインを形成する。しかし、特定の領域は、セルに相互接続される興なるラインへ与えられるバイアス状態に応じてソースまたはドレインとして機能する。したがりて、ソース／ドレイ゛ン領域は以下、′端子”として参照する。

ワード選択トランジスタは、部分的にピット続出線下に配置されかつ電気的にそこにｉｌ続されるピット読出端子と、ａｔｔとフローティングポリシリコンゲートとの間の電子のこの配置は、先行技術の５ボルト単−Ｅ’ＰＲ−０Ｍセルによって要求される２本の代わりにセルあたり１．５本の金ａ線のみを必要とすることによりセルの金属密度を低減させる。したがって、この発明によって提供されるセルは標準的な５ボルト単−Ｅ２ＦＲＯＭセルよりも金ｊＩ密度が小さくなる。セルの大きさがブＯセス技法の発展によって応じて減少されることができるようにメモリセルはスケール可能であることが望ましい、金属線の幅は成る最小値より小さく減少することができないという事実によって、サイズの低減は成るセルの金属密度によって制限される。したがって、５ボルト単−Ｅ’　ＦＲＯＭセルの金属密度を減少させることによって、この発明は従来可能であったよりもはるかにセルの大きさを減少させることができる。

図面の簡単な説明第１図はこの発明の一実施例であるＥ”　ＦＲＯＭセルの平面図である。

第２図は第１図に例示される実施例のＡ−Ａ−線に沿った断面構過を示す図である。

８３図は第１図に埴定される回路素子に対応する回路図である。

第、４図はこの発明の他の＊施例である対称的なＥ２　ＦＲＯＭセル対の平面図である。

第５図は第４図に規定される回路素子に対応する回路図である。

好ましい実施例の詳細な説明この発明は、１対のセルが共通のピット接地ｉ！に関して対称的に配Ｈされ、かつそこへの共通の１ｊ１気接続を備えるように構成配置される５ポルト単−Ｅ２　ＦＲＯＭセルである。

図面において、同一の参照？！＠は同一または相当部分を回路図において示す。

第１図に６いて、１個のＥ’　ＦＲＯＭセルの平面図が例示される。セルは、Ｐ −基板１０の表面に形成される。セルはピット読出Ｎ３領域１２、中火のＮ”領域１４およびピット接地Ｎ“領域１６を含む、これらのＮ４分ｗ１領域はＰ−基板１０へ拡散される。

平面図からこれらのＮ”ｍ域を除くとポリシリコンワード選択線およびプログラムｗ１１８Ｊ５よび２０があり、セルを横切って水平方向に延びている。ワード選択ｍｉｓ下に配置されるＰ−基板１０の領域はピット続出領域および中央の分＃ｌ儂域１２および１４間に第１のチャネル２１を形成する。ワード選択線１８は酸化物層（第１図には示さず）によって第１のチャネル２１から絶縁されている。ピット読出Ｎ◆分離領域１２．第１のチャネル２１．中央の分離領域１４．酸化物領域およびワード線選択線１８門ワード選択ＮＭＯ８トランジスタを形成し、Ｎ“分離領域はこのトランジスタのソースおよびドレインを形成し、かつワード選択線１８はコントロールゲートを形成する。！７１作時において　Ｎ　＋領域１２Ｉ５よび１４はトランジスタのソースまたはドレインのいずれかとして機能する。それゆえ、分離領域は以下、端子として参照される。

プログラム１１２０下に、プログラム線２０のＬＬｍ域として示されるフローティングポリ、シリコンゲート２２が配置される。ゲート、２２はざらに詳細に以下に第２図を参照して説明される。中央のＮ”ｆｌｌ域１４はフローティングポリシリコンゲート２２下に配置されるトンネリング拡張部分２４を含む、第１図の平面図において見られるように、トンネリング拡張部分２４は実質的にフローティングゲートよりも面積が小さい。プログラム線２０下にありかつ中央およびピット接地Ｎ１領域間のＰ−基板の領域は第２のＭＯＳトランジスタのチャネル領域２６を形成する。

第２図は、第１図のＡ−Ａ−線に沿ってとられた、第１因に例示されるＥ’　ＦＲＯＭセルの断面図である。第２図において、フローティングポリシリコンゲート２２はＰ−基板１０およびプログラムＷＡ２０からフローティングポリシリコンゲート２２を絶縁する酸化物層３０によって完全に取囲まれている。トンネリング拡μ部分２４上にわたって配置されるポリシリコンゲート２２の区間はトンネリング誘電体区間３２として呼ばれる酸化物の極めて涛い層によって分離されているということを注意すべきである。典型的には約１００オングストロームの厚ざであるトンネリング誘電体区間３２は、トンネリング拡張領域２４およびプログラム１２０が適当にバイアスされたとき、Ｎ”トンネリング拡張部分２４とフローティングポリシリコンゲート２２との間で電子をトンネリングさせる。

再び第１図を参照すると、！！直のピット読出Ｉ５よびピット接地金ｍ導電１１３４Ｊ５よび３６がセル上にわたって配置されかつそこから酸化物ＩＩ（図示せず）によって絶縁されている。ピット読出線３４は、酸化物領域内に形成される孔３８を介してピット読出Ｎ１領域１２と接触する。一方、分ｔｉｌｌ領域１Ｇと接触する。

第３図は第１図に例示される補選によって規定される回路素子に対応する回路図である。ワード選択ＮＭＯ８）−ランジスタ５ｏは、ピット読出端子１２、Ｐチャネル２１、中央の端子１４およびコントロールゲート１８な含む。積層ゲートトランジスタ５２は、第１の中央の端子１４、Ｐチャネル２６、ピット接地端子１６、フローティングゲート２２およびプログラムコントロールゲート２０を含む。

ワード選択トランジスタ５０と積層ゲートトランジスタ５２はピット読出およびピット接地線３４ｇ′３よび３６間に直列回路を形成する。トンネリング構造５４は、トンネリング拡張域２４、トンネリング誘電体領域３２、フローティングゲート２２およびプログラムコントロールゲート２０を含む。

表１は、消去、プログラム、および読出動作時におけるワード線、プログラム線、ピット線、続出線、およびピツト接地線に対する電圧状態を表わす状態表である。

消　云　＋ＩＱ　Ｏ士２０　オー２４ン７　ｏ　７−５　ム＋　：ＬＤ　＋２１１）　０　７−７７北虫　す　Ｆ　す２．５　＋１．ＯＱセルに対する消去、プログラム、ピット読出、およびピットロ込動作が以下に表１および第３図を参照して述べられる口消去動作時の間、ワード１ａ１８およびピット読出線１２は共に＋２０ボルトにされる。ワード線上の高電圧は第１の領域２１の抵抗を最小にし、かつ中央のＮ“領域１４のトンネリング拡張部分が２ｏボルトいっばいにまで上昇されるのを確実にする。ピット接地線はオーブン状態にされ、その結果、ビット接地Ｎゝ領域１６は電圧電源に関してフローティング状態となり、それによりピット接地線３６を介して電流は何ら流れない。トンネリング拡張域は、したがって十分に２０ボルトレベルにまで上昇させられ、ＤＣ電流のかすかな市を引抜きながらフＯ−テイングゲー′トを消去し、それによりオンチップの２０ボルト電圧電源の使用が容易になる。フローティングポリシリコンゲートルトにバイアスされる。したがって、ポリシリコンゲート２２内の電子１トンネリング誘電体３２を介してトンネリング拡張領域２４へとトンネルし、７０−テイングボリシリコンゲート２２は放電する。ポリシリコンゲート２２が消去動作が始まる前に充電されていないならば、そのときにはそれは非充冨状態のままである。

プログラム動作の間、ピット読出１１１２は○ボルトに接地され、ピットワード線は再び２０ボルトにまで充電されて第１のチャンネル領域２１の抵抗を減少させ、トンネリング拡張填２４が確実に接地される。プログラム線２０は２ｏボルトにバイアスされ、それによりワードブＤグラムコントロールゲート２０とフローティングポリシリコンゲート２２との間の容量結合により７０−ティングゲート２２が高電圧（約＋１５ボルト）にバイアスされる。電子はトンネリング拡張領域からトンネリング誘電体領域３２を介してポリシリコンゲート２２へとトンネリングする。

読出動作の間、ピットワード線３４は＋５ボルトにバイアスされかつピット接地１ａ３６は接地される。ワード選択行線１８はワード選択トランジスタ５０がオン状態となって導通するようにバイアスされ、一方、プログラム線２０は積層ゲートトランジスタ５２がフローティングポリシリコンゲート２２が非充電の場合に導通しかつフローティングポリシリコンゲートが充電されている場合には非導通となるようにバイアスされる。したがって、ポリシリコンゲート２２が非充電（論理１状態）の場合には？Ｉ流がビット読出線３４からピット接地線３６へと流れ、ポリシリコンゲート２２が充電されている（−理Ｏ状感）の場合には流れない。

書込動作の間、フローティングポリシリコンゲート２２が充電され、セルが論理０状態となるようにまずプログラムされる。−理１がセル内に蓄積されるべき場合には、そのときにはフローティングポリシリコンゲート２２はプログラムされ、フローティングポリシリコンゲートが放電される。

セルは標準的なフォトリソグラフィプロセスによってＰ−基板内へピット読出、中央およびピット接地Ｎ１領域を拡ａすることによって形成される。酸化物層が次にＰ−基板およびＮ＋領領域表面上にわたって形成される。この酸化物層はこの技術分野においてよく知られた方法によって形成される薄い誘電体トンネリング領域３２を含む。孔、ワード選択およびプログラムポリシリコン線１８．２０゜金属ピット読出およびピット接地線３４．３６および絶縁酸化物１ｉ！３０はま１；この技術分野に６いてよく知れている標準的な方法によって形成される。

第４図を参照すると、ピット接地１ｓ３６のそれぞれの側に対称的に配置される２つの同一のＥ’ＦＲＯＭセルを備えるこの発明の他の実施例が例示される。第４図において、ピット接地線３６Ｌｔそれぞれの側に配置される第１？３よび第２のピット読出１１３４Ａおよび３４Ｂを有し、第１およびｉｓ２のピット読出！！１３４Ａおよび３４Ｂはピット接地線３６の中央線５ｏから等距離に位置決めされる。第１のピット線３４Ａと中央線５０とによフて境界付けられる領域はＡ領域と呼ばれ、へ領域に形成されるセルはＡセルと呼ばれる。一方、中央線５０と第２のビット線３４Ｂとによって境界付けられる領域はＢ領域と呼ばれ、Ｂ領域内に形成されるセルはＢセルと呼ばれる。ピット接地Ｎ１分鰭領１ｉｉｔ１６は両方のセルに対し共通のピット接地端子を形成する。ＡおよびＢセルの両方の残りの素子は第１図を参照して上に述べられた素子と同一である。ＡおよびＢセルにおける素子は第１図に６ける素子に対応し、かつ第１図と同一の番号によって記号付けられ、ＡまたはＢの添字はそれぞれのセルにおける対応する素子を表わす。動作時において、ＡまたはＢセルの機能は第１図に例示されるセルの機能と同一であり、セルＡが動作する場合にはＮ１のピット読出線３４ＡＳ活性化されかつセルＢの動作時には第２のビット読出線３４Ｂが活性化される。

第５図は第４図に例示される構造によって形成される回路素子を例示する回路図である。Ａ直列回路はワード選択トランジスタ５０Ａと積層ゲートトランジスタ５２Ａとによって形成され、第１のピット読出１３４Ａをピット接地線３６へ接続することに注意すべきである。同様に、日直列回路はワード選択トランジスタ５０Ｂと積層ゲートトランジスタ５２Ｂとによって形成され、第２のビット読出線３４Ｂをピット接地ＩＩ！３６へ接続する。各々の積層ゲートトランジスタ５２Ａ、５２Ｂはそこに接続されるｒＩＡ達のトンネリング構造５４Ａ、５４Ｂを有し、各々の直列回路は第３図を参照して述べられた回路と同一の機能をする。

第４Ｓに例示される構成配冒は、２本の金属線をセル６たり必要とする標準的な５ボルト単−Ｅ’ＦＲＯＭセルと異なり、Ｅ”　ＦＲＯＭセルあたり１．５本の金１線のみを含む。この金属密度の減少はセルのスケール可能性を壜入させ、それにより現在の５ボルト単−Ｅ’　ＦＲＯＭセルよリモこのセルの大ぎざを大幅に容易に減少させることができる。

上述の発明が特定的な実施例を参照して詳細に説明されてきたが、これらの実施例はこの発明のυ１限を意図するものではなく、むしろそれを明確にし説明するためのものである。この発明の範囲は添付の請求の範囲から決定されるべきである。

Ｆノ（９／。

ＦＩＧ　２゜ＦＩＧ−３゜ＦＩＧ、４゜ＦＩＧ−５国際調ｆ報告

Claims

【特許請求の範囲】

１．半導体基板の表面に形成さ灯るＥ２ＰＲＯＭメモリセルであって、前記基板内に配置されるビット続出Ｎ４領域と、前記基板内にありトンネル拡張領域を含む中央Ｎ４領域と、前記ビット読出と前記中央Ｎ４領域とを分離する第１のＰチャネルと、前記第１チャネル上にわたる第１の酸化物層と、前記第１チャネル上にわたって配置されるワード制御ポリシリコンゲートとを備え、前記第１の酸化物層は前記第１のポリシリコンゲートを前記第１のチャネルから絶縁し、前記ビット読出、中央Ｎ４領域、前記第１Ｐチャネル、前記第１酸化物層および前記ポリシリコンゲートがワード選択ＮＭＯＳトランジスタを形成しており、前記基板内のビット接地Ｎ４領域と、前記中央とビット接地Ｎ４領域とを分離する第２のＰチャネルと、前記第２のチャネルと、前記中央Ｎ分離領域の前記トンネリング拡張領域との上にわたる第２の酸化物層を備え、前記第２の酸化物層は前記トンネリング拡張領域上にわたって配置されるトンネリング部分を含んでおり、前記第２酸化物層上および前記第２のチャネルおよび前記トンネリング拡張領域上にわたって配置されるフローティングポリシリコンゲートと、前記フローティングポリシリコンゲートを覆う第３の酸化物層と、前記フローティングポリシリコンゲート上にわたるプログラム制御ポリシリコンゲートとを備え、前記第３の酸化物層は前記第３のポリシリコンゲートを前記フローティングポリシリコンゲートから絶縁し、前記中央およびビット接地Ｎ４領域、前記第２のチャネル、前記第２および第３酸化物層、ならびに前記フローティングおよび前記第３ポリシリコンゲートは積層ゲートトランジスタを形成し、かつ前記トンネリング拡張領域、前記トンネリング部分、前記フローティングポリシリコンゲートの区間、前記第３の酸化物層、および前記トンネリング区間上にわたって配置される前記第３のポリシリコンゲートはトンネリング構造を形成しており、前記ビット読出Ｎ４領域を第１の電圧源に接続するためのビット読出手段と、前記ビット接地Ｎ４領域を第２の電圧源に選択的に接続するためのビット接地手段とを備え、それにより予め定められたバイアス電圧が前記第１および第３のポリシリコンゲートならびに前記ビット読出およびビット接地Ｎ４領域に与えられたとき前記第２のＮ４領域の前記トンネリング拡張領域と前記フローティングゲートとの間を電子がトンネリングする、Ｅ２ＰＲＯＭメモリセル。
２．前記第１のＮ４領域を接続するための前記手段は、第４の酸化物層によって前記ビット読出Ｎ４領域から絶縁されかつ前記第４の酸化物層内に形成される孔を介して前記ビット読出Ｎ４領域に接続される金属ビット読出線であり、前記ビット接地Ｎ４領域を接続するための前記手段は第５の酸化物層によって前記ビット接地領域から絶縁されかつ前記第５の酸化物層内に形成される孔を介して前記ビット接地領域に接続される金属ビット接地線であり、前記ビット読出およびビット接地線は実質的に平行であり、かつ前記ビット読出、中央およびビット接地Ｎ４領域は実質的に前記ビット読出および前記ビット接地線の下にありかつそれらの間に配置される、請求の範囲第１項記載のＥ２ＰＲＯＭメモリセル。
３．前記ワードゲートは、前記基板の表面上にわたって配置されるポリシリコンワード線であり、前記プログラムゲートは、前記基板の表面上にわたって配置されるポリシリコンプログラム線であり、前記ポリシリコンワード線と前記ポリシリコンプログラムは前記ビット読出およびビット接地線に実質的に垂直に配向される、請求の範囲第２項記載のＥ２ＰＲＯＭメモリセル。
４．半導体基板の表面上のＰ−領域内に形成されるＥ２ＰＲＯＭメモリセルであって、前記Ｐ−領域の表面上にわたって配置されるビット読出線と、前記Ｐ−領域の表面上にわたって配置されるビット接地線と、前記Ｐ−領域上に配置され、ワード選択ゲートを有し、かつまたビット読出および中央端子を有するＮＭＯＳトランジタを備え、前記ビット読出端子は前記ビット読出線に接続されており、プログラムゲート下に配置されるフローティングポリシリコンゲートを有しかつまた前記中央端子となる第１の端子とビット接地端子とを有する積層ゲート型ＭＯＳトランジスタを備え、前記積層ゲート型トランジスタの前記ビット接地端子は前記ビット接地線に接続されており、前記フローティングポリシリコンゲートを充電および放電するためのトンネリング構造とを備える、Ｅ２ＰＲＯＭメモリセル。
５．前記中央端子は、トンネリング拡張部分を有する中央のＮ４領域を備え、前記トンネリング拡張部分は前記フローティングゲート下に配置され、前記トンネリング拡張の面積は実質的に前記フローティングゲートの面積よりも小さくされている、請求の範囲第４項記載のＥ２ＰＲＯＭメモリセル。
６．前記トンネリング構造は、前記中央のＮ４領域の前記トンネリング区間と、前記トンネリング区間がその下に配置される前記フローティングゲートの区間と、前記トンネリング区間の表面上に配置され、前記トンネリング区間および前記プログラムゲートが予め定められた電圧レベルにバイアスされるとき前記トンネリング区間と前記フローティングゲートとの間に電子をトンネリングさせるためのトンネリング誘電体とを備える、請求の範囲第５項記載のＥ２ＰＲＯＭメモリセル。
７．前記ワードゲートは前記Ｐ−領域の表面上にわたって配置されるポリシリコンワード線であり、前記プログラムゲートは前記Ｐ−分離領域の表面上にわたって配置されるポリシリコンプログラム線であり、前記ポリシリコンワード線と前記ポリシリコンプログラムは実質的に前記ヒット読出およびビット接地線に垂直に配向される、請求の範囲第６項記載のＥ２ＰＲＯＭメモリセル。
８．Ｐ−半導体基板上に形成されるＥ２ＰＲＯＭメモリシステムであって、前記Ｐ−基板上にわたって配置される実質的に直線的な金属ビット接地線を備え、前記ビット接地線の端部から等距離にある線は前記ビット接地線の中心線を規定しており、前記Ｐ−基板上にわたって配置されかつ前記ビット接地線の対向する側にそこから等距離にかつそれに平行に位置決めされる第１および第２の実質的に直線的な金属ビット読出線を備え、前記第１のビット読出線と前記ビット接地線の中心線によって境界付けられるＰ−基板の区間はＡ領域を規定し、かつ前記第２のビット読出線と前記ビット接地線の中心線とによって境界付けられるＰ −基板の対応する区間はＢ領域を規定しており、ポリシリコンワード選択線と、ポリシリコンプログラム線とを備え、前記ワード選択およびプログラム線は共に前記ビット接地線に垂直に配向しており、前記ＡおよびＢ領域にそれぞれ配置される（Ａ）および（Ｂ）Ｅ２ＰＲＯＭセルを備え、前記（Ａ）および（Ｂ）セルにおける対応する素子は前記ビット接地線に関して対称的に配置されており、前記（Ａ）および（Ｂ）セルにおける対応する回路素子を（Ａ）および（Ｂ）素子としてそれぞれ表わすと、前記（Ａ）セルは（Ａ）ワードゲートを有しかつまたビット読出および中央端子を有する（Ａ）ＮＭＯＳワード選択トランジスタを含み、前記ビット読出端子は前記第１のビット読出線に接続されており、（Ａ）プログラムゲート下に配置される（Ａ）フローティングポリシリコンゲートを有し、かつ前記（Ａ）ワード選択トランジスタの前記中央端子となる第１の端子を有しかつビット接地端子を有する（Ａ）積層ゲートＭＯＳトランジスタをさらに含み、前記（Ａ）積層ゲートトランジスタの前記ビット接地端子は前記ビット接地線に接続され、さらに前記（Ａ）積層ゲートトランジスタの前記（Ａ）フローテイングポリシリコンゲートを充電および放電するための（Ａ）トンネリング構造を含んでおり、前記（Ｂ）セルは、（Ｂ）ワードゲートを有しかつまたビット読出および中央端子を有する（Ｂ）ＮＭＯＳワード選択トランジスタを含み、前記ビット読出端子は前記第２のビット読出線に接続されており、（Ｂ）プログラムゲート下に配置される（Ｂ）フローティングポリシリコンゲートを有し、かつ前記（Ｂ）ワード選択トランジスタの前記中央端子となる第１の端子を有しかつさらにビット接地端子を有する（Ｂ）積層ゲートＭＯＳトランジスタを含み、前記積層ゲートトランジスタの前記ビット接地端子は前記ビット接地線に接続されており、さらに前記（Ｂ）積層ゲートトランジスタの前記（Ｂ）フローティングポリシリコンゲートを充電および放電するための（Ｂ）トンネリング構造を含んでおり、前記（Ａ）および（Ｂ）フローティングポリシリコンゲートは電気的に絶縁されている、Ｅ２ＰＲＯＭメモリシステム。
９．前記ＡおよびＢセルはさらに、前記ビット接地線の中心線に関して対称的に配置されかつ前記ビット接地線に電気的に接続されるビット読出Ｎ４領域を備えており、前記ビット接地Ｎ４領域が前記ＡおよびＢ積層ゲートトランジスタに対し前記ビット接地端子になっている、請求の範囲第８項記載のＥ２ＰＲＯＭメモリシステム。
１０．前記（Ａ）中央端子は、トンネリング拡張を有する中央Ｎ４領域を備え、前記トンネリング区間は前記（Ａ）フローティングゲート下に配置され、前記トンネリング拡張の面積は前記Ａフローティングゲートの面積よりも実質的に小さい、請求の範囲第９項記載のＥ２ＰＲＯＭメモリシステム。
１１．前記Ａトンネリング構造は、前記Ａ中央Ｎ４領域の前記（Ａ）トンネリング区間と、前記トンネリング区間がその下に配置される前記（Ａ）フローティングゲートの区間と、前記トンネリング区間の表面上に配置され、前記（Ａ）トンネリング区間と前記（Ａ）プログラムゲートが予め定められた電圧レベルにバイアスされたとき、前記（Ａ）トンネリング区間と前記（Ａ）フローティングゲートとの間に電子をトンネリングさせるための（Ａ）トンネリング誘電体とを備える、請求の範囲第１０項記載のＥ２ＰＲＯＭメモリシステム。
１２．前記ワードゲートは前記ポリシリコンワード線であり、前記プログラムゲートは前記ポリシリコンプログラム線である、請求の範囲第１１項記載のＥ２ＰＲＯＭメモリシステム。