JP2809802B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2809802B2 JP2809802B2 JP2084638A JP8463890A JP2809802B2 JP 2809802 B2 JP2809802 B2 JP 2809802B2 JP 2084638 A JP2084638 A JP 2084638A JP 8463890 A JP8463890 A JP 8463890A JP 2809802 B2 JP2809802 B2 JP 2809802B2
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- Japan
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- wiring layer
- bit line
- memory device
- semiconductor memory
- film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、書替え可能な不揮発性半導体記憶装置に係
り、特に複数のメモリセルを直列接続してNANDセルを構
成する不揮発性半導体記憶装置に関する。
り、特に複数のメモリセルを直列接続してNANDセルを構
成する不揮発性半導体記憶装置に関する。
（従来の技術） 電気的書替えを可能とした高集積化可能な不揮発性半
導体記憶装置（EEPROM）として、出願人は先にメモリセ
ルを直列接続してNANDセルを構成する形式のものを提案
している。
導体記憶装置（EEPROM）として、出願人は先にメモリセ
ルを直列接続してNANDセルを構成する形式のものを提案
している。
第３図はその様なEEPROMの一つのNANDセルブロックを
示す平面図であり、第４図はそのＡ−Ａ′断面図であ
る。シリコン基板21の素子分離絶縁膜で囲まれた一つの
領域に、この例では８個のメモリセルM1〜M8と２個の選
択トランジスタS1,S2が形成されている。各メモリセル
は、基板21上に薄い酸化膜からなるゲート絶縁膜23を介
して第１層多結晶シリコン膜からなる浮遊ゲート24（24
1〜248）が形成され、さらに酸化膜からなる層間絶縁膜
25を介して第２層多結晶シリコン膜からなる制御ゲート
26（261〜268）が形成されている。選択トランジスタS
1,S2のゲート絶縁膜25はメモリセル領域のゲート絶縁膜
23の形成前につくられ、選択ゲート269,2610は第１層多
結晶シリコンと第２層多結晶シリコン膜により制御ゲー
ト26と同時に形成されている。各メモリセル間はソー
ス，ドレインとなるn+拡散層27が拡散形成されて、ソー
ス，ドレインを隣接するメモリセルで共用する形で直列
接続される。
示す平面図であり、第４図はそのＡ−Ａ′断面図であ
る。シリコン基板21の素子分離絶縁膜で囲まれた一つの
領域に、この例では８個のメモリセルM1〜M8と２個の選
択トランジスタS1,S2が形成されている。各メモリセル
は、基板21上に薄い酸化膜からなるゲート絶縁膜23を介
して第１層多結晶シリコン膜からなる浮遊ゲート24（24
1〜248）が形成され、さらに酸化膜からなる層間絶縁膜
25を介して第２層多結晶シリコン膜からなる制御ゲート
26（261〜268）が形成されている。選択トランジスタS
1,S2のゲート絶縁膜25はメモリセル領域のゲート絶縁膜
23の形成前につくられ、選択ゲート269,2610は第１層多
結晶シリコンと第２層多結晶シリコン膜により制御ゲー
ト26と同時に形成されている。各メモリセル間はソー
ス，ドレインとなるn+拡散層27が拡散形成されて、ソー
ス，ドレインを隣接するメモリセルで共用する形で直列
接続される。
ソース線28は第３層多結晶シリコン膜で形成され、ビ
ット線は第１層目のAl配線29により直接n+拡散層2710に
接続され形成され、NANDセルを構成する。
ット線は第１層目のAl配線29により直接n+拡散層2710に
接続され形成され、NANDセルを構成する。
このNANDセル型EEPROMの書き込み、消去の動作は基板
21と浮遊ゲート24の間のトンネル電流による電荷の授受
により行われる。
21と浮遊ゲート24の間のトンネル電流による電荷の授受
により行われる。
例えば一括消去の方法は、基板（又はＰウエル）に高
電圧を印加し、全ての制御ゲートを接地する。これによ
り全てのメモリセルで浮遊ゲートから基板に電子が放出
され、しきい値が負方向に移動した“0"状態となる。書
き込みはソース側のメモリセルM8から順に行う。まず、
メモリセルM8の制御ゲート268に高電圧Vpp（＝20V）を
印加し、残りの制御ゲート及び選択ゲート269におよそV
pp/2（＝10V）の電圧を印加し、ソース，ドレインおよ
び選択ゲート2610を接地する。これによりメモリセルM8
で浮遊ゲートに基板から電子が注入されしきい値が正方
向に移動して“1"書き込みがなされる。以下、メモリセ
ルM7,M6…の順にデータ書き込みを行う。
電圧を印加し、全ての制御ゲートを接地する。これによ
り全てのメモリセルで浮遊ゲートから基板に電子が放出
され、しきい値が負方向に移動した“0"状態となる。書
き込みはソース側のメモリセルM8から順に行う。まず、
メモリセルM8の制御ゲート268に高電圧Vpp（＝20V）を
印加し、残りの制御ゲート及び選択ゲート269におよそV
pp/2（＝10V）の電圧を印加し、ソース，ドレインおよ
び選択ゲート2610を接地する。これによりメモリセルM8
で浮遊ゲートに基板から電子が注入されしきい値が正方
向に移動して“1"書き込みがなされる。以下、メモリセ
ルM7,M6…の順にデータ書き込みを行う。
データ読出しは、選択メモリセルの制御ゲートおよび
ソースを接地し、残りの制御ゲートと選択ゲートに電源
電位を与え、電流の有無を検出することにより行う。
ソースを接地し、残りの制御ゲートと選択ゲートに電源
電位を与え、電流の有無を検出することにより行う。
このNANDセル型EEPROMは、従来のNOR型に比べるとコ
ンタクト数が大幅に減少し、高集積化が可能であるとい
う利点を有する。しかしながら、さらに高集積化したEE
PROMを得ようとすると、まだ問題がある。
ンタクト数が大幅に減少し、高集積化が可能であるとい
う利点を有する。しかしながら、さらに高集積化したEE
PROMを得ようとすると、まだ問題がある。
第１に、ビット線コンタクトとこれに隣接する選択ゲ
ート269間の距離を縮小すると、コンタクト部でのアス
ペクト比が大きくなる。これは、ビット線コンタクトで
のAl配線オープン不良の原因となる。第２に、ビット線
コンタクト−フィールド酸化膜距離を縮小していくと、
合わせずれによるビット線と基板間リークが発生する。
これを防ぐためには、ビット線コンタクト開孔後、ｎ型
不純物を拡散しなければならず、工程数の増加ひいては
コストの増加となる。これらが高集積化、低コスト化を
妨げる原因となる。
ート269間の距離を縮小すると、コンタクト部でのアス
ペクト比が大きくなる。これは、ビット線コンタクトで
のAl配線オープン不良の原因となる。第２に、ビット線
コンタクト−フィールド酸化膜距離を縮小していくと、
合わせずれによるビット線と基板間リークが発生する。
これを防ぐためには、ビット線コンタクト開孔後、ｎ型
不純物を拡散しなければならず、工程数の増加ひいては
コストの増加となる。これらが高集積化、低コスト化を
妨げる原因となる。
（発明が解決しようとする課題） 以上のように従来のNANDセル型EEPROMでは、ビット線
コンタクト部が信頼性向上および面積縮小の妨げとなっ
ていた。
コンタクト部が信頼性向上および面積縮小の妨げとなっ
ていた。
本発明はこのような点に鑑みなされたものでコンタク
ト導通不良をおこすことなくビット線コンタクト−選択
ゲート間距離を縮めることを可能とし、さらに基板との
短絡や工程の増加をもたらすことなくビット線コンタク
ト−フィールド間距離を縮めることを可能としたEEPROM
を提供することを目的とする。
ト導通不良をおこすことなくビット線コンタクト−選択
ゲート間距離を縮めることを可能とし、さらに基板との
短絡や工程の増加をもたらすことなくビット線コンタク
ト−フィールド間距離を縮めることを可能としたEEPROM
を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係るEEPROMにおいてはビット線コンタクト部
に、ビット線の配線層とは異なる配線層で引出し電極を
とり、さらにこの引出し電極にビット線配線を接続する
ことを特徴とする。
に、ビット線の配線層とは異なる配線層で引出し電極を
とり、さらにこの引出し電極にビット線配線を接続する
ことを特徴とする。
（作用） 本発明によれば、ビット線コンタクト部に引出し電極
を設けることにより、アスペクト比が緩和され、コンタ
クト接続歩留りが向上する。またビット線コンタクト部
の面積を縮小でき集積化が可能となる。さらに、引出し
電極からの不純物拡散を利用すれば、従来のようなビッ
ト線コンタクト開孔からの不純物拡散工程が不要とな
り、工程数が減少してコストが安くなる。特にソース線
として用いている配線層とビット線引出し電極を同じ導
体膜配線とすれば、新たな工程の追加はなく、有効であ
る。
を設けることにより、アスペクト比が緩和され、コンタ
クト接続歩留りが向上する。またビット線コンタクト部
の面積を縮小でき集積化が可能となる。さらに、引出し
電極からの不純物拡散を利用すれば、従来のようなビッ
ト線コンタクト開孔からの不純物拡散工程が不要とな
り、工程数が減少してコストが安くなる。特にソース線
として用いている配線層とビット線引出し電極を同じ導
体膜配線とすれば、新たな工程の追加はなく、有効であ
る。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のNANDセル型EEPROMのNANDセル部
の平面図であり、第２図はそのＡ−Ａ′断面図である。
一つのNANDセルに着目してその構成を説明する。p-型シ
リコン基板１（又はp-型ウエル）の素子分離絶縁膜で分
離された領域に、この実施例では８個のメモリセルM1〜
M8と選択ゲートとしてのMOSトランジスタS1,S2が形成さ
れている。各メモリセルは、基板１上に熱酸化膜からな
る第１ゲート絶縁膜３を介して第１層多結晶シリコン膜
により浮遊ゲート４（41,42,…）が形成され、この上に
第２のゲート絶縁膜５を介して第２層多結晶シリコン膜
による制御ゲート６（61,62,…）が形成されて構成され
ている。各メモリセルの浮遊ゲート４が電荷蓄積層であ
る。各メモリセルの制御ゲート６はそれぞれ行方向に連
続する第１の配線層であり、これがワード線WL（WL1,WL
2,…）を構成している。メモリセルのソース，ドレイン
となるn+型層９は隣接するもの同士で共用する形で８個
のメモリセルが直列接続されている。そしてこの実施例
では、ドレイン側、ソース側に選択MOSトランジスタS1,
S2が接続されて一つのNANDセルが構成されている。選択
MOSトランジスタS1,S2はここでは、ゲート絶縁膜10上に
メモリセル部と同じ２層多結晶シリコン膜を用いてゲー
ト電極が形成されて、構成されている。全体はCVD酸化
膜７により覆われ、この上にドレイン側の選択MOSトラ
ンジスタS1のドレインであるｎ型層９にコンタクトする
第２層配線層である多結晶シリコンとMoSiの多層膜によ
る引出し電極11が配設されている。同じ第２の配線層で
ある多結晶シリコンとMoSiの多層膜を用いて、ソース線
配線12が、ソース側の選択トランジスタS2のｎ型層９に
コンタクトさせて配設されている。通常これら第２の配
線層の多結晶シリコンから重ねてｎ型不純物がドープさ
れる。
の平面図であり、第２図はそのＡ−Ａ′断面図である。
一つのNANDセルに着目してその構成を説明する。p-型シ
リコン基板１（又はp-型ウエル）の素子分離絶縁膜で分
離された領域に、この実施例では８個のメモリセルM1〜
M8と選択ゲートとしてのMOSトランジスタS1,S2が形成さ
れている。各メモリセルは、基板１上に熱酸化膜からな
る第１ゲート絶縁膜３を介して第１層多結晶シリコン膜
により浮遊ゲート４（41,42,…）が形成され、この上に
第２のゲート絶縁膜５を介して第２層多結晶シリコン膜
による制御ゲート６（61,62,…）が形成されて構成され
ている。各メモリセルの浮遊ゲート４が電荷蓄積層であ
る。各メモリセルの制御ゲート６はそれぞれ行方向に連
続する第１の配線層であり、これがワード線WL（WL1,WL
2,…）を構成している。メモリセルのソース，ドレイン
となるn+型層９は隣接するもの同士で共用する形で８個
のメモリセルが直列接続されている。そしてこの実施例
では、ドレイン側、ソース側に選択MOSトランジスタS1,
S2が接続されて一つのNANDセルが構成されている。選択
MOSトランジスタS1,S2はここでは、ゲート絶縁膜10上に
メモリセル部と同じ２層多結晶シリコン膜を用いてゲー
ト電極が形成されて、構成されている。全体はCVD酸化
膜７により覆われ、この上にドレイン側の選択MOSトラ
ンジスタS1のドレインであるｎ型層９にコンタクトする
第２層配線層である多結晶シリコンとMoSiの多層膜によ
る引出し電極11が配設されている。同じ第２の配線層で
ある多結晶シリコンとMoSiの多層膜を用いて、ソース線
配線12が、ソース側の選択トランジスタS2のｎ型層９に
コンタクトさせて配設されている。通常これら第２の配
線層の多結晶シリコンから重ねてｎ型不純物がドープさ
れる。
引出し電極11およびソース配線12が形成された基板上
はさらにCVD酸化膜15で覆われ、これにコンタクト孔が
開けられて、第３の配線層であるAl膜からなるビット線
８が引出し電極11に接続される。
はさらにCVD酸化膜15で覆われ、これにコンタクト孔が
開けられて、第３の配線層であるAl膜からなるビット線
８が引出し電極11に接続される。
また第１図に示したように、この実施例では、となり
合うビット線コンタクトで、ｎ型層９とのコンタクト部
13からの引出し電極11の引出し方向を逆にしてBL線８と
引出し電極11のコンタクト部14を交互にずらせている。
合うビット線コンタクトで、ｎ型層９とのコンタクト部
13からの引出し電極11の引出し方向を逆にしてBL線８と
引出し電極11のコンタクト部14を交互にずらせている。
図では二つのNANDセルを示しているが、実際は多くの
NANDセルが配列され、それらの制御ゲート６は素子分離
領域上を通って連続的に配設されたワード線WLを構成す
る。また、選択MOSトランジスタS1,S2のゲート電極もワ
ード線方向に連続的に、選択ゲート制御線SD,SSとして
配設されている。
NANDセルが配列され、それらの制御ゲート６は素子分離
領域上を通って連続的に配設されたワード線WLを構成す
る。また、選択MOSトランジスタS1,S2のゲート電極もワ
ード線方向に連続的に、選択ゲート制御線SD,SSとして
配設されている。
前述のように、ビット線コンタクト部に第２の配線層
による引出し電極を形成することによっては工程数の増
加はなくむしろ、工程数が減少する。なぜならばもとも
とソース配線12に用いていた第２の配線層を引出し電極
11として用いるため、引出し電極11を設けることによる
工程数の増加はない。また従来はビット線コンタクト開
孔後にコンタクト部に不純物を重ねて拡散していたがそ
の必要がなく、第２の配線層のポリシリコンからの不純
物拡散でまかなえる。
による引出し電極を形成することによっては工程数の増
加はなくむしろ、工程数が減少する。なぜならばもとも
とソース配線12に用いていた第２の配線層を引出し電極
11として用いるため、引出し電極11を設けることによる
工程数の増加はない。また従来はビット線コンタクト開
孔後にコンタクト部に不純物を重ねて拡散していたがそ
の必要がなく、第２の配線層のポリシリコンからの不純
物拡散でまかなえる。
この実施例のEEPROMの動作例を、第１図のM1〜M8から
なるNANDセル部に着目して説明すると次の通りである。
データ書込みおよび消去は、各メモリセルの浮遊ゲート
と基板間でＦ−Ｎトンネリングを利用した電子のやりと
りにより行なう。例えばデータ消去は、全てのワード線
WL1〜WL8および選択ゲート制御線SD,SSを0Vとし、基板
１に20V程度の高電圧を印加する。このときNANDセルを
構成する全てのメモリセルで浮遊ゲートから基板に電子
が放出される。これにより、メモリセルはしきい値が負
方向に移動した消去状態が得られる。データ書込みは、
ビット線から遠い方のメモリセルM8から順に行なう。先
ずメモリセルM8での書込みは、選択ワード線WL8を20Vと
し、これよりビット線側の全てのワード線WL1〜WL7およ
び選択ゲート線SDに10V程度の高電圧を印加し、ビット
線を0Vにする。これにより、メモリセルM8において電子
が基板から浮遊ゲートに注入され、しきい値電圧が正方
向に移動した状態が得られる。以下順にワード線WL7,WL
6,…を20Vとすることにより同様に書込みを行なう。デ
ータ読出しは、選択ワード線に5V程度の読出し電圧を印
加し、それよりビット線側のワード線および選択ゲート
線SD,SSに中間電位を与え、ビット線に1V程度の電圧を
与えて電流が流れるか否かを検出することにより行な
う。
なるNANDセル部に着目して説明すると次の通りである。
データ書込みおよび消去は、各メモリセルの浮遊ゲート
と基板間でＦ−Ｎトンネリングを利用した電子のやりと
りにより行なう。例えばデータ消去は、全てのワード線
WL1〜WL8および選択ゲート制御線SD,SSを0Vとし、基板
１に20V程度の高電圧を印加する。このときNANDセルを
構成する全てのメモリセルで浮遊ゲートから基板に電子
が放出される。これにより、メモリセルはしきい値が負
方向に移動した消去状態が得られる。データ書込みは、
ビット線から遠い方のメモリセルM8から順に行なう。先
ずメモリセルM8での書込みは、選択ワード線WL8を20Vと
し、これよりビット線側の全てのワード線WL1〜WL7およ
び選択ゲート線SDに10V程度の高電圧を印加し、ビット
線を0Vにする。これにより、メモリセルM8において電子
が基板から浮遊ゲートに注入され、しきい値電圧が正方
向に移動した状態が得られる。以下順にワード線WL7,WL
6,…を20Vとすることにより同様に書込みを行なう。デ
ータ読出しは、選択ワード線に5V程度の読出し電圧を印
加し、それよりビット線側のワード線および選択ゲート
線SD,SSに中間電位を与え、ビット線に1V程度の電圧を
与えて電流が流れるか否かを検出することにより行な
う。
この実施例によれば、ビット線コンタクト部に引出し
電極を設けることによりビット線コンタクト部の歩留ま
りが向上し、かつビット線コンタクト部の面積縮小が実
現でき、さらに工程数を減少させることができるため、
コストを安くすることができる。さらにこの実施例で
は、隣接するビット線コンタクト部で、ビット線と引出
し電極のコンタクトをずらすことにより、Al膜からなる
ビット線のスペースが確保され、ビット線短絡が防止さ
れる。
電極を設けることによりビット線コンタクト部の歩留ま
りが向上し、かつビット線コンタクト部の面積縮小が実
現でき、さらに工程数を減少させることができるため、
コストを安くすることができる。さらにこの実施例で
は、隣接するビット線コンタクト部で、ビット線と引出
し電極のコンタクトをずらすことにより、Al膜からなる
ビット線のスペースが確保され、ビット線短絡が防止さ
れる。
本発明は、上記実施例に限られない。例えばビット線
コクタクト部の引出し電極とする第２の配線層をポリシ
リコンとMoSiの多層膜としたが、他の導電膜でも良い。
コクタクト部の引出し電極とする第２の配線層をポリシ
リコンとMoSiの多層膜としたが、他の導電膜でも良い。
［発明の効果］ 以上のべたように本発明によれば、EEPROMにおいて、
ビット線コンタクト部の引出し電極を用いることで、ビ
ット線コンタクトの歩留まりが向上し、かつ面積が縮小
でき、また工程数が減少するためコストの低減が図られ
る。
ビット線コンタクト部の引出し電極を用いることで、ビ
ット線コンタクトの歩留まりが向上し、かつ面積が縮小
でき、また工程数が減少するためコストの低減が図られ
る。
第１図は本発明の一実施例のEEPROMを示す平面図、 第２図はそのＡ−Ａ′断面図、 第３図は従来のEEPROMを示す平面図、 第４図はそのＡ−Ａ′断面図である。 １……p-型シリコン基板、3,5,10……ゲート絶縁膜、４
……浮遊ゲート、６……制御ゲート（第１の配線層）、
7,15……CVD酸化膜、８……ビット線（第３の配線
層）、９……n+型層（ソース，ドレイン拡散層）、11…
…引出し電極（第２の配線層）、12……ソース線、13…
…n+型層と引出し電極のコンタクト部、14……引出し電
極とビット線とのコンタクト部。
……浮遊ゲート、６……制御ゲート（第１の配線層）、
7,15……CVD酸化膜、８……ビット線（第３の配線
層）、９……n+型層（ソース，ドレイン拡散層）、11…
…引出し電極（第２の配線層）、12……ソース線、13…
…n+型層と引出し電極のコンタクト部、14……引出し電
極とビット線とのコンタクト部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (5)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層され、前記電荷蓄積層における電荷の授受によりデ
ータ書き込みおよび消去が行われるメモリセルが複数個
接続されてセルブロックを構成する不揮発性半導体記憶
装置において、前記セルブロックを構成する複数個のメ
モリセルのビット線コンタクは、少なくとも前記制御ゲ
ートを構成する第１の配線層とは異なる第２の配線層で
制御ゲート上に絶縁膜を介して引出され、第２の配線層
は更にビット線となる第３の配線層に接続されることを
特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記第２の配線層は、ソース配線層と同じ
導体膜によりソース配線層と同時にパターン形成された
ものであることを特徴とする請求項１記載の不揮発性半
導体記憶装置。 - 【請求項３】前記第２の配線層は、ポリシリコン膜とMo
Si膜の多層膜であることを特徴とする請求項１記載の不
揮発性半導体記憶装置。 - 【請求項４】前記ビット線コンタクトは、隣りあうビッ
ト線で前記第２の配線層が逆方向に引出されてなるもの
であり、前記第２の配線層と第３の配線層とのコンタク
ト部が交互にずらせて配置されることを特徴とする請求
項１記載の不揮発性半導体記憶装置。 - 【請求項５】前記メモリセルは、複数個直列接続されて
NANDセルブロックを構成することを特徴とする請求項１
ないし請求項４のいずれか１項記載の不揮発性半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084638A JP2809802B2 (ja) | 1990-03-30 | 1990-03-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084638A JP2809802B2 (ja) | 1990-03-30 | 1990-03-30 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283662A JPH03283662A (ja) | 1991-12-13 |
| JP2809802B2 true JP2809802B2 (ja) | 1998-10-15 |
Family
ID=13836235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084638A Expired - Lifetime JP2809802B2 (ja) | 1990-03-30 | 1990-03-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809802B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198822A (ja) * | 1992-01-22 | 1993-08-06 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| AU6837296A (en) * | 1995-08-31 | 1997-03-19 | Hitachi Limited | Semiconductor non-volatile memory device and computer system using the same |
| JP3354418B2 (ja) * | 1997-01-20 | 2002-12-09 | 株式会社東芝 | 半導体記憶装置 |
| JP4331070B2 (ja) | 2004-08-06 | 2009-09-16 | 株式会社東芝 | 半導体記憶装置 |
-
1990
- 1990-03-30 JP JP2084638A patent/JP2809802B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03283662A (ja) | 1991-12-13 |
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