JP3186209B2 - 半導体装置の使用方法 - Google Patents
半導体装置の使用方法Info
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- JP3186209B2 JP3186209B2 JP13515892A JP13515892A JP3186209B2 JP 3186209 B2 JP3186209 B2 JP 3186209B2 JP 13515892 A JP13515892 A JP 13515892A JP 13515892 A JP13515892 A JP 13515892A JP 3186209 B2 JP3186209 B2 JP 3186209B2
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- drain
- voltage
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Classifications
-
- C—CHEMISTRY; METALLURGY
- C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
- C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
- C04B41/00—After-treatment of mortars, concrete, artificial stone or ceramics; Treatment of natural stone
- C04B41/45—Coating or impregnating, e.g. injection in masonry, partial coating of green or fired ceramics, organic coating compositions for adhering together two concrete elements
- C04B41/52—Multiple coating or impregnating multiple coating or impregnating with the same composition or with compositions only differing in the concentration of the constituents, is classified as single coating or impregnation
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶装置に関
するものであり、特にトラップタイプの１トランジスタ
／セル構造で構成される記憶装置に関する。
するものであり、特にトラップタイプの１トランジスタ
／セル構造で構成される記憶装置に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置では電界効果ト
ランジスタをメモリとして利用し、メモリ回路が構成さ
れる。また、この様なメモリ回路の構成には、記憶手段
であるトランジスタとは別に情報読み出し時に希望のメ
モリを選択する為のトランジスタが必要であり、メモリ
回路は２トランジスタ／セル構造で構成される。
ランジスタをメモリとして利用し、メモリ回路が構成さ
れる。また、この様なメモリ回路の構成には、記憶手段
であるトランジスタとは別に情報読み出し時に希望のメ
モリを選択する為のトランジスタが必要であり、メモリ
回路は２トランジスタ／セル構造で構成される。
【０００３】半導体産業の発展にともない、不揮発性記
憶装置の集積化が望まれ、メモリ回路を１トランジスタ
／セル構造で構成することが考えだされた（特開昭58ー2
1871）。以下に１トランジスタ／セル構造のメモリセル
について説明する。図８にメモリセルを構成断面略図で
示す。
憶装置の集積化が望まれ、メモリ回路を１トランジスタ
／セル構造で構成することが考えだされた（特開昭58ー2
1871）。以下に１トランジスタ／セル構造のメモリセル
について説明する。図８にメモリセルを構成断面略図で
示す。
【０００４】図８に示すように、基板内（図示せず）に
設けられたＰ形シリコンウエル層３内にはＮ形ドレイン
層５及びソース層７が設けられている。基板上面でその
二層間の中央付近にはゲート酸化膜３５（厚さ1.5〜3.0
nm）及びシリコン窒化膜（SiN膜）３３（厚さ30〜60n
m）がこの順で積層され、ゲート構造体４３を構成す
る。また、ゲート構造体４３が形成された以外の基板上
面には、ゲート構造体４３の両側に隣接する状態でシリ
コン酸化膜１４（厚さ50〜100nm）が設けられている。
さらに、シリコン窒化膜３３およびシリコン酸化膜１４
の上面にはゲート電極１７が形成されている。上記のゲ
ート構造体４３を含むゲート構造を素子として考える
と、中央部に位置するＭＮＯＳ（Metal-Nitride-Oxide-
Semicondactor）型メモリ１をＭＯＳ（Metal-Oxide-Sem
icondactor）型トランジスタ４５で挟んだ構造である。
なお、ＭＮＯＳ型メモリ１及びＭＯＳ型トランジスタ４
５の閾電圧はともに正の値Ｖ１（Ｖ１＜２[v]）に調整
される。
設けられたＰ形シリコンウエル層３内にはＮ形ドレイン
層５及びソース層７が設けられている。基板上面でその
二層間の中央付近にはゲート酸化膜３５（厚さ1.5〜3.0
nm）及びシリコン窒化膜（SiN膜）３３（厚さ30〜60n
m）がこの順で積層され、ゲート構造体４３を構成す
る。また、ゲート構造体４３が形成された以外の基板上
面には、ゲート構造体４３の両側に隣接する状態でシリ
コン酸化膜１４（厚さ50〜100nm）が設けられている。
さらに、シリコン窒化膜３３およびシリコン酸化膜１４
の上面にはゲート電極１７が形成されている。上記のゲ
ート構造体４３を含むゲート構造を素子として考える
と、中央部に位置するＭＮＯＳ（Metal-Nitride-Oxide-
Semicondactor）型メモリ１をＭＯＳ（Metal-Oxide-Sem
icondactor）型トランジスタ４５で挟んだ構造である。
なお、ＭＮＯＳ型メモリ１及びＭＯＳ型トランジスタ４
５の閾電圧はともに正の値Ｖ１（Ｖ１＜２[v]）に調整
される。
【０００５】上記のＭＮＯＳ型メモリ１は、情報”０”
を記憶する状態（SiN膜３３に電子がトラップされた状
態）と、情報”１”を記憶する状態（SiN膜３３に電子
がトラップされていない状態）との二通りを取り得る。
この特徴を利用して記憶装置を提供することが出来る。
を記憶する状態（SiN膜３３に電子がトラップされた状
態）と、情報”１”を記憶する状態（SiN膜３３に電子
がトラップされていない状態）との二通りを取り得る。
この特徴を利用して記憶装置を提供することが出来る。
【０００６】この二状態を、図９に示すメモリ１のヒス
テリシスループに基づいて説明する。図９の横軸はゲー
ト電圧Ｖｇを表わし、縦軸は閾電圧Ｖthを表わす。ゲー
ト電圧Ｖｇとは、メモリのゲート電極に印加された電圧
である。また、閾電圧Ｖthとは、ゲート電極に印加する
電圧を大きくしていった場合に、一定ドレイン電圧にお
いてソース・ドレイン間に電流が流れ出す時のゲート電
圧である。なお、閾電圧Ｖthは、以下の式によって与え
られる。
テリシスループに基づいて説明する。図９の横軸はゲー
ト電圧Ｖｇを表わし、縦軸は閾電圧Ｖthを表わす。ゲー
ト電圧Ｖｇとは、メモリのゲート電極に印加された電圧
である。また、閾電圧Ｖthとは、ゲート電極に印加する
電圧を大きくしていった場合に、一定ドレイン電圧にお
いてソース・ドレイン間に電流が流れ出す時のゲート電
圧である。なお、閾電圧Ｖthは、以下の式によって与え
られる。
【０００７】
【数１】
【０００８】メモリ１に情報”０”を書込む場合、メモ
リ１のゲート電極１７に10Ｖ程度の書き込みプログラミ
ング電圧を印加する。この時、ゲート電極１７とチャン
ネル領域１５間に発生する電界によって、チャンネル領
域１５内の電子は高いエネルギーを持つようになり、い
くつかの電子はシリコン酸化膜３５をトンネリングして
SiN膜３３の中にはいり、トラップされる。この様な変
化によって、閾電圧ＶＱ１は３Ｖ程度まで上昇する（図
９のＱ１参照）。すなわち、メモリ１は、閾電圧３Ｖの
エンハンスメント形トランジスタとして働くようにな
る。すなわち、この状態が、メモリ１に情報”０”が書
込まれた状態である。なお、ゲート電圧が遮断されても
閾電圧はそのままの状態である（図９のＲ１参照）。
リ１のゲート電極１７に10Ｖ程度の書き込みプログラミ
ング電圧を印加する。この時、ゲート電極１７とチャン
ネル領域１５間に発生する電界によって、チャンネル領
域１５内の電子は高いエネルギーを持つようになり、い
くつかの電子はシリコン酸化膜３５をトンネリングして
SiN膜３３の中にはいり、トラップされる。この様な変
化によって、閾電圧ＶＱ１は３Ｖ程度まで上昇する（図
９のＱ１参照）。すなわち、メモリ１は、閾電圧３Ｖの
エンハンスメント形トランジスタとして働くようにな
る。すなわち、この状態が、メモリ１に情報”０”が書
込まれた状態である。なお、ゲート電圧が遮断されても
閾電圧はそのままの状態である（図９のＲ１参照）。
【０００９】次に、情報”０”を消去する為にはトラッ
プされた電子をチャンネル領域１５に戻してやる必要が
ある。従って、チャンネル領域１５に10Ｖ程度の電圧を
印加し、情報の書込時とは反対方向の電界を発生させ
て、チャンネル領域１５に電子を戻してやる。また、チ
ャンネル領域１５の正孔が、シリコン酸化膜３５をトン
ネリングして、トラップされる。この様な変化によっ
て、３Ｖ程度の閾電圧ＶＱ１が−１Ｖ程度の閾電圧ＶＳ
１に変化する（図９のＳ１参照）。すなわち、メモリ１
は、閾電圧−１Ｖのディプレッション形トランジスタと
して働くようになる。情報”０”が消去されたこの状態
は、メモリ１が情報”１”を記憶した状態を意味する。
なお、ゲート電圧が遮断されても閾電圧はそのままの状
態である（図９のＴ１参照）。 情報の読み出しにおい
ては、ゲート電極１７に電圧Ｖ１と電圧ＶＱ１との中間
のセンス電圧Vddを印加するとともにメモリのドレイン
層５とソース層７間に２Ｖ程度の読み出し用電圧Ｖｍを
印加した時にチャンネル領域１５に電流が流れるかどう
かで、情報”０”が記憶されているか、情報”１”が記
憶されているかが判断される。
プされた電子をチャンネル領域１５に戻してやる必要が
ある。従って、チャンネル領域１５に10Ｖ程度の電圧を
印加し、情報の書込時とは反対方向の電界を発生させ
て、チャンネル領域１５に電子を戻してやる。また、チ
ャンネル領域１５の正孔が、シリコン酸化膜３５をトン
ネリングして、トラップされる。この様な変化によっ
て、３Ｖ程度の閾電圧ＶＱ１が−１Ｖ程度の閾電圧ＶＳ
１に変化する（図９のＳ１参照）。すなわち、メモリ１
は、閾電圧−１Ｖのディプレッション形トランジスタと
して働くようになる。情報”０”が消去されたこの状態
は、メモリ１が情報”１”を記憶した状態を意味する。
なお、ゲート電圧が遮断されても閾電圧はそのままの状
態である（図９のＴ１参照）。 情報の読み出しにおい
ては、ゲート電極１７に電圧Ｖ１と電圧ＶＱ１との中間
のセンス電圧Vddを印加するとともにメモリのドレイン
層５とソース層７間に２Ｖ程度の読み出し用電圧Ｖｍを
印加した時にチャンネル領域１５に電流が流れるかどう
かで、情報”０”が記憶されているか、情報”１”が記
憶されているかが判断される。
【００１０】つまり、情報”０”が記憶されている場合
は、ゲート電極１７に印加されたセンス電圧Vddはメモ
リ１の閾電圧ＶＱ１（約３[v]）より小さいが、メモリ
１の両側に隣接する様に設けられたＭＯＳ型トランジス
タ４５の閾電圧Ｖ１よりは大きい。従って、チャンネル
領域２３及び２７は導通状態となるが、チャンネル領域
２５は導通状態にはない。すなわち、チャンネル領域１
５には電流が流れない。一方、情報”１”が記憶されて
いる場合は、ゲート電極１７に印加されたセンス電圧Vd
dはメモリ１の閾電圧ＶＳ１（約−１[v]）及びＭＯＳ型
トランジスタ４５の閾電圧Ｖ１のどちらよりも大きい。
従って、チャンネル領域２３及び２７及び２５が全て導
通状態となる。すなわちチャンネル領域１５に電流が流
れる。
は、ゲート電極１７に印加されたセンス電圧Vddはメモ
リ１の閾電圧ＶＱ１（約３[v]）より小さいが、メモリ
１の両側に隣接する様に設けられたＭＯＳ型トランジス
タ４５の閾電圧Ｖ１よりは大きい。従って、チャンネル
領域２３及び２７は導通状態となるが、チャンネル領域
２５は導通状態にはない。すなわち、チャンネル領域１
５には電流が流れない。一方、情報”１”が記憶されて
いる場合は、ゲート電極１７に印加されたセンス電圧Vd
dはメモリ１の閾電圧ＶＳ１（約−１[v]）及びＭＯＳ型
トランジスタ４５の閾電圧Ｖ１のどちらよりも大きい。
従って、チャンネル領域２３及び２７及び２５が全て導
通状態となる。すなわちチャンネル領域１５に電流が流
れる。
【００１１】上記のメモリセルをマトリクスに配列し、
各行の全てのメモリセルのゲート電極１７を接続するゲ
ートラインを各行ごとに設けるとともに各列の全てのメ
モリセルのドレイン層５を接続するドレイン側ライン及
びソース層７を接続するソース側ラインを各列ごとに設
ける。上記の様にメモリ回路を構成することによって、
情報の書込、読み出し及び一括消去を正確に行うことが
出来る。
各行の全てのメモリセルのゲート電極１７を接続するゲ
ートラインを各行ごとに設けるとともに各列の全てのメ
モリセルのドレイン層５を接続するドレイン側ライン及
びソース層７を接続するソース側ラインを各列ごとに設
ける。上記の様にメモリ回路を構成することによって、
情報の書込、読み出し及び一括消去を正確に行うことが
出来る。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
メモリセルを用いた不揮発性記憶装置には次のような問
題点があった。
メモリセルを用いた不揮発性記憶装置には次のような問
題点があった。
【００１３】半導体産業の発展にともない、不揮発性半
導体記憶装置の微細化および集積化が要求されている。
その要求にこたえる為にも書込プログラミング電圧の低
電圧化が望まれている。ＭＮＯＳ型メモリにおいて、一
般に書込プログラミング電圧の低電圧の目的で窒化膜の
薄膜化が実施されている。なぜならば、情報を書込む為
には、電子がゲート酸化膜をトンネリングできるだけの
電界をゲート酸化膜に印加する必要があるが、酸化膜に
印加される書込プログラミング電圧の分圧比は窒化膜を
薄膜化することにより上昇する。従って、窒化膜を薄膜
化することによって、情報を書込む為に必要な最低電界
強度をより低い書込プログラミング電圧で得ることが出
来るからである。
導体記憶装置の微細化および集積化が要求されている。
その要求にこたえる為にも書込プログラミング電圧の低
電圧化が望まれている。ＭＮＯＳ型メモリにおいて、一
般に書込プログラミング電圧の低電圧の目的で窒化膜の
薄膜化が実施されている。なぜならば、情報を書込む為
には、電子がゲート酸化膜をトンネリングできるだけの
電界をゲート酸化膜に印加する必要があるが、酸化膜に
印加される書込プログラミング電圧の分圧比は窒化膜を
薄膜化することにより上昇する。従って、窒化膜を薄膜
化することによって、情報を書込む為に必要な最低電界
強度をより低い書込プログラミング電圧で得ることが出
来るからである。
【００１４】ところが従来のメモリセルにおいては、シ
リコン窒化膜３３をこれ以上薄膜化することが出来なか
った。というのは、シリコン窒化膜３３をあまり薄膜化
すると、シリコン酸化膜３５をトンネリングした電子が
シリコン窒化膜３３内でトラップされずにゲート電極１
７に抜けてしまうからである。
リコン窒化膜３３をこれ以上薄膜化することが出来なか
った。というのは、シリコン窒化膜３３をあまり薄膜化
すると、シリコン酸化膜３５をトンネリングした電子が
シリコン窒化膜３３内でトラップされずにゲート電極１
７に抜けてしまうからである。
【００１５】また、シリコン窒化膜３３の薄膜化によっ
て、情報消去時においてもシリコン酸化膜３５をトンネ
リングした正孔がシリコン窒化膜３３内でトラップされ
ずにゲート電極１７に抜けてしまい、情報の消去が不完
全となることがあった。
て、情報消去時においてもシリコン酸化膜３５をトンネ
リングした正孔がシリコン窒化膜３３内でトラップされ
ずにゲート電極１７に抜けてしまい、情報の消去が不完
全となることがあった。
【００１６】一方、このメモリ装置を長期間使用した場
合、情報”０”を記憶するメモリセルでは、窒化膜３３
にトラップされている電子がゲート電極１７に漏れてし
まうことがあった。極端な場合には情報書き込み状態の
閾電位の低下の為、情報読み出し時に誤読み出しを起こ
すことがあった。装置の長期にわたる信頼性という点に
おいて問題であった。
合、情報”０”を記憶するメモリセルでは、窒化膜３３
にトラップされている電子がゲート電極１７に漏れてし
まうことがあった。極端な場合には情報書き込み状態の
閾電位の低下の為、情報読み出し時に誤読み出しを起こ
すことがあった。装置の長期にわたる信頼性という点に
おいて問題であった。
【００１７】また、ゲート電極１７では正孔が発生する
ことがあるが、この時この正孔がシリコン窒化膜３３を
介してシリコン酸化膜３５にまで到達することがあっ
た。正孔がシリコン酸化膜３５と衝突することによりシ
リコン酸化膜３５が劣化することがあった。シリコン酸
化膜３５の劣化がすすむと、トラップされている電子が
チャンネル領域１５に戻ってしまう可能性が高くなる。
この場合、上記と同様に情報書き込み状態の閾電位の低
下の為、情報読み出し時に誤読み出しを起こすことがあ
った。装置の長期にわたる信頼性という点において問題
であった。
ことがあるが、この時この正孔がシリコン窒化膜３３を
介してシリコン酸化膜３５にまで到達することがあっ
た。正孔がシリコン酸化膜３５と衝突することによりシ
リコン酸化膜３５が劣化することがあった。シリコン酸
化膜３５の劣化がすすむと、トラップされている電子が
チャンネル領域１５に戻ってしまう可能性が高くなる。
この場合、上記と同様に情報書き込み状態の閾電位の低
下の為、情報読み出し時に誤読み出しを起こすことがあ
った。装置の長期にわたる信頼性という点において問題
であった。
【００１８】よって、本発明は、上記の様な問題点を解
決し、１トランジスタ／セル構造で構成されたメモリマ
トリクス回路において、低電圧で情報を書込むことが出
来きるとともに電荷保持性能に優れた不揮発性記憶装置
を提供することを目的とする。
決し、１トランジスタ／セル構造で構成されたメモリマ
トリクス回路において、低電圧で情報を書込むことが出
来きるとともに電荷保持性能に優れた不揮発性記憶装置
を提供することを目的とする。
【００１９】
【課題を解決するための手段】請求項１に係る半導体装
置は、第一導電型の半導体基板と、前記半導体基板内に
形成された第二導電型の少なくとも一対の拡散領域と、
前記半導体基板上の一対の拡散領域間の一部に設けられ
た第一絶縁膜と、前記半導体基板上の一対の拡散領域間
の一部に前記第一絶縁膜の両側に隣接するように設けら
れた第二絶縁膜と、前記第一絶縁膜の上に設けられた電
荷保持用の第三絶縁膜と、前記第三絶縁膜の上に設けら
れた第四絶縁膜と、前記第二絶縁膜及び前記第三絶縁膜
の上に設けられた制御電極とを備えたことを特徴として
いる。
置は、第一導電型の半導体基板と、前記半導体基板内に
形成された第二導電型の少なくとも一対の拡散領域と、
前記半導体基板上の一対の拡散領域間の一部に設けられ
た第一絶縁膜と、前記半導体基板上の一対の拡散領域間
の一部に前記第一絶縁膜の両側に隣接するように設けら
れた第二絶縁膜と、前記第一絶縁膜の上に設けられた電
荷保持用の第三絶縁膜と、前記第三絶縁膜の上に設けら
れた第四絶縁膜と、前記第二絶縁膜及び前記第三絶縁膜
の上に設けられた制御電極とを備えたことを特徴として
いる。
【００２０】請求項２に係る半導体装置は、請求項１の
半導体装置のおいて、少なくとも一対の拡散層はソース
層とドレイン層であり、制御電極はメモリゲート電極で
あることを特徴としている。
半導体装置のおいて、少なくとも一対の拡散層はソース
層とドレイン層であり、制御電極はメモリゲート電極で
あることを特徴としている。
【００２１】請求項３に係る半導体装置の使用方法は、
第一導電型の半導体領域と、前記半導体領域内に第二導
電型として形成され、ソース層およびドレイン層として
機能する少なくとも一対の拡散層と、前記半導体領域上
で一対の拡散領域間の一部に設けられた第一絶縁膜と、
前記半導体領域上で一対の拡散領域間に前記第一絶縁膜
と隣接するように設けられた第二絶縁膜と、前記第一絶
縁膜の上に設けられた電荷保持用の第三絶縁膜と、前記
第三絶縁膜の上に設けられた第四絶縁膜と、前記第二絶
縁膜及び前記第四絶縁膜の上に設けられ、メモリゲート
電極としての制御電極と、を備えた構造を持つメモリセ
ルをマトリクス状に配置するとともに、同一行に配置さ
れたメモリセルのメモリゲート電極を接続するワードラ
インを各行ごとに設け、同一列に配置されたメモリセル
のドレインを接続するドレイン側ラインを各列ごとに設
け、同一列に配置されたメモリセルのソースを接続する
ソース側ラインを各列ごとに設け、情報を書き込む際に
は、書込希望のメモリセルのメモリゲート電極を接続す
るワードラインに書込プログラミング電圧を印加すると
ともに書込希望のメモリセルのドレインを接続するドレ
イン側ラインを除く全てのドレイン側ラインにプログラ
ミング禁止電圧を印加すること、情報を読み出す際に
は、読み出し希望メモリセルのメモリゲート電極にセン
ス電圧を印加するとともに読み出し希望メモリセルのド
レイン層を接続するドレイン側ラインに読み出し用電圧
を印加し、読み出し希望メモリセルのドレイン及びソー
ス間を電流が流れるか否かを検出することを特徴として
いる。
第一導電型の半導体領域と、前記半導体領域内に第二導
電型として形成され、ソース層およびドレイン層として
機能する少なくとも一対の拡散層と、前記半導体領域上
で一対の拡散領域間の一部に設けられた第一絶縁膜と、
前記半導体領域上で一対の拡散領域間に前記第一絶縁膜
と隣接するように設けられた第二絶縁膜と、前記第一絶
縁膜の上に設けられた電荷保持用の第三絶縁膜と、前記
第三絶縁膜の上に設けられた第四絶縁膜と、前記第二絶
縁膜及び前記第四絶縁膜の上に設けられ、メモリゲート
電極としての制御電極と、を備えた構造を持つメモリセ
ルをマトリクス状に配置するとともに、同一行に配置さ
れたメモリセルのメモリゲート電極を接続するワードラ
インを各行ごとに設け、同一列に配置されたメモリセル
のドレインを接続するドレイン側ラインを各列ごとに設
け、同一列に配置されたメモリセルのソースを接続する
ソース側ラインを各列ごとに設け、情報を書き込む際に
は、書込希望のメモリセルのメモリゲート電極を接続す
るワードラインに書込プログラミング電圧を印加すると
ともに書込希望のメモリセルのドレインを接続するドレ
イン側ラインを除く全てのドレイン側ラインにプログラ
ミング禁止電圧を印加すること、情報を読み出す際に
は、読み出し希望メモリセルのメモリゲート電極にセン
ス電圧を印加するとともに読み出し希望メモリセルのド
レイン層を接続するドレイン側ラインに読み出し用電圧
を印加し、読み出し希望メモリセルのドレイン及びソー
ス間を電流が流れるか否かを検出することを特徴として
いる。
【００２２】請求項４に係る半導体装置の製造方法は、
第一導電型半導体基板の全面に第一絶縁膜、電荷保持用
の第三絶縁膜、第四絶縁膜をこの順に積層する工程と、
前記半導体基板上に形成された第一絶縁膜及び第三絶縁
膜及び第四絶縁膜を選択的に除去し、第一絶縁膜及び第
三絶縁膜及び第四絶縁膜より構成されるゲート積層体を
形成する工程と、前記基板表面を酸化することにより前
記ゲート積層体の両側の基板上面に第二絶縁膜を形成す
る工程と、前記ゲート積層体及び前記第二絶縁膜上面に
メモリゲート電極を形成する工程と、前記メモリゲート
電極をマスクとし、第二導電型不純物を注入・拡散し、
一対の第二導電型拡散領域を形成する工程とを備えたこ
とを特徴としている。
第一導電型半導体基板の全面に第一絶縁膜、電荷保持用
の第三絶縁膜、第四絶縁膜をこの順に積層する工程と、
前記半導体基板上に形成された第一絶縁膜及び第三絶縁
膜及び第四絶縁膜を選択的に除去し、第一絶縁膜及び第
三絶縁膜及び第四絶縁膜より構成されるゲート積層体を
形成する工程と、前記基板表面を酸化することにより前
記ゲート積層体の両側の基板上面に第二絶縁膜を形成す
る工程と、前記ゲート積層体及び前記第二絶縁膜上面に
メモリゲート電極を形成する工程と、前記メモリゲート
電極をマスクとし、第二導電型不純物を注入・拡散し、
一対の第二導電型拡散領域を形成する工程とを備えたこ
とを特徴としている。
【００２３】
【作用】請求項１、請求項２、請求項４に係る半導体装
置およびその製造方法では、電荷保持用の第三絶縁膜と
制御電極の間に設けられた第四絶縁膜は、情報書込み時
に第一絶縁膜をトンネリングし制御電極に流入しようと
する電子を、せき止める。また、情報消去時に第一絶縁
膜をトンネリングし制御電極に流入しようとする正孔
を、せき止める。
置およびその製造方法では、電荷保持用の第三絶縁膜と
制御電極の間に設けられた第四絶縁膜は、情報書込み時
に第一絶縁膜をトンネリングし制御電極に流入しようと
する電子を、せき止める。また、情報消去時に第一絶縁
膜をトンネリングし制御電極に流入しようとする正孔
を、せき止める。
【００２４】また、前記第四絶縁膜は、第三絶縁膜に捕
獲されている電子が制御電極に漏れるのを防止する。さ
らに、前記第四絶縁膜は、制御電極から発生する正孔が
第一絶縁膜に到達することを防ぐ。
獲されている電子が制御電極に漏れるのを防止する。さ
らに、前記第四絶縁膜は、制御電極から発生する正孔が
第一絶縁膜に到達することを防ぐ。
【００２５】請求項３の半導体装置の使用方法では、第
一導電型の半導体領域と、前記半導体領域内に第二導電
型として形成され、ソース層およびドレイン層として機
能する少なくとも一対の拡散層と、前記半導体領域上で
一対の拡散領域間の一部に設けられた第一絶縁膜と、前
記半導体領域上で一対の拡散領域間に前記第一絶縁膜と
隣接するように設けられた第二絶縁膜と、前記第一絶縁
膜の上に設けられた電荷保持用の第三絶縁膜と、前記第
三絶縁膜の上に設けられた第四絶縁膜と、前記第二絶縁
膜及び前記第四絶縁膜の上に設けられ、メモリゲート電
極としての制御電極と、を備えた構造を持つメモリセル
をマトリクス状に配置するとともに、同一行に配置され
たメモリセルのメモリゲート電極を接続するワードライ
ンを各行ごとに設け、同一列に配置されたメモリセルの
ドレインを接続するドレイン側ラインを各列ごとに設
け、同一列に配置されたメモリセルのソースを接続する
ソース側ラインを各列ごとに設け、情報を書き込む際に
は、書込希望のメモリセルのメモリゲート電極を接続す
るワードラインに書込プログラミング電圧を印加すると
ともに書込希望のメモリセルのドレインを接続するドレ
イン側ラインを除く全てのドレイン側ラインにプログラ
ミング禁止電圧を印加すること、情報を読み出す際に
は、読み出し希望メモリセルのメモリゲート電極にセン
ス電圧を印加するとともに読み出し希望メモリセルのド
レイン層を接続するドレイン側ラインに読み出し用電圧
を印加し、読み出し希望メモリセルのドレイン及びソー
ス間を電流が流れるか否かを検出することを特徴として
いる。
一導電型の半導体領域と、前記半導体領域内に第二導電
型として形成され、ソース層およびドレイン層として機
能する少なくとも一対の拡散層と、前記半導体領域上で
一対の拡散領域間の一部に設けられた第一絶縁膜と、前
記半導体領域上で一対の拡散領域間に前記第一絶縁膜と
隣接するように設けられた第二絶縁膜と、前記第一絶縁
膜の上に設けられた電荷保持用の第三絶縁膜と、前記第
三絶縁膜の上に設けられた第四絶縁膜と、前記第二絶縁
膜及び前記第四絶縁膜の上に設けられ、メモリゲート電
極としての制御電極と、を備えた構造を持つメモリセル
をマトリクス状に配置するとともに、同一行に配置され
たメモリセルのメモリゲート電極を接続するワードライ
ンを各行ごとに設け、同一列に配置されたメモリセルの
ドレインを接続するドレイン側ラインを各列ごとに設
け、同一列に配置されたメモリセルのソースを接続する
ソース側ラインを各列ごとに設け、情報を書き込む際に
は、書込希望のメモリセルのメモリゲート電極を接続す
るワードラインに書込プログラミング電圧を印加すると
ともに書込希望のメモリセルのドレインを接続するドレ
イン側ラインを除く全てのドレイン側ラインにプログラ
ミング禁止電圧を印加すること、情報を読み出す際に
は、読み出し希望メモリセルのメモリゲート電極にセン
ス電圧を印加するとともに読み出し希望メモリセルのド
レイン層を接続するドレイン側ラインに読み出し用電圧
を印加し、読み出し希望メモリセルのドレイン及びソー
ス間を電流が流れるか否かを検出することを特徴として
いる。
【００２６】従って、１トランジスタ／セル構造で構成
された半導体装置において誤書込及び誤読み出しを防止
する。
された半導体装置において誤書込及び誤読み出しを防止
する。
【００２７】
【実施例】本発明の一実施例による不揮発性記憶装置の
メモリセルについて以下に説明する。図１にそのメモリ
セルの断面構成略図を示す。
メモリセルについて以下に説明する。図１にそのメモリ
セルの断面構成略図を示す。
【００２８】基板（図示省略）に設けられた第一導電型
の半導体領域であるＰ形シリコンウエル層３には、第二
導電型の一対の拡散領域であるＮ形ドレイン層５及びＮ
形ソース層７が設けられる。基板表面上で、ドレイン層
５とソース層７間の中央部分には第一絶縁膜であるシリ
コン酸化膜９（厚さ２ｎｍ程度）、電荷保持用の第三絶
縁膜であるシリコン窒化（SiN）膜１１（厚さ１０ｎｍ
程度）、第四絶縁膜であるシリコン酸化膜１３（厚さ５
ｎｍ程度）がこの順に積層され、ゲート積層体１２が構
成される。また、ゲート積層体１２の両側には、ドレイ
ン層５及びソース層７に達するように第二絶縁膜である
シリコン酸化膜１４（厚さ４０ｎｍ程度）が設けられ
る。シリコン酸化膜１３及びシリコン酸化膜１４の上面
には制御電極であるポリシリコン膜１７が形成される。
なお、この制御電極は、ドレイン層５とソース層７間の
領域（以下チャンネル領域１５と呼ぶ）を制御できるよ
う形成される。また、チャンネル領域１５のうち、シリ
コン酸化膜１４の下位に位置する部分をそれぞれチャン
ネル領域２３、２７と呼び、ゲート積層体１２の下位に
位置する部分をチャンネル領域２５と呼ぶ。
の半導体領域であるＰ形シリコンウエル層３には、第二
導電型の一対の拡散領域であるＮ形ドレイン層５及びＮ
形ソース層７が設けられる。基板表面上で、ドレイン層
５とソース層７間の中央部分には第一絶縁膜であるシリ
コン酸化膜９（厚さ２ｎｍ程度）、電荷保持用の第三絶
縁膜であるシリコン窒化（SiN）膜１１（厚さ１０ｎｍ
程度）、第四絶縁膜であるシリコン酸化膜１３（厚さ５
ｎｍ程度）がこの順に積層され、ゲート積層体１２が構
成される。また、ゲート積層体１２の両側には、ドレイ
ン層５及びソース層７に達するように第二絶縁膜である
シリコン酸化膜１４（厚さ４０ｎｍ程度）が設けられ
る。シリコン酸化膜１３及びシリコン酸化膜１４の上面
には制御電極であるポリシリコン膜１７が形成される。
なお、この制御電極は、ドレイン層５とソース層７間の
領域（以下チャンネル領域１５と呼ぶ）を制御できるよ
う形成される。また、チャンネル領域１５のうち、シリ
コン酸化膜１４の下位に位置する部分をそれぞれチャン
ネル領域２３、２７と呼び、ゲート積層体１２の下位に
位置する部分をチャンネル領域２５と呼ぶ。
【００２９】上記のメモリセルにおいて、ゲート積層体
１２を含むゲート構造を素子として考えると、ゲート構
造の中央部に位置するＭ０ＮＯＳ（Metal-Oxide-Nitrid
e-Oxide-Semicondactor）型メモリ２をＭＯＳ（Metal-O
xide-Semicondactor）型トランジスタ４５で挟んだ構造
である。なお、ＭＯＮＯＳ型メモリの閾電圧及びＭＯＳ
型トランジスタ４５の閾電圧は正の値Ｖ２（Ｖ２＜３
[v]）に調整される。すなわち、エンハンスメント形ト
ランジスタとして働く。
１２を含むゲート構造を素子として考えると、ゲート構
造の中央部に位置するＭ０ＮＯＳ（Metal-Oxide-Nitrid
e-Oxide-Semicondactor）型メモリ２をＭＯＳ（Metal-O
xide-Semicondactor）型トランジスタ４５で挟んだ構造
である。なお、ＭＯＮＯＳ型メモリの閾電圧及びＭＯＳ
型トランジスタ４５の閾電圧は正の値Ｖ２（Ｖ２＜３
[v]）に調整される。すなわち、エンハンスメント形ト
ランジスタとして働く。
【００３０】上記のＭＯＮＯＳ型メモリ２は、情報”
０”を記憶する状態（SiN膜１１に電子がトラップされ
た状態）と、情報”１”を記憶する状態（SiN膜１１に
電子がトラップされていない状態）との二通りを取り得
る。この特徴を利用して記憶装置を提供することが出来
る。
０”を記憶する状態（SiN膜１１に電子がトラップされ
た状態）と、情報”１”を記憶する状態（SiN膜１１に
電子がトラップされていない状態）との二通りを取り得
る。この特徴を利用して記憶装置を提供することが出来
る。
【００３１】この二状態を、図３に示すメモリ２のヒス
テリシスループに基づいて説明する。メモリ２に情報”
０”を書込む場合、メモリ２のゲート電極１７に６Ｖ程
度の書き込みプログラミング電圧VP1を印加する。この
時、ゲート電極１７とチャンネル領域１５間に発生する
電界によって、チャンネル領域１５内の電子は高いエネ
ルギーを持つようになり、いくつかの電子はシリコン酸
化膜９をトンネリングしてSiN膜１１に流入し、SiN膜１
１内を移動する。この移動中の電子は、バリアとして作
用するシリコン酸化膜１３によりせき止められる。よっ
て、その電子はゲート電極１７に抜けることなくSiN膜
１１内でトラップされる。この様な変化にって、閾電圧
ＶＱ２が３Ｖ程度まで上昇する（図３のＱ２参照）。す
なわち、メモリ２は、閾電圧３Ｖのエンハンスメント形
トランジスタとして働くようになる。すなわち、この状
態が、メモリ２に情報”０”が書込まれた状態である。
なお、ゲート電圧が遮断されても閾電圧はそのままの状
態である（図３のＲ２参照）。
テリシスループに基づいて説明する。メモリ２に情報”
０”を書込む場合、メモリ２のゲート電極１７に６Ｖ程
度の書き込みプログラミング電圧VP1を印加する。この
時、ゲート電極１７とチャンネル領域１５間に発生する
電界によって、チャンネル領域１５内の電子は高いエネ
ルギーを持つようになり、いくつかの電子はシリコン酸
化膜９をトンネリングしてSiN膜１１に流入し、SiN膜１
１内を移動する。この移動中の電子は、バリアとして作
用するシリコン酸化膜１３によりせき止められる。よっ
て、その電子はゲート電極１７に抜けることなくSiN膜
１１内でトラップされる。この様な変化にって、閾電圧
ＶＱ２が３Ｖ程度まで上昇する（図３のＱ２参照）。す
なわち、メモリ２は、閾電圧３Ｖのエンハンスメント形
トランジスタとして働くようになる。すなわち、この状
態が、メモリ２に情報”０”が書込まれた状態である。
なお、ゲート電圧が遮断されても閾電圧はそのままの状
態である（図３のＲ２参照）。
【００３２】次に、情報”０”を消去する為にはトラッ
プされた電子をチャンネル領域１５に戻してやる必要が
ある。従って、チャンネル領域１５に６Ｖ程度のプログ
ラミング電圧VP2を印加し、情報の書込時とは反対方向
の電界を発生させて、チャンネル領域１５に電子を戻し
てやる。同時に、この電界により、チャンネル領域１５
の正孔はシリコン酸化膜９をトンネリングし、上述の電
子と同様にゲート電極１７に抜けることなくSiN膜１１
内でトラップされる。この様な変化によって、３Ｖ程度
の閾電圧が−１Ｖ程度の閾電圧ＶＳ２に変化する（図３
のＳ２参照）。すなわち、メモリ２は、閾電圧−１Ｖの
ディプレッション形トランジスタとして働くようにな
る。情報”０”が消去されたこの状態は、メモリ１が情
報”１”を記憶した状態を意味する。なお、ゲート電圧
が遮断されても閾電圧はそのままの状態である（図３の
Ｔ２参照）。
プされた電子をチャンネル領域１５に戻してやる必要が
ある。従って、チャンネル領域１５に６Ｖ程度のプログ
ラミング電圧VP2を印加し、情報の書込時とは反対方向
の電界を発生させて、チャンネル領域１５に電子を戻し
てやる。同時に、この電界により、チャンネル領域１５
の正孔はシリコン酸化膜９をトンネリングし、上述の電
子と同様にゲート電極１７に抜けることなくSiN膜１１
内でトラップされる。この様な変化によって、３Ｖ程度
の閾電圧が−１Ｖ程度の閾電圧ＶＳ２に変化する（図３
のＳ２参照）。すなわち、メモリ２は、閾電圧−１Ｖの
ディプレッション形トランジスタとして働くようにな
る。情報”０”が消去されたこの状態は、メモリ１が情
報”１”を記憶した状態を意味する。なお、ゲート電圧
が遮断されても閾電圧はそのままの状態である（図３の
Ｔ２参照）。
【００３３】情報の読み出しにおいては、ゲート電極１
７に電圧Ｖ２と電圧ＶＱ２との中間のセンス電圧Ｖddを
印加するとともにメモリのドレイン層５とソース層７間
にある一定の読み出し用電圧Ｖｍを印加した時にチャン
ネル領域１５に電流が流れるかどうかで、情報”０”が
記憶されているか、情報”１”が記憶されているかが判
断される。
７に電圧Ｖ２と電圧ＶＱ２との中間のセンス電圧Ｖddを
印加するとともにメモリのドレイン層５とソース層７間
にある一定の読み出し用電圧Ｖｍを印加した時にチャン
ネル領域１５に電流が流れるかどうかで、情報”０”が
記憶されているか、情報”１”が記憶されているかが判
断される。
【００３４】詳しく述べると、情報”０”が記憶されて
いる場合は、ゲート電極１７に印加されたセンス電圧Ｖ
ddはメモリ２の閾電圧ＶＱ２（約３[v]）より小さい
が、メモリ２の両側に隣接する様に設けられたＭＯＳ型
トランジスタ４５の閾電圧Ｖ２よりは大きい。従って、
チャンネル領域２３及び２７は導通状態となるが、チャ
ンネル領域２５は導通状態にはない。すなわち、チャン
ネル領域１５には電流が流れない。
いる場合は、ゲート電極１７に印加されたセンス電圧Ｖ
ddはメモリ２の閾電圧ＶＱ２（約３[v]）より小さい
が、メモリ２の両側に隣接する様に設けられたＭＯＳ型
トランジスタ４５の閾電圧Ｖ２よりは大きい。従って、
チャンネル領域２３及び２７は導通状態となるが、チャ
ンネル領域２５は導通状態にはない。すなわち、チャン
ネル領域１５には電流が流れない。
【００３５】一方、情報”１”が記憶されている場合
は、ゲート電極１７に印加されたセンス電圧Ｖddはメモ
リ２の閾電圧ＶＳ２（約−１[v]）及びＭＯＳ型トラン
ジスタ４５の閾電圧Ｖ２のどちらよりも大きい。従っ
て、チャンネル領域２３及び２７及び２５が全て導通状
態となる。すなわちチャンネル領域１５に電流が流れ
る。
は、ゲート電極１７に印加されたセンス電圧Ｖddはメモ
リ２の閾電圧ＶＳ２（約−１[v]）及びＭＯＳ型トラン
ジスタ４５の閾電圧Ｖ２のどちらよりも大きい。従っ
て、チャンネル領域２３及び２７及び２５が全て導通状
態となる。すなわちチャンネル領域１５に電流が流れ
る。
【００３６】本発明の一実施例による不揮発性記憶装置
は、上記のメモリセルをマトリクス状に配列するととも
に１トランジスタ／セル構造で構成される。例えば、４
個のメモリセルで構成されたメモリ回路の概念図を図２
に示す。図２に基づいてメモリ回路の構成について以下
に説明する。
は、上記のメモリセルをマトリクス状に配列するととも
に１トランジスタ／セル構造で構成される。例えば、４
個のメモリセルで構成されたメモリ回路の概念図を図２
に示す。図２に基づいてメモリ回路の構成について以下
に説明する。
【００３７】メモリセル２Ａ及び２Ｂのゲート電極１７
にはワードラインＷ１、メモリセル２Ｃ及び２Ｄのゲー
ト電極１７にはワードラインＷ２がそれぞれ配線され
る。また、メモリセル２Ａ及び２Ｃのドレイン層５には
ドレイン側ラインＤ１、メモリセル２Ｂ及び２Ｄのドレ
イン層５にはドレイン側ラインＤ２がそれぞれ配線され
る。さらに、メモリセル２Ａ及び２Ｃのソース層７には
ソース側ラインＳ１、メモリセル２Ｂ及び２Ｄのソース
層７にはソース側ラインＳ２がそれぞれ配線される。な
お、各メモリセルのウエル層３にはウエルラインＷＥＬ
が接続されている。
にはワードラインＷ１、メモリセル２Ｃ及び２Ｄのゲー
ト電極１７にはワードラインＷ２がそれぞれ配線され
る。また、メモリセル２Ａ及び２Ｃのドレイン層５には
ドレイン側ラインＤ１、メモリセル２Ｂ及び２Ｄのドレ
イン層５にはドレイン側ラインＤ２がそれぞれ配線され
る。さらに、メモリセル２Ａ及び２Ｃのソース層７には
ソース側ラインＳ１、メモリセル２Ｂ及び２Ｄのソース
層７にはソース側ラインＳ２がそれぞれ配線される。な
お、各メモリセルのウエル層３にはウエルラインＷＥＬ
が接続されている。
【００３８】次に、図４に情報の書込、読み出し及び消
去時のワードライン、ドレイン側ライン、ソース側ライ
ン、ウエルラインの電位状態を示す。まず、図２及び図
４に基づいて希望のメモリセルに情報を書込む場合につ
いて説明する。
去時のワードライン、ドレイン側ライン、ソース側ライ
ン、ウエルラインの電位状態を示す。まず、図２及び図
４に基づいて希望のメモリセルに情報を書込む場合につ
いて説明する。
【００３９】例えばメモリセル２Ａを選択し、情報”
０”を書込む際には、ロウデコーダ１９によりワードラ
インＷ１に６Ｖ程度の書き込みプログラミング電圧VP1
を印加し、ドレイン側ラインＤ２に４Ｖ程度のプログラ
ミング禁止電圧Ｖiを印加することにより行われる。な
お、ソース側ラインＳ１及びＳ２はオープンにし、ワー
ドラインＷ２、ドレイン側ラインＤ１及びウエルライン
ＷＥＬは接地される。
０”を書込む際には、ロウデコーダ１９によりワードラ
インＷ１に６Ｖ程度の書き込みプログラミング電圧VP1
を印加し、ドレイン側ラインＤ２に４Ｖ程度のプログラ
ミング禁止電圧Ｖiを印加することにより行われる。な
お、ソース側ラインＳ１及びＳ２はオープンにし、ワー
ドラインＷ２、ドレイン側ラインＤ１及びウエルライン
ＷＥＬは接地される。
【００４０】この時、選択メモリセル２Ａでは、ゲート
電極１７にプログラミング電圧ＶP1が印加されているの
で、上述したようにウエル層３・ゲート電極１７間に発
生した電界によって電子がシリコン窒化膜１１にトラッ
プされる。この状態は、メモリセル２Ａが情報”０”を
記憶した状態である。
電極１７にプログラミング電圧ＶP1が印加されているの
で、上述したようにウエル層３・ゲート電極１７間に発
生した電界によって電子がシリコン窒化膜１１にトラッ
プされる。この状態は、メモリセル２Ａが情報”０”を
記憶した状態である。
【００４１】一方、非選択メモリセルであるメモリ２Ｂ
では、ゲート電極１７にプログラミング電圧ＶP1が印加
されているがドレイン層５にプログラミング禁止電圧Ｖ
iが印加されているので、情報を書込む為に必要な電界
は発生しない。また、他の非選択メモリセルであるメモ
リセル２Ｃ及び２Ｄでは、ゲート電極１７に書き込みプ
ログラミング電圧が印加されておらず、電界も発生しな
い。すなわち、情報は書込まれない。
では、ゲート電極１７にプログラミング電圧ＶP1が印加
されているがドレイン層５にプログラミング禁止電圧Ｖ
iが印加されているので、情報を書込む為に必要な電界
は発生しない。また、他の非選択メモリセルであるメモ
リセル２Ｃ及び２Ｄでは、ゲート電極１７に書き込みプ
ログラミング電圧が印加されておらず、電界も発生しな
い。すなわち、情報は書込まれない。
【００４２】次に、図２及び図４に基づいて、希望のメ
モリセルの情報の読み出しについて説明する。例えばメ
モリセル２Ａを選択し、情報を読み出す際には、ロウデ
コーダ１９によりワードラインＷ１に２Ｖ程度のセンス
電圧Ｖddを印加し、ドレイン側ラインＤ１に２Ｖ程度の
読み出し用電圧Ｖｍを印加することにより行われる。な
お、ドレイン側ラインＤ２及びソース側ラインＳ２はオ
ープンにし、ワードラインＷ２、ソース側ラインＳ１及
びウエルラインＷＥＬは接地される。
モリセルの情報の読み出しについて説明する。例えばメ
モリセル２Ａを選択し、情報を読み出す際には、ロウデ
コーダ１９によりワードラインＷ１に２Ｖ程度のセンス
電圧Ｖddを印加し、ドレイン側ラインＤ１に２Ｖ程度の
読み出し用電圧Ｖｍを印加することにより行われる。な
お、ドレイン側ラインＤ２及びソース側ラインＳ２はオ
ープンにし、ワードラインＷ２、ソース側ラインＳ１及
びウエルラインＷＥＬは接地される。
【００４３】この時、選択メモリセル２Ａが情報”０”
を記憶する（シリコン窒化膜に電子がトラップされた）
状態の場合、ゲート電極１７にセンス電圧Ｖddが印加さ
れているので、上述したようにチャンネル領域２３及び
２７は導通状態となるが、チャンネル領域２５は導通状
態にはない。すなわち、チャンネル領域１５は全体とし
て導通状態にない。また、ドレイン側ラインＤ１と接続
する非選択メモリセル２Ｃは、ゲート電極１７にセンス
電圧Ｖddが印加されていないから記憶する情報の種類に
かかわらずチャンネル領域１５は導通状態にない。従っ
て、ドレイン側ラインＤ１を流れる電流はメモリセル２
Ａには漏れず、そのままコラムデコーダ２１に入力され
る。
を記憶する（シリコン窒化膜に電子がトラップされた）
状態の場合、ゲート電極１７にセンス電圧Ｖddが印加さ
れているので、上述したようにチャンネル領域２３及び
２７は導通状態となるが、チャンネル領域２５は導通状
態にはない。すなわち、チャンネル領域１５は全体とし
て導通状態にない。また、ドレイン側ラインＤ１と接続
する非選択メモリセル２Ｃは、ゲート電極１７にセンス
電圧Ｖddが印加されていないから記憶する情報の種類に
かかわらずチャンネル領域１５は導通状態にない。従っ
て、ドレイン側ラインＤ１を流れる電流はメモリセル２
Ａには漏れず、そのままコラムデコーダ２１に入力され
る。
【００４４】一方、メモリセル２Ａが情報”１”を記憶
する（シリコン窒化膜に電子がトラップされていない）
状態の場合、ゲート電極１７にセンス電圧Ｖddが印加さ
れているので、上述したように、チャンネル領域２３、
２５、２７は全て導通状態となる。すなわちチャンネル
領域１５は導通状態にある。また、上記と同じ理由から
非選択メモリセル２Ｄは導通状態にない。従って、ドレ
イン側ラインＤ１を流れる電流はメモリセル２Ａのチャ
ンネル領域１５を流れ、ソース側ラインＳ１を介して接
地電位に落ちる。すなわち、コラムデコーダ２１には電
流が入力されない。なお、非選択メモリセル２Ｂ及び２
Ｄを接続するドレイン側ラインには読み出し用電圧Ｖｍ
が印加されていない。この様にして、コラムデコーダ２
１に電流が入力されるか否かで、情報は識別され、読み
出される。
する（シリコン窒化膜に電子がトラップされていない）
状態の場合、ゲート電極１７にセンス電圧Ｖddが印加さ
れているので、上述したように、チャンネル領域２３、
２５、２７は全て導通状態となる。すなわちチャンネル
領域１５は導通状態にある。また、上記と同じ理由から
非選択メモリセル２Ｄは導通状態にない。従って、ドレ
イン側ラインＤ１を流れる電流はメモリセル２Ａのチャ
ンネル領域１５を流れ、ソース側ラインＳ１を介して接
地電位に落ちる。すなわち、コラムデコーダ２１には電
流が入力されない。なお、非選択メモリセル２Ｂ及び２
Ｄを接続するドレイン側ラインには読み出し用電圧Ｖｍ
が印加されていない。この様にして、コラムデコーダ２
１に電流が入力されるか否かで、情報は識別され、読み
出される。
【００４５】最後に、図２及び図４に基づいて情報”
０”をワードラインごとに消去する場合について説明す
る。例えばワードラインＷ１に接続するメモリセル２Ａ
及び２Ｂの情報”０”を消去する際には、ワードライン
Ｗ１に−６Ｖ程度のプログラミング電圧VP2を印加し、
ウエル層３を接地することにより行われる。なお、ドレ
イン側ラインＤ１及びＤ２とソース側ラインＳ１及びＳ
２はオープンにし、ワードラインＷ２は接地される。
０”をワードラインごとに消去する場合について説明す
る。例えばワードラインＷ１に接続するメモリセル２Ａ
及び２Ｂの情報”０”を消去する際には、ワードライン
Ｗ１に−６Ｖ程度のプログラミング電圧VP2を印加し、
ウエル層３を接地することにより行われる。なお、ドレ
イン側ラインＤ１及びＤ２とソース側ラインＳ１及びＳ
２はオープンにし、ワードラインＷ２は接地される。
【００４６】この時、メモリセル２Ａ及び２Ｂでは、ゲ
ート電極１７にプログラミング電圧ＶP2が印加されてい
るので、上述したようにウエル層３・ゲート電極１７間
に発生した情報”０”書込時とは反対方向の電界によっ
てシリコン窒化膜１１にトラップされている電子はウエ
ル層３に戻る。この状態は、メモリセルの消去状態、つ
まり情報”１”を記憶した状態である。なお、ワードラ
インＷ２に接続するメモリセル２Ｃ及び２Ｄでは、ゲー
ト電極にプログラミング電圧ＶP2が印加さていないから
電界は発生せず、当然情報の消去も行われない。
ート電極１７にプログラミング電圧ＶP2が印加されてい
るので、上述したようにウエル層３・ゲート電極１７間
に発生した情報”０”書込時とは反対方向の電界によっ
てシリコン窒化膜１１にトラップされている電子はウエ
ル層３に戻る。この状態は、メモリセルの消去状態、つ
まり情報”１”を記憶した状態である。なお、ワードラ
インＷ２に接続するメモリセル２Ｃ及び２Ｄでは、ゲー
ト電極にプログラミング電圧ＶP2が印加さていないから
電界は発生せず、当然情報の消去も行われない。
【００４７】次に、このメモリ回路の製造方法につい
て、メモリセル部を中心に説明する。図５、図６及び図
７は製造工程を説明する為の図である。
て、メモリセル部を中心に説明する。図５、図６及び図
７は製造工程を説明する為の図である。
【００４８】方位（１００）のＮ形シリコン基板４（厚
さ２ー５Ωｃｍ）を準備し、その上面からボロン
（Ｂ+）を打込み拡散し、Ｐ形ウエル層３を形成する
（図５Ａ）。次に、ＬＯＣＯＳ法によりフィールド酸化
膜６で素子分離領域を形成する（図５Ｂ）。次に、基板
上にシリコン酸化膜９（厚さ２ｎｍ程度）、シリコン窒
化膜１１（厚さ１０ｎｍ）さらにシリコン酸化膜１３
（厚さ５ｎｍ程度）をこの順で堆積させる（図５Ｃ）。
さ２ー５Ωｃｍ）を準備し、その上面からボロン
（Ｂ+）を打込み拡散し、Ｐ形ウエル層３を形成する
（図５Ａ）。次に、ＬＯＣＯＳ法によりフィールド酸化
膜６で素子分離領域を形成する（図５Ｂ）。次に、基板
上にシリコン酸化膜９（厚さ２ｎｍ程度）、シリコン窒
化膜１１（厚さ１０ｎｍ）さらにシリコン酸化膜１３
（厚さ５ｎｍ程度）をこの順で堆積させる（図５Ｃ）。
【００４９】次に、マスクのパターンニングにより上述
の積層部を選択的カットし、シリコン窒化膜１１をシリ
コン酸化膜９、１３で挟んだゲート積層体１２を形成す
る（図６Ａ）。次に、熱酸化によりシリコン表面を酸化
し、ゲート積層体１２の両側に厚さ４０ｎｍ程度のシリ
コン酸化膜１４を形成する（図６Ｂ）。
の積層部を選択的カットし、シリコン窒化膜１１をシリ
コン酸化膜９、１３で挟んだゲート積層体１２を形成す
る（図６Ａ）。次に、熱酸化によりシリコン表面を酸化
し、ゲート積層体１２の両側に厚さ４０ｎｍ程度のシリ
コン酸化膜１４を形成する（図６Ｂ）。
【００５０】次に、これらの上面でゲート積層体１２及
びその両側のシリコン酸化膜１４の一部にまで達するよ
うにゲート電極１７を形成する（図６Ｃ）。次に、ゲー
ト電極１７をマスクとし、Ｎ形不純物、例えばひ素を注
入・拡散し、Ｎ+ドレイン層５およびＮ+ソース層７を形
成する（図７Ａ）。次に、シリコン酸化膜等の層間絶縁
膜２９を成長させ、層間絶縁膜２９に所要のコンタクト
正孔を形成する。さらに、ＡｌーＳｉ等の金属層３１を
用いて、各電極の金属配線を形成する。
びその両側のシリコン酸化膜１４の一部にまで達するよ
うにゲート電極１７を形成する（図６Ｃ）。次に、ゲー
ト電極１７をマスクとし、Ｎ形不純物、例えばひ素を注
入・拡散し、Ｎ+ドレイン層５およびＮ+ソース層７を形
成する（図７Ａ）。次に、シリコン酸化膜等の層間絶縁
膜２９を成長させ、層間絶縁膜２９に所要のコンタクト
正孔を形成する。さらに、ＡｌーＳｉ等の金属層３１を
用いて、各電極の金属配線を形成する。
【００５１】本発明に係る製造方法では、上記の様にシ
リコン酸化膜９（厚さ２ｎｍ程度）、シリコン窒化膜１
１（厚さ１０ｎｍ程度）、シリコン酸化膜１３（厚さ５
ｎｍ程度）から構成されるゲート積層体１２を形成した
後に基板表面から熱酸化することによって第二絶縁膜で
ある厚さ４０ｎｍ程度のシリコン酸化膜１４を形成する
ことを特徴としている。従って、この時ゲート積層体１
２の最上部のシリコン酸化膜１３の膜厚をほぼ５ｎｍ程
度に保ちつつ、シリコン基板４上面に膜厚４０ｎｍ程度
のシリコン酸化膜１４を形成することが出来る。なお、
この熱酸化によってシリコン酸化膜１３の膜厚も若干成
長するが、この様な成長分をあらかじめ見越してシリコ
ン酸化膜１３の膜厚を設定すると良い。
リコン酸化膜９（厚さ２ｎｍ程度）、シリコン窒化膜１
１（厚さ１０ｎｍ程度）、シリコン酸化膜１３（厚さ５
ｎｍ程度）から構成されるゲート積層体１２を形成した
後に基板表面から熱酸化することによって第二絶縁膜で
ある厚さ４０ｎｍ程度のシリコン酸化膜１４を形成する
ことを特徴としている。従って、この時ゲート積層体１
２の最上部のシリコン酸化膜１３の膜厚をほぼ５ｎｍ程
度に保ちつつ、シリコン基板４上面に膜厚４０ｎｍ程度
のシリコン酸化膜１４を形成することが出来る。なお、
この熱酸化によってシリコン酸化膜１３の膜厚も若干成
長するが、この様な成長分をあらかじめ見越してシリコ
ン酸化膜１３の膜厚を設定すると良い。
【００５２】なお、上記実施例では、第一導電型をＰ型
とし第二導電型をＮ型としたが、第一導電型をＰ型と
し、第二導電型をＮ型としてもよい。
とし第二導電型をＮ型としたが、第一導電型をＰ型と
し、第二導電型をＮ型としてもよい。
【００５３】
【発明の効果】請求項１、請求項２、請求項４に係る半
導体装置およびその製造方法では、電荷保持用の第三絶
縁膜と制御電極の間に設けられた第四絶縁膜は、情報書
込み時に第一絶縁膜をトンネリングし制御電極に流入し
ようとする電子を、せき止める。また、情報消去時に第
一絶縁膜をトンネリングし制御電極に流入しようとする
正孔を、せき止める。
導体装置およびその製造方法では、電荷保持用の第三絶
縁膜と制御電極の間に設けられた第四絶縁膜は、情報書
込み時に第一絶縁膜をトンネリングし制御電極に流入し
ようとする電子を、せき止める。また、情報消去時に第
一絶縁膜をトンネリングし制御電極に流入しようとする
正孔を、せき止める。
【００５４】従って、電荷保持用の第三絶縁膜の膜厚を
薄膜化することが可能となり、ひいては書込電圧及び消
去電圧の低電圧化を達成できる。
薄膜化することが可能となり、ひいては書込電圧及び消
去電圧の低電圧化を達成できる。
【００５５】また、前記第四絶縁膜は、第三絶縁膜に捕
獲されている電子が制御電極に漏れるのを防止する。
獲されている電子が制御電極に漏れるのを防止する。
【００５６】従って、半導体装置の電荷保持性能が向上
する。
する。
【００５７】さらに、前記第四絶縁膜は、制御電極から
発生する正孔が第一絶縁膜に到達することを防ぐ。
発生する正孔が第一絶縁膜に到達することを防ぐ。
【００５８】従って、正孔による第一絶縁膜の損傷に起
因する第一絶縁膜の劣化を防止する。よって、第一絶縁
膜の劣化よる捕獲電子の基板内への戻りを防止する。つ
まり、半導体装置の電荷保持性能が向上する。
因する第一絶縁膜の劣化を防止する。よって、第一絶縁
膜の劣化よる捕獲電子の基板内への戻りを防止する。つ
まり、半導体装置の電荷保持性能が向上する。
【００５９】請求項３の半導体装置の使用方法では、第
一導電型の半導体領域と、前記半導体領域内に第二導電
型として形成され、ソース層およびドレイン層として機
能する少なくとも一対の拡散層と、前記半導体領域上で
一対の拡散領域間の一部に設けられた第一絶縁膜と、前
記半導体領域上で一対の拡散領域間に前記第一絶縁膜と
隣接するように設けられた第二絶縁膜と、前記第一絶縁
膜の上に設けられた電荷保持用の第三絶縁膜と、前記第
三絶縁膜の上に設けられた第四絶縁膜と、前記第二絶縁
膜及び前記第四絶縁膜の上に設けられ、メモリゲート電
極としての制御電極と、を備えた構造を持つメモリセル
をマトリクス状に配置するとともに、同一行に配置され
たメモリセルのメモリゲート電極を接続するワードライ
ンを各行ごとに設け、同一列に配置されたメモリセルの
ドレインを接続するドレイン側ラインを各列ごとに設
け、同一列に配置されたメモリセルのソースを接続する
ソース側ラインを各列ごとに設け、情報を書き込む際に
は、書込希望のメモリセルのメモリゲート電極を接続す
るワードラインに書込プログラミング電圧を印加すると
ともに書込希望のメモリセルのドレインを接続するドレ
イン側ラインを除く全てのドレイン側ラインにプログラ
ミング禁止電圧を印加すること、情報を読み出す際に
は、読み出し希望メモリセルのメモリゲート電極にセン
ス電圧を印加するとともに読み出し希望メモリセルのド
レイン層を接続するドレイン側ラインに読み出し用電圧
を印加し、読み出し希望メモリセルのドレイン及びソー
ス間を電流が流れるか否かを検出することを特徴として
いる。よって、１トランジスタ／セル構造で構成された
半導体装置において誤書込及び誤読み出しを防止する。
一導電型の半導体領域と、前記半導体領域内に第二導電
型として形成され、ソース層およびドレイン層として機
能する少なくとも一対の拡散層と、前記半導体領域上で
一対の拡散領域間の一部に設けられた第一絶縁膜と、前
記半導体領域上で一対の拡散領域間に前記第一絶縁膜と
隣接するように設けられた第二絶縁膜と、前記第一絶縁
膜の上に設けられた電荷保持用の第三絶縁膜と、前記第
三絶縁膜の上に設けられた第四絶縁膜と、前記第二絶縁
膜及び前記第四絶縁膜の上に設けられ、メモリゲート電
極としての制御電極と、を備えた構造を持つメモリセル
をマトリクス状に配置するとともに、同一行に配置され
たメモリセルのメモリゲート電極を接続するワードライ
ンを各行ごとに設け、同一列に配置されたメモリセルの
ドレインを接続するドレイン側ラインを各列ごとに設
け、同一列に配置されたメモリセルのソースを接続する
ソース側ラインを各列ごとに設け、情報を書き込む際に
は、書込希望のメモリセルのメモリゲート電極を接続す
るワードラインに書込プログラミング電圧を印加すると
ともに書込希望のメモリセルのドレインを接続するドレ
イン側ラインを除く全てのドレイン側ラインにプログラ
ミング禁止電圧を印加すること、情報を読み出す際に
は、読み出し希望メモリセルのメモリゲート電極にセン
ス電圧を印加するとともに読み出し希望メモリセルのド
レイン層を接続するドレイン側ラインに読み出し用電圧
を印加し、読み出し希望メモリセルのドレイン及びソー
ス間を電流が流れるか否かを検出することを特徴として
いる。よって、１トランジスタ／セル構造で構成された
半導体装置において誤書込及び誤読み出しを防止する。
【００６０】従って、１トランジスタ／セル構造の半導
体装置を提供し、装置の集積度を向上させることが出来
る。
体装置を提供し、装置の集積度を向上させることが出来
る。
【図１】本発明の一実施例によるメモリセルの構成概念
図である。
図である。
【図２】本発明の一実施例によるメモリ回路の構成略図
である。
である。
【図３】本発明の一実施例によるメモリ２の閾電位のヒ
ステリシスループを示す図である。
ステリシスループを示す図である。
【図４】情報の書込、読み出し、消去時における各配線
ラインの電位状態を示す為の図である。
ラインの電位状態を示す為の図である。
【図５】本発明の一実施例によるメモリ回路の製造工程
を示す図である。
を示す図である。
【図６】本発明の一実施例によるメモリ回路の製造工程
を示す図である。
を示す図である。
【図７】本発明の一実施例によるメモリ回路の製造工程
を示す図である。
を示す図である。
【図８】従来のメモリセルの断面構成略図である。
【図９】従来のメモリ２の閾電位のヒステリシスループ
を示す図である。
を示す図である。
３・・・Ｐ形ウエル層 ５・・・Ｎ形ドレイン層 ７・・・Ｎ形ソース層 ９・・・シリコン酸化膜 １１・・・シリコン窒化膜 １２・・・ゲート積層体 １３・・・シリコン酸化膜 １４・・・シリコン酸化膜 １７・・・ポリシリコン膜 Ｗ１、Ｗ２・・・ワードライン Ｄ１、Ｄ２・・・ドレイン側ライン Ｓ１、Ｓ２・・・ソース側ライン
フロントページの続き (56)参考文献 特開 昭58−130498（ＪＰ，Ａ) 特開 平４−337672（ＪＰ，Ａ) 特開 平３−254160（ＪＰ，Ａ) 特開 平３−242978（ＪＰ，Ａ) 特開 平３−82082（ＪＰ，Ａ) 特開 昭59−21072（ＪＰ，Ａ) 特開 昭59−11682（ＪＰ，Ａ) 特開 昭59−967（ＪＰ，Ａ) 特開 昭58−139394（ＪＰ，Ａ) 特開 昭58−58773（ＪＰ，Ａ) 特開 昭55−56664（ＪＰ，Ａ) 特開 昭58−500683（ＪＰ，Ａ) 特開 昭56−501028（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】第一導電型の半導体領域と、 前記半導体領域内に第二導電型として形成され、ソース
層およびドレイン層として機能する少なくとも一対の拡
散層と、 前記半導体領域上で一対の拡散領域間の一部に設けられ
た第一絶縁膜と、 前記半導体領域上で一対の拡散領域間に前記第一絶縁膜
と隣接するように設けられた第二絶縁膜と、 前記第一絶縁膜の上に設けられた電荷保持用の第三絶縁
膜と、 前記第三絶縁膜の上に設けられた第四絶縁膜と、 前記第二絶縁膜及び前記第四絶縁膜の上に設けられ、メ
モリゲート電極としての制御電極と、 を備えた構造を持つメモリセルをマトリクス状に配置す
るとともに、 同一行に配置されたメモリセルのメモリゲート電極を接
続するワードラインを各行ごとに設け、 同一列に配置されたメモリセルのドレインを接続するド
レイン側ラインを各列ごとに設け、 同一列に配置されたメモリセルのソースを接続するソー
ス側ラインを各列ごとに設け、情報を書き込む際には、
書込希望のメモリセルのメモリゲート電極を接続するワ
ードラインに書込プログラミング電圧を印加するととも
に書込希望のメモリセルのドレインを接続するドレイン
側ラインを除く全てのドレイン側ラインにプログラミン
グ禁止電圧を印加すること、 情報を読み出す際には、読み出し希望メモリセルのメモ
リゲート電極にセンス電圧を印加するとともに読み出し
希望メモリセルのドレイン層を接続するドレイン側ライ
ンに読み出し用電圧を印加し、読み出し希望メモリセル
のドレイン及びソース間を電流が流れるか否かを検出す
ること、 を特徴とする半導体装置の使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13515892A JP3186209B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体装置の使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13515892A JP3186209B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体装置の使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677491A JPH0677491A (ja) | 1994-03-18 |
| JP3186209B2 true JP3186209B2 (ja) | 2001-07-11 |
Family
ID=15145177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13515892A Expired - Fee Related JP3186209B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体装置の使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186209B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3573691B2 (ja) * | 2000-07-03 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| KR100464861B1 (ko) * | 2003-02-24 | 2005-01-06 | 삼성전자주식회사 | 불 휘발성 메모리 소자의 형성 방법 |
| JP2007109955A (ja) * | 2005-10-14 | 2007-04-26 | Sharp Corp | 半導体記憶装置及びその製造方法 |
-
1992
- 1992-05-27 JP JP13515892A patent/JP3186209B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677491A (ja) | 1994-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |