JP2877642B2 - 半導体記憶装置およびその駆動方式 - Google Patents
半導体記憶装置およびその駆動方式Info
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- 239000004065 semiconductor Substances 0.000 title claims description 56
- 238000000034 method Methods 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims description 24
- 239000011159 matrix material Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 12
- 230000005641 tunneling Effects 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 239000010410 layer Substances 0.000 description 10
- 239000002784 hot electron Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- -1 phosphorus ions Chemical class 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005524 hole trap Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 108010082117 matrigel Proteins 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の駆動方式に関する。さらに詳しくは、マトリックス状
に配列された各メモリセルのドレインと隣り合ったメモ
リセルのソースとを連結してビット線とした構造の仮想
グランドアレイ型半導体記憶装置で、書込みおよび消去
を共にＦＮ電流で行うことによって低消費電力化とトン
ネル絶縁膜の劣化防止を図った半導体記憶装置およびそ
の駆動方式に関する。
の駆動方式に関する。さらに詳しくは、マトリックス状
に配列された各メモリセルのドレインと隣り合ったメモ
リセルのソースとを連結してビット線とした構造の仮想
グランドアレイ型半導体記憶装置で、書込みおよび消去
を共にＦＮ電流で行うことによって低消費電力化とトン
ネル絶縁膜の劣化防止を図った半導体記憶装置およびそ
の駆動方式に関する。
【０００２】
【従来の技術】電気的にデータの書換えが可能で、無電
源状態でもデータ保持のできるＥＥＰＲＯＭが幅広く使
用されている。このＥＥＰＲＯＭにはフローティングゲ
ートにホットエレクトロンを注入するフラッシュメモリ
型と、絶縁膜にＦＮトンネリングやダイレクトトンネリ
ングなどにより、電子を注入する金属−酸化膜−チッ化
膜−酸化膜−半導体構造のＭＯＮＯＳ（metal oxide ni
tride oxide semiconductor ）型や金属−チッ化膜−酸
化膜−半導体構造のＭＮＯＳ（metal nitride oxide se
miconductor ）型とがある。
源状態でもデータ保持のできるＥＥＰＲＯＭが幅広く使
用されている。このＥＥＰＲＯＭにはフローティングゲ
ートにホットエレクトロンを注入するフラッシュメモリ
型と、絶縁膜にＦＮトンネリングやダイレクトトンネリ
ングなどにより、電子を注入する金属−酸化膜−チッ化
膜−酸化膜−半導体構造のＭＯＮＯＳ（metal oxide ni
tride oxide semiconductor ）型や金属−チッ化膜−酸
化膜−半導体構造のＭＮＯＳ（metal nitride oxide se
miconductor ）型とがある。
【０００３】一方、素子の小型化を図るため、フラッシ
ュメモリ型で、アレイ状に並べられ、隣り合ったメモリ
トランジスタのドレインとソースが接続されて、ドレイ
ンおよびソースの両方にはコンタクトが形成されない仮
想グランドアレイ型の半導体記憶装置が、たとえば文献
「ア ノベル メモリー セル ユージング フラッシ
ュ アレイ コンタクトレス ＥＰＲＯＭ（FACE） テ
クノロジー（A NovelMemory Cell Using Flash Array C
ontactless EPROM(FACE)Technology ）」、（アイ イ
ー ディー エム（IEDM）、1990年、91〜94頁）および
「アン アシンメトリカル ライトリー−ドープド ソ
ース（ALDS）セル フォー バーチャルグランド ハイ
デンシティ ＥＰＲＯＭｓ（An Asymmetrical Lightl
y-Doped Source(ALDS)Cell for Virtual Ground High D
ensity EPROMs.）」、（アイイー ディー エム(IED
M)、1988年、432 〜435 頁）に開示されている。
ュメモリ型で、アレイ状に並べられ、隣り合ったメモリ
トランジスタのドレインとソースが接続されて、ドレイ
ンおよびソースの両方にはコンタクトが形成されない仮
想グランドアレイ型の半導体記憶装置が、たとえば文献
「ア ノベル メモリー セル ユージング フラッシ
ュ アレイ コンタクトレス ＥＰＲＯＭ（FACE） テ
クノロジー（A NovelMemory Cell Using Flash Array C
ontactless EPROM(FACE)Technology ）」、（アイ イ
ー ディー エム（IEDM）、1990年、91〜94頁）および
「アン アシンメトリカル ライトリー−ドープド ソ
ース（ALDS）セル フォー バーチャルグランド ハイ
デンシティ ＥＰＲＯＭｓ（An Asymmetrical Lightl
y-Doped Source(ALDS)Cell for Virtual Ground High D
ensity EPROMs.）」、（アイイー ディー エム(IED
M)、1988年、432 〜435 頁）に開示されている。
【０００４】図６は従来の仮想グランドアレイ型半導体
記憶装置の１個のセル部分の断面説明図を示す。図７は
その駆動方式を示し、（ａ）は書込み方法の説明図、
（ｂ）は消去方法の説明図である。
記憶装置の１個のセル部分の断面説明図を示す。図７は
その駆動方式を示し、（ａ）は書込み方法の説明図、
（ｂ）は消去方法の説明図である。
【０００５】図６の半導体記憶装置のメモリセルは、半
導体基板１にソース領域２、ドレイン領域３およびソー
ス領域２とドレイン領域３に挟まれたチャネル領域４が
半導体基板に設けられている。さらにチャネル領域４上
にトンネル絶縁膜５、フローティングゲート６、層間絶
縁膜７およびコントロールゲート８が順次ＣＶＤ法など
を用いて設けられている。
導体基板１にソース領域２、ドレイン領域３およびソー
ス領域２とドレイン領域３に挟まれたチャネル領域４が
半導体基板に設けられている。さらにチャネル領域４上
にトンネル絶縁膜５、フローティングゲート６、層間絶
縁膜７およびコントロールゲート８が順次ＣＶＤ法など
を用いて設けられている。
【０００６】書込みは図７（ａ）のようにコントロール
ゲート８に12Ｖ程度の高電位Ｖppを印加し、ドレイン３
に６Ｖ程度の高電位Ｖd を印加して電流を流し、ホット
エレクトロンをフローティングゲート６に注入すること
によって行う。
ゲート８に12Ｖ程度の高電位Ｖppを印加し、ドレイン３
に６Ｖ程度の高電位Ｖd を印加して電流を流し、ホット
エレクトロンをフローティングゲート６に注入すること
によって行う。
【０００７】消去は図７（ｂ）のようにコントロールゲ
ート８の電位は０Ｖにし、ソース２に12Ｖ程度の高電位
Ｖs を印加して電子をＦＮ電流でフローティングゲート
６から引き抜くことによって行う。
ート８の電位は０Ｖにし、ソース２に12Ｖ程度の高電位
Ｖs を印加して電子をＦＮ電流でフローティングゲート
６から引き抜くことによって行う。
【０００８】
【発明が解決しようとする課題】前述のように、従来の
仮想グランドアレイ型半導体記憶装置はフローティング
ゲートを使用したフラッシュ型のメモリトランジスタが
使用されて、書込み、読出しが行われている。しかしフ
ラッシュ型のメモリトランジスタではホットエレクトロ
ンが高エネルギーで注入されるため、酸化膜中で電子、
正孔のトラップ密度が増大し、それとともに酸化膜中の
ポテンシャル分布が変化し、その結果正帰還がかかる再
注入の増大から酸化膜が破壊されることがある。
仮想グランドアレイ型半導体記憶装置はフローティング
ゲートを使用したフラッシュ型のメモリトランジスタが
使用されて、書込み、読出しが行われている。しかしフ
ラッシュ型のメモリトランジスタではホットエレクトロ
ンが高エネルギーで注入されるため、酸化膜中で電子、
正孔のトラップ密度が増大し、それとともに酸化膜中の
ポテンシャル分布が変化し、その結果正帰還がかかる再
注入の増大から酸化膜が破壊されることがある。
【０００９】また、ホットエレクトロンはドレイン電流
の一部しかフローティングゲートに注入されないので書
込みの効率はわるく、多量の消費電流が必要である。
の一部しかフローティングゲートに注入されないので書
込みの効率はわるく、多量の消費電流が必要である。
【００１０】本発明は、このような問題を解決して消費
電流が少なく、かつ、トンネル絶縁膜の劣化が少なく信
頼性が向上した半導体記憶装置およびその駆動方式を提
供することを目的とする。
電流が少なく、かつ、トンネル絶縁膜の劣化が少なく信
頼性が向上した半導体記憶装置およびその駆動方式を提
供することを目的とする。
【００１１】
【課題を解決するための手段】本発明による半導体記憶
装置は、 （ａ）半導体基板に設けられた（イ）ドレイン領域、
（ロ）ソース領域および（ハ）該ドレイン領域とソース
領域で挟まれたチャネル領域と、 （ｂ）該チャネル領域上で前記半導体基板表面に順次設
けられた（ニ）トンネル絶縁膜、（ホ）フローティング
ゲート、（ヘ）層間絶縁膜および（ト）コントロールゲ
ートとからなるメモリセルがマトリックス状に配列され
てなる半導体記憶装置であって、各メモリセルの前記フ
ローティングゲートは前記チャネル領域上の全域には設
けられないで、前記チャネル領域上のドレイン領域側ま
たはソース領域側のいずれか一方側の一部にゲート絶縁
膜を介して設けられ、前記コントロールゲートはその一
部が前記ドレイン領域側またはソース領域側の他方側に
前記ゲート絶縁膜を介して設けられ、該コントロールゲ
ートの残部は前記フローティングゲートの側面および上
面に層間絶縁膜を介して設けられることにより、該コン
トロールゲートが階段状に形成され、かつ、前記マトリ
ックス状に配列される一メモリセルの前記一方側のドレ
イン領域またはソース領域と、該一メモリセルと隣り合
った隣接メモリセルの前記他方側のソース領域またはド
レイン領域とが相互に連結され、または共用されてなる
ものである。
装置は、 （ａ）半導体基板に設けられた（イ）ドレイン領域、
（ロ）ソース領域および（ハ）該ドレイン領域とソース
領域で挟まれたチャネル領域と、 （ｂ）該チャネル領域上で前記半導体基板表面に順次設
けられた（ニ）トンネル絶縁膜、（ホ）フローティング
ゲート、（ヘ）層間絶縁膜および（ト）コントロールゲ
ートとからなるメモリセルがマトリックス状に配列され
てなる半導体記憶装置であって、各メモリセルの前記フ
ローティングゲートは前記チャネル領域上の全域には設
けられないで、前記チャネル領域上のドレイン領域側ま
たはソース領域側のいずれか一方側の一部にゲート絶縁
膜を介して設けられ、前記コントロールゲートはその一
部が前記ドレイン領域側またはソース領域側の他方側に
前記ゲート絶縁膜を介して設けられ、該コントロールゲ
ートの残部は前記フローティングゲートの側面および上
面に層間絶縁膜を介して設けられることにより、該コン
トロールゲートが階段状に形成され、かつ、前記マトリ
ックス状に配列される一メモリセルの前記一方側のドレ
イン領域またはソース領域と、該一メモリセルと隣り合
った隣接メモリセルの前記他方側のソース領域またはド
レイン領域とが相互に連結され、または共用されてなる
ものである。
【００１２】また、各メモリセルの、少なくとも前記一
方側であるフローティングゲートが設けられた側のソー
ス領域またはドレイン領域が周囲を不純物の低濃度領域
で形成された二重不純物領域からなることが好ましい。
また、前記マトリックス状に配列された各メモリセル
は、前記半導体基板の電子をトンネリングにより前記フ
ローティングゲートに注入することにより消去の状態と
し、前記フローティングゲートの電子をトンネリングに
より前記ドレイン領域またはソース領域に引き抜くこと
により書込みの状態とすることにより、ホットエレクト
ロンを使用しないで、仮想グランド型半導体記憶装置が
得られる。
方側であるフローティングゲートが設けられた側のソー
ス領域またはドレイン領域が周囲を不純物の低濃度領域
で形成された二重不純物領域からなることが好ましい。
また、前記マトリックス状に配列された各メモリセル
は、前記半導体基板の電子をトンネリングにより前記フ
ローティングゲートに注入することにより消去の状態と
し、前記フローティングゲートの電子をトンネリングに
より前記ドレイン領域またはソース領域に引き抜くこと
により書込みの状態とすることにより、ホットエレクト
ロンを使用しないで、仮想グランド型半導体記憶装置が
得られる。
【００１３】さらに本発明による半導体記憶装置の駆動
方式は、（ｃ）コントロールゲートに半導体基板に対し
て高い電位を印加し、チャネル領域からフローティング
ゲートに電子を注入することにより記憶の消去を行い、
（ｄ）フローティングゲートが設けられた側のソース領
域またはドレイン領域に、コントロールゲートに対し高
い電位を印加し、フローティングゲートから電子を引き
抜くことにより記憶の書込みを行うことを特徴とするも
のである。
方式は、（ｃ）コントロールゲートに半導体基板に対し
て高い電位を印加し、チャネル領域からフローティング
ゲートに電子を注入することにより記憶の消去を行い、
（ｄ）フローティングゲートが設けられた側のソース領
域またはドレイン領域に、コントロールゲートに対し高
い電位を印加し、フローティングゲートから電子を引き
抜くことにより記憶の書込みを行うことを特徴とするも
のである。
【００１４】
【作用】本発明によれば、フローティングゲートを有す
るメモリセルをマトリックス状に配列し、各メモリセル
のドレインと隣り合うメモリセルのソースとを連結して
使用する仮想グランドアレイ型半導体記憶装置で、チャ
ネル領域上のドレイン領域側またはソース領域側のいず
れか一方にフローティングゲートを設けないでゲート絶
縁膜を介してコントロールゲートの一部を設けているた
め、ソースとドレインの接続部分を連結するビット線に
印加される高電位によりフローティグゲートが設けられ
た側のセルにはフローティングゲートとのあいだで電子
の移動があるが、コントロールゲートが設けられた側の
セルではフローティングゲートとのあいだで電子の移動
が起らず、一つのセルのみを選択的に書き込むことがで
きる。
るメモリセルをマトリックス状に配列し、各メモリセル
のドレインと隣り合うメモリセルのソースとを連結して
使用する仮想グランドアレイ型半導体記憶装置で、チャ
ネル領域上のドレイン領域側またはソース領域側のいず
れか一方にフローティングゲートを設けないでゲート絶
縁膜を介してコントロールゲートの一部を設けているた
め、ソースとドレインの接続部分を連結するビット線に
印加される高電位によりフローティグゲートが設けられ
た側のセルにはフローティングゲートとのあいだで電子
の移動があるが、コントロールゲートが設けられた側の
セルではフローティングゲートとのあいだで電子の移動
が起らず、一つのセルのみを選択的に書き込むことがで
きる。
【００１５】また、チャネル領域の一部にフローティン
グゲートのないゲート絶縁膜を介したコントロールゲー
トの部分があるため、電子を引き抜きすぎても低いゲー
ト電圧で動作する（デプレッショントランジスタにな
る）という問題は起らない。
グゲートのないゲート絶縁膜を介したコントロールゲー
トの部分があるため、電子を引き抜きすぎても低いゲー
ト電圧で動作する（デプレッショントランジスタにな
る）という問題は起らない。
【００１６】さらに、少なくともフローティングゲート
の設けられた側のソース領域またはドレイン領域の周囲
に不純物の低濃度領域を形成して二重不純物領域にする
ことにより、ジャンクションリークやブレークダウンな
どの基板との耐圧特性の劣化を防止できる。
の設けられた側のソース領域またはドレイン領域の周囲
に不純物の低濃度領域を形成して二重不純物領域にする
ことにより、ジャンクションリークやブレークダウンな
どの基板との耐圧特性の劣化を防止できる。
【００１７】また、駆動方式はフローティングゲートに
電子を注入することにより消去状態とし、フローティン
グゲートから電子を引き抜くことにより書き込み状態と
し、フローティングゲートから電子を引き抜くことによ
り書き込み状態としているため、消去、書込みいずれの
ばあいも両端に印加される電圧に基づき流れる電流であ
るＦＮ電流により行うことができ、高エネルギーを有す
るホットエレクトロンの注入でないため、無駄な電流が
なく、消費電流の低減化になると共に、トンネル絶縁膜
の劣化も少ない。
電子を注入することにより消去状態とし、フローティン
グゲートから電子を引き抜くことにより書き込み状態と
し、フローティングゲートから電子を引き抜くことによ
り書き込み状態としているため、消去、書込みいずれの
ばあいも両端に印加される電圧に基づき流れる電流であ
るＦＮ電流により行うことができ、高エネルギーを有す
るホットエレクトロンの注入でないため、無駄な電流が
なく、消費電流の低減化になると共に、トンネル絶縁膜
の劣化も少ない。
【００１８】
【実施例】つぎに図面を参照しながら、本発明の半導体
記憶装置の説明を行う。
記憶装置の説明を行う。
【００１９】図１は、本発明の半導体記憶装置の１個の
セル部分の断面構造の説明図、図２は、本発明の半導体
記憶装置の一実施例を示す平面説明図、図３は図２のII
I −III 線断面図、図４は本発明の半導体記憶装置の消
去、書込み、読出しの方法を説明する図で、（ａ）が消
去法の説明図、（ｂ）が書込み法、（ｃ）が読出し法の
説明図、図５はフローティングゲートを有するメモリト
ランジスタをマトリックス状に配列した仮想グランドア
レイ型半導体記憶装置の等価回路図である。
セル部分の断面構造の説明図、図２は、本発明の半導体
記憶装置の一実施例を示す平面説明図、図３は図２のII
I −III 線断面図、図４は本発明の半導体記憶装置の消
去、書込み、読出しの方法を説明する図で、（ａ）が消
去法の説明図、（ｂ）が書込み法、（ｃ）が読出し法の
説明図、図５はフローティングゲートを有するメモリト
ランジスタをマトリックス状に配列した仮想グランドア
レイ型半導体記憶装置の等価回路図である。
【００２０】図１〜３において、半導体基板（たとえば
ｐ型）１に、不純物の濃度が相対的に高いｎ+ 領域であ
る高濃度領域２ａとそのまわりに不純物濃度が相対的に
低いｎ- 領域である低濃度領域２ｂからなる二重拡散層
のソース領域２および同様にｎ+ 型の高濃度領域３ａと
ｎ- 型の低濃度領域３ｂからなる二重拡散層のドレイン
領域３が形成され、そのあいだにチャネル領域４が設け
られている。
ｐ型）１に、不純物の濃度が相対的に高いｎ+ 領域であ
る高濃度領域２ａとそのまわりに不純物濃度が相対的に
低いｎ- 領域である低濃度領域２ｂからなる二重拡散層
のソース領域２および同様にｎ+ 型の高濃度領域３ａと
ｎ- 型の低濃度領域３ｂからなる二重拡散層のドレイン
領域３が形成され、そのあいだにチャネル領域４が設け
られている。
【００２１】半導体基板１上に酸化膜、チッ化膜などか
らなるトンネル絶縁膜５が設けられ、さらにドレイン領
域３側またはソース領域２側のいずれか一方側（本実施
例ではソース領域２側）にゲート絶縁膜５ａが形成さ
れ、その領域上にコントロールゲートの一部８ａが設け
られている。トンネル絶縁膜５上には第１のポリシリコ
ン層からなるフローティングゲート６、酸化ケイ素膜と
チッ化ケイ素膜と酸化ケイ素膜のＯＮＯ３層構造からな
る層間絶縁膜７および第２のポリシリコン層などからな
るコントロールゲート８が設けられており、コントロー
ルゲート８はフローティングゲート６の側部外周に沿っ
て前記ゲート絶縁膜５ａ上のコントロールゲートの一部
８ａと連結され、階段状の形で形成されている。
らなるトンネル絶縁膜５が設けられ、さらにドレイン領
域３側またはソース領域２側のいずれか一方側（本実施
例ではソース領域２側）にゲート絶縁膜５ａが形成さ
れ、その領域上にコントロールゲートの一部８ａが設け
られている。トンネル絶縁膜５上には第１のポリシリコ
ン層からなるフローティングゲート６、酸化ケイ素膜と
チッ化ケイ素膜と酸化ケイ素膜のＯＮＯ３層構造からな
る層間絶縁膜７および第２のポリシリコン層などからな
るコントロールゲート８が設けられており、コントロー
ルゲート８はフローティングゲート６の側部外周に沿っ
て前記ゲート絶縁膜５ａ上のコントロールゲートの一部
８ａと連結され、階段状の形で形成されている。
【００２２】このようにチャネル領域上のソース領域２
側またはドレイン領域３側のいずれか一方にゲート絶縁
膜５ａとコントロールゲートの一部８ａを設けることに
より、後述するマトリックス状に配列されたメモリセル
のゲート絶縁膜５ａ側のメモリセルのフローティングゲ
ートからの電子の引抜きを防止し、フローティングゲー
ト６が設けられた側のセルのみ電子の引抜きをして選択
的に書き込める。さらに、チャネル領域４上に直接ゲー
ト絶縁膜５ａを介してコントロールゲートの一部８ａが
設けられている部分は通常のＭＯＳトランジスタとして
動作し、フローティングゲートから電子を引き抜きすぎ
てもデプレッショントランジスタにならず、誤動作を防
止できる。
側またはドレイン領域３側のいずれか一方にゲート絶縁
膜５ａとコントロールゲートの一部８ａを設けることに
より、後述するマトリックス状に配列されたメモリセル
のゲート絶縁膜５ａ側のメモリセルのフローティングゲ
ートからの電子の引抜きを防止し、フローティングゲー
ト６が設けられた側のセルのみ電子の引抜きをして選択
的に書き込める。さらに、チャネル領域４上に直接ゲー
ト絶縁膜５ａを介してコントロールゲートの一部８ａが
設けられている部分は通常のＭＯＳトランジスタとして
動作し、フローティングゲートから電子を引き抜きすぎ
てもデプレッショントランジスタにならず、誤動作を防
止できる。
【００２３】この半導体記憶装置を製造するには、まず
図２の平面図に示すようにフィールド絶縁膜10を酸化法
などにより半導体基板１の表面に設けたのち、たとえば
図１および図３の断面図に示すように、活性領域上にた
とえば酸化ケイ素膜からなるトンネル絶縁膜５を酸化法
またはＣＶＤ法などにより60〜150 Å（一例として100
Å）の厚さで設ける。
図２の平面図に示すようにフィールド絶縁膜10を酸化法
などにより半導体基板１の表面に設けたのち、たとえば
図１および図３の断面図に示すように、活性領域上にた
とえば酸化ケイ素膜からなるトンネル絶縁膜５を酸化法
またはＣＶＤ法などにより60〜150 Å（一例として100
Å）の厚さで設ける。
【００２４】つぎに、フローティングゲート６とするた
とえば第１のポリシリコンをたとえばＣＶＤ法により10
00〜2000Åの厚さ堆積し、層間絶縁膜７とする酸化ケイ
素、チッ化ケイ素、酸化ケイ素からなるＯＮＯの３層構
造の絶縁膜を全体で200 〜300 Åになるように同じくＣ
ＶＤ法などでそれぞれ堆積する。そののち、層間絶縁膜
７およびフローティングゲートをチャネル領域上のトン
ネル絶縁膜５（本実施例ではソース領域側）も除去する
ようにエッチングすることによりパターニングする。つ
ぎにゲート絶縁膜５ａを形成し、同時にフローティング
６の側壁にも絶縁膜を形成するようにする。さらにコン
トロールゲート８とする第２のポリシリコン層を同様に
3000〜4000Åの厚さ設けたのち第２のポリシリコン層を
エッチングすることによりパターニングし、各メモリセ
ルのフローティングゲート６、層間絶縁膜７およびコン
トロールゲート８を設ける。このときコントロールゲー
トの、ゲート絶縁膜を介したチャネル領域上の部分と層
間絶縁膜を介したフローティングゲート上の部分の長さ
の比は１：１程度が好ましい。
とえば第１のポリシリコンをたとえばＣＶＤ法により10
00〜2000Åの厚さ堆積し、層間絶縁膜７とする酸化ケイ
素、チッ化ケイ素、酸化ケイ素からなるＯＮＯの３層構
造の絶縁膜を全体で200 〜300 Åになるように同じくＣ
ＶＤ法などでそれぞれ堆積する。そののち、層間絶縁膜
７およびフローティングゲートをチャネル領域上のトン
ネル絶縁膜５（本実施例ではソース領域側）も除去する
ようにエッチングすることによりパターニングする。つ
ぎにゲート絶縁膜５ａを形成し、同時にフローティング
６の側壁にも絶縁膜を形成するようにする。さらにコン
トロールゲート８とする第２のポリシリコン層を同様に
3000〜4000Åの厚さ設けたのち第２のポリシリコン層を
エッチングすることによりパターニングし、各メモリセ
ルのフローティングゲート６、層間絶縁膜７およびコン
トロールゲート８を設ける。このときコントロールゲー
トの、ゲート絶縁膜を介したチャネル領域上の部分と層
間絶縁膜を介したフローティングゲート上の部分の長さ
の比は１：１程度が好ましい。
【００２５】つぎに、ソース領域およびドレイン領域の
低濃度領域２ｂ、３ｂを形成するため、コントロールゲ
ート８をマスクとしてたとえばリンイオンをドーズ量５
Ｅ13〜５Ｅ14／ｃｍ2 、100 〜150 ｋｅＶのエネルギー
で打込み、不純物濃度が１Ｅ18〜１Ｅ19／ｃｍ3 の低濃
度領域２ｂ、３ｂとする。本実施例では、セル面積を小
さくするため、１つのメモリセルのソース領域２が左隣
りのメモリセルのドレイン領域３と共通になり、１つの
メモリセルのドレイン領域３は右隣りのメモリセルのソ
ース領域２と共通になっているが、別々に形成してもよ
い。そののち、コントロールゲート８をマスクとしてヒ
素イオンなどを１Ｅ15〜５Ｅ15／ｃｍ2のドーズ量で50
〜100 ｋｅＶの注入エネルギーによりイオン打込みをす
ることにより、ソース領域およびドレイン領域のそれぞ
れの高濃度領域２ａ、３ａがそれぞれ不純物濃度約１Ｅ
20／ｃｍ3 程度で形成される。さらに酸化ケイ素などか
らなる絶縁膜を全体に被膜し横方向に並ぶ各セルのコン
トロールゲートを結ぶワード線Ｗをポリシリコンまたは
シリサイドで形成し縦方向に並ぶ各メモリセルのソース
領域（ドレイン領域）を連結するビット線Ｂ1 、Ｂ
2 （図３には図示せず）をＡｌ−ＳｉまたはＡｌ−Ｓｉ
−Ｃｕなどにより7000Å程度の厚さで設ける。
低濃度領域２ｂ、３ｂを形成するため、コントロールゲ
ート８をマスクとしてたとえばリンイオンをドーズ量５
Ｅ13〜５Ｅ14／ｃｍ2 、100 〜150 ｋｅＶのエネルギー
で打込み、不純物濃度が１Ｅ18〜１Ｅ19／ｃｍ3 の低濃
度領域２ｂ、３ｂとする。本実施例では、セル面積を小
さくするため、１つのメモリセルのソース領域２が左隣
りのメモリセルのドレイン領域３と共通になり、１つの
メモリセルのドレイン領域３は右隣りのメモリセルのソ
ース領域２と共通になっているが、別々に形成してもよ
い。そののち、コントロールゲート８をマスクとしてヒ
素イオンなどを１Ｅ15〜５Ｅ15／ｃｍ2のドーズ量で50
〜100 ｋｅＶの注入エネルギーによりイオン打込みをす
ることにより、ソース領域およびドレイン領域のそれぞ
れの高濃度領域２ａ、３ａがそれぞれ不純物濃度約１Ｅ
20／ｃｍ3 程度で形成される。さらに酸化ケイ素などか
らなる絶縁膜を全体に被膜し横方向に並ぶ各セルのコン
トロールゲートを結ぶワード線Ｗをポリシリコンまたは
シリサイドで形成し縦方向に並ぶ各メモリセルのソース
領域（ドレイン領域）を連結するビット線Ｂ1 、Ｂ
2 （図３には図示せず）をＡｌ−ＳｉまたはＡｌ−Ｓｉ
−Ｃｕなどにより7000Å程度の厚さで設ける。
【００２６】前述のフローティングゲート６とコントロ
ールゲート８とのあいだの層間絶縁膜をＯＮＯの３層構
造にしたのは、絶縁性を上げるためであるが、いずれか
１層または２層で構成してもよい。また、前記実施例で
はソース領域およびドレイン領域をそれぞれ高濃度領域
と低濃度領域の二重拡散層を用いたが、低濃度領域を設
けることにより耐圧を向上させたもので、耐圧向上のた
めには好ましいが、必ずしも必須ではない。さらに低濃
度領域を設けるばあいも、ゲート絶縁膜５ａを設けてい
ない側の領域（前記実施例ではドレイン領域）のみ設け
ればよい。書込みはフローティングゲートを設けた側の
ソース領域側またはドレイン領域側で行われ、書込み時
の高圧に対する耐圧を向上させるためだからである。さ
らにソース領域およびドレイン領域の低濃度領域をリン
イオンの打込みにより、また高濃度領域をヒ素イオンの
打込みによる例で説明したが、リン不純物は周囲に拡散
し易くヒ素不純物は拡散しにくく高濃度を維持するため
好ましいが、必ずしも限定されない。さらに、ｐ型半導
体基板にｎ型のソース、ドレイン領域の例で説明した
が、それぞれ逆の導電型でもよい。
ールゲート８とのあいだの層間絶縁膜をＯＮＯの３層構
造にしたのは、絶縁性を上げるためであるが、いずれか
１層または２層で構成してもよい。また、前記実施例で
はソース領域およびドレイン領域をそれぞれ高濃度領域
と低濃度領域の二重拡散層を用いたが、低濃度領域を設
けることにより耐圧を向上させたもので、耐圧向上のた
めには好ましいが、必ずしも必須ではない。さらに低濃
度領域を設けるばあいも、ゲート絶縁膜５ａを設けてい
ない側の領域（前記実施例ではドレイン領域）のみ設け
ればよい。書込みはフローティングゲートを設けた側の
ソース領域側またはドレイン領域側で行われ、書込み時
の高圧に対する耐圧を向上させるためだからである。さ
らにソース領域およびドレイン領域の低濃度領域をリン
イオンの打込みにより、また高濃度領域をヒ素イオンの
打込みによる例で説明したが、リン不純物は周囲に拡散
し易くヒ素不純物は拡散しにくく高濃度を維持するため
好ましいが、必ずしも限定されない。さらに、ｐ型半導
体基板にｎ型のソース、ドレイン領域の例で説明した
が、それぞれ逆の導電型でもよい。
【００２７】つぎに、本発明の半導体記憶装置の駆動方
式を説明する。
式を説明する。
【００２８】従来のフローティングゲートを有するフラ
ッシュメモリはフローティングゲートにホットエレクト
ロンを注入することにより書込みを行い、電子を引き抜
くことにより消去をしていたが、本発明では、電子をフ
ローティングゲートに注入することにより消去状態と
し、各セルごとに電子を引き抜くことにより書込み状態
とすることによって、電子の移動を両電極間に印加され
た電圧に基づくＦＮ電流で行うことに特徴がある。
ッシュメモリはフローティングゲートにホットエレクト
ロンを注入することにより書込みを行い、電子を引き抜
くことにより消去をしていたが、本発明では、電子をフ
ローティングゲートに注入することにより消去状態と
し、各セルごとに電子を引き抜くことにより書込み状態
とすることによって、電子の移動を両電極間に印加され
た電圧に基づくＦＮ電流で行うことに特徴がある。
【００２９】まず、記憶状態を消去する方法は、図４
（ａ）のようにコントロールゲート８が半導体基板１に
対して高電位Ｖppになるように電圧を印加し、基板から
電子をフローティングゲート６に注入することによって
行う。たとえば、コントロールゲート８に18Ｖ、ソース
領域２、ドレイン領域３および半導体基板１を接地（０
Ｖ）にすることにより半導体基板１からコントロールゲ
ート８にＦＮ電流が流れ、フローティングゲート６にト
ンネル絶縁膜５を通り抜けて電子が注入される。この消
去はワード線ごとに一括して行われる。そのため、他の
ワード線（他の行のメモリトランジスタのコントロール
ゲート）は０Ｖとする。
（ａ）のようにコントロールゲート８が半導体基板１に
対して高電位Ｖppになるように電圧を印加し、基板から
電子をフローティングゲート６に注入することによって
行う。たとえば、コントロールゲート８に18Ｖ、ソース
領域２、ドレイン領域３および半導体基板１を接地（０
Ｖ）にすることにより半導体基板１からコントロールゲ
ート８にＦＮ電流が流れ、フローティングゲート６にト
ンネル絶縁膜５を通り抜けて電子が注入される。この消
去はワード線ごとに一括して行われる。そのため、他の
ワード線（他の行のメモリトランジスタのコントロール
ゲート）は０Ｖとする。
【００３０】つぎに、書込みは図４（ｂ）のようにコン
トロールゲート８の電位をＶc 、ドレイン領域３の電位
をＶd とするとＶd をＶc より高電位にすることによっ
てフローティングゲートの電子をドレイン領域に引き抜
いて書込みを行う。このときドレイン領域３に印加され
た電位Ｖd は隣りのセル（図４（ｂ）では右隣り）のソ
ース領域２にも同時に電位Ｖd が印加されたことになる
が、電子はフローティングゲート側のセル（図４（ｂ）
で左側のセル）のトンネル絶縁膜５からのみトンネリン
グされ、ドレイン領域と接続または共有される右隣りの
メモリセルはコントロールゲートの一部８ａが設けられ
ており、トンネリングは防止され所望のセルのみの書込
みをできる。たとえば、選択セルＰ1 のコントロールゲ
ート８を接地し（Ｖc ＝０Ｖ）、ドレイン領域３が12Ｖ
程度の高電位になるように電圧Ｖd を印加しフローティ
ングゲート６から電子を引き抜くことによって行う。こ
のとき、同じ列で他の行の非選択セルのコントロールゲ
ート８には６Ｖ程度の禁止電位Ｖi を印加し書込みを防
止する。
トロールゲート８の電位をＶc 、ドレイン領域３の電位
をＶd とするとＶd をＶc より高電位にすることによっ
てフローティングゲートの電子をドレイン領域に引き抜
いて書込みを行う。このときドレイン領域３に印加され
た電位Ｖd は隣りのセル（図４（ｂ）では右隣り）のソ
ース領域２にも同時に電位Ｖd が印加されたことになる
が、電子はフローティングゲート側のセル（図４（ｂ）
で左側のセル）のトンネル絶縁膜５からのみトンネリン
グされ、ドレイン領域と接続または共有される右隣りの
メモリセルはコントロールゲートの一部８ａが設けられ
ており、トンネリングは防止され所望のセルのみの書込
みをできる。たとえば、選択セルＰ1 のコントロールゲ
ート８を接地し（Ｖc ＝０Ｖ）、ドレイン領域３が12Ｖ
程度の高電位になるように電圧Ｖd を印加しフローティ
ングゲート６から電子を引き抜くことによって行う。こ
のとき、同じ列で他の行の非選択セルのコントロールゲ
ート８には６Ｖ程度の禁止電位Ｖi を印加し書込みを防
止する。
【００３１】書込み時の電位の印加状態はこの例に限ら
ず、たとえばコントロールゲート８を接地するのではな
く、負の電位−６Ｖ程度を印加することにより、ドレイ
ン領域３に６Ｖ程度の低い電位を印加することもでき
る。その結果、ドレイン領域３と基板１間の電位差は小
さくなりリーク電流も減少し、耐圧的にも向上する。
ず、たとえばコントロールゲート８を接地するのではな
く、負の電位−６Ｖ程度を印加することにより、ドレイ
ン領域３に６Ｖ程度の低い電位を印加することもでき
る。その結果、ドレイン領域３と基板１間の電位差は小
さくなりリーク電流も減少し、耐圧的にも向上する。
【００３２】図４（ｃ）において、コントロールゲート
８の電位をＶc 、ドレイン領域の電位をＶd とすると、
コントロールゲートの電位Ｖc として５Ｖ程度印加し、
ドレイン領域の電位Ｖd として１Ｖ程度を印加し、ソー
ス領域２を接地することにより、フローティングゲート
６に電子が注入された消去状態ではしきい値電圧が高い
ため、ソースとドレインのあいだに電流が流れず、電子
が引き抜かれて書込み状態になっていれば、スレッショ
ルド電圧が低くなり電流が流れる。そのため、電流が流
れるか流れないかを判別することにより、「１」か
「０」かを判別する読出しを行う。
８の電位をＶc 、ドレイン領域の電位をＶd とすると、
コントロールゲートの電位Ｖc として５Ｖ程度印加し、
ドレイン領域の電位Ｖd として１Ｖ程度を印加し、ソー
ス領域２を接地することにより、フローティングゲート
６に電子が注入された消去状態ではしきい値電圧が高い
ため、ソースとドレインのあいだに電流が流れず、電子
が引き抜かれて書込み状態になっていれば、スレッショ
ルド電圧が低くなり電流が流れる。そのため、電流が流
れるか流れないかを判別することにより、「１」か
「０」かを判別する読出しを行う。
【００３３】このメモリトランジスタのセルが図５のよ
うにマトリックス状に配列され、各行のセルのコントロ
ールゲートを連結してワード線Ｗ1 、Ｗ2 ‥‥‥が形成
され、各列のセルのソース（ドレイン）を接続してビッ
ト線Ｂ1 、Ｂ2 ‥‥‥が形成されることにより、仮想グ
ランドアレイ型半導体記憶装置が形成される。
うにマトリックス状に配列され、各行のセルのコントロ
ールゲートを連結してワード線Ｗ1 、Ｗ2 ‥‥‥が形成
され、各列のセルのソース（ドレイン）を接続してビッ
ト線Ｂ1 、Ｂ2 ‥‥‥が形成されることにより、仮想グ
ランドアレイ型半導体記憶装置が形成される。
【００３４】この半導体記憶装置のマトリックス状に形
成された各セルのうち選択セルＰ1の消去、書込み、読
出しの方法について説明する。
成された各セルのうち選択セルＰ1の消去、書込み、読
出しの方法について説明する。
【００３５】まず、消去に関しては、選択セルＰ1 の存
在するワード線Ｗ2 に高電圧（約18Ｖ）を印加し、他の
列のワード線Ｗ1 、Ｗ3 …ビット線Ｂ1 、Ｂ2 …および
基板に０Ｖまたはそれに近い低電圧を印加することによ
り、ＦＮトンネリングによる電子の注入が行われ、ワー
ド線単位で消去される。
在するワード線Ｗ2 に高電圧（約18Ｖ）を印加し、他の
列のワード線Ｗ1 、Ｗ3 …ビット線Ｂ1 、Ｂ2 …および
基板に０Ｖまたはそれに近い低電圧を印加することによ
り、ＦＮトンネリングによる電子の注入が行われ、ワー
ド線単位で消去される。
【００３６】つぎに、セルＰ1 のメモリトランジスタに
書き込むばあいは、ワード線Ｗ2 を接地し、他の行のワ
ード線Ｗ1 、Ｗ3 …には禁止電圧Ｖi （約６Ｖ）を印加
する。また、セルＰ1 のドレイン側（フローティングゲ
ートが設けられている側）のビット線Ｂ3 には高電圧
（約12Ｖ）を印加し、それ以外のビット線Ｂ1 、Ｂ2 、
Ｂ4 …は開放（オープン）とする。また、基板は０Ｖに
する。そうすると、セルＰ1 のトランジスタはドレイン
がコントロールゲートに対して高電位になり、フローテ
ィングゲートからドレイン側に電子が引き抜かれて書込
みがなされる。一方、他のセルは、異なる行のセルは全
てワード線に禁止電圧Ｖｉが印加されており、ドレイン
との電圧が低く、書込みは行われず、セルＰ1 と同じ行
にあり、セルＰ1 の右隣りのセルでは、コントロールゲ
ートに対してソース側に12Ｖの高電圧が印加されること
になるが、前述のごとく、ソース側にはコントロールゲ
ートが設けられているため、フローティングゲートから
の電子の引き抜きは行われない。また、それ以外の他の
列の各セルは、ビット線Ｂ1 、Ｂ2 、Ｂ4 …が開放（オ
ープン）になっており、電流が流れないため書込みはな
されない。したがって、セルＰ1 以外のセルには書込み
が行われず、セルＰ1 のみに書込みが行われる。
書き込むばあいは、ワード線Ｗ2 を接地し、他の行のワ
ード線Ｗ1 、Ｗ3 …には禁止電圧Ｖi （約６Ｖ）を印加
する。また、セルＰ1 のドレイン側（フローティングゲ
ートが設けられている側）のビット線Ｂ3 には高電圧
（約12Ｖ）を印加し、それ以外のビット線Ｂ1 、Ｂ2 、
Ｂ4 …は開放（オープン）とする。また、基板は０Ｖに
する。そうすると、セルＰ1 のトランジスタはドレイン
がコントロールゲートに対して高電位になり、フローテ
ィングゲートからドレイン側に電子が引き抜かれて書込
みがなされる。一方、他のセルは、異なる行のセルは全
てワード線に禁止電圧Ｖｉが印加されており、ドレイン
との電圧が低く、書込みは行われず、セルＰ1 と同じ行
にあり、セルＰ1 の右隣りのセルでは、コントロールゲ
ートに対してソース側に12Ｖの高電圧が印加されること
になるが、前述のごとく、ソース側にはコントロールゲ
ートが設けられているため、フローティングゲートから
の電子の引き抜きは行われない。また、それ以外の他の
列の各セルは、ビット線Ｂ1 、Ｂ2 、Ｂ4 …が開放（オ
ープン）になっており、電流が流れないため書込みはな
されない。したがって、セルＰ1 以外のセルには書込み
が行われず、セルＰ1 のみに書込みが行われる。
【００３７】また、書込みの他の例として、コントロー
ルゲート（ワード線Ｗ2 ）を負電位（約−６Ｖ）とした
ときの書込みは、ビット線Ｂ3 に６Ｖを印加し、他のビ
ット線Ｂ1 、Ｂ2 、Ｂ4 …を開放（オープン）にするこ
とにより、他の行のワード線Ｗ1 、Ｗ3 …は０Ｖで禁止
電圧となる。ソース、基板はこのばあいも０Ｖである。
ルゲート（ワード線Ｗ2 ）を負電位（約−６Ｖ）とした
ときの書込みは、ビット線Ｂ3 に６Ｖを印加し、他のビ
ット線Ｂ1 、Ｂ2 、Ｂ4 …を開放（オープン）にするこ
とにより、他の行のワード線Ｗ1 、Ｗ3 …は０Ｖで禁止
電圧となる。ソース、基板はこのばあいも０Ｖである。
【００３８】さらに、読出しに関しては、たとえばセル
Ｐ1 の読出しを行うばあい、書込みの際の高電圧より低
い電圧（約５Ｖ）をワード線Ｗ2 に印加し、ビット線Ｂ
2 に０Ｖ、ビット線Ｂ3 に１Ｖ程度を印加し、他のビッ
ト線Ｂ1 、Ｂ4 …を開放（オープン）にすると共に、他
の行のワード線Ｗ1 、Ｗ3 …および基板を０Ｖにするこ
とにより読出しができる。すなわち、セルＰ1 のみが、
ドレインの電位がソースの電位より１Ｖ程度高くてこの
トランジスタに電流が流れうる状態にあり、コントロー
ルゲートに印加された電圧とフローティングゲートに注
入された電子の状態によるしきい値電圧に応じてＯＮに
なったり、ＯＦＦになることにより、「１」または
「０」の状態を読み出すことができる。
Ｐ1 の読出しを行うばあい、書込みの際の高電圧より低
い電圧（約５Ｖ）をワード線Ｗ2 に印加し、ビット線Ｂ
2 に０Ｖ、ビット線Ｂ3 に１Ｖ程度を印加し、他のビッ
ト線Ｂ1 、Ｂ4 …を開放（オープン）にすると共に、他
の行のワード線Ｗ1 、Ｗ3 …および基板を０Ｖにするこ
とにより読出しができる。すなわち、セルＰ1 のみが、
ドレインの電位がソースの電位より１Ｖ程度高くてこの
トランジスタに電流が流れうる状態にあり、コントロー
ルゲートに印加された電圧とフローティングゲートに注
入された電子の状態によるしきい値電圧に応じてＯＮに
なったり、ＯＦＦになることにより、「１」または
「０」の状態を読み出すことができる。
【００３９】これらの関係を表にまとめると表１のよう
になる。
になる。
【００４０】
【表１】
【００４１】
【発明の効果】本発明によれば、フローティングゲート
を有するメモリトランジスタのチャネル領域上の全域に
はフローティングゲートを設けないで、ソース側または
ドレイン側のチャネル領域上の一部にゲート絶縁膜を介
してコントロールゲートの一部が設けられているため、
マトリックス状に配列され、隣りあうメモリトランジス
タのソースとドレインを連結する仮想グランドアレイ型
半導体記憶装置において、隣りあうセルのフローティン
グゲートから選択的に電子を引き抜くことができる。そ
の結果、消去をフローティングゲートに電子を注入する
ことにより行い、書込みをフローティングゲートから電
子を引抜くことにより行え、書込み、消去のいずれもＦ
Ｎ電流で行うことができる。またＦＮ電流で行うため、
電子の注入効率がほぼ100 ％となり、無駄な電流がな
く、低消費電力化を達成でき、電池駆動のパソコンなど
においても電池の交換または充電を大幅に減少できる。
さらに、ＦＮ電流による電子の注入、引抜きを行い、高
いエネルギーを有するホットエレクトロンの注入がなさ
れないため、トンネル絶縁膜の劣化が少なく、書換え回
数も大幅に向上する。
を有するメモリトランジスタのチャネル領域上の全域に
はフローティングゲートを設けないで、ソース側または
ドレイン側のチャネル領域上の一部にゲート絶縁膜を介
してコントロールゲートの一部が設けられているため、
マトリックス状に配列され、隣りあうメモリトランジス
タのソースとドレインを連結する仮想グランドアレイ型
半導体記憶装置において、隣りあうセルのフローティン
グゲートから選択的に電子を引き抜くことができる。そ
の結果、消去をフローティングゲートに電子を注入する
ことにより行い、書込みをフローティングゲートから電
子を引抜くことにより行え、書込み、消去のいずれもＦ
Ｎ電流で行うことができる。またＦＮ電流で行うため、
電子の注入効率がほぼ100 ％となり、無駄な電流がな
く、低消費電力化を達成でき、電池駆動のパソコンなど
においても電池の交換または充電を大幅に減少できる。
さらに、ＦＮ電流による電子の注入、引抜きを行い、高
いエネルギーを有するホットエレクトロンの注入がなさ
れないため、トンネル絶縁膜の劣化が少なく、書換え回
数も大幅に向上する。
【００４２】さらに、本発明の構造にすることにより、
チャネル領域上の一部にゲート絶縁膜を介してコントロ
ールゲートの一部が設けられている部分がＭＯＳトラン
ジスタとなり、フローティングゲートから電子を引き抜
きすぎることにより生じる誤動作（デプレッショントラ
ンジスタとなり低いゲート電圧での動作）を防止する。
チャネル領域上の一部にゲート絶縁膜を介してコントロ
ールゲートの一部が設けられている部分がＭＯＳトラン
ジスタとなり、フローティングゲートから電子を引き抜
きすぎることにより生じる誤動作（デプレッショントラ
ンジスタとなり低いゲート電圧での動作）を防止する。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の１個のセル部分の断
面構造の説明図である。
面構造の説明図である。
【図２】本発明の半導体記憶装置の一実施例を示す平面
説明図である。
説明図である。
【図３】図２のIII −III 線断面図である。
【図４】本発明の半導体記憶装置の消去、書込みの方法
を説明する図で、（ａ）が消去法の説明図、（ｂ）が書
込み法の説明図、（ｃ）が読出し法の説明図である。
を説明する図で、（ａ）が消去法の説明図、（ｂ）が書
込み法の説明図、（ｃ）が読出し法の説明図である。
【図５】フローティングゲートを有するメモリトランジ
スタをマトリックス状に配列した仮想グランドアレイ型
半導体記憶装置の等価回路図である。
スタをマトリックス状に配列した仮想グランドアレイ型
半導体記憶装置の等価回路図である。
【図６】従来の半導体記憶装置の１個のセル部分の断面
説明図である。
説明図である。
【図７】図６の半導体記憶装置の書込み、消去の方法を
示す図で、（ａ）は書込み方法の説明図、（ｂ）は消去
方法の説明図である。
示す図で、（ａ）は書込み方法の説明図、（ｂ）は消去
方法の説明図である。
１ 半導体基板 ２ ソース領域 ３ ドレイン領域 ４ チャネル領域 ５ トンネル絶縁膜 ５ａ ゲート絶縁膜 ６ フローティングゲート ７ 層間絶縁膜 ８ コントロールゲート ８ａ コントロールゲートの一部
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 （ａ）半導体基板に設けられた（イ）ド
レイン領域、（ロ）ソース領域および（ハ）該ドレイン
領域とソース領域で挟まれたチャネル領域と、 （ｂ）該チャネル領域上で前記半導体基板表面に順次設
けられた（ニ）トンネル絶縁膜、（ホ）フローティング
ゲート、（ヘ）層間絶縁膜および（ト）コントロールゲ
ートとからなるメモリセルがマトリックス状に配列され
てなる半導体記憶装置であって、 各メモリセルの前記フローティングゲートは前記チャネ
ル領域上の全域には設けられないで、前記チャネル領域
上のドレイン領域側またはソース領域側のいずれか一方
側の一部にゲート絶縁膜を介して設けられ、前記コント
ロールゲートはその一部が前記ドレイン領域側またはソ
ース領域側の他方側に前記ゲート絶縁膜を介して設けら
れ、該コントロールゲートの残部は前記フローティング
ゲートの側面および上面に層間絶縁膜を介して設けられ
ることにより、該コントロールゲートが階段状に形成さ
れ、かつ、前記マトリックス状に配列される一メモリセ
ルの前記一方側のドレイン領域またはソース領域と、該
一メモリセルと隣り合った隣接メモリセルの前記他方側
のソース領域またはドレイン領域とが相互に連結され、
または共用されてなる半導体記憶装置。 - 【請求項２】 各メモリセルの、少なくとも前記一方側
であるフローティングゲートが設けられた側のソース領
域またはドレイン領域が周囲を不純物の低濃度領域で形
成された二重不純物領域からなる請求項１記載の半導体
記憶装置。 - 【請求項３】 前記マトリックス状に配列された各メモ
リセルは、前記半導体基板の電子をトンネリングにより
前記フローティングゲートに注入することにより消去の
状態とし、前記フローティングゲートの電子をトンネリ
ングにより前記ドレイン領域またはソース領域に引き抜
くことにより書込みの状態とする請求項１または２記載
の半導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、 （ｃ）コントロールゲートに半導体基板に対して高い電
位を印加し、チャネル領域からフローティングゲートに
電子を注入することにより記憶の消去を行い、（ｄ）フ
ローティングゲートが設けられた側のソース領域または
ドレイン領域に、コントロールゲートに対して高い電位
を印加し、フローティングゲートから電子を引き抜くこ
とにより記憶の書込みを行うことを特徴とする半導体記
憶装置の駆動方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34710892A JP2877642B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体記憶装置およびその駆動方式 |
| US08/401,306 US5463579A (en) | 1992-12-25 | 1995-03-09 | Semiconductor memory device with floating gate and method for driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34710892A JP2877642B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体記憶装置およびその駆動方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196714A JPH06196714A (ja) | 1994-07-15 |
| JP2877642B2 true JP2877642B2 (ja) | 1999-03-31 |
Family
ID=18387970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34710892A Expired - Fee Related JP2877642B2 (ja) | 1992-12-25 | 1992-12-25 | 半導体記憶装置およびその駆動方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463579A (ja) |
| JP (1) | JP2877642B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0419935Y2 (ja) * | 1987-07-02 | 1992-05-07 | ||
| JP2699890B2 (ja) * | 1994-09-29 | 1998-01-19 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5838041A (en) * | 1995-10-02 | 1998-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region |
| EP0782144B1 (en) * | 1995-12-29 | 2001-05-23 | STMicroelectronics S.r.l. | Programmable device with basic modules electrically connected by flash memory cells |
| JP2833585B2 (ja) * | 1996-05-17 | 1998-12-09 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
| US5867425A (en) * | 1997-04-11 | 1999-02-02 | Wong; Ting-Wah | Nonvolatile memory capable of using substrate hot electron injection |
| JPH11251461A (ja) | 1998-02-27 | 1999-09-17 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6327178B1 (en) * | 2000-07-18 | 2001-12-04 | Micron Technology, Inc. | Programmable circuit and its method of operation |
| US6856581B1 (en) * | 2000-10-31 | 2005-02-15 | International Business Machines Corporation | Batteryless, oscillatorless, binary time cell usable as an horological device with associated programming methods and devices |
| US7630941B2 (en) * | 2000-10-31 | 2009-12-08 | International Business Machines Corporation | Performing horological functions in commercial transactions using time cells |
| DE10108913A1 (de) * | 2001-02-23 | 2002-09-12 | Infineon Technologies Ag | Zeiterfassungsvorrichtung und Zeiterfassungsverfahren unter Verwendung eines Halbleiterelements |
| US7095075B2 (en) * | 2003-07-01 | 2006-08-22 | Micron Technology, Inc. | Apparatus and method for split transistor memory having improved endurance |
| US7241654B2 (en) | 2003-12-17 | 2007-07-10 | Micron Technology, Inc. | Vertical NROM NAND flash memory array |
| US6878991B1 (en) | 2004-01-30 | 2005-04-12 | Micron Technology, Inc. | Vertical device 4F2 EEPROM memory |
| US7075146B2 (en) | 2004-02-24 | 2006-07-11 | Micron Technology, Inc. | 4F2 EEPROM NROM memory arrays with vertical devices |
| US7366025B2 (en) * | 2004-06-10 | 2008-04-29 | Saifun Semiconductors Ltd. | Reduced power programming of non-volatile cells |
| JP4906122B2 (ja) * | 2008-07-07 | 2012-03-28 | ルネサスエレクトロニクス株式会社 | 半導体処理装置及びｉｃカード |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4361847A (en) * | 1980-04-07 | 1982-11-30 | Eliyahou Harari | Non-volatile EPROM with enhanced drain overlap for increased efficiency |
| US4328565A (en) * | 1980-04-07 | 1982-05-04 | Eliyahou Harari | Non-volatile eprom with increased efficiency |
| US4639893A (en) * | 1984-05-15 | 1987-01-27 | Wafer Scale Integration, Inc. | Self-aligned split gate EPROM |
| US4939558A (en) * | 1985-09-27 | 1990-07-03 | Texas Instruments Incorporated | EEPROM memory cell and driving circuitry |
| US5045488A (en) * | 1990-01-22 | 1991-09-03 | Silicon Storage Technology, Inc. | Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device |
| US5317179A (en) * | 1991-09-23 | 1994-05-31 | Integrated Silicon Solution, Inc. | Non-volatile semiconductor memory cell |
-
1992
- 1992-12-25 JP JP34710892A patent/JP2877642B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-09 US US08/401,306 patent/US5463579A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196714A (ja) | 1994-07-15 |
| US5463579A (en) | 1995-10-31 |
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