JPH07112018B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07112018B2 JPH07112018B2 JP59063701A JP6370184A JPH07112018B2 JP H07112018 B2 JPH07112018 B2 JP H07112018B2 JP 59063701 A JP59063701 A JP 59063701A JP 6370184 A JP6370184 A JP 6370184A JP H07112018 B2 JPH07112018 B2 JP H07112018B2
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- gate
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、半導体記憶装置に関するもので、特に電気
的消去可能読み出し専用記憶装置（E2PROM）のセル構造
に係る。
的消去可能読み出し専用記憶装置（E2PROM）のセル構造
に係る。
従来、E2PROMの一例として、「IEEE Journal of Solid
−State Circuits,Vol.SC−17,No.5,October 1982.PP82
1−827」に示されているものは、極薄酸化膜（thin oxi
de）をゲート酸化膜とし、そのドレイン部分からのトン
ネル電流を利用してデータの書き込みおよび消去を行な
つている。
−State Circuits,Vol.SC−17,No.5,October 1982.PP82
1−827」に示されているものは、極薄酸化膜（thin oxi
de）をゲート酸化膜とし、そのドレイン部分からのトン
ネル電流を利用してデータの書き込みおよび消去を行な
つている。
しかし、この方法は、極薄酸化膜領域の面積が広いた
め、書き込み電圧Vppを下げるためには、第１層ポリシ
リコンと第２層ポリシリコンとの重なり部分の面積を大
きく設定する必要があり、集積度が上がらない欠点があ
る。
め、書き込み電圧Vppを下げるためには、第１層ポリシ
リコンと第２層ポリシリコンとの重なり部分の面積を大
きく設定する必要があり、集積度が上がらない欠点があ
る。
このような欠点を除去するために、本出願人による特願
昭58-30355号に、セル面積が小さく、しかも１層のポリ
シリコン層のみで形成できるE2PROMが提案されている。
昭58-30355号に、セル面積が小さく、しかも１層のポリ
シリコン層のみで形成できるE2PROMが提案されている。
第１図は、上述したE2PROMに広く用いられているフロー
テイングゲート付薄膜ゲート酸化膜トランジスタの断面
構成を示している。図において、11はＰ形の半導体基板
で、この半導体基板11の一表面領域内には、ソース，ド
レインとしてのN+形高濃度不純物領域121，122が所定間
隔に離間して形成される。これらN+形高濃度不純物領域
121，122間には、それぞれに接した状態でN-形低濃度不
純物領域131，132が形成される。
テイングゲート付薄膜ゲート酸化膜トランジスタの断面
構成を示している。図において、11はＰ形の半導体基板
で、この半導体基板11の一表面領域内には、ソース，ド
レインとしてのN+形高濃度不純物領域121，122が所定間
隔に離間して形成される。これらN+形高濃度不純物領域
121，122間には、それぞれに接した状態でN-形低濃度不
純物領域131，132が形成される。
上記低濃度不純物領域131，132は、高耐圧を得るための
もので、これら不純物領域131，132間の半導体基板11上
には、極薄酸化膜14を介してフローテイングゲート15が
形成される。このフローテイングゲート15上には、酸化
膜16を介してコントロールゲート17が形成されている。
もので、これら不純物領域131，132間の半導体基板11上
には、極薄酸化膜14を介してフローテイングゲート15が
形成される。このフローテイングゲート15上には、酸化
膜16を介してコントロールゲート17が形成されている。
上記のような構成において、データの消去を行なう場合
は、ソース（不純物領域121，131）とドレイン（不純物
領域122，132）にOVを印加するとともに、コントロール
ゲート17に高電圧（20V以上）を印加する。すると、極
薄酸化膜14にトンネル電流が流れ、フローテイングゲー
ト15に電子が注入されて、閾値電圧Vthが正側例えば＋
５〜＋10Vに変化する。
は、ソース（不純物領域121，131）とドレイン（不純物
領域122，132）にOVを印加するとともに、コントロール
ゲート17に高電圧（20V以上）を印加する。すると、極
薄酸化膜14にトンネル電流が流れ、フローテイングゲー
ト15に電子が注入されて、閾値電圧Vthが正側例えば＋
５〜＋10Vに変化する。
一方、データの書き込みを行なう場合は、ソースに5V、
ドレインに高電圧（書き込み電圧）Vpp、コントロール
ゲート17にOVをそれぞれ印加することにより、フローテ
イングゲート15から電子が放出され、閾値電圧Vthは0V
〜−5V程度になる。このとき、ソースに5Vを印加する理
由は、閾値電圧Vthが−5Vになつても、高電圧Vppが印加
されるドレインからソースに向かつて電流が流れないよ
うにするためである。
ドレインに高電圧（書き込み電圧）Vpp、コントロール
ゲート17にOVをそれぞれ印加することにより、フローテ
イングゲート15から電子が放出され、閾値電圧Vthは0V
〜−5V程度になる。このとき、ソースに5Vを印加する理
由は、閾値電圧Vthが−5Vになつても、高電圧Vppが印加
されるドレインからソースに向かつて電流が流れないよ
うにするためである。
なお、チヤネル直下部分のシヤローまたはデイープイオ
ンインプランテーシヨン領域との耐圧を、高電圧Vpp以
上に保つようにしている場合もある。
ンインプランテーシヨン領域との耐圧を、高電圧Vpp以
上に保つようにしている場合もある。
ところで、上記極薄酸化膜の膜厚を100Åに設定したと
すると、トンネル電流が流れる電圧は７〜8Vである。し
かし、データの書き込み時に、コントロールゲート17に
0V、ドレインに高電圧Vppを印加すると、ドレイン領域
と半導体基板との界面付近に空乏層ができ、極薄酸化膜
14には有効に高電圧Vppが加わらない。これは極薄酸化
膜14と空乏層との直列容量に高電圧Vppがかかるため
で、極薄酸化膜14に７〜8Vの電圧を印加しようとする
と、Vppとして20V以上が必要である。このような高電圧
を印加するためには、リーク電流やジヤンクシヨンブレ
ークダン等を考慮して設計を行なう必要があり、信頼性
の低下やパターン占有面積の増大を招く欠点がある。
すると、トンネル電流が流れる電圧は７〜8Vである。し
かし、データの書き込み時に、コントロールゲート17に
0V、ドレインに高電圧Vppを印加すると、ドレイン領域
と半導体基板との界面付近に空乏層ができ、極薄酸化膜
14には有効に高電圧Vppが加わらない。これは極薄酸化
膜14と空乏層との直列容量に高電圧Vppがかかるため
で、極薄酸化膜14に７〜8Vの電圧を印加しようとする
と、Vppとして20V以上が必要である。このような高電圧
を印加するためには、リーク電流やジヤンクシヨンブレ
ークダン等を考慮して設計を行なう必要があり、信頼性
の低下やパターン占有面積の増大を招く欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、書き込み電圧を下げることに
より信頼性の向上とパターン面積の縮小化を図ることに
あり、書き込み電圧を下げても通常の読み出しモード電
圧ではメモリセルに悪影響を与えない構造の半導体記憶
装置を提供するものである。
その目的とするところは、書き込み電圧を下げることに
より信頼性の向上とパターン面積の縮小化を図ることに
あり、書き込み電圧を下げても通常の読み出しモード電
圧ではメモリセルに悪影響を与えない構造の半導体記憶
装置を提供するものである。
すなわち、この発明においては、上記の目的を達成する
ために、電気的消去可能な読み出し専用記憶素子として
のフローテイングゲート付薄膜ゲート酸化膜トランジス
タにおけるドレイン領域の一部または全部の不純物濃度
を上げ、かつソース領域におけるゲートと接する領域の
不純物濃度を下げることにより、書き込み電圧を下げる
とともに、ソース側からの書き込みを防ぐようにしたも
のである。
ために、電気的消去可能な読み出し専用記憶素子として
のフローテイングゲート付薄膜ゲート酸化膜トランジス
タにおけるドレイン領域の一部または全部の不純物濃度
を上げ、かつソース領域におけるゲートと接する領域の
不純物濃度を下げることにより、書き込み電圧を下げる
とともに、ソース側からの書き込みを防ぐようにしたも
のである。
以下、この発明の一実施例について図面を参照して説明
する。第２図は、Ｐ形の半導体基板11上にＮ形の不純物
領域18を形成し、上記半導体基板11上に100Åの薄い酸
化膜19を介してゲート電極20を形成したものを示してい
る。今、不純物領域18を接地し、ゲート電極20に負の電
圧−Ｖを印加すると、ゲート電極20下の半導体基板11に
は空乏層が形成される。このため、実際にゲート酸化膜
19に印加される電圧は、第３図に示すようなＮ形不純物
濃度の関数となる。ここで、Voxはゲート酸化膜厚、Ｖ
はゲート印加電圧を示している。100Åの膜厚を有する
ゲート酸化膜19でトンネル電流が流れ始める電圧は約8V
であるが、実用に則して2ms程度の時間で閾値電圧Vthの
変化を6V程度起こすためには、ゲート酸化膜に約12Vの
電圧を印加する必要がある。従つて、Ｎ形不純物領域18
の濃度が1020cm-3では13、2Vで済むが、1019cm-3では23
V必要ということになる。以上の考察により、書き込み
電圧Vppを低電圧化して高効率化するためには、「Vox/V
＝0.9」以上が望ましく、Ｎ形不純物領域18の濃度、す
なわち、トンネル電流に関与する薄膜トランジスタのド
レイン領域の不純物濃度は1020cm-3以上必要であるとの
結論に達する。
する。第２図は、Ｐ形の半導体基板11上にＮ形の不純物
領域18を形成し、上記半導体基板11上に100Åの薄い酸
化膜19を介してゲート電極20を形成したものを示してい
る。今、不純物領域18を接地し、ゲート電極20に負の電
圧−Ｖを印加すると、ゲート電極20下の半導体基板11に
は空乏層が形成される。このため、実際にゲート酸化膜
19に印加される電圧は、第３図に示すようなＮ形不純物
濃度の関数となる。ここで、Voxはゲート酸化膜厚、Ｖ
はゲート印加電圧を示している。100Åの膜厚を有する
ゲート酸化膜19でトンネル電流が流れ始める電圧は約8V
であるが、実用に則して2ms程度の時間で閾値電圧Vthの
変化を6V程度起こすためには、ゲート酸化膜に約12Vの
電圧を印加する必要がある。従つて、Ｎ形不純物領域18
の濃度が1020cm-3では13、2Vで済むが、1019cm-3では23
V必要ということになる。以上の考察により、書き込み
電圧Vppを低電圧化して高効率化するためには、「Vox/V
＝0.9」以上が望ましく、Ｎ形不純物領域18の濃度、す
なわち、トンネル電流に関与する薄膜トランジスタのド
レイン領域の不純物濃度は1020cm-3以上必要であるとの
結論に達する。
ところで、第４図に示すようなセレクトトランジスタQs
1，Qs2と記憶用トランジスタQM1，QM2とから構成される
同一ワードライン上の２個のメモリセルに“1",“0"の
情報を書き込むためには、以下に記すような手順を踏
む。まず、B0＝B1＝Ｓ＝0Vとし、セレクトゲートSG、コ
ントロールゲートCGに高電圧Vppを印加してトランジス
タQM1，QM2のフローテイングゲート内に電子を注入し、
双方のセルの閾値電圧Vthを正の値、例えば＋6V程度に
設定して消去状態にする。次に、トランジスタQM1に
“0"を書き込むとすると、B0に高電圧Vpp、B1はフロー
テイング状態、セレクトゲートSGに高電圧Vpp、コント
ロールゲートCGに0Vを印加して、トランジスタQM1のフ
ローテイングゲートに蓄積させた電子を放出させ、この
トランジスタQM1の閾値電圧Vthを負側にシフトさせる。
但しこの場合、閾値電圧Vthが負側にシフトしてもビツ
ト線BOからソースＳへ大電流が流れないようにするため
に、ソースＳの電圧を5Vに上げる必要がある。この時、
トランジスタQM2では、ゲートが0V、ソースが5Vという
状態が生じ、フローテイング状態からの電子の放出によ
る閾値電圧Vthのシフトが問題となる。この様子を第５
図に示す。ここで不純物領域の不純物濃度が高いと空乏
層の影響が無視され、例えば不純物濃度が1020cm-3であ
ると、１日程度で書き込み状態と消去状態との変化がな
くなつてしまう。第５図に示したのは長パルスで書き込
みを行なつた場合の計算例であるが、実際の使用状態の
ように、2msのパルス幅で何回も書き込みを行なえば閾
値電圧Vthの変化量は更に大きくなり、その合計時間に
対する閾値電圧Vthの変化量は、不純物濃度が例えば10
20cm-3の時は、破線で示すようになることを実験により
確認している。以上の考察により、書き込み電圧の低下
に伴なつて非選択セルへのソース側からの書き込みが問
題となる。これに対処するためには、ソース側電位を5V
以下に設定すれば良いが、このようにすると書き込み時
の閾値電圧Vthの変化量を低下させるので望ましくな
い。そこで、ソース側（特にゲートと接する領域）の不
純物濃度を下げ、空乏層により薄膜にかかる電界を緩和
する。第５図は、不純物濃度を変えた場合の書き込み特
性を示しており、不純物濃度を1/10に低下させることに
より105耐性が高まることが示されている。従つて、ソ
ース側の不純物濃度は1020cm-3以下に設定する必要があ
る。
1，Qs2と記憶用トランジスタQM1，QM2とから構成される
同一ワードライン上の２個のメモリセルに“1",“0"の
情報を書き込むためには、以下に記すような手順を踏
む。まず、B0＝B1＝Ｓ＝0Vとし、セレクトゲートSG、コ
ントロールゲートCGに高電圧Vppを印加してトランジス
タQM1，QM2のフローテイングゲート内に電子を注入し、
双方のセルの閾値電圧Vthを正の値、例えば＋6V程度に
設定して消去状態にする。次に、トランジスタQM1に
“0"を書き込むとすると、B0に高電圧Vpp、B1はフロー
テイング状態、セレクトゲートSGに高電圧Vpp、コント
ロールゲートCGに0Vを印加して、トランジスタQM1のフ
ローテイングゲートに蓄積させた電子を放出させ、この
トランジスタQM1の閾値電圧Vthを負側にシフトさせる。
但しこの場合、閾値電圧Vthが負側にシフトしてもビツ
ト線BOからソースＳへ大電流が流れないようにするため
に、ソースＳの電圧を5Vに上げる必要がある。この時、
トランジスタQM2では、ゲートが0V、ソースが5Vという
状態が生じ、フローテイング状態からの電子の放出によ
る閾値電圧Vthのシフトが問題となる。この様子を第５
図に示す。ここで不純物領域の不純物濃度が高いと空乏
層の影響が無視され、例えば不純物濃度が1020cm-3であ
ると、１日程度で書き込み状態と消去状態との変化がな
くなつてしまう。第５図に示したのは長パルスで書き込
みを行なつた場合の計算例であるが、実際の使用状態の
ように、2msのパルス幅で何回も書き込みを行なえば閾
値電圧Vthの変化量は更に大きくなり、その合計時間に
対する閾値電圧Vthの変化量は、不純物濃度が例えば10
20cm-3の時は、破線で示すようになることを実験により
確認している。以上の考察により、書き込み電圧の低下
に伴なつて非選択セルへのソース側からの書き込みが問
題となる。これに対処するためには、ソース側電位を5V
以下に設定すれば良いが、このようにすると書き込み時
の閾値電圧Vthの変化量を低下させるので望ましくな
い。そこで、ソース側（特にゲートと接する領域）の不
純物濃度を下げ、空乏層により薄膜にかかる電界を緩和
する。第５図は、不純物濃度を変えた場合の書き込み特
性を示しており、不純物濃度を1/10に低下させることに
より105耐性が高まることが示されている。従つて、ソ
ース側の不純物濃度は1020cm-3以下に設定する必要があ
る。
第６図（ａ），（ｂ）はそれぞれ、上述したドレイン領
域とソース領域との不純物濃度の考察に基づいて形成し
た前記第４図の回路のパターン平面図、（ｂ）図は
（ａ）図のＸ−Ｘ′線に沿つた断面構成図である。図に
おいて、一点鎖線A1，A2で囲んだ領域がそれぞれ一つの
メモリセルに対応している。図中21はＰ形の半導体基板
であり、この基板21の表面のフイールド酸化膜22によつ
て囲まれた素子領域には、N+形で不純物濃度が1019cm-3
のソース領域23、このソース領域23より高濃度（1020cm
-3）の不純物領域24aを有するN+形のドレイン領域24,N+
形のビツト線用拡散領域25、およびコントロールゲート
の代わりとなるN+形コントロール用拡散領域26がそれぞ
れ互いに電気的に分離されて形成されている。なお、前
記ビツト線用拡散領域25とコントロール用拡散領域26
は、セル内において前記ドレイン領域24を中心として互
いに反対側の位置に配置されており、前記コントロール
用拡散領域26は多数のセルに延長して形成されている。
前記ソース，ドレイン領域23,24間のチヤネル領域上お
よびコントロール用拡散領域26の一部上には、それぞれ
極薄酸化膜27,28を介して多結晶シリコンから成るフロ
ーテイングゲート29が形成される。また、前記ドレイン
領域24とビツト線用拡散領域25間のチヤネル領域上に
は、ゲート酸化膜30を介して前記コントロール用拡散領
域26と平行な方向に延長するように、セレクトゲート31
が形成される。更に、全面にはCVD酸化膜32が堆積形成
されており、このCVD酸化膜32上には前記コントロール
用拡散領域26およびセレクトゲート31と直交する方向に
延長するように、前記ソース領域23とコンタクトホール
33を介して接続される共通電位線（Al配線）34、および
前記ビツト線用拡散領域25とコンタクトホール35を介し
て接続されるビツト線（Al配線）36が形成されている。
なお、前記コンタクトホール33,35はメモリセルA1に隣
接する他のセルに、それぞれ対称的に形成されたソース
領域あるいはビツト線用拡散領域について共通して使用
される。
域とソース領域との不純物濃度の考察に基づいて形成し
た前記第４図の回路のパターン平面図、（ｂ）図は
（ａ）図のＸ−Ｘ′線に沿つた断面構成図である。図に
おいて、一点鎖線A1，A2で囲んだ領域がそれぞれ一つの
メモリセルに対応している。図中21はＰ形の半導体基板
であり、この基板21の表面のフイールド酸化膜22によつ
て囲まれた素子領域には、N+形で不純物濃度が1019cm-3
のソース領域23、このソース領域23より高濃度（1020cm
-3）の不純物領域24aを有するN+形のドレイン領域24,N+
形のビツト線用拡散領域25、およびコントロールゲート
の代わりとなるN+形コントロール用拡散領域26がそれぞ
れ互いに電気的に分離されて形成されている。なお、前
記ビツト線用拡散領域25とコントロール用拡散領域26
は、セル内において前記ドレイン領域24を中心として互
いに反対側の位置に配置されており、前記コントロール
用拡散領域26は多数のセルに延長して形成されている。
前記ソース，ドレイン領域23,24間のチヤネル領域上お
よびコントロール用拡散領域26の一部上には、それぞれ
極薄酸化膜27,28を介して多結晶シリコンから成るフロ
ーテイングゲート29が形成される。また、前記ドレイン
領域24とビツト線用拡散領域25間のチヤネル領域上に
は、ゲート酸化膜30を介して前記コントロール用拡散領
域26と平行な方向に延長するように、セレクトゲート31
が形成される。更に、全面にはCVD酸化膜32が堆積形成
されており、このCVD酸化膜32上には前記コントロール
用拡散領域26およびセレクトゲート31と直交する方向に
延長するように、前記ソース領域23とコンタクトホール
33を介して接続される共通電位線（Al配線）34、および
前記ビツト線用拡散領域25とコンタクトホール35を介し
て接続されるビツト線（Al配線）36が形成されている。
なお、前記コンタクトホール33,35はメモリセルA1に隣
接する他のセルに、それぞれ対称的に形成されたソース
領域あるいはビツト線用拡散領域について共通して使用
される。
上記E2PROMセルにおいて、消去はコントロール用拡散領
域26を高電位、ドレイン領域24を0Vとし、フローテイン
グゲート29に電荷を蓄積させることにより行なう。ま
た、書き込みはコントロール用拡散領域26を0V、ドレイ
ン領域24を高電位とし、フローテイングゲート29からド
レイン領域24へ電荷を流出させることにより行なう。セ
ルが選択されていない場合は、セレクトトランジスタが
オフであるか、または、コントロール用拡散領域26およ
びドレイン領域24の電位がフローテイングゲート29との
電荷移送に関与しないように、例えば両者とも高電位あ
るいは両者とも低電位等に設定される。
域26を高電位、ドレイン領域24を0Vとし、フローテイン
グゲート29に電荷を蓄積させることにより行なう。ま
た、書き込みはコントロール用拡散領域26を0V、ドレイ
ン領域24を高電位とし、フローテイングゲート29からド
レイン領域24へ電荷を流出させることにより行なう。セ
ルが選択されていない場合は、セレクトトランジスタが
オフであるか、または、コントロール用拡散領域26およ
びドレイン領域24の電位がフローテイングゲート29との
電荷移送に関与しないように、例えば両者とも高電位あ
るいは両者とも低電位等に設定される。
このような構成によれば、従来は20V以上必要であつた
書き込み電圧を13V程度にまで下げることが可能とな
り、さらにこの状態でソース側電位を5Vに上昇させても
誤書き込みのないメモリセルが実現できる。また、高濃
度領域を前記第６図（ａ）の破線24aで囲んだ領域のよ
うに規定することにより、次のような効果も生ずる。す
なわち、Ｎ形の不純物拡散層間の耐圧はその距離ａを一
定とすると不純物濃度に依存し、第７図に示すように濃
度が低いほど耐圧が高い。従つて、耐圧を一定するなら
ば、不純物濃度が低い方が不純物拡散層間の距離ａを小
さく設定できる。前記第６図（ａ），（ｂ）の構成では
セルサイズを決定するスペーシングの両端の拡散層は全
て低濃度になつており、セルサイズの縮小が可能とな
る。この構造によりセルサイズは従来の約2/3にでき
る。従つて、信頼性が高く、占有面積の小さいセルが実
現できる。
書き込み電圧を13V程度にまで下げることが可能とな
り、さらにこの状態でソース側電位を5Vに上昇させても
誤書き込みのないメモリセルが実現できる。また、高濃
度領域を前記第６図（ａ）の破線24aで囲んだ領域のよ
うに規定することにより、次のような効果も生ずる。す
なわち、Ｎ形の不純物拡散層間の耐圧はその距離ａを一
定とすると不純物濃度に依存し、第７図に示すように濃
度が低いほど耐圧が高い。従つて、耐圧を一定するなら
ば、不純物濃度が低い方が不純物拡散層間の距離ａを小
さく設定できる。前記第６図（ａ），（ｂ）の構成では
セルサイズを決定するスペーシングの両端の拡散層は全
て低濃度になつており、セルサイズの縮小が可能とな
る。この構造によりセルサイズは従来の約2/3にでき
る。従つて、信頼性が高く、占有面積の小さいセルが実
現できる。
なお、上記実施例ではドレイン領域の一部の領域の不純
物濃度のみを高く設定したが、ドレイン領域の全ての不
純物濃度を高く設定しても良い。
物濃度のみを高く設定したが、ドレイン領域の全ての不
純物濃度を高く設定しても良い。
以上説明したようにこの発明によれば、書き込み電圧を
下げることにより信頼性の向上とパターン面積の縮小化
を図れ、書き込み電圧を下げても通常の読み出しモード
電圧ではメモリセルに悪影響を与えない半導体記憶装置
が得られる。
下げることにより信頼性の向上とパターン面積の縮小化
を図れ、書き込み電圧を下げても通常の読み出しモード
電圧ではメモリセルに悪影響を与えない半導体記憶装置
が得られる。
第１図は従来の半導体記憶装置を説明するための断面
図、第２図ないし第５図はそれぞれこの発明の一実施例
に係る半導体記憶装置を説明するための図、第６図は上
記第４図の回路のパターン構成例を示す図、第７図は拡
散層の耐圧特性を説明するための図である。 21…半導体基板、22…フイールド酸化膜、23…ソース領
域、24…ドレイン領域、24a…高濃度の不純物領域、25
…ビツト線用拡散領域、26…コントロール用拡散領域、
27,28…極薄酸化膜、29…フローテイングゲート、30…
ゲート酸化膜、31…セレクトゲート。
図、第２図ないし第５図はそれぞれこの発明の一実施例
に係る半導体記憶装置を説明するための図、第６図は上
記第４図の回路のパターン構成例を示す図、第７図は拡
散層の耐圧特性を説明するための図である。 21…半導体基板、22…フイールド酸化膜、23…ソース領
域、24…ドレイン領域、24a…高濃度の不純物領域、25
…ビツト線用拡散領域、26…コントロール用拡散領域、
27,28…極薄酸化膜、29…フローテイングゲート、30…
ゲート酸化膜、31…セレクトゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】チャネル領域、このチャネル領域を挟んで
形成された第1,第２の拡散領域、上記チャネル領域上に
設けられたゲート絶縁膜、このゲート絶縁膜上の上記チ
ャネル領域上に配置されたフローティングゲート、及び
このフローティングゲートに容量結合されたコントロー
ルゲートを有するトランジスタを備えた半導体記憶装置
において、 上記フローティングゲートに近接した上記第１の拡散領
域の一部または全部の不純物濃度を少なくとも1020cm-3
に上げ、且つこのフローティングゲートに近接した第２
の拡散領域の不純物濃度を1019cm-3より下げることによ
り、 上記コントロールゲートに上記第1,第２の拡散領域より
低い電位を印加してフローティングゲートと第1,第２の
拡散領域間に電界を与え、フローティングゲートに蓄積
された電子を上記ゲート絶縁膜を介してトンネル電流に
より第１の拡散領域に放出させると共に、上記第２の拡
散領域とゲート絶縁膜との界面に空乏層を発生させて上
記第２の拡散領域とフローティングゲート間の電界を緩
和し、上記フローティングゲートから上記第２の拡散領
域への電子の導入を阻止する如く構成したことを特徴と
する半導体記憶装置。 - 【請求項２】前記トランジスタにおけるゲート絶縁膜と
して、膜厚が100Å以下の酸化膜を設けたことを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】第１導電型の半導体基板と、この半導体基
板の表面に互いに電気的に分離して形成され、フローテ
ィングゲートに近接した少なくとも一部の不純物濃度が
1019cm-3より低い第２導電型のソース領域，フローティ
ングゲートに近接した少なくとも一部の不純物濃度が10
20cm-3より高い第２導電型のドレイン領域，ビット線用
拡散領域およびコントロール用拡散領域と、一端部が前
記ソース，ドレイン領域間のチャネル領域上に、他端部
が前記コントロール用拡散領域の一部上にそれぞれ薄い
酸化膜を介して形成されたフローティングゲートと、前
記ドレイン領域およびビット線用拡散領域間のチャネル
領域上に絶縁膜を介して形成されたセレクトゲートとを
具備し、 上記コントロール用拡散領域に上記ソース，ドレイン領
域よりも低い電位を印加して上記フローティングゲート
と上記ソース，ドレイン領域間に電界を与え、上記フロ
ーティングゲートに蓄積された電子を上記薄い酸化膜を
介してトンネル電流により上記ドレイン領域に放出させ
ると共に、上記不純物濃度が低いソース領域と上記薄い
酸化膜との界面に空乏層を発生させて上記ソース領域と
フローティングゲート間の電界を緩和し、上記フローテ
ィングゲートから上記ソース領域への電子の導入を阻止
する如く構成したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063701A JPH07112018B2 (ja) | 1984-03-31 | 1984-03-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063701A JPH07112018B2 (ja) | 1984-03-31 | 1984-03-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207385A JPS60207385A (ja) | 1985-10-18 |
| JPH07112018B2 true JPH07112018B2 (ja) | 1995-11-29 |
Family
ID=13236938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063701A Expired - Lifetime JPH07112018B2 (ja) | 1984-03-31 | 1984-03-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112018B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3059442B2 (ja) | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH01233773A (ja) * | 1988-03-14 | 1989-09-19 | Seiko Instr & Electron Ltd | 半導体不揮発生メモリ |
| JPH02128477A (ja) * | 1988-11-08 | 1990-05-16 | Toshiba Corp | 不揮発性メモリ装置 |
| JP3083547B2 (ja) | 1990-07-12 | 2000-09-04 | 株式会社日立製作所 | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029232B2 (ja) * | 1975-12-26 | 1985-07-09 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPS6046554B2 (ja) * | 1978-12-14 | 1985-10-16 | 株式会社東芝 | 半導体記憶素子及び記憶回路 |
-
1984
- 1984-03-31 JP JP59063701A patent/JPH07112018B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60207385A (ja) | 1985-10-18 |
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