JPS60207385A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60207385A JPS60207385A JP59063701A JP6370184A JPS60207385A JP S60207385 A JPS60207385 A JP S60207385A JP 59063701 A JP59063701 A JP 59063701A JP 6370184 A JP6370184 A JP 6370184A JP S60207385 A JPS60207385 A JP S60207385A
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- oxide film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- General Physics & Mathematics (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置ＫＩＮするもので、％Ｋｍ
気的消去可能読み出し専用記憶装置（ＥＦＲＯＭ）のセ
ル栴造に係る。
気的消去可能読み出し専用記憶装置（ＥＦＲＯＭ）のセ
ル栴造に係る。
従来、Ｅ ＰＲＯＭの一例として、［ＩＥｈｌ Ｊｏｕ
ｒｎａｌｏｆ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ 、 Ｖｏｌ 、 ８Ｃ−１７、４５＋０ｃｔｏｂ
ｅｒ １９８２ｊ’Ｐ８２１−８２７Ｊ に示されてい
るものは、極薄酸化Ｂ （ｔｈムｎ ｏｘｉｄｅ ）
ｔ−ゲート叡化膜とし、そのドレイン部分かＧのトンネ
ル電流ｔ−オＵ用してデータの沓き込みおよび消去を行
なっている。
ｒｎａｌｏｆ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉ
ｔｓ 、 Ｖｏｌ 、 ８Ｃ−１７、４５＋０ｃｔｏｂ
ｅｒ １９８２ｊ’Ｐ８２１−８２７Ｊ に示されてい
るものは、極薄酸化Ｂ （ｔｈムｎ ｏｘｉｄｅ ）
ｔ−ゲート叡化膜とし、そのドレイン部分かＧのトンネ
ル電流ｔ−オＵ用してデータの沓き込みおよび消去を行
なっている。
しかし、この方法は、極薄酸化＠領域の面積が広いため
、誉き込み電圧ｖｐｐｔ下けるためには、絶１層ポリシ
リコンとｔ！４２層ポリシリコ／との蓋なり部分のｒｋ
ｉ積を大きく設定する必要があり、粂Ｍ度が上がらない
欠点がある。
、誉き込み電圧ｖｐｐｔ下けるためには、絶１層ポリシ
リコンとｔ！４２層ポリシリコ／との蓋なり部分のｒｋ
ｉ積を大きく設定する必要があり、粂Ｍ度が上がらない
欠点がある。
このような欠点ｔ−除去するため罠、本出願人罠よる特
願昭５８−３０３５５号に、セル面積が小さり、シかも
ｌ Ｍのポリシリコン層のみで形成できるＥ ＰＩ）Ｍ
が提案されている。
願昭５８−３０３５５号に、セル面積が小さり、シかも
ｌ Ｍのポリシリコン層のみで形成できるＥ ＰＩ）Ｍ
が提案されている。
第１図は、上述したＥ８円のＭＫ、広く用いられている
フローティングゲート付薄膜ゲート酸化換トランジスタ
の断１ｉｉＴｈ成を示し【いる。図において、ｌｌはＰ
形の半導体基板で、この半導体基板１１の一表面領域内
には、ソース、ドレインとしてのＮ 形＾濃度不純物領
域１２１ 、１２゜が所定間隔に離間して形成される。
フローティングゲート付薄膜ゲート酸化換トランジスタ
の断１ｉｉＴｈ成を示し【いる。図において、ｌｌはＰ
形の半導体基板で、この半導体基板１１の一表面領域内
には、ソース、ドレインとしてのＮ 形＾濃度不純物領
域１２１ 、１２゜が所定間隔に離間して形成される。
これらＮ＋形′ｆＷ！３嫉度不純物領域１２□１２２間
には、それぞれに接した状態でＮ−形低龜曳不純物領域
１３．。
には、それぞれに接した状態でＮ−形低龜曳不純物領域
１３．。
１３、か形成される。
上記低濃度不純＃！／Ｊ領域Ｊ ３． 、１３□は、高
耐圧を得るためのもので、これら不純物領域１３□。
耐圧を得るためのもので、これら不純物領域１３□。
１３、間の半導体基板１１上には、極薄酸化膜１４を介
してフローティングゲート１５が形成される。このフロ
ーティングゲート１５上には、酸化ｇＡＪ ６ ｉ弁し
てコントロールゲート１７が形成されている。
してフローティングゲート１５が形成される。このフロ
ーティングゲート１５上には、酸化ｇＡＪ ６ ｉ弁し
てコントロールゲート１７が形成されている。
上記のような栴成において、データの消去を行なう場合
は、ソース（不純物領域ｒｚｌ、ｌｓ、）とドレイン（
不純物領域１２．．１３．） にＯＶｉ印加するととも
に、コントロールゲーＦＩＩＫ高電圧（２０ｖ以上）を
印加する。すると、極薄酸化膜１４にトンネル電流が流
れ、フローティングゲート１５に電子が注入されて、Ｆ
ａ値を圧Ｖｔｈが正側例えは＋５〜＋ｌ０ＶＫ変化する
。
は、ソース（不純物領域ｒｚｌ、ｌｓ、）とドレイン（
不純物領域１２．．１３．） にＯＶｉ印加するととも
に、コントロールゲーＦＩＩＫ高電圧（２０ｖ以上）を
印加する。すると、極薄酸化膜１４にトンネル電流が流
れ、フローティングゲート１５に電子が注入されて、Ｆ
ａ値を圧Ｖｔｈが正側例えは＋５〜＋ｌ０ＶＫ変化する
。
一方、データの誉き込みｔ行なう場合は、ソー直に５Ｖ
、ドレイ／に高電圧（誉き込み電圧）■ コントロール
ゲート１７にＯＶをそれぞ９９％ れ印加することにより、フローティングゲート１５から
電子が放出され、閾値電圧Ｖｔｈ ）ｉ ｏ ｖ〜−５
Ｖ程度になる。この時、ソースに５Ｖを印加する埋…は
、閾値電圧Ｖｔｈが一５■になっても、高電圧Ｖｐｐ
が印加されるドレインからソースに向かって電流が流れ
ないようにするためである。
、ドレイ／に高電圧（誉き込み電圧）■ コントロール
ゲート１７にＯＶをそれぞ９９％ れ印加することにより、フローティングゲート１５から
電子が放出され、閾値電圧Ｖｔｈ ）ｉ ｏ ｖ〜−５
Ｖ程度になる。この時、ソースに５Ｖを印加する埋…は
、閾値電圧Ｖｔｈが一５■になっても、高電圧Ｖｐｐ
が印加されるドレインからソースに向かって電流が流れ
ないようにするためである。
なお、チャネル直下部分のシャローまたはディープイオ
ンインプランテーション領域との耐圧を、高電圧■四以
上に保つようにして−する場合もある。
ンインプランテーション領域との耐圧を、高電圧■四以
上に保つようにして−する場合もある。
ところで、上記極薄酸化膜の膜厚’に１００λに設定し
たとすると、トンネル電流が流れる電圧は７〜８■ で
ある。しかし、データの畳き込み時に、コントロールゲ
ート７７ＫＯＶ、ドレインに高電圧ｖｐｐ’を印加する
と、ドレイン領域と半導体基板との界面付近に空乏層が
でき、極薄酸化膜１４には１効に高電圧ｖｐｐが加わら
ない。
たとすると、トンネル電流が流れる電圧は７〜８■ で
ある。しかし、データの畳き込み時に、コントロールゲ
ート７７ＫＯＶ、ドレインに高電圧ｖｐｐ’を印加する
と、ドレイン領域と半導体基板との界面付近に空乏層が
でき、極薄酸化膜１４には１効に高電圧ｖｐｐが加わら
ない。
これは極薄酸化膜１４と空乏層との直列容量に高電圧Ｖ
ｐｐがかかるためで、極薄酸化膜１４に１〜８■の電圧
を印加しようとすると、Ｖｐｐとして２０Ｖ以上が必要
である。このような高電圧を印加するためには、リーク
電流やジャンクションブレークダン等を考慮して設計を
行なう必要があり、信頼性の低下やパターン占有面積の
増大を招く欠点がある。
ｐｐがかかるためで、極薄酸化膜１４に１〜８■の電圧
を印加しようとすると、Ｖｐｐとして２０Ｖ以上が必要
である。このような高電圧を印加するためには、リーク
電流やジャンクションブレークダン等を考慮して設計を
行なう必要があり、信頼性の低下やパターン占有面積の
増大を招く欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、書き込み電圧を下げることに
より信頼性の向上とパターン面積の縮小化を図ることに
あり、書き込み電圧を下げても通常の読み出しモード電
圧ではメモリセルに悪影響を与えない構造の牛導体記憶
装ｒＩｔｔ−提供するものである。
その目的とするところは、書き込み電圧を下げることに
より信頼性の向上とパターン面積の縮小化を図ることに
あり、書き込み電圧を下げても通常の読み出しモード電
圧ではメモリセルに悪影響を与えない構造の牛導体記憶
装ｒＩｔｔ−提供するものである。
すなわち、この発明においては、上記の目的を達成する
ためｔｔＣ、電気的消去可能な読み出し専用記憶集子と
してのフローティングゲート付薄膜ゲート酸化膜トラン
ジスタにおけるドレイン領域の一部または全部の不純物
濃度を上げ、かつソース領域におけるゲートと接する領
域の不純物濃度を下げることにより、書き込み電圧を下
げるとともに、ソース側からの誉き込みを防ぐようにし
たものである。
ためｔｔＣ、電気的消去可能な読み出し専用記憶集子と
してのフローティングゲート付薄膜ゲート酸化膜トラン
ジスタにおけるドレイン領域の一部または全部の不純物
濃度を上げ、かつソース領域におけるゲートと接する領
域の不純物濃度を下げることにより、書き込み電圧を下
げるとともに、ソース側からの誉き込みを防ぐようにし
たものである。
以下、この発明の一実施例について図面を参照して説明
する。第２図は、Ｐ形の半導体基板ｌｌ上にＮ形の不純
物領域１８ｆ、形成し、上記半導体基板１１上に１００
λ の薄い酸化膜１９を介してゲート電極２０ｆｆ形成
したものを示している。今、不純物領域１８５接地し、
ゲート電極２０に負の電圧−ｖ＝１印加するど、ゲート
電極２０下の半導体基板１１には空乏層が形成される。
する。第２図は、Ｐ形の半導体基板ｌｌ上にＮ形の不純
物領域１８ｆ、形成し、上記半導体基板１１上に１００
λ の薄い酸化膜１９を介してゲート電極２０ｆｆ形成
したものを示している。今、不純物領域１８５接地し、
ゲート電極２０に負の電圧−ｖ＝１印加するど、ゲート
電極２０下の半導体基板１１には空乏層が形成される。
このため、実際にゲート酸化膜１９に印加される電圧は
、第３図に示すようなＮ形不純物濃度の関数となる。こ
こで、ＶＯＸはゲート酸化膜厚、■はゲート印加電圧を
示している。
、第３図に示すようなＮ形不純物濃度の関数となる。こ
こで、ＶＯＸはゲート酸化膜厚、■はゲート印加電圧を
示している。
１００Ｘの膜厚を有するゲート酸化膜１９でトンネルｔ
＃ｔ、が流れ始める電圧は約８■であるが、実用に則し
て２ｍｓ程度の時間で閾値電圧Ｖｔｈの変化を６Ｖ程度
起こすためＫは、ゲート酸化膜に約１２Ｖの電圧を印加
する必要がある。従つ ′て、Ｎ形不純物領域１８の濃
度が１０”ｃＩＩＬ−ａでは１３．２Ｖで済むが、１０
”ｃｍ”では２３Ｖ必要というととＫなる。以上の考察
により、書き込み電圧Ｖｐｐを低電圧化して高効率化す
るためには、「Ｖｏｘ／Ｖ ＝ ０．９ Ｊ以上が望ま
しく、Ｎ形不純物領１８の濃度、すなわち、トンネル電
流に関与する薄膜トランジスタのドレイン領域の不純物
濃度はｔｏ”ｃＩＩＬ”−”以上必要であるとの結論に
達する◎ところで、第４図に示すようなセレクトトラン
ジスタＱ’１＊ Ｑ ｉ ＊ と記憶用トランジスタＱ
ＭＩ ＋ＱＭｔとから構成される同→ワードライン上の
２個のメモリセルに１．０の情報を誉き込むためには、
以下に記すような手順を踏む。まず、ＢＯ＝Ｂｔ＝８＝
ｏＶとし、セレクトゲートＳＧ、コントｐ−ルゲー）
ＣＧに高電圧Ｖｐｐｔ−印加してトランジスタＱＭＩ
＋ ＱＭ意のフローティフグゲート内に電子を注入し、
双方のセルの閾値電圧Ｖｔｂｔ正の値、例えば＋６Ｖ程
度に設定して消去状態にする。次に、トランジスタ見Ｍ
１に ｏｔ−書き込むとすると、ＢＯに＾電圧ｖｐｐ％
Ｂｌはフローティング状態、セレクトゲートＳＧＫ高電
圧Ｖｐｐ。
＃ｔ、が流れ始める電圧は約８■であるが、実用に則し
て２ｍｓ程度の時間で閾値電圧Ｖｔｈの変化を６Ｖ程度
起こすためＫは、ゲート酸化膜に約１２Ｖの電圧を印加
する必要がある。従つ ′て、Ｎ形不純物領域１８の濃
度が１０”ｃＩＩＬ−ａでは１３．２Ｖで済むが、１０
”ｃｍ”では２３Ｖ必要というととＫなる。以上の考察
により、書き込み電圧Ｖｐｐを低電圧化して高効率化す
るためには、「Ｖｏｘ／Ｖ ＝ ０．９ Ｊ以上が望ま
しく、Ｎ形不純物領１８の濃度、すなわち、トンネル電
流に関与する薄膜トランジスタのドレイン領域の不純物
濃度はｔｏ”ｃＩＩＬ”−”以上必要であるとの結論に
達する◎ところで、第４図に示すようなセレクトトラン
ジスタＱ’１＊ Ｑ ｉ ＊ と記憶用トランジスタＱ
ＭＩ ＋ＱＭｔとから構成される同→ワードライン上の
２個のメモリセルに１．０の情報を誉き込むためには、
以下に記すような手順を踏む。まず、ＢＯ＝Ｂｔ＝８＝
ｏＶとし、セレクトゲートＳＧ、コントｐ−ルゲー）
ＣＧに高電圧Ｖｐｐｔ−印加してトランジスタＱＭＩ
＋ ＱＭ意のフローティフグゲート内に電子を注入し、
双方のセルの閾値電圧Ｖｔｂｔ正の値、例えば＋６Ｖ程
度に設定して消去状態にする。次に、トランジスタ見Ｍ
１に ｏｔ−書き込むとすると、ＢＯに＾電圧ｖｐｐ％
Ｂｌはフローティング状態、セレクトゲートＳＧＫ高電
圧Ｖｐｐ。
コントｐ−ルゲートＣＧＫｏＶｔ印加して、トランジス
タＱＭＩのフローティングゲートに蓄積させた電子を放
出させ、このトランジスタＱＭｓの閾値電圧Ｖｔ１ｌｔ
−負側にシフトさせる。但しこの場合、閾値電圧Ｖｔｈ
が負側にシフトしてもピッ）ｉＢｏからソースＳへ大電
流が流れないよう圧するために、ソースＳの電圧ｔｓＶ
に上げる必要がある。この時、トランジスタＱＭｘでは
、ゲートが０■、ソースが５Ｖという状態が生じ、フロ
ーティング状態からの電子の放出による閾値電圧Ｖｔｈ
のシフトが問題となる・この様子に第５図に示す。ここ
で不純物領域の不純物１ｌｌＩＩ度が高いと空乏層の影
響が無視され、例えば不純物濃度が１０”ｃｍ−”であ
ると、１日程度で書き込み状態と消去状態との変化がな
くなってしまう。
タＱＭＩのフローティングゲートに蓄積させた電子を放
出させ、このトランジスタＱＭｓの閾値電圧Ｖｔ１ｌｔ
−負側にシフトさせる。但しこの場合、閾値電圧Ｖｔｈ
が負側にシフトしてもピッ）ｉＢｏからソースＳへ大電
流が流れないよう圧するために、ソースＳの電圧ｔｓＶ
に上げる必要がある。この時、トランジスタＱＭｘでは
、ゲートが０■、ソースが５Ｖという状態が生じ、フロ
ーティング状態からの電子の放出による閾値電圧Ｖｔｈ
のシフトが問題となる・この様子に第５図に示す。ここ
で不純物領域の不純物１ｌｌＩＩ度が高いと空乏層の影
響が無視され、例えば不純物濃度が１０”ｃｍ−”であ
ると、１日程度で書き込み状態と消去状態との変化がな
くなってしまう。
亀５図に示したのは長パルスで誓き込みｔ行なった場合
のｉｔ算例であるが、実際の使用状態のように、２ｍｓ
のパルス幅で何回も蕾き込みを行なえば！［電圧Ｖｔｈ
の変化蓋は史に大きくなり、その合計時間に対する閾値
電圧Ｖｔｈの変化量は、！Ｏ−３ 不純物濃度が例えば１ＯｃＩＩＬ の時は、破線で示す
ようになることｔ−寮験により確認している。
のｉｔ算例であるが、実際の使用状態のように、２ｍｓ
のパルス幅で何回も蕾き込みを行なえば！［電圧Ｖｔｈ
の変化蓋は史に大きくなり、その合計時間に対する閾値
電圧Ｖｔｈの変化量は、！Ｏ−３ 不純物濃度が例えば１ＯｃＩＩＬ の時は、破線で示す
ようになることｔ−寮験により確認している。
以上の考察により、簀き込み電圧の低下に伴なって非選
択セルへのソース側からの簀き込みが間亀となる。これ
に対処するため罠は、ソース側電位ｔ−５Ｖ以下に設定
すれば良いが、このようにすると誉き込み時の閾値電圧
Ｖｔｈの変化量を低下させるので望ましくない。そこで
、ソース側（４＋にゲートと接する領域）の不純物濃度
を下げ、空乏層により薄膜にかかる電界ｔ−緩和する。
択セルへのソース側からの簀き込みが間亀となる。これ
に対処するため罠は、ソース側電位ｔ−５Ｖ以下に設定
すれば良いが、このようにすると誉き込み時の閾値電圧
Ｖｔｈの変化量を低下させるので望ましくない。そこで
、ソース側（４＋にゲートと接する領域）の不純物濃度
を下げ、空乏層により薄膜にかかる電界ｔ−緩和する。
第５図は、不純物濃度を変えた場合の誉き込み特性を示
しており、不純物濃度をｌ／ｌ Ｏに低下させることに
より約ｌＯ耐性が高まることが示されている。従って、
ソース側の不純物、。 −３ ａ度は１ＯｃｌＩＬ 以下に設定する必要がある。
しており、不純物濃度をｌ／ｌ Ｏに低下させることに
より約ｌＯ耐性が高まることが示されている。従って、
ソース側の不純物、。 −３ ａ度は１ＯｃｌＩＬ 以下に設定する必要がある。
第６図（ａ） ｓ （ｂ）はそれぞれ、上述したドレイ
ン領域とソース領域との不純物濃度の考察に基づいて形
成した前記第４図の回路”のパターン平面図、（ｂＪ図
は（ａ）図のｘ−ｘ’線に悩った断面構成図である。図
において、一点Ｍ ｍ ＡＩｅ Ａ＊で囲んだ領域がそ
れぞれ一つのメモリセルに対応している。
ン領域とソース領域との不純物濃度の考察に基づいて形
成した前記第４図の回路”のパターン平面図、（ｂＪ図
は（ａ）図のｘ−ｘ’線に悩った断面構成図である。図
において、一点Ｍ ｍ ＡＩｅ Ａ＊で囲んだ領域がそ
れぞれ一つのメモリセルに対応している。
図中２１はＰ形の半導体基板であり、この基板２１の表
面のフィールド酸化膜２２によって曲まれｆｃ素子領域
には、Ｎ形で不純物濃度が１０１９傭 のソース領域２
３、このソース領域２３よ０−３ り高濃度（ｌＯｃＩＩＬ）の不純物領域２４ａｆ有すす るＮ形のドレイン領域２４．Ｎ 形のビット線用拡散領
域２５、およびコントロールゲートの代わりとなるＮ形
コントロール用拡散領域ｚｅがそれぞれ互いに電気的に
分離されて形成され【いる。なお、前８ピビツト線用拡
散領域２５とコントロール用拡散領域２６は、セル内に
おいて前記ドレイン領域２４ｔ−中心として互いに反対
側の位置に配置されており、前記コントロール用拡散領
域２６は多数のセルに延長して形成されている。前記ソ
ース、ドレイ／領域２３゜２４間のチャネル領域上およ
びコントロール用拡散領域２６の一部上には、それぞれ
極薄酸化膜２７．２８を介して多結晶シリコ／から成る
フローティングゲート２９が形成される。また、前記ド
レイン領域２４とビット線用拡散領域２５間のチャネル
領域上には、ゲート酸化膜３０ｆ介して前記コントロー
ル用拡散領域２６と平行な方向ＶＣｆｔ長するように、
セレクトゲート３１が形成される。更に、全曲にはＣＶ
Ｉ）酸化膜３２が堆積形成されており、このＣＶＤＩ化
膜３２上には前記コントロール用拡散領域２６およびセ
レクトゲート３１と直交する方向に延長するように、前
記ソース領域２３とコンタクトホール３３を介して接続
される共通電位線（ＡＩ！配線）３４、および前記ビッ
ト線用拡散領域２５とコンタクトホール３５を介して接
続されるビット線（ＡＪ配＠）ｓｅが形成されている。
面のフィールド酸化膜２２によって曲まれｆｃ素子領域
には、Ｎ形で不純物濃度が１０１９傭 のソース領域２
３、このソース領域２３よ０−３ り高濃度（ｌＯｃＩＩＬ）の不純物領域２４ａｆ有すす るＮ形のドレイン領域２４．Ｎ 形のビット線用拡散領
域２５、およびコントロールゲートの代わりとなるＮ形
コントロール用拡散領域ｚｅがそれぞれ互いに電気的に
分離されて形成され【いる。なお、前８ピビツト線用拡
散領域２５とコントロール用拡散領域２６は、セル内に
おいて前記ドレイン領域２４ｔ−中心として互いに反対
側の位置に配置されており、前記コントロール用拡散領
域２６は多数のセルに延長して形成されている。前記ソ
ース、ドレイ／領域２３゜２４間のチャネル領域上およ
びコントロール用拡散領域２６の一部上には、それぞれ
極薄酸化膜２７．２８を介して多結晶シリコ／から成る
フローティングゲート２９が形成される。また、前記ド
レイン領域２４とビット線用拡散領域２５間のチャネル
領域上には、ゲート酸化膜３０ｆ介して前記コントロー
ル用拡散領域２６と平行な方向ＶＣｆｔ長するように、
セレクトゲート３１が形成される。更に、全曲にはＣＶ
Ｉ）酸化膜３２が堆積形成されており、このＣＶＤＩ化
膜３２上には前記コントロール用拡散領域２６およびセ
レクトゲート３１と直交する方向に延長するように、前
記ソース領域２３とコンタクトホール３３を介して接続
される共通電位線（ＡＩ！配線）３４、および前記ビッ
ト線用拡散領域２５とコンタクトホール３５を介して接
続されるビット線（ＡＪ配＠）ｓｅが形成されている。
なお、前記コンタクトホール３Ｂ、３５はメモリセルＡ
１に隣接する他のセルに、それぞれ対称的に形成された
ソース領域あるいはビット線用拡散領域について共通し
て使用される。
１に隣接する他のセルに、それぞれ対称的に形成された
ソース領域あるいはビット線用拡散領域について共通し
て使用される。
上記ＥＰＲＯＭセルにおいて、消去はコントロール用拡
散領域２６ｆ＾電位、ドレイン領域２４’ｔＯＶとし、
フローティングゲート２９に電荷を蓄積させることによ
り行なう。また、誉き込みはコントロール用拡散領域；
ｔ ｅ２ｃ）Ｖ、ドレイン領域２４ｔ−高電位とし、フ
ルーティングゲート２９からドレイ／領域２４へ電荷を
流出させることにより行なう。セルが選択されていない
場合は、セレクトトランジスタがオフであるか、または
、コントロール用拡散領域２６およびドレイン領域２４
の電位がフローティングゲート２９との電荷移送に関与
しないように、例えば両者とも高電位あるいは両者とも
低電位等に設定される。
散領域２６ｆ＾電位、ドレイン領域２４’ｔＯＶとし、
フローティングゲート２９に電荷を蓄積させることによ
り行なう。また、誉き込みはコントロール用拡散領域；
ｔ ｅ２ｃ）Ｖ、ドレイン領域２４ｔ−高電位とし、フ
ルーティングゲート２９からドレイ／領域２４へ電荷を
流出させることにより行なう。セルが選択されていない
場合は、セレクトトランジスタがオフであるか、または
、コントロール用拡散領域２６およびドレイン領域２４
の電位がフローティングゲート２９との電荷移送に関与
しないように、例えば両者とも高電位あるいは両者とも
低電位等に設定される。
このような構成によれば、従来は２０Ｖ以上必要であっ
た誉き込み電圧をｔ３Ｖ＠Ｉｆ’にまで下げることが可
能となり、さらにこの状態でソース側電位を５Ｖに上昇
させても県書き込みのないメモリセルが実現できる。ま
た、高濃度領域を前記論６図（ａ）の破線２４Ｂで囲ん
だ領域のように規定することにより、次のような効果も
失する。すなわち、Ｎ形の不純物拡散層間の耐圧はその
距離ａｆ一定とすると不純物濃度に依存し、第７図に示
すように濃度が低いはと耐圧が＾い。従って、耐圧を一
定とするならば、不純物線度が低い方が不純物拡散層間
の距離ａｆ小さく設定できる。前記第６図（ａ） Ｉ
（ｂ）の構成ではセルサイズを法定するスペーシングの
両端の拡散層は全て低濃度になっており、セルサイズの
縮小が可能となる。この構造によりセルサイズは従来の
約２／３にできる。従って、信頼性が高く、占有面積の
小さいセルが実現できる。
た誉き込み電圧をｔ３Ｖ＠Ｉｆ’にまで下げることが可
能となり、さらにこの状態でソース側電位を５Ｖに上昇
させても県書き込みのないメモリセルが実現できる。ま
た、高濃度領域を前記論６図（ａ）の破線２４Ｂで囲ん
だ領域のように規定することにより、次のような効果も
失する。すなわち、Ｎ形の不純物拡散層間の耐圧はその
距離ａｆ一定とすると不純物濃度に依存し、第７図に示
すように濃度が低いはと耐圧が＾い。従って、耐圧を一
定とするならば、不純物線度が低い方が不純物拡散層間
の距離ａｆ小さく設定できる。前記第６図（ａ） Ｉ
（ｂ）の構成ではセルサイズを法定するスペーシングの
両端の拡散層は全て低濃度になっており、セルサイズの
縮小が可能となる。この構造によりセルサイズは従来の
約２／３にできる。従って、信頼性が高く、占有面積の
小さいセルが実現できる。
なお、上記実施例ではドレイン領域の一部の領域の不純
物濃度のみを高く設定したが、ドレイン領域の全ての不
純物濃度を高く設定しても良い９゜ 〔発明の効果〕 以上説明したようにこの発明によれば、誓き込み電圧を
下げることにより信頼性の向上とパターン面積の細小化
を図れ、誉き込み電圧をＦげても通常の読み出しモード
電圧ではメモリセルに悪影譬を与えない半導体記憶装置
が得られる０
物濃度のみを高く設定したが、ドレイン領域の全ての不
純物濃度を高く設定しても良い９゜ 〔発明の効果〕 以上説明したようにこの発明によれば、誓き込み電圧を
下げることにより信頼性の向上とパターン面積の細小化
を図れ、誉き込み電圧をＦげても通常の読み出しモード
電圧ではメモリセルに悪影譬を与えない半導体記憶装置
が得られる０
第１図は従来の半導体記憶装置ｋを説明するための断面
図、第２図ないし第５図はそれぞれこの発明の一実施例
に係る半導体記憶装置を説明するための図、第６図は上
記泥４図の回路のパターン構成例を示す図、絶７図は拡
散層の耐圧特性を説明するための図である。 ２１・・・半導体基板、２２・・・フィールド酸化膜、
２３・・・ソース領域、２４・・・ドレイン領域、２４
ａ・・・高漉度の不純物領域、２５・・・ビット線用拡
散領域、２６・・・コントロール用拡散領域、２７゜２
８・・・極薄酸化膜、２９・・・フローティングゲート
、３０・・・ゲート酸化膜、３１・・・セレクトゲート
。 第２図 −７ 第７図 手続補正書 昭有５９・肉〈５・力９ 日 特許庁長着 若杉和夫 殿 ■、事件の表示 特願昭５９−６３了０１ 号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 （反ｍ 株式会社 東 芝 ４、代理人 ５、自発補正 明申書の浄書（内容に変更なし）
図、第２図ないし第５図はそれぞれこの発明の一実施例
に係る半導体記憶装置を説明するための図、第６図は上
記泥４図の回路のパターン構成例を示す図、絶７図は拡
散層の耐圧特性を説明するための図である。 ２１・・・半導体基板、２２・・・フィールド酸化膜、
２３・・・ソース領域、２４・・・ドレイン領域、２４
ａ・・・高漉度の不純物領域、２５・・・ビット線用拡
散領域、２６・・・コントロール用拡散領域、２７゜２
８・・・極薄酸化膜、２９・・・フローティングゲート
、３０・・・ゲート酸化膜、３１・・・セレクトゲート
。 第２図 −７ 第７図 手続補正書 昭有５９・肉〈５・力９ 日 特許庁長着 若杉和夫 殿 ■、事件の表示 特願昭５９−６３了０１ 号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 （反ｍ 株式会社 東 芝 ４、代理人 ５、自発補正 明申書の浄書（内容に変更なし）
Claims (2)
- （１） 電気的消去可能な耽み出し専用記憶素子として
のフローティングゲート付薄膜ゲート酸化膜トランジス
タと、このトランジスタを選択するセレクトトランジス
タとｔ単位セルとして有し、上記フローティングゲート
付薄膜ゲート酸化膜トランジスタのドレイン領域とフル
ーティングゲートとの間のトンネル電流によって書き込
みおよび消去を行な５半導体記憶装置において、上記フ
ローティングゲート付薄膜ゲート酸化膜トランジスタの
ドレイン領域の少なくとも一部の不純物譲度を、ソース
領域より高く設定して形成したことを特徴とする半導体
記憶装置。 - （２） 第１導電形の半導体基板と、この半導体基板の
表面に互いに電気的に分離して形成された第２導電形の
低漉度ソース領域、少なくとも一部が上記ソース領域よ
り高濃度のドレイン領域 ビット線用拡散領域およびコ
ントロール用拡散領域と、一端部が前記ソース、ドレイ
ン領域間のチャネル領域上に、他端部が前記コントロー
ル用拡散領域の一部上にそれぞれ薄い酸化膜を介して形
成されたフローティングゲートと、前記ドレイン領域お
よびビット線用拡散領域間のチャネル領域上に絶縁膜を
介して形成されたフローティングゲートと、前記ドレイ
ン領域およびビット線用拡散領域間のチャネル領域上に
絶に膜を介して形成されたセレクトゲートを具備したこ
とｔ−％徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063701A JPH07112018B2 (ja) | 1984-03-31 | 1984-03-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063701A JPH07112018B2 (ja) | 1984-03-31 | 1984-03-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207385A true JPS60207385A (ja) | 1985-10-18 |
| JPH07112018B2 JPH07112018B2 (ja) | 1995-11-29 |
Family
ID=13236938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063701A Expired - Lifetime JPH07112018B2 (ja) | 1984-03-31 | 1984-03-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112018B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233773A (ja) * | 1988-03-14 | 1989-09-19 | Seiko Instr & Electron Ltd | 半導体不揮発生メモリ |
| JPH02128477A (ja) * | 1988-11-08 | 1990-05-16 | Toshiba Corp | 不揮発性メモリ装置 |
| US6255690B1 (en) | 1988-11-09 | 2001-07-03 | Hitachi, Ltd. | Non-volatile semiconductor memory device |
| US7002830B2 (en) | 1990-07-12 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279884A (en) * | 1975-12-26 | 1977-07-05 | Nec Corp | Non-volatile semiconductor memory device |
| JPS5580886A (en) * | 1978-12-14 | 1980-06-18 | Toshiba Corp | Semiconductor memory element and memory circuit |
-
1984
- 1984-03-31 JP JP59063701A patent/JPH07112018B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279884A (en) * | 1975-12-26 | 1977-07-05 | Nec Corp | Non-volatile semiconductor memory device |
| JPS5580886A (en) * | 1978-12-14 | 1980-06-18 | Toshiba Corp | Semiconductor memory element and memory circuit |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233773A (ja) * | 1988-03-14 | 1989-09-19 | Seiko Instr & Electron Ltd | 半導体不揮発生メモリ |
| JPH02128477A (ja) * | 1988-11-08 | 1990-05-16 | Toshiba Corp | 不揮発性メモリ装置 |
| US6255690B1 (en) | 1988-11-09 | 2001-07-03 | Hitachi, Ltd. | Non-volatile semiconductor memory device |
| US6451643B2 (en) | 1988-11-09 | 2002-09-17 | Hitachi, Ltd. | Method of manufacturing a semiconductor device having non-volatile memory cell portion with single transistor type memory cells and peripheral portion with MISFETs |
| US6777282B2 (en) | 1988-11-09 | 2004-08-17 | Renesas Technology Corp. | Method of manufacturing a semiconductor memory device having a memory cell portion including MISFETs with a floating gate and a peripheral circuit portion with MISFETs |
| US6960501B2 (en) | 1988-11-09 | 2005-11-01 | Renesas Technology Corp. | Method of manufacturing a semiconductor memory device having a non-volatile memory cell portion with single misfet transistor type memory cells and a peripheral circuit portion with misfets |
| US7071050B2 (en) | 1988-11-09 | 2006-07-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having single-element type non-volatile memory elements |
| US7399667B2 (en) | 1988-11-09 | 2008-07-15 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device having single-element type non-volatile memory elements |
| US7002830B2 (en) | 1990-07-12 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7212425B2 (en) | 1990-07-12 | 2007-05-01 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7336535B2 (en) | 1990-07-12 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112018B2 (ja) | 1995-11-29 |
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