JPH11135653A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11135653A JPH11135653A JP9298921A JP29892197A JPH11135653A JP H11135653 A JPH11135653 A JP H11135653A JP 9298921 A JP9298921 A JP 9298921A JP 29892197 A JP29892197 A JP 29892197A JP H11135653 A JPH11135653 A JP H11135653A
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Abstract
(57)【要約】
【課題】浮遊ゲート型不揮発性メモリセルにおいて、誤
書き込みを防止し、１ビット情報あたりの占有面積を低
減して超高集積度を容易にする。 【解決手段】半導体基板の主表面に形成された第１の拡
散層と第２の拡散層と、これ等の第１の拡散層と第２の
拡散層との間に形成されたチャネル領域と、このチャネ
ル領域上に順次積層して形成された第１の絶縁膜、浮遊
ゲート電極、第２の絶縁膜及び制御ゲート電極とを有す
る浮遊ゲート型トランジスタにおいて、上記の第１の絶
縁膜はチャネル領域上で２種類の膜厚を有する絶縁膜で
一体的になるように形成される。そして、上記の第１拡
散層がドレイン領域となり第２の拡散層がソース領域と
なり、上記の第１の絶縁膜の膜厚はドレイン領域側で薄
くソース領域側で厚くなるように形成される。
書き込みを防止し、１ビット情報あたりの占有面積を低
減して超高集積度を容易にする。 【解決手段】半導体基板の主表面に形成された第１の拡
散層と第２の拡散層と、これ等の第１の拡散層と第２の
拡散層との間に形成されたチャネル領域と、このチャネ
ル領域上に順次積層して形成された第１の絶縁膜、浮遊
ゲート電極、第２の絶縁膜及び制御ゲート電極とを有す
る浮遊ゲート型トランジスタにおいて、上記の第１の絶
縁膜はチャネル領域上で２種類の膜厚を有する絶縁膜で
一体的になるように形成される。そして、上記の第１拡
散層がドレイン領域となり第２の拡散層がソース領域と
なり、上記の第１の絶縁膜の膜厚はドレイン領域側で薄
くソース領域側で厚くなるように形成される。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し 特に浮遊ゲート型の不揮発性メモリに関す
る。
装置に関し 特に浮遊ゲート型の不揮発性メモリに関す
る。
【０００２】
【従来の技術】情報の書き込み及びその消去が可能な不
揮発性記憶素子として浮遊ゲート型不揮発性メモリがよ
く知られている。この浮遊ゲート型不揮発性メモリで
は、半導体表面上にソ−スとドレイン領域が設けられ、
このソースとドレイン領域との間にチャネル領域が形成
される。そして、このチャネル領域上に順次形成された
第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜、制御ゲ
ート電極が形成され、いわゆる浮遊ゲート型トランジス
タが構成される。
揮発性記憶素子として浮遊ゲート型不揮発性メモリがよ
く知られている。この浮遊ゲート型不揮発性メモリで
は、半導体表面上にソ−スとドレイン領域が設けられ、
このソースとドレイン領域との間にチャネル領域が形成
される。そして、このチャネル領域上に順次形成された
第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜、制御ゲ
ート電極が形成され、いわゆる浮遊ゲート型トランジス
タが構成される。
【０００３】この浮遊ゲート型トランジスタでは、通常
第１層ゲート電極が半導体基板主面のシリコン酸化膜上
に形成され、この第１層ゲート電極の上部にシリコン酸
化膜とシリコン窒化膜の複合した絶縁膜が設けられ、更
にこの層間絶縁膜の上部に第２ゲート電極である制御ゲ
ート電極が形成される。
第１層ゲート電極が半導体基板主面のシリコン酸化膜上
に形成され、この第１層ゲート電極の上部にシリコン酸
化膜とシリコン窒化膜の複合した絶縁膜が設けられ、更
にこの層間絶縁膜の上部に第２ゲート電極である制御ゲ
ート電極が形成される。
【０００４】このような構造において、不揮発性の記憶
情報電荷は第１層ゲート電極である浮遊ゲート電極に蓄
積される。そこで、この情報電荷の書き込み及び消去
は、浮遊ゲート電極から半導体基板への電子の放出及び
半導体基板から浮遊ゲート電極への電子の注入でそれぞ
れ行われる。
情報電荷は第１層ゲート電極である浮遊ゲート電極に蓄
積される。そこで、この情報電荷の書き込み及び消去
は、浮遊ゲート電極から半導体基板への電子の放出及び
半導体基板から浮遊ゲート電極への電子の注入でそれぞ
れ行われる。
【０００５】このような半導体記憶装置では、浮遊ゲー
トの電荷蓄積状態の相違による閾値電圧の相違をデー
タ”０”、デ−タ”１”として記憶される。すなわち２
値の情報が浮遊ゲートに記憶される。
トの電荷蓄積状態の相違による閾値電圧の相違をデー
タ”０”、デ−タ”１”として記憶される。すなわち２
値の情報が浮遊ゲートに記憶される。
【０００６】このような従来の浮遊ゲート型トランジス
タを用いた浮遊ゲート型不揮発性メモリセルの構造につ
いて図３に基づいて説明する。図３は浮遊ゲート型不揮
発性メモリセルの一部の平面図であり１個の選択用トラ
ンジスタと１個の浮遊ゲート型トランジスタとで構成さ
れている。ここで、選択用トランジスタは絶縁ゲート電
界効果トランジスタ（以下、ＭＯＳトランジスタとい
う）で形成される。
タを用いた浮遊ゲート型不揮発性メモリセルの構造につ
いて図３に基づいて説明する。図３は浮遊ゲート型不揮
発性メモリセルの一部の平面図であり１個の選択用トラ
ンジスタと１個の浮遊ゲート型トランジスタとで構成さ
れている。ここで、選択用トランジスタは絶縁ゲート電
界効果トランジスタ（以下、ＭＯＳトランジスタとい
う）で形成される。
【０００７】図３に示すように、導電型がＰ型の半導体
基板２１の表面に選択用トランジスタのゲート酸化膜２
２が形成される。そして、このゲート酸化膜２２上に選
択ゲート電極２３が形成される。
基板２１の表面に選択用トランジスタのゲート酸化膜２
２が形成される。そして、このゲート酸化膜２２上に選
択ゲート電極２３が形成される。
【０００８】そして、同様に浮遊ゲート型トランジスタ
の第１の絶縁膜２４が形成される。この第１のゲート絶
縁膜２４上に浮遊ゲート電極２５が形成され、さらに、
この浮遊ゲート電極２５上に第２のゲート絶縁膜２６が
形成される。そして、この第２の絶縁膜２６上に制御ゲ
ート電極２７が設けられる。
の第１の絶縁膜２４が形成される。この第１のゲート絶
縁膜２４上に浮遊ゲート電極２５が形成され、さらに、
この浮遊ゲート電極２５上に第２のゲート絶縁膜２６が
形成される。そして、この第２の絶縁膜２６上に制御ゲ
ート電極２７が設けられる。
【０００９】そして、Ｎ+ 型拡散層２８，２９および３
０が形成される。このようにして、選択用トランジスタ
は、Ｎ+ 型拡散層２８および２９をそれぞれドレイン領
域、ソース領域とする。同様に、浮遊ゲート型トランジ
スタは、Ｎ+ 型拡散層２９および３０をそれぞれドレイ
ン領域、ソース領域とする。
０が形成される。このようにして、選択用トランジスタ
は、Ｎ+ 型拡散層２８および２９をそれぞれドレイン領
域、ソース領域とする。同様に、浮遊ゲート型トランジ
スタは、Ｎ+ 型拡散層２９および３０をそれぞれドレイ
ン領域、ソース領域とする。
【００１０】以上のようにして、１個の選択用トランジ
スタと１個の浮遊ゲート型トランジスタとで構成される
浮遊ゲート型不揮発性メモリセルが形成される。
スタと１個の浮遊ゲート型トランジスタとで構成される
浮遊ゲート型不揮発性メモリセルが形成される。
【００１１】次に、このような浮遊ゲート型不揮発性メ
モリセルの動作原理を簡単に説明する。情報の書き込み
動作では、選択ゲート電極２３が高電圧にされ、Ｎ+ 型
拡散層２９に高電圧が印加される。そして、制御ゲート
電極２７が接地電位にされ、浮遊ゲート電極２５中の電
子がＮ+ 型拡散層２９に放出される。ここで、浮遊ゲー
ト電極２５中の電子は、第１の絶縁膜中のファウラー・
ノルドハイム（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）型ト
ンネル電流となってＮ+ 型拡散層２９へ移動する。
モリセルの動作原理を簡単に説明する。情報の書き込み
動作では、選択ゲート電極２３が高電圧にされ、Ｎ+ 型
拡散層２９に高電圧が印加される。そして、制御ゲート
電極２７が接地電位にされ、浮遊ゲート電極２５中の電
子がＮ+ 型拡散層２９に放出される。ここで、浮遊ゲー
ト電極２５中の電子は、第１の絶縁膜中のファウラー・
ノルドハイム（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）型ト
ンネル電流となってＮ+ 型拡散層２９へ移動する。
【００１２】このような書き込み動作では、Ｎ+ 型拡散
層３０は浮遊状態（フローティング状態）になってい
る。これは、浮遊ゲート電極の電子が放出されると、正
帯電し浮遊ゲート型トランジスタが導通状態（オン状
態）になり、高電圧となるべきＮ+ 型拡散層２９の電位
が低下するようになるからである。
層３０は浮遊状態（フローティング状態）になってい
る。これは、浮遊ゲート電極の電子が放出されると、正
帯電し浮遊ゲート型トランジスタが導通状態（オン状
態）になり、高電圧となるべきＮ+ 型拡散層２９の電位
が低下するようになるからである。
【００１３】記憶情報の消去動作では、選択ゲート電極
２３が高電圧にされ、制御ゲート電極２７にも高電圧が
印加される。そして、Ｎ+ 型拡散層２９が接地電位にさ
れ、Ｎ+ 型拡散層２９から浮遊ゲート電極２５中に電子
が、第１の絶縁膜中のファウラー・ノルドハイム型トン
ネル電流で注入される。このように、書き込み動作とは
逆の動作で浮遊ゲート電極２５中に電子が注入される。
このような消去動作では負帯電する浮遊ゲート型トラン
ジスタは非導通状態（オフ状態）になる。
２３が高電圧にされ、制御ゲート電極２７にも高電圧が
印加される。そして、Ｎ+ 型拡散層２９が接地電位にさ
れ、Ｎ+ 型拡散層２９から浮遊ゲート電極２５中に電子
が、第１の絶縁膜中のファウラー・ノルドハイム型トン
ネル電流で注入される。このように、書き込み動作とは
逆の動作で浮遊ゲート電極２５中に電子が注入される。
このような消去動作では負帯電する浮遊ゲート型トラン
ジスタは非導通状態（オフ状態）になる。
【００１４】
【発明が解決しようとする課題】このような従来の浮遊
ゲート型不揮発性メモリでは、あるメモリセルへの情報
の書き込み動作時に他のメモリセルが誤書き込みされる
ことが起こる。この誤書き込みは次のようにして生じ
る。
ゲート型不揮発性メモリでは、あるメモリセルへの情報
の書き込み動作時に他のメモリセルが誤書き込みされる
ことが起こる。この誤書き込みは次のようにして生じ
る。
【００１５】すなわち、上記のようにあるメモリセルへ
の情報の書き込み動作で、上記メモリセルを構成する浮
遊ゲート型トランジスタの浮遊ゲート電極の電子が放出
されると、Ｎ+ 型拡散層３０の電位が上昇する。そし
て、浮遊ゲート型不揮発性メモリメモリでは、このＮ+
型拡散層３０は共通のソース線として他の浮遊ゲート型
トランジスタのソース領域ともなっている。
の情報の書き込み動作で、上記メモリセルを構成する浮
遊ゲート型トランジスタの浮遊ゲート電極の電子が放出
されると、Ｎ+ 型拡散層３０の電位が上昇する。そし
て、浮遊ゲート型不揮発性メモリメモリでは、このＮ+
型拡散層３０は共通のソース線として他の浮遊ゲート型
トランジスタのソース領域ともなっている。
【００１６】このＮ+ 型拡散層３０の電位の上昇によ
り、他のメモリセルであって浮遊ゲート電極中に電子が
注入され負に帯電している浮遊ゲート型トランジスタの
ソース領域でアバランシェ・ブレークダウンが発生する
ようになる。そして、このアバランシェ・ブレークダウ
ンにより半導体基板に発生した正孔が、この負に帯電し
ている浮遊ゲート電極中に注入され情報が消去されてよ
うになる。すなわち、情報の誤書き込みが生じる。この
ようなアバランシェ・ブレークダウンは、浮遊ゲート電
極に電子が注入されている浮遊ゲート型トランジスタで
生じやすくなる。また、このような現象は、メモリセル
が微細になるとともに顕著になる。
り、他のメモリセルであって浮遊ゲート電極中に電子が
注入され負に帯電している浮遊ゲート型トランジスタの
ソース領域でアバランシェ・ブレークダウンが発生する
ようになる。そして、このアバランシェ・ブレークダウ
ンにより半導体基板に発生した正孔が、この負に帯電し
ている浮遊ゲート電極中に注入され情報が消去されてよ
うになる。すなわち、情報の誤書き込みが生じる。この
ようなアバランシェ・ブレークダウンは、浮遊ゲート電
極に電子が注入されている浮遊ゲート型トランジスタで
生じやすくなる。また、このような現象は、メモリセル
が微細になるとともに顕著になる。
【００１７】本発明の目的は、上記のような問題を解決
し、１ビット情報あたりの占有面積を低減して超高集積
度が可能になる不揮発性半導体記憶装置の構造を提供す
ることにある。
し、１ビット情報あたりの占有面積を低減して超高集積
度が可能になる不揮発性半導体記憶装置の構造を提供す
ることにある。
【００１８】
【課題を解決するための手段】このために本発明の不揮
発性半導体記憶装置では、一導電型半導体基板の主表面
に形成された逆導電型の第１の拡散層と第２の拡散層
と、前記第１の拡散層と第２の拡散層との間に形成され
たチャネル領域と、前記チャネル領域上に順次積層して
形成された第１の絶縁膜、浮遊ゲート電極、第２の絶縁
膜及び制御ゲート電極とを有する浮遊ゲート型トランジ
スタにおいて、前記第１の絶縁膜が前記チャネル領域上
で２種類の膜厚を有する絶縁膜で一体的に形成される。
発性半導体記憶装置では、一導電型半導体基板の主表面
に形成された逆導電型の第１の拡散層と第２の拡散層
と、前記第１の拡散層と第２の拡散層との間に形成され
たチャネル領域と、前記チャネル領域上に順次積層して
形成された第１の絶縁膜、浮遊ゲート電極、第２の絶縁
膜及び制御ゲート電極とを有する浮遊ゲート型トランジ
スタにおいて、前記第１の絶縁膜が前記チャネル領域上
で２種類の膜厚を有する絶縁膜で一体的に形成される。
【００１９】あるいは、前記第１の拡散層と同導電型で
あって前記第１の拡散層の不純物濃度より低い不純物を
含有する第３の拡散層が、前記第１の拡散層を包むよう
に形成される。
あって前記第１の拡散層の不純物濃度より低い不純物を
含有する第３の拡散層が、前記第１の拡散層を包むよう
に形成される。
【００２０】ここで、前記第１拡散層あるいは第３の拡
散層がドレイン領域となり第２の拡散層がソース領域と
なり、前記第１の絶縁膜の膜厚が前記ドレイン領域側で
薄く前記ソース領域側で厚くなるように形成される。
散層がドレイン領域となり第２の拡散層がソース領域と
なり、前記第１の絶縁膜の膜厚が前記ドレイン領域側で
薄く前記ソース領域側で厚くなるように形成される。
【００２１】そして、前記浮遊ゲート型トランジスタに
絶縁ゲート電界効果トランジスタが選択用トランジスタ
として直列接続される。また、前記選択用トランジスタ
と前記浮遊ゲート型トランジスタとでメモリセルが構成
され、前記第２の拡散層が共通ソース線として配設され
る。
絶縁ゲート電界効果トランジスタが選択用トランジスタ
として直列接続される。また、前記選択用トランジスタ
と前記浮遊ゲート型トランジスタとでメモリセルが構成
され、前記第２の拡散層が共通ソース線として配設され
る。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態の不揮
発性メモリセルの構造を図１に基づいて説明する。図１
は浮遊ゲート型不揮発性メモリのＮＯＲ型セルアレイに
おける２ビット分のメモリセルの断面図である。
発性メモリセルの構造を図１に基づいて説明する。図１
は浮遊ゲート型不揮発性メモリのＮＯＲ型セルアレイに
おける２ビット分のメモリセルの断面図である。
【００２３】図１に示すように、導電型がＰ型の半導体
基板１上にある１つのメモリセルが次のように形成され
る。すなわち、このメモリセルを構成する選択用トラン
ジスタのゲート酸化膜２が形成される。そして、このゲ
ート酸化膜２上に選択ゲート電極３が形成される。そし
て、このメモリセルを構成する浮遊ゲート型トランジス
タの第１の絶縁膜４が形成される。
基板１上にある１つのメモリセルが次のように形成され
る。すなわち、このメモリセルを構成する選択用トラン
ジスタのゲート酸化膜２が形成される。そして、このゲ
ート酸化膜２上に選択ゲート電極３が形成される。そし
て、このメモリセルを構成する浮遊ゲート型トランジス
タの第１の絶縁膜４が形成される。
【００２４】ここで、本発明の特徴として、第１のゲー
ト絶縁膜４は、後述するＮ+ 型拡散層１０側で膜厚が厚
くなるように形成される。すなわち、図１に示すよう
に、Ｎ+ 型拡散層９（第１の拡散層となる）側では、膜
厚１０ｎｍ程度のシリコン酸化膜が形成され、Ｎ+ 型拡
散層１０（第２の拡散層である）側では、膜厚５０ｎｍ
程度のシリコン酸化膜が形成される。
ト絶縁膜４は、後述するＮ+ 型拡散層１０側で膜厚が厚
くなるように形成される。すなわち、図１に示すよう
に、Ｎ+ 型拡散層９（第１の拡散層となる）側では、膜
厚１０ｎｍ程度のシリコン酸化膜が形成され、Ｎ+ 型拡
散層１０（第２の拡散層である）側では、膜厚５０ｎｍ
程度のシリコン酸化膜が形成される。
【００２５】そして、このような第１の絶縁膜４上に浮
遊ゲート電極５が形成され、さらに、この浮遊ゲート電
極５上に第２のゲート絶縁膜６が形成される。そして、
この第２の絶縁膜６上に制御ゲート電極７が設けられ
る。ここで、第２の絶縁膜６はシリコン酸化膜（Ｏ）／
シリコン窒化膜（Ｎ）／シリコン酸化膜（Ｏ）のＯＮＯ
構造となっている。
遊ゲート電極５が形成され、さらに、この浮遊ゲート電
極５上に第２のゲート絶縁膜６が形成される。そして、
この第２の絶縁膜６上に制御ゲート電極７が設けられ
る。ここで、第２の絶縁膜６はシリコン酸化膜（Ｏ）／
シリコン窒化膜（Ｎ）／シリコン酸化膜（Ｏ）のＯＮＯ
構造となっている。
【００２６】そして、Ｎ+ 型拡散層８，９および１０が
形成される。このようにして、選択用トランジスタは、
Ｎ+ 型拡散層８および９をそれぞれドレイン領域、ソー
ス領域とする。同様に、浮遊ゲート型トランジスタは、
Ｎ+ 型拡散層９および１０をそれぞれドレイン領域、ソ
ース領域とする。
形成される。このようにして、選択用トランジスタは、
Ｎ+ 型拡散層８および９をそれぞれドレイン領域、ソー
ス領域とする。同様に、浮遊ゲート型トランジスタは、
Ｎ+ 型拡散層９および１０をそれぞれドレイン領域、ソ
ース領域とする。
【００２７】以上のようにして、１個の選択用トランジ
スタと１個の浮遊ゲート型トランジスタとで構成される
ある１つの浮遊ゲート型不揮発性メモリセルが形成され
るようになる。
スタと１個の浮遊ゲート型トランジスタとで構成される
ある１つの浮遊ゲート型不揮発性メモリセルが形成され
るようになる。
【００２８】同様にして、他のメモリセルが形成され
る。すなわち、図１に示すように、半導体基板１上に、
このメモリセルを構成する選択用トランジスタのゲート
酸化膜２ａが、そして、このゲート酸化膜２ａ上に選択
ゲート電極３ａが形成される。また、このメモリセルを
構成する浮遊ゲート型トランジスタの第１の絶縁膜４ａ
が形成される。
る。すなわち、図１に示すように、半導体基板１上に、
このメモリセルを構成する選択用トランジスタのゲート
酸化膜２ａが、そして、このゲート酸化膜２ａ上に選択
ゲート電極３ａが形成される。また、このメモリセルを
構成する浮遊ゲート型トランジスタの第１の絶縁膜４ａ
が形成される。
【００２９】ここで、第１のゲート絶縁膜４ａは、Ｎ+
型拡散層１０側で膜厚が厚くなるように形成される。す
なわち、Ｎ+ 型拡散層９ａ側では、膜厚１０ｎｍ程度の
シリコン酸化膜が形成され、Ｎ+ 型拡散層１０側では、
膜厚５０ｎｍ程度のシリコン酸化膜が形成される。
型拡散層１０側で膜厚が厚くなるように形成される。す
なわち、Ｎ+ 型拡散層９ａ側では、膜厚１０ｎｍ程度の
シリコン酸化膜が形成され、Ｎ+ 型拡散層１０側では、
膜厚５０ｎｍ程度のシリコン酸化膜が形成される。
【００３０】そして、この第１の絶縁膜４ａ上に浮遊ゲ
ート電極５ａが形成され、さらに、この浮遊ゲート電極
５ａ上に第２のゲート絶縁膜６ａが形成される。そし
て、この第２の絶縁膜６ａ上に制御ゲート電極７ａが設
けられる。ここで、第２の絶縁膜６ａはＯＮＯ構造の絶
縁膜である。
ート電極５ａが形成され、さらに、この浮遊ゲート電極
５ａ上に第２のゲート絶縁膜６ａが形成される。そし
て、この第２の絶縁膜６ａ上に制御ゲート電極７ａが設
けられる。ここで、第２の絶縁膜６ａはＯＮＯ構造の絶
縁膜である。
【００３１】そして、Ｎ+ 型拡散層８ａ，９ａおよび１
０が形成される。他のメモリセルの選択用トランジスタ
は、Ｎ+ 型拡散層８ａおよび９ａをそれぞれドレイン領
域、ソース領域とする。これに対し、このメモリセルの
浮遊ゲート型トランジスタは、Ｎ+ 型拡散層９ａおよび
１０をそれぞれドレイン領域、ソース領域とする。
０が形成される。他のメモリセルの選択用トランジスタ
は、Ｎ+ 型拡散層８ａおよび９ａをそれぞれドレイン領
域、ソース領域とする。これに対し、このメモリセルの
浮遊ゲート型トランジスタは、Ｎ+ 型拡散層９ａおよび
１０をそれぞれドレイン領域、ソース領域とする。
【００３２】以上のようにして、浮遊ゲート型不揮発性
メモリのＮＯＲ型セルアレイの２ビット分のメモリセル
が形成される。ここで、Ｎ+ 型拡散層１０はこのような
セルアレイの共通ソース線となる。
メモリのＮＯＲ型セルアレイの２ビット分のメモリセル
が形成される。ここで、Ｎ+ 型拡散層１０はこのような
セルアレイの共通ソース線となる。
【００３３】ここで、メモリセルへの情報の書き込み動
作で、Ｎ+ 型拡散層９に高電圧が印加され、制御ゲート
電極７に接地電位が印加されて、浮遊ゲート電極５が、
電子のＮ+ 型拡散層９への放出により正に帯電されると
する。そして、他のメモリセルの浮遊ゲート電極５ａが
負に帯電しているとする。
作で、Ｎ+ 型拡散層９に高電圧が印加され、制御ゲート
電極７に接地電位が印加されて、浮遊ゲート電極５が、
電子のＮ+ 型拡散層９への放出により正に帯電されると
する。そして、他のメモリセルの浮遊ゲート電極５ａが
負に帯電しているとする。
【００３４】このような場合に、浮遊ゲート型トランジ
スタの第１の絶縁膜４ａにおいて、Ｎ+ 型拡散層１０す
なわち共通ソース線側が厚くなるように形成されている
ために、従来の技術で説明したようなアバランシェ・ブ
レークダウンは皆無になる。そして、動作電圧を高くす
ることが容易になり、不揮発性半導体記憶装置の高速動
作が可能になる。
スタの第１の絶縁膜４ａにおいて、Ｎ+ 型拡散層１０す
なわち共通ソース線側が厚くなるように形成されている
ために、従来の技術で説明したようなアバランシェ・ブ
レークダウンは皆無になる。そして、動作電圧を高くす
ることが容易になり、不揮発性半導体記憶装置の高速動
作が可能になる。
【００３５】次に、第２の実施の形態を図２に基づいて
説明する。ここで、図２は本発明の１個の浮遊ゲート型
トランジスタと１個の選択用トランジスタとで構成され
る浮遊ゲート型不揮発性メモリセルの断面図である。な
お、図１で説明したものと同一のものは同一符号で示さ
れる。
説明する。ここで、図２は本発明の１個の浮遊ゲート型
トランジスタと１個の選択用トランジスタとで構成され
る浮遊ゲート型不揮発性メモリセルの断面図である。な
お、図１で説明したものと同一のものは同一符号で示さ
れる。
【００３６】図２に示すように、半導体基板１上にある
１つのメモリセルが次のように形成される。すなわち、
このメモリセルを構成する選択用トランジスタのゲート
酸化膜２が形成される。そして、このゲート酸化膜２上
に選択ゲート電極３が形成される。そして、このメモリ
セルを構成する浮遊ゲート型トランジスタの第１の絶縁
膜４が形成される。ここで、第１のゲート絶縁膜４は、
第１の実施の形態で説明したように、Ｎ+ 型拡散層１０
側で膜厚が厚くなるように形成される。
１つのメモリセルが次のように形成される。すなわち、
このメモリセルを構成する選択用トランジスタのゲート
酸化膜２が形成される。そして、このゲート酸化膜２上
に選択ゲート電極３が形成される。そして、このメモリ
セルを構成する浮遊ゲート型トランジスタの第１の絶縁
膜４が形成される。ここで、第１のゲート絶縁膜４は、
第１の実施の形態で説明したように、Ｎ+ 型拡散層１０
側で膜厚が厚くなるように形成される。
【００３７】例えば、図２に示すように、Ｎ+ 型拡散層
９側では、膜厚１５ｎｍ程度のシリコン酸化膜が形成さ
れ、Ｎ+ 型拡散層１０側では、膜厚８０ｎｍ程度のシリ
コン酸化膜が形成される。
９側では、膜厚１５ｎｍ程度のシリコン酸化膜が形成さ
れ、Ｎ+ 型拡散層１０側では、膜厚８０ｎｍ程度のシリ
コン酸化膜が形成される。
【００３８】そして、このような第１の絶縁膜４上に浮
遊ゲート電極５、第２のゲート絶縁膜６、制御ゲート電
極７が積層して形成される。ここで、第２の絶縁膜６は
ＯＮＯ構造の絶縁膜である。
遊ゲート電極５、第２のゲート絶縁膜６、制御ゲート電
極７が積層して形成される。ここで、第２の絶縁膜６は
ＯＮＯ構造の絶縁膜である。
【００３９】そして、Ｎ+ 型拡散層８，９および１０が
形成される。この実施の形態で特徴的なことは、Ｎ+ 型
拡散層９を包むようにして低濃度のＮ型拡散層１１（第
３の拡散層である）が形成されることである。このよう
にして、選択用トランジスタは、Ｎ+ 型拡散層８をドレ
イン領域とし、Ｎ型拡散層１１をソース領域とする。同
様に、浮遊ゲート型トランジスタは、Ｎ型拡散層１１を
ドレイン領域とし、Ｎ+ 型拡散層１０をソース領域とす
る。
形成される。この実施の形態で特徴的なことは、Ｎ+ 型
拡散層９を包むようにして低濃度のＮ型拡散層１１（第
３の拡散層である）が形成されることである。このよう
にして、選択用トランジスタは、Ｎ+ 型拡散層８をドレ
イン領域とし、Ｎ型拡散層１１をソース領域とする。同
様に、浮遊ゲート型トランジスタは、Ｎ型拡散層１１を
ドレイン領域とし、Ｎ+ 型拡散層１０をソース領域とす
る。
【００４０】以上のようにして、１個の選択用トランジ
スタと１個の浮遊ゲート型トランジスタとで構成される
ある１つの浮遊ゲート型不揮発性メモリセルが形成され
るようになる。
スタと１個の浮遊ゲート型トランジスタとで構成される
ある１つの浮遊ゲート型不揮発性メモリセルが形成され
るようになる。
【００４１】この第２の実施の形態では、浮遊ゲート型
トランジスタのドレイン領域にＮ型拡散層１１が形成さ
れているために、メモリセルの動作電圧を更に高くする
ことができ、不揮発性半導体記憶装置の更なる高速動作
が可能になる。
トランジスタのドレイン領域にＮ型拡散層１１が形成さ
れているために、メモリセルの動作電圧を更に高くする
ことができ、不揮発性半導体記憶装置の更なる高速動作
が可能になる。
【００４２】以上の実施の形態では、選択用トランジス
タおよび浮遊ゲート型トランジスタがＮチャネル型の場
合について説明されている。本発明は、これに限定され
るものでなくＰチャネル型でも同様に形成できるもので
ある。この場合には、全ての導電型が逆になるように設
定される。
タおよび浮遊ゲート型トランジスタがＮチャネル型の場
合について説明されている。本発明は、これに限定され
るものでなくＰチャネル型でも同様に形成できるもので
ある。この場合には、全ての導電型が逆になるように設
定される。
【００４３】
【発明の効果】このように上記の本発明の不揮発性半導
体記憶装置では、半導体基板の主表面に形成された第１
の拡散層と第２の拡散層と、これ等の第１の拡散層と第
２の拡散層との間に形成されたチャネル領域と、このチ
ャネル領域上に順次積層して形成された第１の絶縁膜、
浮遊ゲート電極、第２の絶縁膜及び制御ゲート電極とを
有する浮遊ゲート型トランジスタにおいて、上記の第１
の絶縁膜がチャネル領域上で２種類の膜厚を有する絶縁
膜で一体的になるように形成される。
体記憶装置では、半導体基板の主表面に形成された第１
の拡散層と第２の拡散層と、これ等の第１の拡散層と第
２の拡散層との間に形成されたチャネル領域と、このチ
ャネル領域上に順次積層して形成された第１の絶縁膜、
浮遊ゲート電極、第２の絶縁膜及び制御ゲート電極とを
有する浮遊ゲート型トランジスタにおいて、上記の第１
の絶縁膜がチャネル領域上で２種類の膜厚を有する絶縁
膜で一体的になるように形成される。
【００４４】あるいは、上記の第１の拡散層と同導電型
であって第１の拡散層の不純物濃度より低い不純物を含
有する第３の拡散層が、この第１の拡散層を包むように
形成される。
であって第１の拡散層の不純物濃度より低い不純物を含
有する第３の拡散層が、この第１の拡散層を包むように
形成される。
【００４５】そして、上記の第１拡散層あるいは第３の
拡散層がドレイン領域となり第２の拡散層がソース領域
となり、上記の第１の絶縁膜の膜厚がドレイン領域側で
薄くソース領域側で厚くなるように形成される。
拡散層がドレイン領域となり第２の拡散層がソース領域
となり、上記の第１の絶縁膜の膜厚がドレイン領域側で
薄くソース領域側で厚くなるように形成される。
【００４６】そして、上記の１個の浮遊ゲート型トラン
ジスタに１個の選択用トランジスタが直列接続され１個
のメモリセルが構成される。
ジスタに１個の選択用トランジスタが直列接続され１個
のメモリセルが構成される。
【００４７】このような浮遊ゲート型不揮発性メモリの
構造のために、従来の技術で説明したようなアバランシ
ェ・ブレークダウンは無くなり、あるメモリセルの書き
込み動作時で別のメモリセルが誤書き込みされるような
ことは皆無になる。このような誤書き込みの防止は、上
記のような不揮発性メモリセルが微細化されても確保さ
れるものである。
構造のために、従来の技術で説明したようなアバランシ
ェ・ブレークダウンは無くなり、あるメモリセルの書き
込み動作時で別のメモリセルが誤書き込みされるような
ことは皆無になる。このような誤書き込みの防止は、上
記のような不揮発性メモリセルが微細化されても確保さ
れるものである。
【００４８】そして、浮遊ゲート型不揮発性メモリの動
作電圧を高くすることが容易になり、不揮発性半導体記
憶装置の高速動作が可能になる。
作電圧を高くすることが容易になり、不揮発性半導体記
憶装置の高速動作が可能になる。
【図１】本発明の第１の実施の形態を説明する２つのメ
モリセルの断面図である。
モリセルの断面図である。
【図２】本発明の第２の実施の形態を説明するメモリセ
ルの断面図である。
ルの断面図である。
【図３】従来の技術を説明するためのメモリセルの断面
図である。
図である。
１，２１ 半導体基板 ２，２ａ、２２ ゲート酸化膜 ３，３ａ，２３ 選択ゲート電極 ４，４ａ，２４ 第１の絶縁膜 ５，５ａ，２５ 浮遊ゲート電極 ６，６ａ，２６ 第２の絶縁膜 ７，７ａ，２７ 制御ゲート電極 ８，８ａ，９，９ａ，１０，２８，２９，３０ Ｎ+
型拡散層 １１ Ｎ型拡散層
型拡散層 １１ Ｎ型拡散層
Claims (5)
- 【請求項１】 一導電型半導体基板の主表面に形成され
た逆導電型の第１の拡散領域と第２の拡散層と、前記第
１の拡散層と第２の拡散層との間に形成されたチャネル
領域と、前記チャネル領域上に順次積層して形成された
第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜及び制御
ゲート電極とを有する浮遊ゲート型トランジスタにおい
て、前記第１の絶縁膜が前記チャネル領域上で２種類の
膜厚を有する絶縁膜で一体的になるように形成されてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記第１の拡散層の不純物濃度より低い
逆導電型の不純物を含有する第３の拡散層が、前記第１
の拡散層を包むように形成されていることを特徴とする
請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１拡散層あるいは前記第３の拡散
層がドレイン領域となり第２の拡散層がソース領域とな
り、前記第１の絶縁膜の膜厚が前記ドレイン領域側で薄
く前記ソース領域側で厚くなるように形成されているこ
とを特徴とする請求項１または請求項２記載の不揮発性
半導体記憶装置。 - 【請求項４】 前記浮遊ゲート型トランジスタに絶縁ゲ
ート電界効果トランジスタが選択用トランジスタとして
直列接続されていることを特徴とする請求項１、請求項
２または請求項３記載の不揮発性半導体記憶装置。 - 【請求項５】 前記選択用トランジスタと前記浮遊ゲー
ト型トランジスタとでメモリセルが構成され、前記第２
の拡散層が共通ソース線として配設されていことを特徴
とする請求項４記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298921A JPH11135653A (ja) | 1997-10-30 | 1997-10-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298921A JPH11135653A (ja) | 1997-10-30 | 1997-10-30 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135653A true JPH11135653A (ja) | 1999-05-21 |
Family
ID=17865914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9298921A Pending JPH11135653A (ja) | 1997-10-30 | 1997-10-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107316867A (zh) * | 2017-06-23 | 2017-11-03 | 武汉新芯集成电路制造有限公司 | 闪存存储阵列及其制造方法 |
-
1997
- 1997-10-30 JP JP9298921A patent/JPH11135653A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107316867A (zh) * | 2017-06-23 | 2017-11-03 | 武汉新芯集成电路制造有限公司 | 闪存存储阵列及其制造方法 |
| CN107316867B (zh) * | 2017-06-23 | 2019-10-25 | 武汉新芯集成电路制造有限公司 | 闪存存储阵列及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000321 |