CN107316867B - 闪存存储阵列及其制造方法 - Google Patents

Abstract

本发明提供一种闪存存储阵列及其制造方法，通过定义新的存储阵列，取消有源区之间的隔离结构以及每个存储位漏极区的导电接触插塞结构，使同列的所有存储位的源极区和漏极区由两个导电接触插塞分别连接，从而大幅减低单个存储位的面积，大幅降低导电接触插塞的工艺窗口的刻蚀和填充难度，为控制栅极线方向的设计尺寸微缩提供了可行性。

Description

闪存存储阵列及其制造方法

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种闪存存储阵列及其制造方法。

背景技术

目前浮栅型NOR Flash(或非闪存)存储阵列是以浮栅晶体管为基本单元，其中的多个浮栅晶体管以并联方式连接，每个浮栅晶体管在漏端(Drain)均有接触孔(Contact)相连，以连接到相应的位线(BL)上，由此，一方面造成单个存储位(Bit，即存储单元)的尺寸大，进而使得整个存储阵列的面积大；另一方面造成NOR Flash存储阵列的制作工艺复杂，再继续向小尺寸微缩(Shrink)时，会面临工艺的挑战及成本的增加。

发明内容

本发明的目的在于一种闪存存储阵列及其制造方法，能够减小存储单元的面积，降低工艺难度。

为了实现上述目的，本发明提供一种闪存存储阵列，包括：

半导体衬底；

多条源极区和多条漏极区，按列平行且相间的排列在所述半导体衬底内，且相邻的源极区和漏极区之间存在间隔区；

多条控制栅极线，按行平行排列在所述半导体衬底上；

多个存储节点，位于所述控制栅极线和所述间隔区的交叠处，且位于所述控制栅极线和所述间隔区之间；

多个导电接触插塞，相应的设置在每条所述源极区的一端上方和每条所述漏极区的一端上方，且均位于所述端的相邻的边缘的控制栅极线的外侧。

可选的，所述存储节点包括依次位于所述交叠处的间隔区表面上的隧穿介质层、浮栅层以及栅间介质层。

可选的，所述隧穿介质层包括氧化硅、氮化硅、氮氧化硅和高K介质中的至少一种；所述栅间介质层包括氧化硅、氮化硅和氮氧化硅中的至少一种。

可选的，偶数列的所述源极区的一端上方的导电接触插塞和第一金属互连线电接触，奇数列的所述源极区的一端上方的导电接触插塞和第二金属互连线电接触；每条所述漏极区的一端上方的导电接触插塞与相应的第三金属互连线电接触，以形成位线。

可选的，所述多个导电接触插塞均位于所述闪存存储阵列的同一端；或者所有源极区上方的导电接触插塞位于所述闪存存储阵列的一端，所有漏极区上方的导电接触插塞位于所述闪存存储阵列的另一端。

可选的，所述闪存存储阵列为或非闪存的存储阵列。

本发明还提供一种闪存存储阵列的制造方法，包括以下步骤：

提供半导体衬底，在所述半导体衬底上依次形成隧穿介质层和浮栅层；

按列方向至少刻蚀所述浮栅层，以形成多条按列排列的沟槽；

对所述沟槽底部的半导体衬底进行源极区离子注入或者漏极区离子注入，以形成按列平行且相间的排列在所述半导体衬底内的多条源极区和多条漏极区，且相邻的源极区和漏极区之间存在间隔区；

在所述浮栅层以及源极区和漏极区的上方依次形成栅间介质层和控制栅极层；

按行方向依次刻蚀所述控制栅极层、栅间介质层、浮栅层和隧穿介质层至所述半导体衬底表面，以形成控制栅极线以及浮栅；以及

在所述源极区的一端方和漏极区的一端上方形成导电接触插塞。

可选的，对所述沟槽底部的半导体衬底进行源极区离子注入或者漏极区离子注入之前，先对所述沟槽底部的半导体衬底进行轻掺杂漏区离子注入。

可选的，所述隧穿介质层包括氧化硅、氮化硅、氮氧化硅和高K介质中的至少一种；所述栅间介质层包括氧化硅、氮化硅和氮氧化硅中的至少一种。

可选的，所述制造方法还包括：

在所述浮栅层以及源极区和漏极区上形成栅间介质层之前，在所述浮栅层和所述沟槽表面上形成暴露出所述浮栅层顶部的覆盖介质层；

对暴露出的不同位置的所述浮栅层进行回刻蚀

可选的，在所述沟槽底部的源极区和漏极区上形成导电接触插塞的步骤包括：

在所述源极区、漏极区和控制栅极线表面上形成自对准金属硅化物；

在包含所述自对准金属硅化物的整个表面上覆盖层间介电层；

刻蚀所述源极区的一端上方和所述漏极区的一端上方的层间介电层，直至所述自对准金属硅化物表面，以形成接触窗口；

在所述接触窗口中填充导电金属，以形成导电接触插塞。

可选的，所述制造方法还包括：在包含所述自对准金属硅化物的整个表面上覆盖层间介电层之前，先在包含所述自对准金属硅化物的整个表面上覆盖一层接触刻蚀停止层；刻蚀所述源极区的一端方和所述漏极区的一端上方的层间介电层和接触刻蚀停止层，直至所述自对准金属硅化物表面，以形成接触窗口。

可选的，在所述层间介电层和所述导电接触插塞的上方形成多条金属互连线，所述多条金属互连线包括一条第一金属互连线、一条第二金属互连线和多条不同于第一金属互连线和第二金属互连线的第三金属互连线，且偶数列的所述源极区的一端上方的导电接触插塞和所述第一金属互连线电接触，奇数列的所述源极区的一端上方的导电接触插塞和所述第二金属互连线电接触；每条所述漏极区的一端上方的导电接触插塞与相应的第三金属互连线电接触，以形成位线。

可选的，所述闪存存储阵列为或非闪存的存储阵列。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的闪存存储阵列，包括按列平行且相间排列的源极区和漏极区、按行平行排列的控制栅极线(CG)、位于控制栅极线与源极区和漏极区之间的间隔区交叠处的存储节点以及位于每条源极区一端上方和每条漏极区一端上方的导电接触插塞，即一个存储位(Bit，或称为存储单元)的源极区和漏极区分属两列，每个存储位的漏极区不再需要导电接触插塞(contact)，同一列上的存储位的源极和漏极由共同的两个导电接触插塞分别连接，避免了现有存储阵列中的存储位间的隔离结构以及每个存储位漏极区的导电接触插塞，大幅减低了单个存储位的面积，为控制栅极线方向(即行方向、字线WL方向)的设计尺寸微缩(Shrink)提供了可行性，例如当所述闪存存储阵列为65nm NOR闪存的存储阵列时，每个存储位的面积降低至180nm(WL)*120nm(BL),是目前45nm NOR闪存的单个存储位面积的81.4％。

2、本发明的闪存存储阵列的制造方法，先形成按列平行且相间的排列在所述半导体衬底内的多条源极区和多条漏极区，后形成按行平行排列的控制栅极线以及在间隔区和控制栅极线之间形成浮栅，取消了用于存储位间隔离的STI隔离工艺以及用于每个存储位漏极区的导电接触插塞工艺，大幅减低了用于形成导电接触插塞的接触窗口的刻蚀和填充的工艺难度，为控制栅极线方向(即行方向、字线方向)的设计尺寸微缩提供了可行性。

附图说明

图1A是一种浮栅型NOR闪存器件的存储阵列等效电路图；

图1B是图1A所示的浮栅型NOR闪存器件的存储阵列版图结构示意图；

图1C是沿图1B所示的存储阵列版图的xx’方向的剖面结构示意图；

图1D是沿图1B所示的存储阵列版图的yy’方向的剖面结构示意图；

图2A是本发明具体实施例的闪存存储阵列的版图结构示意图；

图2B是沿图2A所示的闪存存储阵列版图的xx’方向的剖面结构示意图；

图2C是图2A所示的闪存存储阵列的等效电路示意图；

图3是本发明具体实施例的闪存存储阵列的制造方法流程图；

图4A至4F是本发明具体实施例的闪存存储阵列的制造方法中的器件结构剖面示意图。

具体实施方式

请参考图1A，在目前的浮栅型NOR Flash(或非/反或闪存)中，其存储阵列是以浮栅晶体管Cell为基本单元，多个浮栅晶体管MOS按矩阵(即按行按列)排列，并通过并联方式相互连接，各个浮栅晶体管MOS的源极S共同由Common Source(公共源线)连接，漏极D分别连接至相应的位线(Bitline，BL)BL0、BL1、…、BLn-1、BLn上，栅极G连接到相应的字线(wordline，WL，即控制栅极线)WL0、WL1、WL2、WL3、…。该存储阵列对应的版图(layout)如图1B所示，包括有源区(AA)101、浅沟槽隔离结构(STI)102、控制栅极线(CG，即字线)103、浮栅(FG)104、源极区105、漏极区106以及漏极区106上的导电接触插塞(Contact)107，有源区101按列排列，控制栅极线103按行排列，每条控制栅极线103和有源区101的交叠处即为存储单元Cell的位置，同列的存储单元Cell共用同一条有源区101，且每个存储单元Cell的源极区105和漏极区106位于同一列有源区101中，同行的存储单元Cell共用同一条控制栅极线，图1C和图1D分别示出了所述存储阵列的每行结构和每列结构的剖面结构，每列有源区101通过浅沟槽隔离结构102隔离开来，有源区101和浮栅104之间有隧穿氧化层108，浮栅104和控制栅极线103之间有ONO(氧化层-氮化层-氧化层)层109，导电接触插塞107形成在层间介电层110中，且通过硅化物112与漏极区105电接触。目前的这种存储阵列的一种制造方法包括以下步骤：

首先，提供半导体衬底100，在所述半导体衬底100上依次沉积隧穿氧化层108和浮栅层104；

然后，刻蚀所述浮栅层104、隧穿氧化层108及半导体衬底100形成按列排列的多个浅沟槽；

接着，在所述浅沟槽中填充顶端高于所述浮栅层104隔离介质，再通过平坦化工艺使所述隔离介质与浮栅层104处于同一平面，并进一步回刻所述隔离介质以去除位于相邻浮栅层104之间的部分，从而形成STI 102和按列排列的有源区101；

然后，在浮栅层104、STI 102和有源区101表面上沉积ONO层109以及控制栅层，并刻蚀控制栅层、ONO层109和浮栅层104，以形成按行排列的控制栅极线103以及独立的浮栅104，独立的浮栅104位于控制栅极线103和有源区101的交叠处；

接着，在浮栅104至控制栅极线103的叠层结构两侧形成侧墙，并对所述叠层结构和侧墙两侧暴露出的有源区101进行源漏离子注入，形成源极区105和漏极区106；

然后，在控制栅极线103和漏极区106上形成自对准硅化物112；

之后，沉积层间介质层110，并刻蚀漏极区106上方的层间介电层110形成接触窗口，在接触窗口中填充钨等导电物质以形成导电接触插塞107。

由于上述的浮栅型NOR Flash的每个存储单元cell在漏极区105均有导电接触插塞107相连，一方面导电接触插塞107本身的尺寸使得单个存储位(Bit)的尺寸较大，进而使整个存储阵列的面积较大，例如45nm制程下采用自对准接触孔工艺形成的存储阵列，单个Bit的尺寸是225nm(WL，字线)*118nm(BL，位线)，其栅极长度(即CG length)为105nm，其有源区101的线宽(即AA width)为59nm，其有源区101之间的STI 102的线宽(即AA space)为59nm，其源极区106的线宽(即Source space)是120nm，其漏极区105的线宽(即Drainspace)是120nm；再例如65nm制程下采用自对准接触孔工艺形成的存储阵列，单个Bit的尺寸是300nm(WL，字线)*150nm(BL，位线)，其栅极长度(CG length)为125nm，其有源区101的线宽为70nm，其有源区101之间的STI 102的线宽为59nm，其硅化物112的线宽(SAS space)是95nm，其漏极区105的线宽是225nm；另一方面，由于需要在每个存储单元的漏极区105上制作导电接触插塞107，工艺复杂，在存储阵列继续向小尺寸微缩时会面临工艺的挑战及成本的增加。

本发明的技术方案主要是通过定义新的存储阵列，取消上述存储阵列中有源区之间的STI 102(即取消同行浮栅底部的STI)，同时取消每个Bit漏极区的导电接触插塞，使同列的所有存储位的源极区(源端)和漏极区(漏端)由两个导电接触插塞分别连接，从而大幅减低单个Bit的面积，大幅降低导电接触插塞的工艺窗口的刻蚀和填充难度，为控制栅极线(即字线)方向的设计尺寸微缩提供了可行性。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图2A和图2B，本发明提供一种闪存存储阵列，包括：半导体衬底200、多条源极区201、多条漏极区202、多个存储节点cell、多条控制栅极线203以及多个导电接触插塞205。其中，源极区201和漏极区202按列平行且相间的排列在所述半导体衬底200内，且相邻的源极区201和漏极区202之间存在间隔区(即列向上未进行源漏区离子掺杂的半导体衬底200)。控制栅极线(CG)203即字线WL，按行平行排列在所述半导体衬底200上，每条控制栅极线203均与各条源极区201和漏极区202垂直相交。存储节点cell(即存储位)分别位于每条控制栅极线203和每条间隔区的交叠处，且位于该条控制栅极线203和所述间隔区之间，所有的存储节点cell按行按列形成存储阵列，请参考图2B，本实施例的存储节点cell包括依次位于半导体衬底200表面上的隧穿介质层206、浮栅层204、栅间介质层208，所述隧穿介质层206可以为单层结构，也可以为叠层结构，其材质可以包括氧化硅、氮化硅、氮氧化硅和高K介质中的至少一种；所述栅间介质层208可以为单层结构，也可以为叠层结构，其材质包括氧化硅、氮化硅和氮氧化硅中的至少一种，例如栅间介质层208为ONO(氧化层-氮化层-氧化层)叠层结构。存储节点cell与其两侧的源极区201部分、漏极区202部分及上方的控制栅极线203部分形成一个浮栅型MOS管(即一个存储单元)，在导电接触插塞205传递的信号下实现数据存储、擦除等。各个导电接触插塞205分别相应的设置在各条所述源极区201的一端上方和各条所述漏极区202的一端上方，且均位于所述端的相邻的边缘的控制栅极线203的外侧。由此，同列上的存储单元的源极区201(即浮栅型MOS管的源端)通过该列源极区201端部上的一个导电接触插塞205连接，所述同列上的存储单元的漏极区202(即浮栅型MOS管的漏端)通过该列漏极区202端部上的一个导电接触插塞205连接，且偶数列的源极区201的一端上方的导电接触插塞205和第一金属互连线(未图示)电接触，奇数列的源极区202的一端上方的导电接触插塞205和第二金属互连线(未图示)电接触；各条所述漏极区的一端上方的导电接触插塞205分别与相应的一条第三金属互连线(未图示)电接触，以形成各条位线。

请参考图2C，图2C为图2A所示的闪存存储阵列版图的等效电路，该存储阵列电路包括排列成m行n列的矩阵形式的m*n个浮栅型MOS管，各行浮栅型MOS管的栅极(G，即控制栅极)连接到相应的字线WL1、WL2、…、WLm-1、WLm上，字线WL1、WL2、…、WLm-1、WLm即m条控制栅极线203按行排列形成，各列浮栅型MOS管的漏端(D)连接到相应的位线BL0、BL1、…、BLn-1、BLn上，位线BL0、BL1、…、BLn-1、BLn可以是n条漏极区202，也可以是n条漏极区202端部上方的导电接触插塞205连接的n条第三金属互连线(未图示)，各列浮栅型MOS管的源端(S)连连接到相应的源线SL0、SL1、…、SLn-1、SLn上，且偶数列的源线SL0、SL2、SL4…的一端连接在一起形成“偶数列源端”，奇数列的源线SL1、SL3、SL5…的一端连接在一起形成“奇数列源端”，由此在偶数列源端和奇数列源端上输入相应信号，同时在位线和字线上输入相应信号时，可以选中相应位置的浮栅型MOS管的数据存储等操作，源线SL0、SL1、…、SLn-1、SLn即n条源极区201，偶数列的源极区201通过各自端部的导电接触插塞205连接至第一金属互连线，第一金属互连线的信号输入端即作为“偶数列源端”，奇数列的源极区201通过各自端部的导电接触插塞205连接至第二金属互连线，第二金属互连线的信号输入端即作为“奇数列源端”。

可选的，所有导电接触插塞205均位于所述闪存存储阵列的同一端，以减小工艺的堆叠对准难度；或者所有源极区201上方的导电接触插塞205位于所述闪存存储阵列的一端，所有漏极区202上方的导电接触插塞205位于所述闪存存储阵列的另一端，以有利于减小导电接触插塞的尺寸，增大存储阵列的有效面积。

综上所述，本发明的闪存存储阵列，包括按列平行且相间排列的源极区和漏极区、按行平行排列的控制栅极线(CG)、位于控制栅极线与源极区和漏极区之间的间隔区交叠处的存储节点以及位于每条源极区一端上方和每条漏极区一端上方的导电接触插塞，即一个存储位(Bit，或称为存储单元)的源极区和漏极区分属两列，每个存储位的漏极区不再需要导电接触插塞(contact)，同一列上的存储位的源极和漏极由共同的两个导电接触插塞分别连接，避免了现有存储阵列中的存储位间的隔离结构以及每个存储位漏极区的导电接触插塞结构，大幅减低了单个存储位的面积，为控制栅极线方向(即行方向、字线WL方向)的设计尺寸微缩(Shrink)提供了可行性，例如当本发明的闪存存储阵列应用于65nm NOR闪存时，每个存储位的面积降低至180nm(WL)*120nm(BL),是目前45nm NOR闪存的单个存储位面积的81.4％。

请参考图3，本发明提供一种闪存存储阵列的制造方法，包括以下步骤：

S1，提供半导体衬底，在所述半导体衬底上依次形成隧穿介质层和浮栅层；

S2，按列方向至少刻蚀所述浮栅层，以形成多条按列排列的沟槽；

S3，对所述沟槽底部的半导体衬底进行源极区离子注入或者漏极区离子注入，以形成按列平行且相间的排列在所述半导体衬底内的多条源极区和多条漏极区，且相邻的源极区和漏极区之间存在间隔区；

S4，在所述浮栅层以及源极区和漏极区的上方依次形成栅间介质层和控制栅极层；

S5，按行方向依次刻蚀所述控制栅极层、栅间介质层、浮栅层和隧穿介质层至所述半导体衬底表面，以形成控制栅极线以及浮栅；以及

S6，在所述源极区的一端方和漏极区的一端上方形成导电接触插塞。

请参考图4A，在步骤S1中，提供的半导体衬底400可以为硅(Si)、硅锗(SiGe)、绝缘层上覆硅(SOI)、绝缘层上覆硅锗(SGOI)或绝缘层上覆锗(GOI)等。可以采用离子注入的方式可形成不同功能的阱区，例如半导体衬底400为p型衬底，可以先使用传统的光掩模和离子注入技术，形成深n阱区(未图示)，接着在深n阱区中形成p阱区，之后可以进行用于调节存储区和外围区的阈值电压的离子注入，并在完成离子注入后去除光掩模。接着可以采用热氧化工艺或者低压化学气相沉积(LPCVD)工艺等在半导体衬底400的整个表面上形成隧穿介质层401，所述隧穿介质层401可以是单层结构，也可以是叠层结构，其材质包括氧化硅、氮化硅、氮氧化硅和高K介质中的至少一种。然后采用化学气相沉积工艺等在隧穿介质层401表面上形成浮栅层402，浮栅层402的材质可以包括多晶硅、氮化硅、硅点或金属点中的至少一种。当浮栅层402为多晶硅时，优选地在沉积的同时进行原位掺杂(in-situ)，以提高器件性能。

请继续参考图4A，在步骤S2中，依次刻蚀所述浮栅层402、隧穿介质层401及半导体衬底400形成多条沟槽403，沟槽403按列排列在半导体衬底400表面上且数量为偶数，以在后续利用奇数列的沟槽形成源极区404，利用偶数列的沟槽形成漏极区405；在本发明的其他实施例中，为了更好的保护底部半导体衬底400，也可以仅仅刻蚀所述浮栅层402形成沟槽403，以利用隧穿介质层401防止半导体衬底400在后续源漏区离子注入中产生额外的损伤。

请继续参考图4A，在步骤S3中，在按列排列的沟槽403形成后，可以先对沟槽403底部的半导体衬底400进行轻掺杂漏极(Lightly Doped Drain，LDD)离子注入，以形成轻掺杂区406，所述轻掺杂漏极离子注入工艺中使用的离子可以为砷，用以降低短信道效应、提升性能、增强内存写入效率。然后分别对奇数列和偶数列的沟槽403底部的半导体衬底400进行不同的重掺杂源漏离子注入，以使奇数列沟槽403底部的半导体衬底400形成源极区404(或漏极区405)，使偶数列沟槽403底部的半导体衬底400形成漏极区405(或源极区404)。相邻的源极区404和漏极区405之间存在的间隔区即步骤S2刻蚀后剩余的浮栅层402底部的半导体衬底400部分。半导体衬底400为P型衬底时，源极区404中注入的离子可以为磷与砷，漏极区405中注入的离子可以是磷。当用于制作65nm的NOR闪存时，源极区404的线宽可以是60nm,漏极区405的线宽可以是60nm。显然本步骤直接利用沟槽形成源极区和漏极区，这是不同于现有技术中利用沟槽形成浅沟槽隔离结构的技术。

请参考图4B至4D，为了调整存储阵列各存储节点之间的高度梯度以及增强后续形成的浮栅和控制栅极线之间的绝缘性，可以先采用低温热氧化(LTO)工艺或者沉积工艺至少在浮栅层402的侧壁和顶部形成覆盖介质层407；然后，请参考图4C，通过化学机械研磨(CMP)工艺去除浮栅层402顶部的覆盖介质层407，并对暴露出的不同位置的浮栅层402的进行一定程度的回刻蚀，回刻蚀的深度在不同位置可以相同，也可以不同，例如图4D中402a位置和402b位置的浮栅层402回刻蚀深度不同。

请参考图4E，在步骤S4中，可以采用化学气相沉积工艺等在浮栅层402、沟槽403表面上依次沉积栅间介质层408和控制栅极层409，栅间介质层408可以是单层结构，也可以是叠层结构，其材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。优选的，栅间介质层408是高温化学气相沉积工艺形成的ONO(二氧化硅-氮化硅-二氧化硅)三层结构，以提高绝缘性能，改善数据存储性能。控制栅极层409的材质可以为多晶硅，也可以为多晶硅及其上方的金属或金属硅化物，在控制栅极层409沉积的同时进行原位掺杂(in-situ)，以提高器件性能。

请继续参考图4E，在步骤S5中，按行方向(即在半导体衬底400平面上与源极区404和漏极区405垂直的方向)依次刻蚀控制栅极层409、栅间介质层408、覆盖介质层407、浮栅层402以及隧穿介质层401，以形成控制栅极线和独立的浮栅，各个控制栅极线与源极区404、漏极区405垂直，独立的浮栅位于相邻的源极区404、漏极区405之间的间隔区上方。当用于制作65nm的NOR闪存时，控制栅极线的线宽(CG length)可以是60nm,每条控制栅极线的左侧间隔(CG left space)可以是60nn,右侧间隔(CG right space)可以是60nm。

优选的，可以采用侧墙工艺在控制栅极线至隧穿介质层401的叠层结构(即存储节点)侧壁上制造栅极侧墙(未图示)，以保证控制栅极线和浮栅之间的隔离性能，并保护制栅极线至隧穿介质层401的叠层结构的侧壁形貌在后续工艺中不遭受不利影响。

请参考图4F，本实施例在步骤S6中，选择在源极区404和漏极区405的同一端上方制作导电接触插塞，具体过程如下：

首先，在控制栅极线以及包括源极区404、漏极区405在内的半导体衬底400表面上形成一层氧化硅等保护介质层410，此时保护介质层410全面覆盖半导体衬底400上方的整个表面，之后刻蚀保护介质层410以暴露出源极区404的一端、漏极区405和一端和控制栅极线的一端上用于形成导电接触插塞的表面；

然后，进行一自对准金属硅化工艺，即先在包括保护介质层410以及控制栅极线、源极区404、漏极区405的暴露表面的整个器件表面上沉积钴(Co)、钛(Ti)、镍(Ni)、钨(W)或钼(Mo)…等耐热金属，然后进行一快速热退火处理工艺，以在所述源极区404一端、漏极区405的一端及所述控制栅极线一端上各形成一自对准金属硅化物(salicide layer)411，用于降低寄生电阻，之后通过化学机械研磨(CMP)等工艺去除多余的未反应金属，此时实质上仅仅保留了控制栅极线、源极区404、漏极区405的暴露表面上的自对准金属硅化物；

接着，通过化学气相沉积工艺在包含自对准金属硅化物的整个器件表面上依次沉积一接触刻蚀停止层412和一层间介电层413，接触刻蚀停止层412可以是氧化硅、氮化硅或氮氧化硅，用于保护下方的自对准金属硅化物411，层间介电层413的材质包括氧化硅、磷硅玻璃、硼磷硅玻璃或碳化硅等；并通过化学机械研磨(CMP)或回蚀刻法(Etch Back)对层间介电层413的顶部进行平坦化，以为后续工艺提供平坦的工艺表面；

然后，刻蚀层间介电层413和接触刻蚀停止层，以在所述漏极区405的一端上方的自对准金属硅化物411、源极区404的一端上方的自对准金属硅化物412以及控制栅极线一端上方的自对准金属硅化物上形成一接触开口；

接着，在接触窗开口内形成填充导电材料以形成导电接触插塞414，具体地，先在层间介电层413和接触窗口的表面上形成一层粘附层，粘附层的材质可以是钛、氮化钛、钽或氮化钽，之后通过溅镀工艺向接触窗口中继续填充导电金属材料，直至填满接触窗口，导体金属的材质例如是铝、钛、铬、钨、钴、镍、铜等，然后通过CMP等工艺移除接触窗开口以外的粘附层和导电金属，以形成导电接触插塞414。

之后可以在层间介电层413和导电接触插塞414表面上继续沉积金属层间介电层，以制造电接触偶数列源极区404上导电接触插塞414顶部的第一金属互连线、电接触奇数列源极区404上导电接触插塞414顶部的第二金属互连线、电接触各条漏极区405上导电接触插塞414顶部的各条第三金属互连线，从而完成闪存的制造。

需要说明的是，为了更清晰直观的理解本发明的闪存存储阵列的制造方法，图4A至图4E选取了图2所示的版图中沿控制栅极线方向且位于控制栅极线位置处的器件剖面结构示意图，而图4F仅仅示出了沿控制栅极线方向且位于导电接触插塞位置处的剖面结构示意图，本领域技术人员能够根据图4A至图4F获悉半导体衬底整个表面上方的结构成型情况。此外，在本发明的其他实施例中，源极区404的导电接触插塞414和漏极区的导电接触插塞414的位置可以分属于存储阵列的两端，以有利于导电接触插塞的尺寸降低和工艺难度的降低。

综上所述，本发明的闪存存储阵列的制造方法，先利用刻蚀浮栅层后形成的沟槽，形成按列平行且相间的排列在所述半导体衬底内的多条源极区和多条漏极区，之后再形成按行平行排列的控制栅极线以及在间隔区和控制栅极线之间形成浮栅，取消了用于存储位间隔离的STI隔离工艺以及用于每个存储位漏极区的导电接触插塞工艺，大幅减低了用于形成导电接触插塞的接触窗口的刻蚀和填充的工艺难度，为控制栅极线方向(即行方向、字线方向)的设计尺寸微缩提供了可行性。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种闪存存储阵列，其特征在于，包括：

半导体衬底；

多条源极区和多条漏极区，按列平行且相间的排列在所述半导体衬底内，且相邻的源极区和漏极区之间存在间隔区；

多条控制栅极线，按行平行排列在所述半导体衬底上；

多个存储节点，位于所述控制栅极线和所述间隔区的交叠处，且位于所述控制栅极线和所述间隔区之间，所述存储节点包括依次位于所述交叠处的间隔区表面上的隧穿介质层、浮栅层以及栅间介质层，多条按列排列的沟槽至少贯穿所述浮栅层，所述存储节点还包括在所述栅间介质层形成之前形成的覆盖介质层，所述覆盖介质层形成于所述浮栅层和所述沟槽的表面上并暴露出所述浮栅层的顶部，至少一个所述存储节点的所述浮栅层有相应的回刻蚀的深度，用以调整所述存储节点和其他的所述存储节点之间的高度梯度；

多个导电接触插塞，相应的设置在每条所述源极区的一端上方和每条所述漏极区的一端上方，且均位于所述端的相邻的边缘的控制栅极线的外侧。

2.如权利要求1所述的闪存存储阵列，其特征在于，所述隧穿介质层包括氧化硅、氮化硅、氮氧化硅和高K介质中的至少一种；所述栅间介质层包括氧化硅、氮化硅和氮氧化硅中的至少一种。

3.如权利要求1所述的闪存存储阵列，其特征在于，偶数列的所述源极区的一端上方的导电接触插塞和第一金属互连线电接触，奇数列的所述源极区的一端上方的导电接触插塞和第二金属互连线电接触；每条所述漏极区的一端上方的导电接触插塞与相应的第三金属互连线接触，以形成位线。

4.如权利要求1所述的闪存存储阵列，其特征在于，所述多个导电接触插塞均位于所述闪存存储阵列的同一端；或者所有源极区上方的导电接触插塞位于所述闪存存储阵列的一端，所有漏极区上方的导电接触插塞位于所述闪存存储阵列的另一端。

5.如权利要求1所述的闪存存储阵列，其特征在于，所述闪存存储阵列为或非闪存的存储阵列。

6.一种闪存存储阵列的制造方法，其特征在于，包括以下步骤：

提供半导体衬底，在所述半导体衬底上依次形成隧穿介质层和浮栅层；

按列方向至少刻蚀所述浮栅层，以形成多条按列排列的沟槽；

对所述沟槽底部的半导体衬底进行源极区离子注入或者漏极区离子注入，以形成按列平行且相间的排列在所述半导体衬底内的多条源极区和多条漏极区，且相邻的源极区和漏极区之间存在间隔区；

在所述浮栅层和所述沟槽表面上形成暴露出所述浮栅层顶部的覆盖介质层，并对暴露出的不同位置的所述浮栅层进行回刻蚀；

在所述浮栅层以及源极区和漏极区的上方依次形成栅间介质层和控制栅极层；

按行方向依次刻蚀所述控制栅极层、栅间介质层、覆盖介质层、浮栅层和隧穿介质层至所述半导体衬底表面，以形成控制栅极线以及浮栅；以及

在所述源极区的一端方和漏极区的一端上方形成导电接触插塞。

7.如权利要求6所述的闪存存储阵列的制造方法，其特征在于，对所述沟槽底部的半导体衬底进行源极区离子注入或者漏极区离子注入之前，先对所述沟槽底部的半导体衬底进行轻掺杂漏区离子注入。

8.如权利要求6所述的闪存存储阵列的制造方法，其特征在于，所述隧穿介质层包括氧化硅、氮化硅、氮氧化硅和高K介质中的至少一种；所述栅间介质层包括氧化硅、氮化硅和氮氧化硅中的至少一种。

9.如权利要求6所述的闪存存储阵列的制造方法，其特征在于，在所述沟槽底部的源极区和漏极区上形成导电接触插塞的步骤包括：

在所述源极区、漏极区和控制栅极线表面上形成自对准金属硅化物；

在包含所述自对准金属硅化物的整个表面上覆盖层间介电层；

刻蚀所述源极区的一端上方和所述漏极区的一端上方的层间介电层，直至所述自对准金属硅化物表面，以形成接触窗口；

在所述接触窗口中填充导电金属，以形成导电接触插塞。

10.如权利要求9所述的闪存存储阵列的制造方法，其特征在于，还包括：在包含所述自对准金属硅化物的整个表面上覆盖层间介电层之前，先在包含所述自对准金属硅化物的整个表面上覆盖一层接触刻蚀停止层；刻蚀所述源极区的一端方和所述漏极区的一端上方的层间介电层和接触刻蚀停止层，直至所述自对准金属硅化物表面，以形成接触窗口。

11.如权利要求10所述的闪存存储阵列的制造方法，其特征在于，在所述层间介电层和所述导电接触插塞的上方形成多条金属互连线，所述多条金属互连线包括一条第一金属互连线、一条第二金属互连线和多条不同于第一金属互连线和第二金属互连线的第三金属互连线，且偶数列的所述源极区的一端上方的导电接触插塞和所述第一金属互连线电接触，奇数列的所述源极区的一端上方的导电接触插塞和所述第二金属互连线电接触；每条所述漏极区的一端上方的导电接触插塞与相应的第三金属互连线电接触，以形成位线。

12.如权利要求6所述的闪存存储阵列的制造方法，其特征在于，所述闪存存储阵列为或非闪存的存储阵列。