KR20130095499A - 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, P형 반도체로 이루어진 복수의 활성영역을 포함하는 기판; 상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링 - 여기서, 상기 제1 및 제2 수직 스트링 각각은, 상기 활성영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀 및 선택 트랜지스터를 포함함. - ; 및 최하부의 메모리 셀과 상기 기판 사이에 개재되면서 제1 게이트 절연막을 사이에 두고 상기 채널과 접하고, 상기 제1 수직 스트링과 상기 제2 수직 스트링의 연결을 제어하는 하부 게이트를 포함한다.

Description

비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법{NONVOLATILE MEMORY DEVICE, METHOD FOR OPERATING THE SAME AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 다양하게 제안되고 있다.
2009년 6월 16-18일자에 개시된 논문 "Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices", VLSI Technology, 2009 symposium, ISBN 978-4-86348-009-4, pp. 136-137에는, 일명 PBiCS 구조라 불리는 플래시 메모리가 개시되어 있다. 이 구조는 적층된 메모리 셀의 상부 및 하부에 각각 비트라인 및 소스라인이 배치되는 일반적인 3차원 비휘발성 메모리 장치와 달리, 비트라인과 소스라인이 모두 적층된 메모리 셀 상부에 배치되는 구조이다. 따라서, 한 층의 선택 게이트만이 요구되므로 집적도 측면에서 유리하고, 금속 소스라인 형성이 가능하여 소스라인의 저항이 감소하는 효과가 있다.
그러나, PBiCS 구조에서는 채널이 기판 바디와 분리되어 있어서, 종래와 같이 기판 바디에 고전압을 인가하여 메모리 셀의 플로팅 게이트에 정공을 주입하는 F-N 터널링 방식의 소거 동작이 불가능하다. 대신, 선택 게이트에 고전압을 인가하여 GIDL(Gate Induced Drain Leakage) 전류를 발생시킴으로써 생성되는 정공을 채널에 주입하는 방식으로 데이터를 소거한다. 그러나, GIDL 전류 발생을 이용한 소거 방식은 제어가 어렵고 소거 효율이 떨어지는 단점이 있다.
한편, 동일자에 개시된 논문 "Vertical Cell Array using TCAT(Terabit Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory", VLSI Technology, 2009 symposium, ISBN 978-4-86348-009-4, pp. 192-193에는, 일명 TCAT 구조라 불리는 플래시 메모리가 개시되어 있다. 이 구조는 채널이 기판 바디와 직접 접하고 있기 때문에 종래와 같은 방식의 데이터 소거가 가능하다. 나아가, 슬릿을 이용한 희생막의 제거 및 텅스텐 매립 과정으로 워드라인을 형성하기 때문에 워드라인 저항이 감소하는 장점이 있다.
그러나, TCAT 구조에서는 좁은 슬릿을 통한 이온주입 공정으로 기판 내에 소스라인이 형성되기 때문에, 소스라인의 저항이 매우 커지는 문제가 있다.
따라서, 위와 같은 문제들을 해결할 수 있는 새로운 구조의 3차원 비휘발성 메모리 장치를 구현하는 것이 요구된다.
본 발명이 해결하고자 하는 과제는, 메모리 셀을 수직으로 적층하여 집적도를 증가시키면서도 소거 동작을 용이하고 효율적으로 수행할 수 있고, 나아가 소스 라인의 저항을 감소시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, P형 반도체로 이루어진 복수의 활성영역을 포함하는 기판; 상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링 - 여기서, 상기 제1 및 제2 수직 스트링 각각은, 상기 활성영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀 및 선택 트랜지스터를 포함함. - ; 및 최하부의 메모리 셀과 상기 기판 사이에 개재되면서 제1 게이트 절연막을 사이에 두고 상기 채널과 접하고, 상기 제1 수직 스트링과 상기 제2 수직 스트링의 연결을 제어하는 하부 게이트를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, P형 반도체로 이루어진 복수의 활성영역을 포함하는 기판; 및 상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링을 포함하고, 상기 제1 및 제2 수직 스트링 각각은, 상기 활성영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀 및 선택 트랜지스터를 포함하고, 상기 복수의 메모리 셀 중 최하부의 메모리 셀의 워드라인은, 상기 제1 수직 스트링과 상기 제2 수직 스트링의 연결을 제어한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 실시예에 따른 비휘발성 메모리 장치는, P형 반도체로 이루어진 복수의 활성영역을 포함하는 기판; 상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링 - 여기서, 상기 제1 및 제2 수직 스트링 각각은, 상기 활성영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀 및 선택 트랜지스터를 포함함. - ; 및 상기 제1 수직 스트링의 상기 채널과 상기 제2 수직 스트링의 상기 채널 사이에 해당하는 상기 활성영역 내에 형성되어 상기 제1 수직 스트링과 상기 제2 수직 스트링을 연결시키는 N형 불순물 영역을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 리드 동작 또는 프로그램 동작시 상기 하부 게이트에 패스 전압을 인가하여 상기 활성영역에 반전 영역을 형성함으로써 상기 제1 수직 스트링과 상기 제2 수직 스트링을 연결시키고, 소거 동작시 상기 활성영역에 소거 전압을 인가한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 리드 동작 또는 프로그램 동작시 상기 최하부의 메모리 셀의 워드라인에 패스 전압을 인가하여 상기 활성영역에 반전 영역을 형성함으로써 상기 제1 수직 스트링과 상기 제2 수직 스트링을 연결시키고, 소거 동작시 상기 활성영역에 소거 전압을 인가한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 소거 동작시 상기 활성영역에 소거 전압을 인가한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, P형 반도체층 또는 P형 반도체 기판을 선택적으로 식각하여 복수의 활성영역을 정의하는 트렌치를 형성하는 단계; 상기 트렌치에 매립되는 소자 분리막을 형성하는 단계; 및 상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링을 형성하는 단계를 포함하고, 여기서, 상기 제1 및 제2 수직 스트링 각각은, 상기 활성영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀 및 선택 트랜지스터를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 메모리 셀을 수직으로 적층하여 집적도를 증가시키면서도 소거 동작을 용이하고 효율적으로 수행할 수 있고, 나아가 소스 라인의 저항을 감소시킬 수 있다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도 및 회로도이다.
도 3a 내지 도 10은 도 1 및 도 2의 장치의 제조 방법의 일실시예를 설명하기 위한 도면이다.
도 11 내지 도 13은 도 1 및 도 2의 장치의 제조 방법의 다른 실시예를 설명하기 위한 도면이다.
도 14a 내지 도 16은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 17 및 도 18은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법과, 그 동작 방법을 설명하기 위한 도면이다.
도 19는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법과, 그 동작 방법을 설명하기 위한 도면이다.
도 20은 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법과, 그 동작 방법을 설명하기 위한 도면이다.
도 21은 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법과, 그 동작 방법을 설명하기 위한 도면이다.
도 22는 본 발명의 제7 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 1 내지 도 13을 참조하여 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법에 대하여 설명하기로 한다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도 및 회로도이다. 설명의 편의상 도 1에는 하나의 블록만을 도시하였고, 도 2에는 제1 방향으로 인접한 두 개의 블록을 도시하였으나, 비휘발성 메모리 장치에 제1 방향 및 제2 방향으로 배열되는 복수개의 블록이 포함됨은 물론이다.
도 1 및 도 2를 참조하면, 본 실시예의 비휘발성 메모리 장치는, P형 반도체로 이루어지고 소자분리막(11)에 의해 정의된 복수의 활성영역(10A)을 갖는 기판(10)과, 활성영역(10A) 각각의 상부에 형성된 한 쌍의 수직 스트링(ST1, ST2)과, 활성영역(10A)에 반전영역을 형성하는 방식으로 한 쌍의 수직 스트링(ST1, ST2)의 연결을 제어하는 하부 게이트(BG)를 포함한다.
보다 구체적으로, 기판(10)에 형성된 복수의 활성영역(10A)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열된다. 이때, 활성영역(10A) 각각은 제1 방향의 장축 및 제2 방향의 단축을 갖는 바(bar) 타입의 평면 형상을 갖는다. 또한, 활성영역(10A) 각각은 소정 깊이로 형성된 소자분리막(11)에 의해서 서로 분리된다. 기판(10)이 P형 반도체로 이루어지기 때문에, 활성영역(10A) 또한 P형 반도체로 이루어진다.
하나의 활성영역(10A)마다 한 쌍의 수직 스트링(ST1, ST2)이 배치된다. 설명의 편의상 한 쌍의 수직 스트링(ST1, ST2) 중 비트라인(BL)에 연결될 수직 스트링을 제1 수직 스트링(ST1)이라 하고, 소스라인(SL)에 연결될 수직 스트링을 제2 수직 스트링(ST2)이라 하기로 한다. 이때, 제1 수직 스트링(ST1)은 하단이 활성영역(10A)과 직접 접하면서 수직 방향으로 돌출된 채널(CH)과, 채널(CH)을 따라 적층된 복수의 워드라인(WL) 및 드레인 선택 라인(DSL)과, 워드라인(WL)과 채널(CH) 사이에 개재되는 메모리막(미도시됨)과, 드레인 선택 라인(DSL)과 채널(CH) 사이에 개재되는 게이트 절연막(미도시됨)을 포함한다. 또한, 제2 수직 스트링(ST2)은 하단이 활성영역(10A)과 직접 접하면서 수직 방향으로 돌출된 채널(CH)과, 채널(CH)을 따라 적층된 복수의 워드라인(WL) 및 소스 선택 라인(SSL)과, 워드라인(WL)과 채널(CH) 사이에 개재되는 메모리막(미도시됨)과, 소스 선택 라인(SSL)과 채널(CH) 사이에 개재되는 게이트 절연막(미도시됨)을 포함한다.
여기서, 메모리막은 채널(CH)과 워드라인(WL)을 서로 절연시키면서 전하를 저장하는 기능을 수행하는 막을 나타낸다. 메모리막은, 채널(CH)에 가까운 쪽에 배치되고 전하의 터널링을 가능하게 하는 터널 절연막, 워드라인(WL)에 가까운 쪽에 배치되고 전하의 이동을 차단하는 전하 차단막, 및 터널 절연막과 전하 차단막 사이에 개재되고 전하를 저장하는 기능을 갖는 전하 저장막을 포함한다. 예를 들어, 터널 절연막 및 전하 차단막은 산화막일 수 있고, 전하 저장막은 전하 트랩 기능을 갖는 질화막일 수 있다.
워드라인(WL) 사이, 워드라인(WL)과 드레인 선택 라인(DSL) 사이, 및 워드라인(WL)과 소스 선택 라인(SSL) 사이에는 도시되지 않은 층간 절연막이 개재되어 이들을 서로 절연시킨다. 하나의 채널(CH)과 접하는 메모리막 및 하나의 워드라인(WL)이 단위 메모리 셀을 이루고, 하나의 채널(CH)과 접하는 게이트 절연막 및 드레인 선택 라인(DSL)이 하나의 드레인 선택 트랜지스터를 이루고, 하나의 채널(CH)과 접하는 게이트 절연막 및 소스 선택 라인(SSL)이 하나의 소스 선택 트랜지스터를 이룬다. 워드라인(WL), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)은 제2 방향으로 연장되어 제2 방향으로 배열되는 채널(CH)과 접한다.
비트라인(BL)은 제1 수직 스트링(ST1)의 채널(CH)의 상단과 연결되면서 제1 방향으로 연장된다. 소스라인(SL)은 제2 수직 스트링(ST2)의 채널(CH)의 상단과 연결되면서 제2 방향으로 연장된다. 전술한 드레인 선택 트랜지스터는 비트라인(BL)과 제1 수직 스트링(ST1)의 연결을 제어하고, 소스 선택 트랜지스터는 소스라인(SL)과 제2 수직 스트링(ST2)의 연결을 제어한다.
하부 게이트(BG)는 최하부의 워드라인(WL)과 기판(10) 사이에 개재되고 채널(CH)을 감싸면서 블록별로 분리되는 판 형상을 갖는다. 하부 게이트(BG)와 채널(CH) 사이에는 도시되지 않은 게이트 절연막이 개재된다. 최하부의 워드라인(WL)과 하부 게이트(BG) 사이에는 도시되지 않은 층간 절연막이 개재되어 이들을 서로 절연시킨다. 하부 게이트(BG)와 기판(10) 사이에는 도시되지 않은 게이트 절연막이 개재되는데, 이 게이트 절연막은 후술하는 반전 영역 형성에 적절한 두께를 갖는다.
여기서, 하부 게이트(BG)는 인가되는 전압에 따라 활성영역(10A)에 반전 영역을 형성함으로써 제1 수직 스트링(ST1)과 제2 수직 스트링(ST2)을 연결할 수 있다. 구체적으로, 하부 게이트(BG)에 패스 전압과 같은 소정 양전압이 인가되는 경우 P형 반도체로 이루어지는 활성영역(10A)에 N형의 반전 영역이 형성되고, 그에 따라 활성영역(10A)에 제1 수직 스트링(ST1)의 채널(CH)과 제2 수직 스트링(ST2)의 채널(CH)을 서로 연결하는 전류의 흐름이 생성될 수 있다. 다시 말하면, 제1 수직 스트링(ST1)과 제2 수직 스트링(ST2)의 사이에는 이들의 연결을 제어하는 일종의 패스 트랜지스터가 형성되고, 패스 트랜지스터의 게이트 단자, 드레인 단자, 소스 단자 및 기판 단자는 각각 하부 게이트(BG), 제1 수직 스트링(ST1)의 채널(CH), 제2 수직 스트링(ST2)의 채널(CH) 및 기판(10)에 연결되는 것이다. 제1 수직 스트링과 제2 수직 스트링이 연결되면, 드레인 선택 트랜지스터, 복수의 메모리 셀 및 소스 선택 트랜지스터가 직렬로 연결된 하나의 U자형 스트링이 형성될 수 있다. 하나의 U자형 스트링은 하나의 활성영역(10A)마다 배치된다.
본 실시예에서는 하나의 블록이 제1 방향에서 2개의 U자형 스트링을 포함하는 경우를 도시하고 있으나, 본 발명이 이에 한정되지는 않으며 하나의 블록에 포함되는 U자형 스트링의 개수는 다양하게 변형될 수 있다. 또한, 도 2에서는 제1 방향으로 나란히 배열되는 2개의 블록을 도시하고 있으나, 본 발명이 이에 한정되지는 않으며 이들 블록은 제1 방향 및/또는 제2 방향으로 복수개가 반복 배열될 수 있다.
어느 하나의 U자형 스트링의 제2 수직 스트링(ST2)과 제1 방향에서 인접한 U자형 스트링의 제2 수직 스트링(ST2)은 서로 인접하게 배치되고, 그에 따라 소스라인(SL)을 공유할 수 있다. 또한, 제1 방향으로 배열되는 제1 수직 스트링(ST1)은 하나의 비트라인(BL)을 공유할 수 있다.
이상으로 설명한 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에 의하면 다음과 같은 효과가 획득될 수 있다.
우선, 비트라인(BL) 및 소스라인(SL)이 모두 제1 및 제2 수직 스트링(ST1, ST2)의 상부에 배치되기 때문에, 비트라인(BL) 및 소스라인(SL)을 금속 등의 저저항 물질로 구현하는 것이 가능하여 라인 저항이 감소한다. 또한, 드레인 선택 트랜지스터와 소스 선택 트랜지스터가 동일한 층에 형성되므로 수직적 측면에서 집적도 향상에 유리하다.
게다가, 제1 및 제2 수직 스트링(ST1, ST2)의 채널(CH)은 P형 반도체로 이루어진 기판(10)의 활성영역(10A)과 직접 연결되어 있다. 따라서, 기판(10)에 양의 고전압을 인가하여 채널(CH)에 정공을 주입하는 방식으로 소거 동작을 수행할 수 있으므로, 소거 효율이 우수한 장점이 있다.
이와 같이 제1 및 제2 수직 스트링(ST1, ST2)의 채널(CH)이 활성영역(10A)과 직접 연결되더라도, 필요시 예컨대 리드 동작이나 프로그램 동작시에는 하부 게이트(BG)를 이용한 반전 영역 형성으로 제1 수직 스트링(ST1)과 제2 수직 스트링(ST2)을 연결할 수 있으므로, 동작에 영향을 미치지 않는다.
요약하자면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 종래의 PBiCS의 구조의 유리한 효과 및 TCAT 구조의 유리한 효과만을 가질 수 있으면서도, 하부 게이트(BG)에 인가되는 전압을 제어하여 종래와 유사한 방식으로 동작할 수 있는 장점이 있다.
구체적인 동작 방법에 대해 전술한 도 2 및 아래의 [표 1]을 참조하여 보다 상세히 설명하기로 한다.
READ PROGRAM ERASE
block sel. unsel. sel. unsel. sel. unsel.
sel. BL 1V 0V floating
unsel. BL 0V Vcc floating
SL 0V Vcc floating
sel. DSL Vcc Vcc floating
unsel. DSL 0V 0V floating
sel. SSL Vcc 0V
 floating
unsel. SSL 0V
sel. WL Vread Vpgm 0V
 floating
unsel. WL Vread-pass1 Vpass1
BG Vread-pass2 0V Vpass2 0V floating
기판 0V or floating 0V or floating Verase
먼저, 리드 동작을 설명한다. 설명의 편의를 위하여 도 2의 박스로 표시된 메모리 셀(SEL 참조)이 리드 대상인 선택된 메모리 셀이라 하기로 한다. 또한, 선택된 메모리 셀을 포함하는 U자형 스트링(도 2의 좌측 U자형 스트링)을 선택된 스트링이라 한다. 또한, 선택된 스트링의 드레인 선택 라인 및 소스 선택 라인을 각각 선택된 드레인 선택 라인(sel. DSL) 및 선택된 소스 선택 라인(sel. SSL)이라 한다. 또한, 선택된 스트링이 포함된 블록(도 2의 제1 블록)의 하부 게이트를 선택된 하부 게이트(sel. BG)라 한다.
우선, 선택된 비트라인(sel. BL)에 소정 전압 예컨대, 1V를 인가하여 프리차지하고 나머지 비선택된 비트라인(unsel. BL, 도 2에는 미도시됨) 및 소스 라인(SL)에는 0V를 인가한다.
이어서, 선택된 드레인 선택 라인(sel. DSL) 및 선택된 소스 선택 라인(sel. SSL)에 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 완전히 턴온시키는 전압 예컨대, 전원전압(Vcc)을 인가하여 선택된 스트링과 비트라인(BL) 및 소스라인(SL)을 연결시킨다. 이때, 나머지 비선택된 드레인 선택 라인(unsel. DSL) 및 비선택된 소스 선택 라인(unsel. SSL)에는 턴오프 전압 예컨대, 0V를 인가하여 비트라인(BL) 및 소스라인(SL)과의 연결을 차단한다.
이어서, 선택된 워드라인(sel. WL)에 리드 전압(Vread)으로서 예컨대, 0V를 인가하고 나머지 비선택된 워드라인(unsel. WL)에 패스 전압(Vread-pass1)으로서 예컨대, 4~5V를 인가한다. 나아가 선택된 스트링의 제1 및 제2 수직 스트링(ST1, ST2)이 연결되어 선택된 스트링이 실질적으로 U자형 스트링을 이룰 수 있도록 선택된 하부 게이트(sel. BG)에 일종의 패스 전압(Vread-pass2)을 인가한다. 이때, 나머지 블록(예컨대, 도 2의 제2 블록)의 비선택된 하부 게이트(unsel. BG)에는 턴오프 전압 예컨대, 0V가 인가된다. 여기서, 패스 전압(Vread-pass2)은 기판(10)에 반전 영역을 형성할 수 있는 값으로서, 비선택된 워드라인(unsel. WL)에 인가되는 패스 전압(Vread-pass1)과 동일한 값을 이용할 수도 있다. 이러한 리드 동작시 기판(10)은 0V를 인가받거나 또는 플로팅 상태일 수 있다.
위와 같은 방식으로 전압을 인가하여, 선택된 스트링에 전류 흐름이 생성되어 선택된 비트라인(sel. BL)의 전압이 변화하였는지 여부를 감지함으로써, 선택된 메모리 셀에 저장된 데이터를 읽어낸다.
다음으로, 프로그램 동작을 설명한다. 설명의 편의를 위하여 도 2의 박스로 표시된 메모리 셀(SEL 참조)이 프로그램 대상인 선택된 메모리 셀이라 하기로 한다. 그에 따라 선택된 스트링, 선택된 비트라인(sel. BL), 선택된 드레인 선택 라인(sel. DSL), 선택된 소스 선택 라인(sel. SSL) 및 선택된 하부 게이트(sel. BG)에 대한 설명은 리드 동작시와 동일하다.
우선, 선택된 비트라인(sel. BL)에는 비트라인 프로그램 전압으로서 예컨대, 0V를 인가하고 비선택된 비트라인(unsel. BL, 도 2에 미도시됨)에는 비트라인 프로그램 금지 전압으로서 예컨대, 전원 전압(Vcc)을 인가한다.
이어서, 선택된 드레인 선택 라인(sel. DSL)에 드레인 선택 트랜지스터를 완전히 턴온시키는 전압 예컨대, 전원전압(Vcc)을 인가하여 선택된 스트링과 비트라인(BL)을 연결시킨다. 이때, 비선택된 드레인 선택 라인(unsel. DSL)에는 턴오프 전압 예컨대, 0V를 인가하여 비트라인(BL)과의 연결을 차단한다. 또한, 모든 소스 선택 라인(SSL)에는 턴오프 전압 예컨대, 0V를 인가함으로써, 예컨대, 전원 전압(Vcc)이 인가된 소스라인(SL)과의 연결을 차단한다. 즉, 선택된 스트링은 0V가 인가된 선택된 비트라인(sel. BL)에만 연결된 상태가 된다.
이어서, 선택된 워드라인(sel. WL)에 프로그램 전압(Vpgm)으로서 예컨대, 18~20V를 인가하고 나머지 비선택된 워드라인(unsel. WL)에 패스 전압(Vpass1)으로서 예컨대, 10V 정도를 인가한다. 나아가 선택된 스트링의 제1 및 제2 수직 스트링(ST1, ST2)이 연결되어 선택된 스트링이 실질적으로 U자형 스트링을 이룰 수 있도록 선택된 하부 게이트(sel. BG)에 일종의 패스 전압(Vpass2)을 인가한다. 이때, 나머지 블록(예컨대, 도 2의 제2 블록)의 비선택된 하부 게이트(unsel. BG)에는 턴오프 전압 예컨대, 0V가 인가된다. 여기서, 패스 전압(Vpass2)은 기판(10)에 반전 영역을 형성할 수 있는 값으로서, 비선택된 워드라인(unsel. WL)에 인가되는 패스 전압(Vpass1)과 동일한 값을 이용할 수도 있다. 이러한 프로그램 동작시 기판(10)은 0V를 인가받거나 또는 플로팅 상태일 수 있다.
위와 같은 방식으로 전압을 인가하여, 선택된 워드라인(sel. WL)에 연결된 선택된 메모리 셀의 전하 저장막에 전자를 주입함으로써, 선택된 메모리 셀에 데이터를 저장하는 프로그램 동작을 수행할 수 있다.
다음으로, 소거 동작을 설명한다. 소거 동작은 블록 단위로 수행될 수 있다. 설명의 편의를 위하여 도 2의 제1 블록의 모든 메모리 셀에 저장된 데이터를 소거한다고 가정한다.
소거 대상인 제1 블록의 워드라인(WL)에는 0V를 인가하고 기판(10)에 소거 전압(Verase)으로서 예컨대, 18~20V의 양의 고전압을 인가하면, 채널로 정공이 주입되어 데이터가 소거된다. 이때, 비트라인(BL), 소스라인(SL), 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 하부 게이트(BG)는 모두 플로팅 상태에 있다.
반면, 소거 대상이 아닌 제2 블록의 워드라인(WL)은 플로팅 상태인 점만이 제1 블록의 전압 인가 조건과 상이하다. 제2 블록의 워드라인(WL)이 플로팅 상태인 경우, 기판(10)에 소거 전압(Verase) 인가시 전위가 부스팅되어 제2 블록의 메모리 셀들의 데이터 소거가 방지된다.
이하, 도 3a 내지 도 10을 참조하여 도 1 및 도 2의 장치의 제조 방법의 일실시예를 설명하기로 한다. 단면도를 기준으로 도시하였으며 필요에 따라 평면도를 함께 도시하였다. 단면도와 평면도를 함께 도시한 경우에는 단면도를 a도로 나타내었고 대응하는 평면도를 b도로 나타내었다. 또한, 두 개의 블록이 배치되고, 각 블록이 2*2의 4개의 U자형 스트링을 포함하는 경우를 예시적으로 나타내었다. 특히 본 도면에서는 도 1 및 도 2에 도시되지 않은 블록의 가장자리 영역까지 도시하였다.
도 3a 및 도 3b를 참조하면, P형 반도체로 이루어지는 기판(10)을 제공한다. 기판(10)에는 메모리 셀들이 배치되는 중심 영역(C)과 그 외의 가장자리 영역(E)이 정의되어 있다. 본 도면에는 중심 영역(C)의 위쪽에만 가장자리 영역(E)을 도시하였으나, 아래쪽에도 동일한 가장자리 영역이 배치될 수 있다.
이어서, 기판(10)의 중심영역(C)의 소자분리영역을 선택적으로 식각하여 소자분리용 트렌치를 형성한 후, 소자분리용 트렌치를 산화막이나 질화막 등의 절연막으로 매립함으로써 소자분리막(11)을 형성한다. 이 소자분리막(11)에 의해 기판(10)의 활성영역(10A)이 정의된다.
본 실시예에서는 2개의 블록 및 블록당 4개의 스트링이 배열되는 경우를 도시하고 있기 때문에, 활성영역(10A)은 4*2의 총 8개가 존재한다. 그러나 블록의 개수 및 스트링의 개수를 고려하여 활성영역(10A)의 개수는 다양하게 변형될 수 있다.
도 4a 및 도 4b를 참조하면, 소자분리막(11)을 포함하는 기판(10) 상에 제1 게이트 절연막(12)을 형성한다. 제1 게이트 절연막(12)은 산화막 또는 질화막일 수 있고 활성영역(10A)에 반전 영역 형성을 가능하게 하는 두께를 가질 수 있다.
이어서, 제1 게이트 절연막(12) 상에 하부 게이트용 도전막을 증착한 후, 블록별로 분리되도록 하부 게이트용 도전막을 식각하여 하부 게이트(13)를 형성한다. 결국 하부 게이트(13)는 하나의 블록이 배치될 중심 영역(C) 및 가장자리 영역(E) 전부를 덮는 판 형상을 갖는다. 이러한 하부 게이트(13)는 불순물이 도핑된 폴리실리콘이나 금속 등으로 이루어질 수 있다.
이어서, 하부 게이트(13) 사이의 공간을 제1 절연막(14)으로 매립한다. 제1 절연막(14)은 블록별로 하부 게이트(13)를 분리하는 역할을 하며, 예컨대, 산화막일 수 있다.
도 5를 참조하면, 하부 게이트(13) 및 제1 절연막(14) 상에 복수의 제1 층간 절연막(15) 및 복수의 제1 희생막(16)을 교대로 적층한다. 제1 희생막(16)은 후속 공정에서 제거되어 워드라인이 형성될 공간을 제공하는 막으로서 예컨대, 질화막으로 이루어질 수 있다. 제1 층간 절연막(15)은 다층의 워드라인을 서로 분리하기 위한 막으로서 제1 희생막(16)과의 식각 선택비를 갖는 막 예컨대, 산화막으로 이루어질 수 있다. 설명의 편의를 위하여 제1 층간 절연막(15) 및 제1 희생막(16)의 교대 적층 구조물을 이하, 초기 셀 게이트 구조물(CGS')이라 한다.
이어서, 초기 셀 게이트 구조물(CGS') 상에 제2 층간 절연막(17), 제2 희생막(18) 및 제2 층간 절연막(17)을 순차적으로 적층한다. 제2 희생막(18)은 후속 공정에서 제거되어 드레인 선택 라인 및 소스 선택 라인이 형성될 공간을 제공하는 막으로서 예컨대, 질화막으로 이루어질 수 있다. 제2 층간 절연막(17)은 선택 라인을 상하부와 분리하기 위한 막으로서 예컨대, 산화막으로 이루어질 수 있다. 설명의 편의를 위하여 제2 층간 절연막(17), 제2 희생막(18) 및 제2 층간 절연막(17)이 순차적으로 적층된 구조물을 이하, 초기 선택 게이트 구조물(SGS')이라 한다.
도 6을 참조하면, 초기 셀 게이트 구조물(CGS') 및 초기 선택 게이트 구조물(SGS'), 하부 게이트(13) 및 제1 게이트 절연막(12)을 관통하여 활성영역(10A)을 노출시키는 채널 홀(H)을 형성한다. 이때, 하나의 활성영역(10A)마다 한 쌍의 채널 홀(H)이 형성된다. 한 쌍의 채널 홀(H)은 활성영역(10A)의 장축 방향인 제1 방향으로 나란히 배열된다.
이어서, 채널 홀(H)의 측벽에 제2 절연막(21)을 형성한 후, 채널 홀(H) 내에 매립되는 채널(22)을 형성한다. 이때, 제2 절연막(21)은 하부 게이트(13)와 채널(22) 사이에서 게이트 절연막으로서의 역할을 수행하는 막으로서, 예컨대 알루미나와 같은 고유전율 산화막 또는 실리콘 산화막일 수 있다. 또는 제2 절연막(21)은 산화막-질화막-산화막의 메모리막일수도 있다. 본 실시예에서는 제2 절연막(21)이 채널 홀(H)의 측벽 전체에 형성되는 것을 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는 채널 홀(H)에 의해 드러나는 하부 게이트(13)를 열산화하여 하부 게이트(13) 측벽에만 제2 절연막(21)을 형성할 수도 있다. 채널(22)을 이루는 물질은 예컨대, 비정질 실리콘, 단결정 실리콘 또는 폴리실리콘일 수 있다. 본 실시예에서 채널(22)은 채널 홀(H)을 완전히 매립하는 형상을 가지나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서 채널(22)은 채널 홀(H)의 일부만 매립하는 두께를 가질 수 있고, 이러한 경우 채널(22)이 매립되고 남은 공간은 PSZ와 같은 절연 물질로 채워질 수 있다.
도 7을 참조하면, 기판(10)의 가장자리 영역(E)의 초기 셀 게이트 구조물(CGS') 및 초기 선택 게이트 구조물(SGS')을 식각하여 계단 형태로 만든다. 이때, 적층 구조물의 식각은 슬리밍(slimming)이라 불리는 식각 과정을 이용하여 수행되며, 이 과정은 이미 널리 알려져 있으므로 상세한 설명은 생략하기로 한다.
본 공정 결과, 기판(10)의 가장자리 영역(E)에서 어느 하나의 제1 희생막(16)은 자신의 바로 상부의 제1 희생막(16) 또는 제2 희생막(18)에 비하여 돌출된 단부를 갖는다. 이는 후속 콘택 형성 공정(도 10 참조)을 위한 것이다.
이어서, 식각된 공간을 매립하는 제3 층간 절연막(23)을 형성한다. 제3 층간 절연막(23)은 예컨대 산화막일 수 있다.
도 8a 및 도 8b를 참조하면, 초기 셀 게이트 구조물(CGS') 및 초기 선택 게이트 구조물(SGS')을 선택적으로 식각하여 이들을 관통하는 제1 및 제2 슬릿(S1, S2)과 블록 슬릿(BS)을 형성한다.
이때, 제1 슬릿(S1)은 활성영역(10A)마다 형성된 한 쌍의 채널(22) 사이에 배치되면서 제2 방향으로 연장하고, 제2 슬릿(S2)은 서로 다른 쌍에 속하면서 인접한 채널(22) 사이에 배치되고 제2 방향으로 연장한다. 단, 제1 및 제2 슬릿(S1, S2)은 중심 영역(C) 전부를 가로지르지 않는 길이로 형성되고 그 단부는 가로 방향의 슬릿들과 적절히 연결된다. 제1 및 제2 슬릿(S1, S2)과 가로 방향 슬릿의 조합에 의해, 후속 최종 셀 게이트 구조물(CGS) 및 최종 선택 게이트 구조물(SGS)은 소스 라인과 연결될 부분끼리 서로 연결되고(↙방향 빗금 참조), 후속 비트라인과 연결될 부분끼리 서로 연결된다(↘방향 빗금 참조). 본 실시예에서는 제1 및 제2 슬릿(S1, S2)에 의해 하부 게이트(13)가 노출되어 있으나 본 발명이 이에 한정되지는 않는다. 제1 및 제2 슬릿(S1, S2)은 최하부의 제1 희생막(16)을 관통하는 깊이로 형성되면 족하다.
또한, 블록 슬릿(BS)은 전술한 제1 절연막(14)과 중첩하는 위치에 형성된다. 후속 최종 셀 게이트 구조물(CGS) 및 최종 선택 게이트 구조물(SGS)을 블록별로 분리하기 위한 것이기 때문이다. 따라서, 블록 슬릿(BS)은 중심 영역(C) 및 가장자리 영역(E)을 가로지르면서 제2 방향으로 연장된다. 또한, 블록 슬릿(BS)의 하부에는 하부 게이트(13)가 존재하지 않기 때문에, 제1 및 제2 슬릿(S1, S2)보다 식각 깊이가 더 클 수 있다.
이어서, 제1 및 제2 슬릿(S1, S2)과 블록 슬릿(BS)에 의해 노출되는 제1 및 제2 희생막(16, 18)을 제거한다. 제1 및 제2 희생막(16, 18)의 제거는 습식 식각에 의해 수행될 수 있다.
도 9를 참조하면, 제1 및 제2 희생막(16, 18)의 제거에 의해 드러나는 제2 절연막(21)을 제거한 후, 결과물의 전면을 따라 메모리막을 형성하고 나머지 공간을 매립하는 두께의 도전막을 형성한 후, 전면 식각 등의 방식으로 메모리막 및 도전막이 제1 및 제2 희생막(16, 18)이 제거된 공간 내에만 잔류하게 한다. 이때, 메모리막은 터널 절연막, 전하 저장막 및 전하 차단막 예컨대, 산화막-질화막-산화막을 순차적으로 증착함으로써 형성될 수 있다. 또한, 도전막은 텅스텐 등의 금속 물질이나 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
본 공정 결과, 제1 희생막(16)이 제거된 공간 내에 제1 메모리막(24) 및 워드라인(25)이 형성되고, 제2 희생막(18)이 제거된 공간 내에 제2 메모리막(26) 및 선택 라인(27)이 형성된다. 제1 메모리막(24)은 채널(22)과 워드라인(25) 사이에 개재되어 이들을 서로 절연시키면서 전하를 저장하는 역할을 수행한다. 반면, 제2 메모리막(26)은 본 실시예의 공정 특성상 채널(22)과 선택 라인(27) 사이에 개재되는 것이고, 게이트 절연막으로서의 역할을 수행한다. 다른 실시예에서 공정을 변형하는 경우 채널(22)과 선택 라인(27) 사이에는 제2 메모리막(26) 대신 단일의 절연막이 개재될 수도 있다. 한 쌍의 채널(22) 중 일측 채널(22)과 접하는 선택 라인(27)이 드레인 선택 라인을 이루는 경우 타측 채널(22)과 접하는 선택 라인(27)은 소스 선택 라인을 이룬다.
한편, 본 실시예에서는 제2 절연막(21) 전부를 제거한 후 제1 및 제2 메모리막(24, 26)을 형성하는 공정을 설명하고 있으나 본 발명이 이에 한정되지는 않는다. 만약 제2 절연막(21)이 단일막 예컨대, 산화막으로 이루어진 경우 제2 절연막(21)을 제거하지 않은 상태에서 제1 및 제2 희생막(16, 18)이 제거된 공간 내벽에 전하저장막 예컨대, 질화막과 전하 차단막 예컨대, 산화막을 형성할 수 있다. 또는, 제2 절연막(21)이 제1 및 제2 메모리막(24, 26)과 동일한 물질로 이루어진 경우, 제1 및 제2 메모리막(24, 26) 형성 단계는 생략될 수 있다. 그에 따라 제1 및 제2 희생막(16, 18)이 제거된 공간에 바로 도전 물질이 매립된다. 또는, 제2 절연막(21)이 제1 및 제2 메모리막(24, 26)과 동일한 물질로 이루어진 경우, 제1 및 제2 희생막(16, 18)의 제거시 제2 절연막(21)의 가장 바깥쪽의 전하 차단막 예컨대, 산화막 손상을 보상하기 위하여, 전하 차단막을 제거한 상태 또는 제거하지 않은 상태에서 전하 차단막만을 추가 형성할 수도 있다.
이어서, 제1 및 제2 메모리막(24, 26), 워드라인(25), 및 선택 라인(27)이 형성된 후 잔류하는 공간을 제3 절연막(28)으로 매립한다. 즉, 제1 및 제2 슬릿(S1, S2)과 블록 슬릿(BS)에 해당하는 공간이 제3 절연막(28)으로 매립된다. 제3 절연막(28)은 예컨대, 산화막일 수 있다.
이어서, 채널(22)의 상단에 불순물을 이온주입하여 드레인 영역(29A) 및 소스 영역(29B)을 형성한다. 한 쌍의 채널(22) 중 후속 비트라인과 접할 채널(22)의 상단에 드레인 영역(29A)이 형성되고 후속 소스라인과 접할 채널(22)의 상단에 소스 영역(29B)이 형성된다. 불순물은 보론과 같은 N형 불순물일 수 있다.
도 10을 참조하면, 도 9의 결과물 상에 도전물질을 증착하고 패터닝하여 서로 다른 쌍에 속하면서 인접한 채널(22)과 동시에 접하고 제2 방향으로 연장되는 소스라인(SL)을 형성한다. 이때, 도전물질로 금속이나 금속 실리사이드를 이용함으로써 소스라인(SL)의 저항을 감소시킬 수 있다.
이어서, 소스 라인(SL)을 덮는 제4 층간 절연막(31)을 형성한다. 이어서, 제4 층간 절연막(31)을 관통하여 드레인 영역(29A)이 형성된 채널(22) 각각과 접하는 비트라인 콘택(BLC)을 형성한다. 또한, 제4 층간 절연막(31) 및 제3 층간 절연막(23)을 관통하여 선택 라인(27), 워드라인(25) 및 하부 게이트(13) 각각과 연결되는 복수의 콘택(32)을 형성한다.
이어서, 제4 층간 절연막(31) 상에 도전물질을 증착하고 패터닝하여, 비트라인 콘택(BLC)과 연결되면서 제1 방향으로 연장하는 비트라인(BL)과, 복수의 콘택(32) 각각과 연결되는 배선(33)을 형성한다. 이들 배선(33)은 각각 선택 라인(27), 워드라인(25) 및 하부 게이트(13)를 제어하기 위한 것이다.
이로써 도 1 및 도 2의 장치가 제조될 수 있다. 그러나, 도 1 및 도 2의 장치의 제조 방법이 이에 한정되지는 않으며 다양한 변형이 이루어질 수 있음은 물론이다. 예를 들어, 제1 및 제2 희생막(16, 18) 대신 워드라인용 도전막 및 선택 라인용 도전막을 직접 증착하는 방식을 이용할 수도 있다. 아래의 도 11 내지 도 13을 참조하여 설명하기로 하며, 전술한 실시예와 동일한 부분에 대해서는 동일한 도면부호로 표시하고 상세한 설명을 생략하기로 한다.
도 11 내지 도 13은 도 1 및 도 2의 장치의 제조 방법의 다른 실시예를 설명하기 위한 도면이다.
도 11을 참조하면, 도 3a 내지 도 4b의 공정을 수행한 후에, 하부 게이트(13) 및 제1 절연막(14) 상에 복수의 제1 층간 절연막(15) 및 복수의 워드라인용 도전막(36)이 교대로 적층된 셀 게이트 구조물(CGS)을 형성한다. 이어서, 셀 게이트 구조물(CGS) 상에 제2 층간 절연막(17), 선택 라인용 도전막(38) 및 제2 층간 절연막(17)이 순차적으로 적층된 선택 게이트 구조물(SGS)을 형성한다. 워드라인용 도전막(36) 및 선택 라인용 도전막(38)은 예컨대, 불순물이 도핑된 폴리실리콘으로 형성될 수 있다.
도 12를 참조하면, 셀 게이트 구조물(CGS) 및 선택 게이트 구조물(SGS), 하부 게이트(13) 및 제1 게이트 절연막(12)을 관통하여 활성영역(10A)을 노출시키는 한 쌍의 채널 홀(H)을 형성한다.
이어서, 채널 홀(H)의 측벽에 메모리막(39)을 형성한 후, 채널 홀(H) 내에 반도체 물질을 매립하여 채널(22)을 형성한다. 워드라인용 도전막(36)과 접하는 메모리막(39)은 전하 저장 기능 및 게이트 절연막으로서의 기능을 수행한다. 반면, 하부 게이트(13) 및 선택 라인용 도전막(38)과 접하는 메모리막(39)은 게이트 절연막으로서의 기능을 수행한다.
이어서, 기판(10)의 가장자리 영역(E)을 계단 형태로 만드는 슬리밍을 수행한다.
도 13을 참조하면, 셀 게이트 구조물(CGS) 및 선택 게이트 구조물(SGS)을 선택적으로 식각하여 이들을 관통하는 제1 및 제2 슬릿(S1, S2)과 블록 슬릿(BS)을 형성한다. 제1 및 제2 슬릿(S1, S2)과 블록 슬릿(BS) 형성에 의해 워드라인용 도전막(36)은 제2 방향으로 연장하는 워드라인을 이루고, 선택 라인용 도전막(38)은 제2 방향으로 연장하는 선택 라인을 이루게 된다.
이어서, 도시하지는 않았지만, 도 9 및 도 10에서 설명한 것과 유사한 후속 공정을 수행한다. 즉, 제1 및 제2 슬릿(S1, S2)과 블록 슬릿(BS)을 제3 절연막(28)으로 매립한 후, 드레인 영역(29A) 및 소스 영역(29B) 형성 공정, 소스라인(SL) 형성 공정, 비트라인(BL) 형성 공정 등을 수행함으로써 도 1 및 도 2의 장치를 제조할 수 있다.
한편, 이상으로 설명한 제1 실시예에는 P형 반도체로 이루어지는 기판(10)을 제공하고 기판(10)에 직접 트렌치를 형성함으로써 활성영역(10A)을 정의하였으나, 다른 실시예에서는 기판 대신 별도의 P형 반도체층을 이용할 수도 있다. 이하, 도 14a 내지 도 16을 참조하여 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 대하여 설명하기로 한다. 도 14a 내지 도 16은 전술한 도 3a 내지 도 10의 도면과 동일한 기준으로 도시되었다.
도 14a 및 도 14b를 참조하면, 기판(40)을 제공한다. 기판(40)은 제1 실시예와 달리 P형 반도체로 이루어질 필요가 없으며, 어떠한 물질로 이루어져도 무방하다.
이어서, 기판(40) 상에 제1 절연막(41)을 형성한 후, 제1 절연막(41) 상에 P형 반도체층(42)을 형성한다.
이어서, P형 반도체층(42)을 선택적으로 식각하여 블록별로 분리한 후, P형 반도체층(42)이 식각된 공간을 매립하는 제2 절연막(43)을 형성한다.
도 15a 및 도 15b를 참조하면, P형 반도체층(42)의 중심영역(C)의 소자분리영역을 선택적으로 식각하여 소자분리용 트렌치를 형성한 후, 소자분리용 트렌치를 산화막이나 질화막 등의 절연막으로 매립함으로써 소자분리막(44)을 형성한다. 이 소자분리막(44)에 의해 P형 반도체층(42)의 활성영역(42A)이 정의된다.
도 16을 참조하면, 도 15a 및 도 15b의 공정 결과물 상에 제1 게이트 절연막(45)을 형성한 후, 제1 게이트 절연막(45) 상에 도전막을 증착하여 하부 게이트(46)를 형성한다. 본 실시예에서는 P형 반도체층(42)이 블록별로 분리되어 있기 때문에 하부 게이트(46)는 블록별로 분리되지 않아도 무방하다. 그러나, P형 반도체층(42)은 블록별로 분리되지 않을 수도 있고, 이러한 경우 하부 게이트(46)가 블록별로 분리될 수 있다.
이후의 후속 공정은 전술한 바와 같다. 예컨대, 도 5 내지 도 10에서 설명한 공정 또는 도 11 내지 도 13에서 설명한 공정이 수행될 수 있다.
이상으로 설명한 공정에 의해 제조되는 제2 실시예의 장치는, 기판 대신 별도의 P형 반도체층을 이용한다는 점을 제외하고는 제1 실시예의 장치와 실질적으로 동일하다. 그에 따라 동작 방법 역시 제1 실시예와 실질적으로 동일하므로, 그에 대한 설명은 생략하기로 한다.
한편, 전술한 제1 실시예에는 하부 게이트(BG)가 활성영역(10A)에 반전영역을 형성하는 방식으로 한 쌍의 수직 스트링(ST1, ST2)의 연결을 제어하나, 다른 실시예에서 하부 게이트(BG)는 생략되고 최하부의 워드라인(WL)이 하부 게이트(BG)의 역할을 대신할 수도 있다. 이에 대해서는 이하의 도 17 내지 도 20을 참조하여 설명하기로 한다.
도 17 및 도 18은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법과, 그 동작 방법을 설명하기 위한 도면이다. 도 17은 전술한 도 10의 단면도와 동일한 기준으로 도시되었고, 도 18은 전술한 도 2와 동일한 기준으로 도시되었다.
도 17 및 도 18을 참조하면, 본 실시예의 비휘발성 메모리 장치는, P형 반도체로 이루어지고 소자분리막(11)에 의해 정의된 복수의 활성영역(10A)을 갖는 기판(10)과, 활성영역(10A) 각각의 상부에 형성된 한 쌍의 수직 스트링(ST1, ST2)을 포함하고, 특히, 최하부의 워드라인(25)이 활성영역(10A)에 반전영역을 형성하는 방식으로 한 쌍의 수직 스트링(ST1, ST2)의 연결을 제어한다. 즉, 제3 실시예의 장치는, 제1 실시예의 장치에서 하부 게이트(BG)와 그 하부의 게이트 절연막 및 그 상부의 층간 절연막을 생략한 구조를 갖는다.
여기서, 제1 메모리막(24)이 최하부의 워드라인(25)과 기판(10)과 사이에 개재되어 워드라인(25)과 기판(10)을 절연시키는 게이트 절연막으로서의 역할을 하고, 반전 영역 형성에 적절한 두께를 갖는다.
최하부의 워드라인(25)에 소정 양전압이 인가되는 경우, P형 반도체로 이루어지는 활성영역(10A)에 N형의 반전 영역이 형성되고, 그에 따라 활성영역(10A)에 제1 수직 스트링(ST1)의 채널(CH)과 제2 수직 스트링(ST2)의 채널(CH)을 서로 연결하는 전류의 흐름이 생성될 수 있다. 다시 말하면, 제1 수직 스트링(ST1)과 제2 수직 스트링(ST2)의 사이에는 이들의 연결을 제어하는 일종의 패스 트랜지스터가 형성되고, 패스 트랜지스터의 게이트 단자, 드레인 단자, 소스 단자 및 기판 단자는 각각 최하부의 워드라인(25), 제1 수직 스트링(ST1)의 채널(CH), 제2 수직 스트링(ST2)의 채널(CH) 및 기판(10)에 연결되는 것이다.
본 실시예의 장치의 제조 방법은 도 3a 내지 도 10의 제조 공정에서 제1 게이트 절연막(12) 형성 단계, 하부 게이트(13) 형성 단계 및 최하부의 층간 절연막(15) 형성 단계만 생략되면 되므로 그 상세한 설명은 생략한다.
본 실시예의 장치의 동작 방법 역시 제1 실시예에서 설명한 것과 유사하고, 다만 하부 게이트(BG)에 인가되던 전압을 하부 게이트(BG) 대신 최하부의 워드라인(25)에 인가하면 된다.
도 19는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법과, 그 동작 방법을 설명하기 위한 도면이다. 도 19은 전술한 도 13과 동일한 기준으로 도시되었다. 본 실시예의 회로도는 도 18과 실질적으로 동일하다.
도 19를 참조하면, 본 실시예의 비휘발성 메모리 장치는, P형 반도체로 이루어지고 소자분리막(11)에 의해 정의된 복수의 활성영역(10A)을 갖는 기판(10)과, 활성영역(10A) 각각의 상부에 형성된 한 쌍의 수직 스트링(ST1, ST2)을 포함하고, 특히, 최하부의 워드라인(36)이 활성영역(10A)에 반전영역을 형성하는 방식으로 한 쌍의 수직 스트링(ST1, ST2)의 연결을 제어한다.
즉, 제4 실시예의 장치는, 제1 실시예의 장치에서 하부 게이트(BG)와 그 상부의 층간 절연막을 생략한 구조를 갖는다. 제3 실시예와 달리 메모리막(39)이 최하부의 워드라인(36)과 기판(10)과 사이에 개재된 구조가 아니므로, 반전 영역 형성에 적절한 두께를 갖는 제1 게이트 절연막(12)의 최하부의 워드라인(36)과 기판(10) 사이에 개재되어 이들을 절연시켜야 한다.
본 실시예의 장치의 제조 방법은 도 11 내지 도 13의 제조 공정에서 하부 게이트(13) 형성 단계 및 최하부의 층간 절연막(15) 형성 단계만 생략되면 되므로 그 상세한 설명은 생략한다.
본 실시예의 장치의 동작 방법은 제3 실시예에서 설명한 것과 같다.
도 20은 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법과, 그 동작 방법을 설명하기 위한 도면이다.
도 20을 참조하면, 본 실시예의 비휘발성 메모리 장치는, 제1 실시예의 장치와 실질적으로 동일하며, 나아가, 한 쌍의 채널(22) 사이의 활성영역(10A)에 N형 불순물을 도핑하여 형성된 N형 불순물 영역(51)을 더 포함함을 특징으로 한다.
여기서, N형 불순물의 도핑 공정은 활성영역(10A) 형성 단계와 하부 게이트(13) 형성 단계 사이에 수행될 수 있다.
이와 같이 N형 불순물 영역(51)을 추가적으로 형성하는 경우, 한 쌍의 수직 스트링(ST1, ST2)의 연결이 더욱 용이해진다. 본 실시예에서 한 쌍의 수직 스트링(ST1, ST2)은 기본적으로 반전영역의 형성에 의해 연결되고, N형 불순물 영역(51)은 한 쌍의 수직 스트링(ST1, ST2)의 연결을 보조하는 역할을 할 수 있다.
도 21은 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법과, 그 동작 방법을 설명하기 위한 도면이다.
도 21을 참조하면, 본 실시예의 비휘발성 메모리 장치는, 제3 실시예의 장치와 실질적으로 동일하며, 나아가, 한 쌍의 채널(22) 사이의 활성영역(10A)에 N형 불순물을 도핑하여 형성된 N형 불순물 영역(51)을 더 포함함을 특징으로 한다.
여기서, N형 불순물의 도핑 공정은 활성영역(10A) 형성 단계와 워드라인(25) 형성을 위한 희생막(미도시됨) 증착 단계 사이에 수행될 수 있다. 또는 슬릿(미도시됨)에 절연막(28)을 매립하기 전에 슬릿에 의해 드러난 활성영역(10A)에 N형 불순물 도핑을 수행할 수도 있다.
이와 같이 N형 불순물 영역(51)을 추가적으로 형성하는 경우, 한 쌍의 수직 스트링(ST1, ST2)의 연결이 더욱 용이해진다. 본 실시예에서 한 쌍의 수직 스트링(ST1, ST2)은 기본적으로 반전영역의 형성에 의해 연결되고, N형 불순물 영역(51)은 한 쌍의 수직 스트링(ST1, ST2)의 연결을 보조하는 역할을 할 수 있다.
전술한 제5 및 제6 실시예에서 N형 불순물 영역(51)은 TCAT에서 형성되는 소스 라인과 역할이 다르다. TCAT 구조에서는 좁은 슬릿을 통한 이온주입 공정으로 기판 내에 소스라인이 형성되기 때문에, 소스라인의 저항이 매우 커지는 문제가 있었다. 그러나, 본 실시예들에서 N형 불순물 영역(51)은 소스라인 형성을 위한 것이 아니라 수직 스트링(ST1, ST2)의 연결을 보조하는 역할을 하는 것이므로 폭이 좁아도 무방하다. 나아가, 후속 열처리 공정 등에서 영향을 받더라도 문제되지 않는다.
나아가, 전술한 제5 및 제6 실시예에서 N형 불순물 영역(51)은 단독으로 한 쌍의 수직 스트링(ST1, ST2)을 연결시킬 수도 있다. 이러한 경우, 하부 게이트의 형성이 요구되지 않으며, 최하부의 워드라인이 반전 영역을 형성할 필요도 없다. N형 불순물 영역(51)이 단독으로 한 쌍의 수직 스트링(ST1, ST2)을 연결시키려면 그 폭이 적절히 조절되어야 하며, 예를 들어, 한 쌍의 채널(22) 중 어느 하나와 다른 하나의 사이에 해당하는 영역 전부와 중첩하도록 상대적으로 넓은 폭을 가질 수 있다. 이에 더하여, N형 불순물 영역(51)은 채널(22) 일부와 중첩할 수도 있다. 소거시 기판(10)에 소거 전압을 인가할 수 있어 소거가 용이함은 전술한 실시예들과 마찬가지이다.
한편, 전술한 제1 실시예의 장치는 셀 영역에 대해서만 도시되었으나, 주변회로 영역을 포함함은 물론이다. 제1 실시예의 장치의 제조 방법에 있어서, 소자분리막(11) 형성 단계와 동시에 주변회로 영역에도 소자분리막(11)이 형성될 수 있고, 하부 게이트(13) 형성 단계와 동시에 주변회로 영역의 트랜지스터의 게이트가 형성될 수 있다. 이하, 도 22를 참조하여 설명한다.
도 22는 본 발명의 제7 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 22를 참조하면, 셀 영역과 주변회로 영역이 정의되어 있으며 P형 반도체로 이루어지는 기판(60)을 제공한 후, 셀 영역 및 주변회로 영역의 소자분리영역을 선택적으로 식각하여 소자분리용 트렌치를 형성한다. 이어서, 소자분리용 트렌치를 산화막이나 질화막 등의 절연막으로 매립함으로써 소자분리막(61)을 형성한다. 소자분리막(61) 형성에 따라 셀 영역 및 주변회로 영역 각각에서 활성영역(60A)이 정의된다.
이어서, 소자분리막(61)을 포함하는 기판(60) 상에 게이트 절연막(62)을 형성한다.
이어서, 게이트 절연막(62) 상에 도전막을 형성하고 이를 패터닝하여 셀 영역의 하부 게이트(63)를 형성하면서, 주변회로 영역에 주변회로 트랜지스터의 게이트(64)를 형성한다. 이어서, 전술한 후속 공정들을 수행한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 소자분리막
BG: 하부 게이트 CH: 채널
WL: 워드라인 DSL: 드레인 선택 라인
SSL: 소스 선택 라인 SL: 소스라인
BL: 비트라인

Claims (34)

  1. P형 반도체로 이루어진 복수의 활성영역을 포함하는 기판;
    상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링 - 여기서, 상기 제1 및 제2 수직 스트링 각각은, 상기 활성영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀 및 선택 트랜지스터를 포함함. - ; 및
    최하부의 메모리 셀과 상기 기판 사이에 개재되면서 제1 게이트 절연막을 사이에 두고 상기 채널과 접하고, 상기 제1 수직 스트링과 상기 제2 수직 스트링의 연결을 제어하는 하부 게이트를 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 하부 게이트는,
    상기 활성영역에 반전 영역을 형성하는 방식으로 상기 제1 수직 스트링과 상기 제2 수직 스트링을 연결시키는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 기판은, P형 반도체로 이루어지고,
    상기 활성영역은, 상기 기판 내에 형성된 트렌치에 의해 상기 기판에 정의되는
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 기판과 절연되면서 상기 기판 상에 형성된 P형 반도체층을 더 포함하고,
    상기 활성영역은, 상기 P형 반도체층 내에 형성된 트렌치에 의해 상기 P형 반도체층에 정의되는
    비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 하부 게이트는, 블록별로 분리되는 판 형상을 갖는
    비휘발성 메모리 장치.
  6. 제4 항에 있어서,
    상기 P형 반도체층 및 상기 하부 게이트 중 적어도 하나는, 블록별로 분리된 판 형상을 갖는
    비휘발성 메모리 장치.
  7. 제2 항에 있어서,
    상기 하부 게이트와 상기 활성영역 사이에 개재되고 상기 반전 영역 형성에 필요한 두께를 갖는 제2 게이트 절연막을 더 포함하는
    비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 수직 스트링의 상기 채널 상단에 연결되는 비트라인; 및
    상기 제2 수직 스트링의 상기 채널 상단에 연결되는 소스라인을 더 포함하는
    비휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 제1 수직 스트링의 상기 채널과 상기 제2 수직 스트링의 상기 채널 사이에 해당하는 상기 활성영역 내에 형성된 N형 불순물 영역을 더 포함하는
    비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 기판은, 상기 제1 및 제2 수직 스트링이 배치되지 않는 주변회로 영역을 포함하고,
    상기 주변회로 영역의 활성영역 상에 배치되고, 상기 하부 게이트와 동일한 층에 배치되고 동일한 물질로 이루어지는 주변회로 게이트를 더 포함하는
    비휘발성 메모리 장치.
  11. P형 반도체로 이루어진 복수의 활성영역을 포함하는 기판; 및
    상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링을 포함하고,
    상기 제1 및 제2 수직 스트링 각각은, 상기 활성영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀 및 선택 트랜지스터를 포함하고,
    상기 복수의 메모리 셀 중 최하부의 메모리 셀의 워드라인은, 상기 제1 수직 스트링과 상기 제2 수직 스트링의 연결을 제어하는
    비휘발성 메모리 장치.
  12. 제11 항에 있어서,
    상기 최하부의 메모리 셀의 워드라인은,
    상기 활성영역에 반전 영역을 형성하는 방식으로 상기 제1 수직 스트링과 상기 제2 수직 스트링을 연결시키는
    비휘발성 메모리 장치.
  13. 제11 항에 있어서,
    상기 기판은, P형 반도체로 이루어지고,
    상기 활성영역은, 상기 기판 내에 형성된 트렌치에 의해 상기 기판에 정의되는
    비휘발성 메모리 장치.
  14. 제11 항에 있어서,
    상기 기판과 절연되면서 상기 기판 상에 형성된 P형 반도체층을 더 포함하고,
    상기 활성영역은, 상기 P형 반도체층 내에 형성된 트렌치에 의해 상기 P형 반도체층에 정의되는
    비휘발성 메모리 장치.
  15. 제14 항에 있어서,
    상기 P형 반도체층은, 블록별로 분리된 판 형상을 갖는
    비휘발성 메모리 장치.
  16. 제12 항에 있어서,
    상기 최하부의 메모리 셀의 워드라인과 상기 활성영역 사이에 개재되고 상기 반전 영역 형성에 필요한 두께를 갖는 게이트 절연막을 더 포함하는
    비휘발성 메모리 장치.
  17. 제11 항에 있어서,
    상기 제1 수직 스트링의 상기 채널 상단에 연결되는 비트라인; 및
    상기 제2 수직 스트링의 상기 채널 상단에 연결되는 소스라인을 더 포함하는
    비휘발성 메모리 장치.
  18. 제11 항에 있어서,
    상기 제1 수직 스트링의 상기 채널과 상기 제2 수직 스트링의 상기 채널 사이에 해당하는 상기 활성영역 내에 형성된 N형 불순물 영역을 더 포함하는
    비휘발성 메모리 장치.
  19. P형 반도체로 이루어진 복수의 활성영역을 포함하는 기판;
    상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링 - 여기서, 상기 제1 및 제2 수직 스트링 각각은, 상기 활성영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀 및 선택 트랜지스터를 포함함. - ; 및
    상기 제1 수직 스트링의 상기 채널과 상기 제2 수직 스트링의 상기 채널 사이에 해당하는 상기 활성영역 내에 형성되어 상기 제1 수직 스트링과 상기 제2 수직 스트링을 연결시키는 N형 불순물 영역을 포함하는
    비휘발성 메모리 장치.
  20. 제19 항에 있어서,
    상기 기판은, P형 반도체로 이루어지고,
    상기 활성영역은, 상기 기판 내에 형성된 트렌치에 의해 상기 기판에 정의되는
    비휘발성 메모리 장치.
  21. 제19 항에 있어서,
    상기 기판과 절연되면서 상기 기판 상에 형성된 P형 반도체층을 더 포함하고,
    상기 활성영역은, 상기 P형 반도체층 내에 형성된 트렌치에 의해 상기 P형 반도체층에 정의되는
    비휘발성 메모리 장치.
  22. 제21 항에 있어서,
    상기 P형 반도체층은, 블록별로 분리된 판 형상을 갖는
    비휘발성 메모리 장치.
  23. 제19 항에 있어서,
    상기 제1 수직 스트링의 상기 채널 상단에 연결되는 비트라인; 및
    상기 제2 수직 스트링의 상기 채널 상단에 연결되는 소스라인을 더 포함하는
    비휘발성 메모리 장치.
  24. 제19 항에 있어서,
    상기 N형 불순물 영역은,
    제1 수직 스트링의 상기 채널 일부와 중첩하면서 상기 제2 수직 스트링의 상기 채널 일부와 중첩하는
    비휘발성 메모리 장치.
  25. 제1 항의 장치의 동작 방법으로서,
    리드 동작 또는 프로그램 동작시 상기 하부 게이트에 패스 전압을 인가하여 상기 활성영역에 반전 영역을 형성함으로써 상기 제1 수직 스트링과 상기 제2 수직 스트링을 연결시키고,
    소거 동작시 상기 활성영역에 소거 전압을 인가하는
    비휘발성 메모리 장치의 동작 방법.
  26. 제11 항의 장치의 동작 방법에 있어서,
    리드 동작 또는 프로그램 동작시 상기 최하부의 메모리 셀의 워드라인에 패스 전압을 인가하여 상기 활성영역에 반전 영역을 형성함으로써 상기 제1 수직 스트링과 상기 제2 수직 스트링을 연결시키고,
    소거 동작시 상기 활성영역에 소거 전압을 인가하는
    비휘발성 메모리 장치의 동작 방법.
  27. 제19 항의 장치의 동작 방법에 있어서,
    소거 동작시 상기 활성영역에 소거 전압을 인가하는
    비휘발성 메모리 장치의 동작 방법.
  28. P형 반도체층 또는 P형 반도체 기판을 선택적으로 식각하여 복수의 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치에 매립되는 소자 분리막을 형성하는 단계; 및
    상기 활성영역 각각의 상부에 배치되는 제1 및 제2 수직 스트링을 형성하는 단계를 포함하고,
    여기서, 상기 제1 및 제2 수직 스트링 각각은, 상기 활성영역과 하단이 접하면서 상기 기판에 대해 수직으로 연장된 채널 및 상기 채널을 따라 적층된 복수의 메모리 셀 및 선택 트랜지스터를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  29. 제28 항에 있어서,
    상기 제1 및 제2 수직 스트링 형성 단계 전에,
    상기 활성영역 및 상기 소자분리막 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 하부 게이트를 형성하는 단계를 더 포함하고,
    상기 채널은 상기 하부 게이트 및 상기 게이트 절연막을 관통하는
    비휘발성 메모리 장치의 제조 방법.
  30. 제29 항에 있어서,
    상기 하부 게이트는, 블록별로 분리되는 판 형상을 갖는
    비휘발성 메모리 장치의 제조 방법.
  31. 제28 항에 있어서,
    상기 P형 반도체층은, 블록별로 분리된 판 형상을 갖는
    비휘발성 메모리 장치의 제조 방법.
  32. 제28 항에 있어서,
    상기 제1 및 제2 수직 스트링 형성 단계 후에,
    상기 제1 수직 스트링의 상기 채널 상단에 연결되는 비트라인을 형성하는 단계; 및
    상기 제2 수직 스트링의 상기 채널 상단에 연결되는 소스라인을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  33. 제28 항에 있어서,
    상기 활성영역 형성 단계 후에,
    상기 제1 수직 스트링의 상기 채널과 상기 제2 수직 스트링의 상기 채널 사이에 해당하는 상기 활성영역 내에 N형 불순물 영역을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  34. 제29 항에 있어서,
    상기 기판은, 상기 제1 및 제2 수직 스트링이 배치되지 않는 주변회로 영역을 포함하고,
    상기 트렌치 형성 단계 및 상기 소자분리막 형성 단계와 동시에 주변회로 영역의 활성영역을 정의하는 트렌치 및 소자분리막을 형성하는 단계를 더 포함하고,
    상기 하부 게이트 형성 단계와 동시에 주변회로 영역의 트랜지스터의 게이트를 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
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