KR102509658B1 - 백 게이트를 포함하는 3차원 플래시 메모리 - Google Patents

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Abstract

백 게이트를 포함하는 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 것을 특징으로 한다.

Description

백 게이트를 포함하는 3차원 플래시 메모리{THREE DIMENSIONAL FLASH MEMORY WITH BACK GATE}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 셀 특성 및 신뢰성을 개선하는 구조를 갖는 3차원 플래시 메모리 및 그 동작 방법에 관한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 수직 메모리 셀 개수의 증가로 인해 셀 특성 및 신뢰성이 열화되는 문제점을 갖는다.
따라서, 아래의 실시예들은 셀 특성 및 신뢰성을 개선하는 기술을 제안하고자 한다.
일 실시예들은 셀 특성 및 신뢰성을 개선하고자, 채널층의 내부에 백 게이트가 연장 형성된 구조의 3차원 플래시 메모리를 제안한다.
보다 상세하게, 일 실시예들은 채널층에 채널을 형성하거나 채널층을 부스팅시키는 패스 전압이 인가되는 백 게이트를 포함하는 3차원 플래시 메모리를 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 것을 특징으로 한다.
일 측면에 따르면, 대상 메모리 셀에 대한 프로그램 동작 시 상기 백 게이트에는, 상기 채널층에 채널을 형성하거나 상기 채널층을 부스팅시키는 패스 전압이 인가되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하는 선택된 스트링에 포함되는 상기 채널층은, 상기 선택된 스트링의 비트 라인에 접지 전압이 인가되고, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 프로그램 전압이 인가되며, 상기 백 게이트에 상기 패스 전압이 인가되는 동시에 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들이 플로팅(Floating)됨에 따라, 상기 대상 메모리 셀에 대한 프로그램 동작을 위한 채널을 형성하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하지 않는 비선택된 스트링에 포함되는 상기 채널층은, 상기 비선택된 스트링의 비트 라인에 전원 전압이 인가되고 상기 비선택된 스트링의 SSL(String Selection Line)에 전원 전압이 인가되어 상기 비선택된 스트링 자체가 플로팅되는 동시에 상기 백 게이트에 상기 패스 전압이 인가됨에 따라 부스팅되어, 상기 대상 메모리 셀에 대한 프로그램 전압에 의해 상기 비선택된 스트링에 포함되는 메모리 셀들이 프로그램되는 것을 방지하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 절연막 중 상기 복수의 워드 라인들의 하단에 배치되는 GSL(Ground Selection Line)에 대응하는 영역 또는 상기 채널층 중 상기 GSL에 대응하는 영역은, 상기 GSL에서의 누설 전류를 방지하기 위한 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 백 게이트는, 상기 복수의 워드 라인들에 대응되는 상기 채널층의 내부 영역에 걸쳐 연장 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 백 게이트는, 상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채, 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 위치하는 상기 백 게이트를 위한 기판까지 연장 형성되며, 상기 백 게이트를 위한 기판은, 상기 복수의 스트링들의 방열을 위해 사용되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 백 게이트를 위한 기판의 상면 또는 하면 중 어느 하나의 면에는, 상기 백 게이트에 인가되는 전압을 위한 배선이 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 백 게이트는, 상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채, 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 수평 방향으로 배치되는 백 게이트 플레이트까지 연장 형성되며, 상기 백 게이트 플레이트는, 상기 복수의 워드 라인들과 상기 기판의 사이에서 상기 복수의 워드 라인들의 필름 스트레스(Film Stress)를 완화하여 상기 기판의 와페이지(Warpage)를 방지하는 역할을 하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 메모리 셀들에 대한 판독 동작 시 상기 백 게이트에는, 상기 복수의 메모리 셀들에 대한 프로그램 속도를 개선하도록 상기 복수의 메모리 셀들의 문턱 전압을 증가시키기 위한 프로그램 향상 전압이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 소거 동작 시 상기 백 게이트에는, 상기 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 전압이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 대상 메모리 셀에 대한 프로그램 동작 시 상기 백 게이트에는, 상기 프로그램 동작에서 상기 채널층에 인버젼(Inversion)을 형성하고 상기 대상 메모리 셀의 프로그램 속도를 개선하기 위한 프로그램 강화 전압이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 소거 동작 시 상기 백 게이트에는, 상기 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 동작을 투 스텝으로 수행하기 위한 전압들이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 소거 동작의 제1 스텝에서 상기 백 게이트에는, 상기 복수의 워드 라인들이 플로팅됨에 따라, 홀 발생을 위한 접지 전압이 인가되고, 상기 소거 동작의 제2 스텝에서 상기 백 게이트는, 상기 복수의 워드 라인들에 접지 전압이 인가됨에 따라, 홀 주입을 위해 플로팅되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성됨-를 준비하는 단계; 상기 홀 내에 내부 홀을 포함하는 절연막을 상기 일 방향으로 연장 형성하는 단계; 및 상기 절연막의 내부 홀에 도전성 물질로 백 게이트를 상기 일 방향으로 연장 형성하는 단계를 포함한다.
일 측면에 따르면, 상기 백 게이트는, 상기 채널층에 채널을 형성하거나 상기 채널층을 부스팅시키는 패스 전압이 인가되기 위한 것임을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 채널층의 내부의 홀은, 상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채, 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 위치하는 상기 백 게이트를 위한 기판까지 연장 형성되는 것을 특징으로 할 수 있다.
다른 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성되고, 상기 홀의 내벽 중 상기 GSL에 대응하는 영역에는 제1 절연막이 형성됨-를 준비하는 단계; 상기 홀 내에 내부 홀을 포함하는 제2 절연막을 상기 일 방향으로 연장 형성하는 단계; 및 상기 제2 절연막의 내부 홀에 도전성 물질로 백 게이트를 상기 일 방향으로 연장 형성하는 단계를 포함한다.
또 다른 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에서 상기 채널층에 상기 일 방향으로 제1 홀(Hole)을 연장 형성하는 단계; 상기 제1 홀 내에 절연막을 상기 일 방향으로 연장 형성하는 단계; 상기 절연막에 상기 일 방향으로 제2 홀을 연장 형성하는 단계; 및 상기 제2 홀 내에 도전성 물질로 백 게이트를 상기 일 방향으로 연장 형성하는 단계를 포함한다.
또 다른 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들, 상기 복수의 희생층들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 희생층들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성됨-를 준비하는 단계; 상기 채널층의 홀을 통해 상기 복수의 희생층들을 제거하는 단계; 상기 복수의 희생층들이 제거된 공간에 도전성 물질로 복수의 워드 라인들을 형성하는 단계; 상기 홀 내에 내부 홀을 포함하는 절연막을 상기 일 방향으로 연장 형성하는 단계; 및 상기 절연막의 내부 홀에 상기 도전성 물질로 백 게이트를 상기 일 방향으로 연장 형성하는 단계를 포함하는 것을 특징으로 한다.
일측에 따르면, 상기 3차원 플래시 메모리의 제조 방법은, 상기 복수의 스트링들 각각의 상부 영역 중 상기 백 게이트에 대응하는 영역에 상기 백 게이트에 인가되는 전압을 위한 배선을 형성하는 단계; 및 상기 복수의 스트링들 각각의 상부 영역 중 상기 채널층에 대응하는 영역에 상기 복수의 스트링들 각각의 비트 라인을 형성하는 단계를 더 포함할 수 있다.
또 다른 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 하부 워드 라인들, 상기 복수의 하부 워드 라인들 사이에 교번하며 적층되는 복수의 하부 절연층들 및 상기 복수의 하부 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 하부 스트링들-상기 복수의 하부 스트링들 각각은 상기 일 방향으로 연장 형성되는 하부 채널층 및 상기 하부 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 하부 전하 저장층을 포함함-을 포함하는 하부 반도체 구조체-상기 하부 채널층은 상기 하부 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 하부 백 게이트 및 상기 하부 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 하부 절연막을 포함함-를 준비하는 단계; 순차적으로 적층되는 복수의 상부 워드 라인들, 상기 복수의 상부 워드 라인들 사이에 교번하며 적층되는 복수의 상부 절연층들 및 상기 복수의 상부 워드 라인들을 관통하여 상기 일 방향으로 연장 형성되는 복수의 상부 스트링들-상기 복수의 상부 스트링들 각각은 상기 일 방향으로 연장 형성되는 상부 채널층 및 상기 상부 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 상부 전하 저장층을 포함함-을 포함하는 상부 반도체 구조체-상기 상부 채널층은 상기 상부 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 상부 백 게이트 및 상기 상부 백 게이트와 상기 상부 채널층 사이에 상기 일 방향으로 연장 형성되는 상부 절연막을 포함함-를 준비하는 단계; 및 상기 하부 백 게이트의 단면 및 상기 상부 백 게이트의 단면이 일치하도록 상기 하부 반도체 구조체의 상부에 상기 상부 반도체 구조체를 적층하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 채널층에 채널을 형성하기 위한 전압 인가가 가능하도록 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 백 게이트에 상기 채널층에 채널을 형성하거나 상기 채널층을 부스팅시키는 패스 전압을 인가하는 단계; 상기 복수의 스트링들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 스트링의 비트 라인에 접지 전압이 인가되고, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 프로그램 전압이 인가되며, 상기 백 게이트에 상기 패스 전압이 인가되는 동시에 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들이 플로팅(Floating)됨에 따라, 상기 선택된 스트링에 포함되는 상기 채널층에서 상기 대상 메모리 셀에 대한 프로그램 동작을 위한 채널을 형성하는 단계; 및 상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하지 않는 비선택된 스트링의 비트 라인에 전원 전압이 인가되고 상기 비선택된 스트링의 SSL에 전원 전압이 인가되어 상기 비선택된 스트링 자체가 플로팅되는 동시에 상기 백 게이트에 상기 패스 전압이 인가됨에 따라 상기 비선택된 스트링에 포함되는 채널층을 부스팅시켜, 상기 대상 메모리 셀에 대한 프로그램 전압에 의해 상기 비선택된 스트링에 포함되는 메모리 셀들이 프로그램되는 것을 방지하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 채널층에 채널을 형성하기 위한 전압 인가가 가능하도록 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 백 게이트에 상기 복수의 메모리 셀들에 대한 프로그램 속도를 개선하도록 상기 복수의 메모리 셀들의 문턱 전압을 증가시키기 위한 프로그램 향상 전압을 인가하는 단계; 및 상기 복수의 스트링들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 스트링의 비트 라인에 전원 전압이 인가되고, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 검증 전압이 인가되며, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들에 패스 전압이 인가됨에 따라, 상기 선택된 스트링에 대한 판독 동작을 수행하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 채널층에 채널을 형성하기 위한 전압 인가가 가능하도록 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 3차원 플래시 메모리의 소거 동작 방법은, 상기 백 게이트에 상기 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 전압을 인가하는 단계를 포함한다.
다른 일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 채널층에 채널을 형성하기 위한 전압 인가가 가능하도록 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 백 게이트에 프로그램 동작의 대상이 되는 대상 메모리 셀의 프로그램 속도를 개선하기 위한 프로그램 강화 전압을 인가하는 단계; 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인을 제외한 나머지 워드 라인들에 패스 전압을 인가하는 단계; 및 상기 백 게이트에 프로그램 강화 전압이 인가됨에 따라, 상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하는 선택된 스트링에 포함되는 채널층에 인버젼을 형성하는 단계를 포함한다.
다른 일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 채널층에 채널을 형성하기 위한 전압 인가가 가능하도록 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 3차원 플래시 메모리의 소거 동작 방법은, 소거 동작의 제1 스텝에서, 상기 복수의 워드 라인들이 플로팅됨에 따라 홀 발생을 위한 접지 전압을 상기 백 게이트에 인가하는 단계; 및 상기 소거 동작의 제2 스텝에서, 상기 복수의 워드 라인들에 접지 전압이 인가됨에 따라 홀 주입을 위해 상기 백 게이트를 플로팅시키는 단계를 포함한다.
일 실시예들은 셀 특성 및 신뢰성을 개선하고자, 채널층의 내부에 백 게이트가 연장 형성된 구조의 3차원 플래시 메모리를 제안할 수 있다.
보다 상세하게, 일 실시예들은 채널층에 채널을 형성하거나 채널층을 부스팅시키는 패스 전압이 인가되는 백 게이트를 포함하는 3차원 플래시 메모리를 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 3b는 도 3a에 도시된 3차원 플래시 메모리의 A-A'의 단면을 나타낸 X-Y 평면도이다.
도 4a 내지 4d는 일 실시예에 따른 3차원 플래시 메모리의 다른 구현 예시를 나타낸 Y-Z 단면도이다.
도 5a 내지 5b는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 Y-Z 단면도이다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 Y-Z 단면도이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 12는 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 13은 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 Y-Z 단면도이다.
도 14는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 15a 내지 15d는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제1 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 16a 내지 16b는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제2 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 17은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 18a 내지 18k는 도 17에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 19는 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 20a 내지 20e는 도 19에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 21은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 22a 내지 22b는 도 21에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 23a 내지 23g는 일 실시예에 따른 백 게이트의 다양한 구조를 설명하기 위한 X-Y 평면도이다.
도 24는 일 실시예에 따른 백 게이트에 인가되는 전압을 위한 배선의 형성 위치를 설명하기 위한 Y-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 3차원 플래시 메모리를 나타낸 Y-Z 단면도에서는 3차원 플래시 메모리가 설명의 편의를 위해 복수의 스트링들의 상부에 위치하는 비트 라인, 복수의 스트링들의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.
도 3a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이고, 도 3b는 도 3a에 도시된 3차원 플래시 메모리의 A-A'의 단면을 나타낸 X-Y 평면도이며, 도 4a 내지 4d는 일 실시예에 따른 3차원 플래시 메모리의 다른 구현 예시를 나타낸 Y-Z 단면도이고, 도 5a 내지 5b는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 3a 내지 3b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 워드 라인들(310) 및 복수의 스트링들(320, 330)을 포함한다.
복수의 워드 라인들(310)은 기판(305) 상 수평 방향(예컨대, Y 방향)으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(310)의 사이에는 절연 물질로 형성되는 복수의 절연층들(311)이 개재될 수 있다.
이러한 복수의 워드 라인들(310)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
복수의 스트링들(320, 330)은 복수의 워드 라인들(310)을 관통하여 기판(305) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 가운데, 각각이 채널층(321, 331) 및 전하 저장층(322, 332)을 포함함으로써, 복수의 워드 라인들(310)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
전하 저장층(322, 332)은 채널층(321, 331)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(310)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(322, 332)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
채널층(321, 331)은 복수의 워드 라인들(310), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, 딘결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 또한, 채널층(321, 331)은 후술되는 백 게이트(323, 333)을 통해 인가되는 전압에 의해서도 메모리 동작을 수행할 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
채널층(321, 331)은 채널층(321, 331)에 의해 적어도 일부분이 감싸진 채 일 방향(예컨대, Z 방향)으로 연장 형성되는 백 게이트(323, 333) 및 백 게이트(323, 333)와 채널층(321, 331) 사이에 일 방향으로 연장 형성되는 절연막(324, 334)을 포함한다. 이하, 백 게이트(323, 333)가 채널층(321, 331)에 의해 적어도 일부분이 감싸진다는 것은, 백 게이트(323, 333)가 채널층(321, 331)의 적어도 일부분에 포함되어 있는 것 또는 채널층(321, 331)을 관통하는 것을 포함한다.
여기서, 채널층(321, 331)은 GSL에서의 누설 전류를 방지하기 위한 구조를 가질 수 있다. 예를 들어, 채널층(321, 331) 중 복수의 워드 라인들(310)의 하단에 배치되는 GSL에 대응하는 영역은, 채널층(321, 331) 중 GSL에 대응하는 영역에 B(boron)이 더 넣어져 해당 영역의 문턱 전압을 증가시키는 구조를 가질 수 있다.
백 게이트(323, 333)는 채널층(321, 331)으로의 전압 인가가 가능하도록 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)이나, 도핑된 폴리 실리콘으로 형성될 수 있으며, 채널층(321, 331)에서 복수의 워드 라인들(310)에 대응되는 내부 영역(GSL부터 복수의 워드 라인들(310)까지의 영역)에 걸쳐 연장 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 도 4a와 같이 채널층(321, 331)에서 GSL로부터 SSL까지 대응되는 내부 영역에 걸쳐 연장 형성될 수 있다.
또한, 백 게이트(323, 333)는 복수의 스트링들(320, 330)이 연장 형성된 기판(305)을 관통한 채, 기판(305)의 하부에 위치하는 백 게이트(323, 333)를 위한 기판(315)까지 연장 형성될 수 있다. 즉, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 이중 기판 구조를 가질 수 있다.
이중 기판 구조에서, 하부에 위치하는 기판(315)은 복수의 스트링들(320, 330)의 방열을 위해 사용될 수 있다. 복수의 스트링들(320, 330)의 방열 패스(Path)가 복수의 스트링들(320, 330)이 연장 형성된 기판(305)과 구별되는 기판(315)에 위치함에 따라, 복수의 스트링들(320, 330)의 방열 패스(Path)가 복수의 스트링들(320, 330)이 연장 형성된 기판(305)에 형성되어 셀 트랜지스터가 영향을 받는 문제점이 해결될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 도 4b 내지 4d와 같이 싱글 기판 구조를 가질 수 있다. 이러한 경우, 백 게이트(323, 333)는 도 4b와 같이 복수의 스트링들(320, 330)이 연장 형성된 기판(305) 상 채널층(321, 331)에서 복수의 워드 라인들(310)에 대응되는 내부 영역(GSL부터 복수의 워드 라인들(310)까지의 영역)에 걸쳐 연장 형성되거나, 도 4c와 같이 복수의 스트링들(320, 330)이 연장 형성된 기판(305) 상 채널층(321, 331)에서 GSL로부터 SSL까지 대응되는 내부 영역에 걸쳐 연장 형성될 수 있다.
또한, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 복수의 워드 라인들(310)이 적층되고 복수의 스트링들(320, 330)이 일 방향으로 연장 형성되는 기판(305)만을 포함하는 싱글 기판 구조에서, 기판(305)을 관통한 채, 기판(305)의 하부에 수평 방향으로 배치되는 백 게이트 플레이트(325)를 더 포함할 수 있다. 이러한 백 게이트 플레이트(325)는 백 게이트(323, 333)와 동일한 물질로 형성되는 가운데, 복수의 워드 라인들(310)의 필름 스트레스(Film Stress)를 완화하여 기판(305)의 와페이지(Warpage)를 방지하는 역할을 담당할 수 있다. 이러한 구조에서, 백 게이트(323, 333)는 백 게이트 플레이트(325)까지 연장 형성될 수 있다.
싱글 기판 구조 및 이중 기판 구조 모두에서, 백 게이트(323, 333)와 연결되는 기판(305, 315)의 상면에는 도 4a, 4b 및 4d와 같이 백 게이트(323, 333)에 인가되는 전압을 위한 배선(340)이 형성될 수 있다. 그러나 도면에 제한되거나 한정되지 않고, 백 게이트(323, 333)에 인가되는 전압을 위한 배선(340)은 백 게이트(323, 333)와 연결되는 기판(305, 315)의 하면에 형성될 수 있으며(미도시), 백 게이트(323, 333)의 상부에 형성될 수도 있다. 이에 대한 상세한 설명은 도 24를 참조하여 기재하기로 한다.
이와 같은 백 게이트(323, 333)에는 3차원 플래시 메모리(300)의 동작을 위한 전압이 인가될 수 있다. 예를 들면, 백 게이트(323, 333)에는 프로그램 동작 시 채널층(321, 331)에 채널을 형성하거나 채널층(321, 331)을 부스팅시키는 패스 전압이 인가될 수 있고, 판독 동작 시에는 이어지는 프로그램 동작에서의 프로그램 속도를 개선하도록 메모리 셀들의 문턱 전압을 증가시키기 위한 프로그램 향상 전압이 인가될 수 있으며, 소거 동작 시 메모리 셀들에 대한 소거 전압이 인가될 수 있다. 백 게이트(323, 333)에 프로그램 동작 시 채널층(321, 331)에 채널을 형성하거나 채널층(321, 331)을 부스팅시키는 패스 전압이 인가되는 것과 관련된 상세한 설명은 도 6 내지 7을 참조하여 기재하기로 하고, 백 게이트(323, 333)에 판독 동작 시 메모리 셀들의 문턱 전압을 증가시키기 위한 프로그램 향상 전압이 인가되는 것과 관련된 상세한 설명은 도 10을 참조하여 기재하기로 하며, 백 게이트(323, 333)에 소거 동작 시 메모리 셀들에 대한 소거 전압이 인가되는 것과 관련된 상세한 설명은 도 11을 참조하여 기재하기로 한다.
다른 예를 들면, 백 게이트(323, 333)에는 프로그램 동작 시 채널층(321, 331)에 인버젼(Inversion)을 형성하고 프로그램 속도를 개선하기 위한 프로그램 강화 전압이 인가될 수 있으며, 소거 동작 시 소거 동작을 투 스텝으로 수행하기 위한 전압이 인가될 수도 있다. 백 게이트(323, 333)에 프로그램 동작 시 채널층(321, 331)에 인버젼(Inversion)을 형성하고 프로그램 속도를 개선하기 위한 프로그램 강화 전압이 인가되는 것과 관련된 상세한 설명은 도 8 내지 9를 참조하여 기재하기로 하고, 백 게이트(323, 333)에 소거 동작 시 소거 동작을 투 스텝으로 수행하기 위한 전압이 인가되는 것과 관련된 상세한 설명은 도 12 내지 13을 참조하여 기재하기로 한다.
또한, 백 게이트(323, 333)는, 복수의 스트링들(320, 330)이 그룹핑된 블록 단위로 메모리 셀들의 문턱 전압을 초기에 조정하는 과정에서 활용됨으로써, 판독, 프로그램 및 소거 동작이 블록 단위 스트링의 구조적인 편차에 영향을 받지 않고 수행되도록 할 수 있다. 예를 들어, 3차원 플래시 메모리(300)는 블록 단위 스트링의 구조적인 편차를 고려하여 백 게이트(323, 333)를 통한 미세한 조절 전압 인가로 메모리 셀들의 초기 문턱 전압을 블록 별로 보상하여 모두 유사 또는 동일하게 조정할 수 있다. 더 구체적인 예를 들면, 블록 A에 포함되는 스트링의 백 게이트에 -0.2V의 전압을 인가하고 블록 B에 포함되는 스트링의 백 게이트에 -0.1V의 전압을 인가하여, 블록 A에 포함되는 스트링의 메모리 셀들의 초기 문턱 전압과 블록 B에 포함되는 스트링의 메모리 셀들의 초기 문턱 전압을 동일하게 설정할 수 있다. 이상, 백 게이트(323, 333)가 스트링들(320, 330)이 그룹핑된 블록 단위로 서로 상이한 전압이 인가되도록 블록 단위로 전기적으로 분리되는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 백 게이트(323, 333)는 스트링 단위로 서로 상이한 전압을 인가하여 스트링 단위 별로 초기 문턱 전압을 보상하여 조정할 수 있도록 스트링 별로 전기적으로 분리되는 구조일 수도 있다.
절연막(324, 334)은 백 게이트(323, 333)가 직접적으로 채널층(321, 331)과 맞닿는 것을 방지시키고자 절연 물질로 형성될 수 있으며, 특히, GSL에서의 누설 전류를 방지하기 위한 구조를 가질 수 있다. 예를 들어, 절연막(324, 334) 중 복수의 워드 라인들(310)의 하단에 배치되는 GSL에 대응하는 영역(312)은, 도 5a 내지 5b와 같이 GSL에서의 누설 전류를 방지하기 위하여 나머지 영역보다 두꺼운 두께로 형성될 수 있다.
이상, 백 게이트(323, 333)및 절연막(324, 334)은, 채널층(321, 331) 내부 홀에 형성되어 채널층(321, 331)에 의해 빈틈없이 둘러싸인 채 형성되는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 채널층(321, 331)에 의해 적어도 일부분만이 감싸지는 구조로 형성될 수도 있다. 이에 대한 상세한 설명은 23a 내지 23g를 참조하여 기재하기로 한다.
이하, 설명되는 메모리 동작은 도 3a 내지 3b를 참조하여 설명된 구조의 3차원 플래시 메모리에 의해 수행됨을 전제로 하며, 도 4a, 내지 4d, 도 5a 내지 5b를 참조하여 설명된 구조의 3차원 플래시 메모리에서도 동일하게 수행될 수 있다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이고, 도 7은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 Y-Z 단면도이다. 이하, 설명되는 프로그램 동작은, 채널층에 채널을 형성하거나 채널을 부스팅시키는 패스 전압이 백 게이트에 인가되는 방식을 기반으로 한다.
도 6을 참조하면, 단계(S610)에서 3차원 플래시 메모리는, 채널층(731, 741)에 채널을 형성하거나 채널층(731, 741)을 부스팅시키는 패스 전압을 백 게이트(710, 720)에 인가할 수 있다.
보다 상세하게, 단계(S610)에서 3차원 플래시 메모리는, 복수의 스트링들 중 프로그램 동작의 대상이 되는 대상 메모리 셀(750)에 대응하는 선택된 스트링(730)에 대하여, 도 7과 같이 선택된 스트링(730)의 비트 라인에 접지 전압(0V)을 인가하고 SSL에 전원 전압(Vcc; 예컨대, 3.3V)을 인가하며 GSL에 접지 전압(0V)을 인가한 뒤, 복수의 워드 라인들 중 대상 메모리 셀(750)에 대응하는 워드 라인에 프로그램 전압(Vpgm)을 인가하고 복수의 워드 라인들 중 대상 메모리 셀(750)을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들을 플로팅시킴과 동시에 백 게이트(710)에 패스 전압(예컨대, 6V)을 인가할 수 있다.
여기서, 백 게이트(710, 720)에 인가되는 패스 전압의 값은 백 게이트(710, 720)를 감싸는 절연막(711, 721)의 두께에 따라 결정될 수 있다. 일례로, 절연막(711, 721)의 두께가 5nm인 경우 백 게이트(710, 720)에 인가되는 패스 전압의 값은 3 내지 4V로 결정될 수 있고, 절연막(711, 721)의 두께가 10nm인 경우 백 게이트(710, 720)에 인가되는 패스 전압의 값은 5 내지 10V로 결정될 수 있으며, 절연막(711, 721)의 두께가 10nm인 경우 백 게이트(710, 720)에 인가되는 패스 전압의 값은 7 내지 15V로 결정될 수 있다.
이 때, 단계(S610)에서 3차원 플래시 메모리는, 복수의 스트링들 중 대상 메모리 셀(750)에 대응하지 않는 비선택된 스트링(740)에 대하여, 도 7과 같이 비선택된 스트링(740)의 비트 라인에 전원 전압(Vcc; 예컨대, 3.3V)을 인가하고 비선택된 스트링(740)의 SSL에 전원 전압(Vcc; 예컨대, 3.3V)을 인가하여 비선택된 스트링(740)의 SSL을 셧 오프(Shut off)시킴으로써 비선택된 스트링(740)을 플로팅시킬 수 있다. 마찬가지로, 비선택된 스트링(740)의 GSL에는 접지 전압(0V)이 인가되며, 복수의 워드 라인들 중 대상 메모리 셀(750)에 대응하는 워드 라인에는 프로그램 전압(Vpgm)이 인가되고 복수의 워드 라인들 중 대상 메모리 셀(750)을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들은 플로팅될 수 있다. 또한, 비선택된 스트링(740)의 백 게이트(720)와 선택된 스트링(730)의 백 게이트(710)는 공통의 배선으로 서로 연결되는 바, 비선택된 스트링(740)의 백 게이트(720)에는 선택된 스트링(730)의 백 게이트(710)와 동일한 패스 전압(예컨대, 6V)이 인가될 수 있다.
이어서, 단계(S620)에서 3차원 플래시 메모리는, 선택된 스트링(730)의 비트 라인에 접지 전압이 인가되고, 복수의 워드 라인들 중 대상 메모리 셀(750)에 대응하는 워드 라인에 프로그램 전압이 인가되며, 백 게이트(710)에 패스 전압이 인가되는 동시에 복수의 워드 라인들 중 대상 메모리 셀(750)을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들이 플로팅됨에 따라, 선택된 스트링(730)에 포함되는 채널층(731)에서 대상 메모리 셀(750)에 대한 프로그램 동작을 위한 채널을 형성할 수 있다.
그 후, 단계(S630)에서 제조 시스템은, 비선택된 스트링(740)의 비트 라인에 전원 전압이 인가되고 비선택된 스트링(740)의 SSL에 전원 전압이 인가되어 비선택된 스트링(740) 자체가 플로팅되는 동시에 백 게이트(720)에 패스 전압이 인가됨에 따라, 비선택된 스트링(740)에 포함되는 채널층(741)을 부스팅시켜, 대상 메모리 셀(750)에 대한 프로그램 전압에 의해 비선택된 스트링(740)에 포함되는 메모리 셀들이 프로그램되는 것을 방지할 수 있다.
이와 같은 단계들(S610 및 S620)을 통해 프로그램 동작이 수행됨으로써, 대상 메모리 셀(750)을 제외한 나머지 메모리 셀에 대응하는 워드 라인들에 패스 전압이 인가되지 않을 수 있으며, 이는 대상 메모리 셀(750)에서 나머지 메모리 셀에 대응하는 워드 라인들에 패스 전압이 인가됨에 의한 방해(Disturb) 현상을 방지할 수 있다. 이에, 프로그램 동작 특성이 개선되어 셀 특성 및 신뢰성 역시 개선될 수 있으며, 선택된 스트링(730)의 채널층(731)이 채널을 형성하는 속도가 향상될 수 있다.
또한, 단계들(S610 및 S630)을 통해 프로그램 동작이 수행됨으로써, 대상 메모리 셀(750)을 제외한 나머지 메모리 셀에 대응하는 워드 라인들에 패스 전압이 인가되지 않아 대상 메모리 셀(750)에서 나머지 메모리 셀에 대응하는 워드 라인들에 패스 전압이 인가됨에 의한 방해(Disturb) 현상이 방지될 수 있으며, 비선택된 스트링(740)의 채널층(741)이 부스팅되는 속도가 향상될 수 있다.
이 때, 비선택된 스트링(740)의 GSL에서의 누설 전류는, 비선택된 스트링(740)의 절연막(721)의 두께가 다른 영역보다 두껍게 형성됨으로써 억제될 수 있다. 또는, 비선택된 스트링(740)의 채널층(741)에서 GSL에 대응하는 영역에 B(boron)이 더 넣어져 해당 영역의 문턱 전압을 증가시키는 구조가 적용됨으로써, 비선택된 스트링(740)의 GSL에서의 누설 전류가 억제될 수도 있다.
또한, 기존에는 비선택된 스트링에서 대상 메모리 셀에 대응하지 않는 워드 라인들에 패스 전압이 인가되기 때문에, 대상 메모리 셀에 대응하지 않는 워드 라인들의 채널 부스팅과 대상 메모리 셀에 대응하는 워드 라인의 채널 부스팅 사이의 단차가 급격하게 증가하는 문제점이 존재하나, 설명된 단계들(S610 및 S630)을 통한 프로그램 동작은, 비선택된 스트링(740)의 채널층(741) 전체를 동시에 부스팅시킬 수 있어 부스팅 시 채널층(741)의 채널 포텐셜(Channel Potential)을 개선하여 채널 내 필드-프로파일이 대상 메모리 셀에 대응하는 워드 라인의 위치 주변으로 완만한 경사를 갖게 할 수 있다.
이상, 채널층(731, 741)에 채널을 형성하거나 부스팅시키는 패스 전압이 워드 라인을 통해 인가되는 대신에, 백 게이트(710, 720)를 통해 인가되는 방식을 기반으로 프로그램 동작이 수행되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고, 프로그램 동작은 채널층(731, 741)에 채널을 형성하거나 부스팅시키는 패스 전압이 워드 라인을 통해 인가되는 방식을 전제로 백 게이트(710, 720)에 별도의 전압이 인가되는 방식을 더 이용하여 수행될 수 있다. 이에 대한 상세한 설명은 아래의 도 8 및 9를 참조하여 기재하기로 한다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이고, 도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 Y-Z 단면도이다. 이하, 설명되는 프로그램 동작은, 프로그램 동작에서 채널층에 인버젼(Inversion)을 형성하고 대상 메모리 셀의 프로그램 속도를 개선하기 위한 프로그램 강화 전압이 백 게이트에 인가되는 방식을 기반으로 한다.
도 8을 참조하면, 단계(S810)에서 3차원 플래시 메모리는, 백 게이트(910, 920)에 프로그램 동작의 대상이 되는 대상 메모리 셀(930)의 프로그램 속도를 개선하기 위한 프로그램 강화 전압을 인가할 수 있다.
보다 상세하게, 단계(S810)에서 3차원 플래시 메모리는, 도 9와 같이 복수의 스트링들 중 대상 메모리 셀(930)에 대응하는 선택된 스트링(940)의 백 게이트(910)에 프로그램 강화 전압을 인가할 수 있다. 비선택된 스트링(950)의 백 게이트(920)와 선택된 스트링(940)의 백 게이트(910)는 공통의 배선으로 서로 연결되는 바, 비선택된 스트링(950)의 백 게이트(920)에도 선택된 스트링(940)의 백 게이트(910)와 동일한 프로그램 강화 전압이 인가될 수 있다.
여기서, 백 게이트(910, 920)에 인가되는 프로그램 강화 전압의 값은 백 게이트(910, 920)를 감싸는 절연막(911, 921)의 두께에 따라 결정될 수 있다.
이어서, 단계(S820)에서 3차원 플래시 메모리는, 복수의 워드 라인들 중 대상 메모리 셀(930)에 대응하는 워드 라인을 제외한 나머지 워드 라인들에 패스 전압을 인가할 수 있다.
구체적으로, 단계(S820)에서 3차원 플래시 메모리는, 복수의 스트링들 중 프로그램 동작의 대상이 되는 대상 메모리 셀(930)에 대응하는 선택된 스트링(940)에 대하여, 도 9와 같이 선택된 스트링(940)의 비트 라인에 접지 전압(0V)을 인가하고, SSL에 전원 전압(Vcc; 예컨대, 3.3V)을 인가하며, GSL에 접지 전압(0V)을 인가한 뒤, 복수의 워드 라인들 중 대상 메모리 셀(930)에 대응하는 워드 라인에 프로그램 전압(Vpgm)을 인가하고, 복수의 워드 라인들 중 대상 메모리 셀(930)을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들에 패스 전압(예컨대, 5V)을 인가할 수 있다.
이 때, 단계(S820)에서 3차원 플래시 메모리는, 복수의 스트링들 중 대상 메모리 셀(930)에 대응하지 않는 비선택된 스트링(950)에 대하여, 도 9와 같이 비선택된 스트링(950)의 비트 라인에 전원 전압(Vcc; 예컨대, 3.3V)을 인가할 수 있다. 마찬가지로, 비선택된 스트링(950)의 SSL에는 전원 전압(Vcc; 예컨대, 3.3V)이 인가되고, GSL에는 접지 전압(0V)이 인가되며, 복수의 워드 라인들 중 대상 메모리 셀(930)에 대응하는 워드 라인에는 프로그램 전압(Vpgm)이 인가되고 복수의 워드 라인들 중 대상 메모리 셀(930)을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들에 패스 전압(예컨대, 5V)이 인가될 수 있다.
그 후, 단계(S830)에서 제조 시스템은, 백 게이트(910, 920)에 프로그램 강화 전압이 인가됨에 따라, 선택된 스트링(940)에 포함되는 채널층(941)에 인버젼을 형성할 수 있다.
이와 같은 단계들(S810 및 S830)을 통해 프로그램 동작이 수행됨으로써, 백 게이트(910, 920)에 프로그램 강화 전압이 인가되어 채널층(911)에 인버젼이 형성될 수 있으며, 이를 바탕으로 대상 메모리 셀(930)을 제외한 나머지 메모리 셀에 대응하는 워드 라인들에 인가되는 패스 전압의 값이 낮아질 수 있어 대상 메모리 셀(930)에서의 방해(Disturb) 현상이 방지될 수 있다. 이에, 프로그램 동작 특성이 개선되어 셀 특성 및 신뢰성 역시 개선될 수 있으며, 선택된 스트링(940)의 채널층(941)이 채널을 형성하는 속도가 향상될 수 있다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이다.
도 10을 참조하면, 단계(S1010)에서 3차원 플래시 메모리는, 백 게이트에 프로그램 향상 전압을 인가할 수 있다. 여기서, 프로그램 향상 전압은, 판독 동작에 이어 수행되는 프로그램 동작의 속도를 개선하기 위한 전압으로서 복수의 메모리 셀들의 문턱 전압을 증가시키기 위한 음의 값을 갖는 전압일 수 있다.
즉, 단계(S1010)는 이어지는 프로그램 동작을 위한 단계로서, 백 게이트에 프로그램 향상 전압을 인가하는 단계(S1010)를 선행 후 일반적인 판독 동작이 단계(S1020)와 같이 수행될 수 있다.
또한, 단계(S1010)에서 3차원 플래시 메모리는, 일반적인 판독 동작을 위한 전압 인가를 수행할 수 있다.
보다 상세하게, 3차원 플래시 메모리는, 복수의 스트링들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 스트링의 비트 라인에 전원 전압을 인가하고, 복수의 워드 라인들 중 대상 메모리 셀에 대응하는 워드 라인에 검증 전압(Vverify)을 인가하며, 복수의 워드 라인들 중 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들에 패스 전압프로그램 동작 향상 전압을 인가할 수 있다.
그 후, 단계(S1020)에서 3차원 플래시 메모리는, 선택된 스트링의 비트 라인에 전원 전압이 인가되고 복수의 워드 라인들 중 대상 메모리 셀에 대응하는 워드 라인에 검증 전압이 인가되며 복수의 워드 라인들 중 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들에 에 패스 전압이 인가됨에 따라, 선택된 스트링에 대한 판독 동작을 수행할 수 있다.
이처럼 판독 동작에서 이어지는 프로그램 동작의 속도 개선을 위한 단계(S1010)가 수행됨으로써, 메모리 셀들의 문턱 전압이 증가하여 프로그램 동작 속도가 향상될 수 있다.
또한, 단계들(S1010 및 S1020)을 통해 판독 동작이 수행됨으로써, 3차원 플래시 메모리는 복수의 스트링들이 그룹핑되는 블록 단위로 백 게이트를 제어하는 가운데, 비선택된 스트링들이 포함되는 비선택된 블록에 대해 백 게이트를 이용하여 채널 부스팅을 개선시키고, 선택된 스트링들이 포함되는 선택된 블록에서 비선택된 스트링들에 대해 백 게이트를 이용하여 채널 부스팅을 개선시켜, 선택된 스트링의 대상 메모리 셀에서 나머지 메모리 셀에 대응하는 워드 라인들에 패스 전압이 인가됨에 의한 방해(Disturb) 현상을 방지할 수 있다. 이에, 셀 특성 및 신뢰성이 개선될 수 있다.
또한, 단계(S1010)에서 백 게이트에 프로그램 향상 전압이 인가됨에 따라, 워드 라인으로부터 백 게이트의 방향으로의 전압 필드가 고르게 분포하여 전자의 의도치 않은 Lateral Diffusion이 방지될 수 있다. 예를 들어, 백 게이트가 존재하지 않은 기존 구조의 3차원 플래시 메모리에서는 해당 워드 라인에 인가되는 패스 전압의 필드 그리고 인접한 워드 라인들에 인가되는 패스 전압의 필드에 의해 전자의 Lateral Diffusion이 발생되어 셀 특성이 열화되는 문제점이 존재한다. 그러나 일 실시예에 따른 3차원 플래시 메모리는 전술된 단계(S1010)에서 백 게이트에 프로그램 향상 전압을 인가함으로써, 워드 라인으로부터 백 게이트의 방향으로의 전압 필드를 고르게 분포시켜 전자의 의도치 않은 Lateral Diffusion을 방지하며 셀 특성이 열화되는 문제점을 해결할 수 있다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 11을 참조하면, 3차원 플래시 메모리는, 단계(S1110)에서 백 게이트에 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 전압을 인가함으로써, 벌크 소거 방식을 백 게이트를 기반으로 수행할 수 있다.
이와 같은 백 게이트 기반 소거 방식은 벌크 소거 방식 대비 홀 이동을 손쉽게 하여 소거 동작 속도를 향상시킬 수 있다.
도 12는 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이고, 도 13은 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 Y-Z 단면도이다. 이하, 설명되는 소거 동작은, 메모리 셀들에 대한 소거 동작을 투 스텝(제1 스텝 및 제2 스텝)으로 수행하기 위한 전압들이 백 게이트에 인가됨을 특징으로 한다. 설명의 편의 상 도 13에서는 3차원 플래시 메모리에서 소거 대상이 되는 특정 메모리 셀이 확대되어 도시된다.
도 12를 참조하면, 단계(S1210)에서 3차원 플래시 메모리는, 도 13의 1310과 같은 소거 동작의 제1 스탭에서, 복수의 워드 라인들이 플로팅되고 채널 벌크에 소거 전압(예컨대, 10V)이 인가됨에 따라 홀 발생을 위한 접지 전압(예컨대, 0V)을 백 게이트에 인가할 수 있다. 이에, 홀이 발생되어 채널층이 채널을 형성할 수 있다.
그 후, 단계(S1220)에서 3차원 플래시 메모리는, 도 13의 1320과 같은 소거 동작의 제2 스텝에서, 복수의 워드 라인들에 접지 전압이 인가되고 채널 벌크에 소거 전압(예컨대, 10V)가 인가됨에 따라 홀 주입을 위해 백 게이트를 플로팅시킬 수 있다. 이에, 홀이 전하 저장층으로 주입될 수 있다.
이하, 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 3a 내지 3b를 참조하여 상술된 3차원 플래시 메모리를 제조하는 방법을 의미하나 이에 제한되거나 한정되지 않고, 도 4a 내지 4d, 도 5a 내지 5b를 참조하여 설명된 구조의 3차원 플래시 메모리를 제조하는 방법으로도 적용 가능하다.
또한, 이하, 설명되는 3차원 플래시 메모리의 제조 방법을 위한 도면에서, 복수의 스트링들은 설명의 편의를 위해 하나의 스트링으로서 도시된다.
도 14는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 15a 내지 15d는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제1 구현 예시를 설명하기 위한 Y-Z 단면도이며, 도 16a 내지 16b는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제2 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 14를 참조하면, 단계(S1410)에서 제조 시스템은, 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 15a와 같이 기판(1510) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(1520), 복수의 워드 라인들(1520) 사이에 교번하며 적층되는 복수의 절연층들(1530), 복수의 절연층(1530) 및 복수의 워드 라인들(1520)을 관통하여 기판(1510) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들(1540)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 스트링들(1540) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층(1541) 및 채널층(1541)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 전하 저장층(1542)을 포함할 수 있으며, 채널층(1541)에는 홀(Hole)(1543)이 일 방향(예컨대, Z 방향)으로 연장 형성되어 있을 수 있다.
또한, 반도체 구조체에는 복수의 스트링들(1540)이 연장 형성되는 기판(1510)의 하부에 위치하는 백 게이트(1560)를 위한 기판(1515)이 더 포함될 수 있다. 이에, 채널층(1541)의 홀(1543)은, 복수의 스트링들(1540)이 연장 형성되는 기판(1510)을 관통한 채 백 게이트(1560)를 위한 기판(1515)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S1420)에서 제조 시스템은, 도 15b와 같이 홀(1543) 내에 내부 홀(1551)을 포함하는 절연막(1550)을 일 방향으로 연장 형성할 수 있다.
그 다음, 단계(S1430)에서 제조 시스템은, 절연막(1550)의 내부 홀(1551)에 도전성 물질이나, 도핑된 폴리 실리콘으로 백 게이트(1560)를 일 방향으로 연장 형성할 수 있다. 여기서, 백 게이트(1560)는 채널층(1541)에 채널을 형성하거나 채널층(1541)을 부스팅시키는 패스 전압이 인가되기 위한 구성요소일 수 있다.
단계(S1430)에서 백 게이트(1560)는 도 15c와 같이 채널층(1541)에 의해 적어도 일부분이 감싸진 채 채널층(1541)의 내부에서 SSL의 하단의 복수의 워드 라인들(1520)의 영역까지 연장 형성될 수 있으나, 이에 제한되거나 한정되지 않고 도 15d와 같이 채널층(1541)의 내부에서 SSL의 영역까지 연장 형성될 수 있다.
도 14에서 별도의 단계로 도시되지는 않았으나 제조 시스템은, 단계(S1430) 이후에 복수의 스트링들(1540)의 상부에 드레인 영역을 형성할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 채널층(1541)에 홀(1543)이 연장 형성된 반도체 구조체를 이용하는 방식으로서, 이용되는 반도체 구조체는 도 16a 내지 16b와 같이 사전에 제조될 수 있다. 예를 들어, 제조 시스템은 도 16a와 같은 준비된 하부 반도체 구조체 및 상부 반도체 구조체를 도 16b와 같이 순차적으로 적층함으로써, 전술된 단계(S1410)에서의 반도체 구조체를 준비할 수 있다.
이상, 단계(S1420)에서 내부에 홀을 포함하는 채널층이 이용되고, 단계(S1430)에서 내부에 홀을 포함하는 절연막이 이용되는 것으로 설명되었으나, 3차원 플래시 메모리의 제조 방법은 단계(S1410)에서 내부에 홀을 포함하지 않는 채널층을 준비하고, 단계(S1420)에서 내부에 홀을 포함하지 않는 절연막을 형성함으로써 채널층의 홀 형성 과정과 절연막의 홀 형성 과정을 추가적인 별도의 공정으로 수행할 수 있다. 이러한 경우 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들, 복수의 절연층 및 복수의 워드 라인들을 관통하여 기판 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들을 포함하는 반도체 구조체(복수의 스트링들 각각은 일 방향으로 연장 형성되는 채널층 및 채널층을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 전하 저장층을 포함하며, 채널층에는 홀이 형성되어 있지 아니함)를 준비하는 제1 단계, 채널층에 일 방향으로 제1 홀을 연장 형성하는 제2 단계, 제1 홀 내에 절연막을 일 방향으로 연장 형성하는 제3 단계, 절연막에 일 방향으로 제2 홀을 연장 형성하는 제4 단계 및 제2 홀 내에 도전성 물질로 백 게이트를 일 방향으로 연장 형성하는 제5 단계를 포함할 수 있다.
도 17은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 18a 내지 18k는 도 17에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 17을 참조하면, 단계(S1710)에서 제조 시스템은, 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 18a와 같이 기판(1810) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(1820), 복수의 워드 라인들(1820) 사이에 교번하며 적층되는 복수의 절연층들(1830), 복수의 절연층(1830) 및 복수의 워드 라인들(1820)을 관통하여 기판(1810) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들(1840)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 스트링들(1840) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층(1841) 및 채널층(1841)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 전하 저장층(1842)을 포함할 수 있으며, 채널층(1841)에는 홀(Hole)(1843)이 일 방향(예컨대, Z 방향)으로 연장 형성되어 있을 수 있다.
특히, 홀(1843)의 내벽 중 GSL에 대응하는 영역(1843-1)에는 제1 절연막(1844)이 형성되어 있을 수 있으며, 더 나아가 채널층(1841)의 영역 중 GSL에 대응하는 영역은 도 18b와 같이 나머지 영역보다 큰 단면을 가질 수 있다. 이하, 3차원 플래시 메모리의 제조 방법은 채널층(1841)의 영역 중 GSL에 대응하는 영역이 나머지 영역보다 큰 단면을 갖는 구조의 3차원 플래시 메모리를 제조하는 것으로 설명된다.
이와 같은 반도체 구조체는 도 18c 내지 18i과 같은 공정을 통해 준비될 수 있다.
또한, 반도체 구조체에는 복수의 스트링들(1840)이 연장 형성되는 기판(1810)의 하부에 위치하는 백 게이트(1860)를 위한 기판(1815)이 더 포함될 수 있다. 이에, 채널층(1841)의 홀(1843)은, 복수의 스트링들(1840)이 연장 형성되는 기판(1810)을 관통한 채 백 게이트(1860)를 위한 기판(1815)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S1720)에서 제조 시스템은, 도 18j와 같이 홀(1843) 내에 내부 홀(1851)을 포함하는 제2 절연막(1850)을 일 방향으로 연장 형성할 수 있다.
그 후, 단계(S1730)에서 제조 시스템은, 도 18k와 같이 제2 절연막(1850)의 내부 홀(1851)에 도전성 물질이나, 도핑된 폴리 실리콘으로 백 게이트(1860)를 일 방향으로 연장 형성할 수 있다. 여기서, 백 게이트(1860)는 채널층(1841)에 채널을 형성하거나 채널층(1841)을 부스팅시키는 패스 전압이 인가되기 위한 구성요소일 수 있다.
이상 단계(S1730)에서 백 게이트(1860)가 채널층(1841)에 의해 적어도 일부분이 감싸진 채 채널층(1841)의 내부에서 SSL의 하단의 복수의 워드 라인들(1820)의 영역까지 연장 형성되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 전술된 바와 같이 채널층(1841)의 내부에서 SSL의 영역까지 연장 형성될 수도 있다.
또한, 단계(S1730)에서 복수의 스트링들(1840)의 상부에는 드레인 영역이 형성될 수 있다.
이처럼 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 절연막의 영역 중 GSL에 대응하는 영역이 다른 영역보다 두꺼운 두께를 갖는 구조를 제조하기 위한 방식으로서, 해당 방식에서 이용되는 반도체 구조체(보다 정확하게 단계(S1710)에서의 반도체 구조체)는 도 18c 내지 18j과 같은 공정을 통해 준비될 수 있다.
도 19는 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 20a 내지 20e는 도 19에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 19를 참조하면, 단계(S1910)에서 제조 시스템은, 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 20a와 같이 기판(2010) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들(2020), 복수의 희생층들(2020) 사이에 교번하며 적층되는 복수의 절연층들(2030), 복수의 절연층(2030) 및 복수의 희생층들(2020)을 관통하여 기판(2010) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들(2040)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 스트링들(2040) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층(2041) 및 채널층(2041)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 전하 저장층(2042)을 포함할 수 있으며, 채널층(2041)에는 홀(Hole)(2043)이 일 방향(예컨대, Z 방향)으로 연장 형성되어 있을 수 있다.
또한, 반도체 구조체에는 복수의 스트링들(2040)이 연장 형성되는 기판(2010)의 하부에 위치하는 백 게이트(2060)를 위한 기판(2015)이 더 포함될 수 있다. 이에, 채널층(2041)의 내부의 홀(2043)은, 복수의 스트링들(2040)이 연장 형성되는 기판(2010)을 관통한 채 백 게이트(2060)를 위한 기판(2015)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S1920)에서 제조 시스템은, 도 20b와 같이 상기 채널층(2041)의 홀(2043)을 통해 복수의 희생층들(2020)을 제거할 수 있다.
그 다음, 단계(S1930)에서 제조 시스템은, 도 20c와 같이 복수의 희생층들(2020)이 제거된 공간(2021)에 도전성 물질로 복수의 워드 라인들(2022)을 형성할 수 있다.
그 다음, 단계(S1940)에서 제조 시스템은, 도 20d와 같이 홀(2043) 내에 내부 홀(2051)을 포함하는 절연막(2050)을 일 방향으로 연장 형성할 수 있다.
그 후, 단계(S1950)에서 제조 시스템은, 도 20e와 같이 절연막(2050)의 내부 홀(2051)에 도전성 물질로 백 게이트(2060)를 일 방향으로 연장 형성할 수 있다.
여기서, 백 게이트(2060)는 채널층(2041)에 채널을 형성하거나 채널층(2041)을 부스팅시키는 패스 전압이 인가되기 위한 구성요소일 수 있다.
이상 단계(S1950)에서 백 게이트(2060)가 채널층(2041)에 의해 적어도 일부분이 감싸진 채 채널층(2041)의 내부에서 SSL의 하단의 복수의 워드 라인들(2022)의 영역까지 연장 형성되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 전술된 바와 같이 채널층(2041)의 내부에서 SSL의 영역까지 연장 형성될 수 있다.
또한, 단계(S1950)에서 복수의 스트링들(2040)의 상부에는 드레인 영역이 형성될 수 있다.
이처럼 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 단계들(S1920 내지 S1930)에서 설명된 바와 같이 백 게이트(2060) 및 절연막(2050)이 형성될 공간(채널층(2041)의 홀(2043))을 복수의 워드 라인들(2022)의 형성 공정에서 활용하는 것을 특징으로 하며, 그 외의 공정은 도 14를 참조하여 전술된 3차원 플래시 메모리의 제조 방법과 동일할 수 있다.
도 21은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 22a 내지 22b는 도 21에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 21을 참조하면, 단계(S2110)에서 제조 시스템은, 하부 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 22a와 같이 기판(2210) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 하부 워드 라인들(2220), 복수의 하부 워드 라인들(2220) 사이에 교번하며 적층되는 복수의 하부 절연층들(2230), 복수의 하부 절연층(2230) 및 복수의 하부 워드 라인들(2220)을 관통하여 기판(2210) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 하부 스트링들(2240)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 하부 스트링들(2240) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 하부 채널층(2241) 및 하부 채널층(2241)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 하부 전하 저장층(2242)을 포함할 수 있으며, 특히, 하부 채널층(2241)은 하부 채널층(2241)에 의해 적어도 일부분이 감싸진 채 일 방향(예컨대, Z 방향)으로 연장 형성되는 하부 백 게이트(2243) 및 하부 백 게이트(2243)와 하부 채널층(2241) 사이에 일 방향(예컨대, Z 방향)으로 연장되는 하부 절연막(2244)을 포함할 수 있다.
또한, 하부 반도체 구조체에는 복수의 하부 스트링들(2240)이 연장 형성되는 기판(2210)의 하부에 위치하는 하부 백 게이트(2243)를 위한 기판(2215)이 더 포함될 수 있다. 이에, 하부 채널층(2241)의 하부 백 게이트(2243) 및 하부 절연막(2244)은, 복수의 스트링들(2240)이 연장 형성되는 기판(2210)을 관통한 채 하부 백 게이트(2243)를 위한 기판(2215)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S2120)에서 제조 시스템은, 상부 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 22a와 같이 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 상부 워드 라인들(2250), 복수의 상부 워드 라인들(2250) 사이에 교번하며 적층되는 복수의 상부 절연층들(2260), 복수의 상부 절연층(2260) 및 복수의 상부 워드 라인들(2250)을 관통하여 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 상부 스트링들(2270)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 상부 스트링들(2270) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 상부 채널층(2271) 및 상부 채널층(2271)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 상부 전하 저장층(2272)을 포함할 수 있으며, 특히, 상부 채널층(2271)은 상부 채널층(2271)에 의해 적어도 일부분이 감싸진 채 일 방향(예컨대, Z 방향)으로 연장 형성되는 상부 백 게이트(2273) 및 상부 백 게이트(2273)와 상부 채널층(2271) 사이에 일 방향(예컨대, Z 방향)으로 연장되는 상부 절연막(2274)을 포함할 수 있다.
그 후, 단계(S2130)에서 제조 시스템은, 도 22b와 같이 하부 백 게이트(2243)의 단면 및 상부 백 게이트(2273)의 단면이 일치하도록 하부 반도체 구조체의 상부에 상부 반도체 구조체를 적층할 수 있다.
이처럼 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 백 게이트(2243, 2273)까지 모두 형성된 반도체 구조체들(하부 반도체 구조체 및 상부 반도체 구조체)을 이용하는 방식일 수 있다.
도 23a 내지 23g는 일 실시예에 따른 백 게이트의 다양한 구조를 설명하기 위한 X-Y 평면도이다. 이하, 설명의 편의를 위해 도면에서는 전하 저장층을 제외한 백 게이트(2310), 절연막(2320) 및 채널층(2330)의 구성요소만이 도시된다.
도 23a 내지 23g를 참조하면, 백 게이트(2310) 및 절연막(2320)은 채널층(2330)에 의해 일부분만이 감싸지도록 형성되는 것을 특징으로 한다. 이는, 채널층(2330)에 의해 백 게이트(2310) 및 절연막(2320)이 빈틈없이 둘러싸인 형상을 갖게 되는 경우 그 형성 공정의 복잡도가 높은 단점을 해결하기 위한 것으로, 집적도를 향상하는 추가적인 효과를 도모할 수 있다.
여기서, 백 게이트(2310) 및 절연막(2320)은 채널층(2330)에 의해 일부분만이 감싸지도록 형성되는 것은, 백 게이트(2310) 및 절연막(2320)이 채널층(2330)의 적어도 일부분에 포함되어 있는 것 또는 채널층(2330)을 관통하는 것을 의미한다.
보다 상세하게, 도 23a 및 23b와 같이 채널층(2330)이 백 게이트(2310) 및 절연막(2320)의 일부분을 감싸는 가운데 백 게이트(2310) 및 절연막(2320)에 의해 분할되는 구조를 갖게 됨으로써, 채널층(2330)이 4개의 셀들로 분할되어 4개의 셀들이 각기 독립적으로 사용될 수 있는 바, 3차원 플래시 메모리(2300)에서의 메모리 셀의 집적도가 향상될 수 있다.
이처럼 백 게이트(2310) 및 절연막(2320)이 형성되는 형상과, 그에 따른 채널층(2330)이 백 게이트(2310) 및 절연막(2320)에 의해 분할되는 개수는 도 23a 및 도 23b에 제한되거나 한정되지 않고, 도 23c 내지 23g와 같이 다양하게 구현될 수 있다(2개 내지 3개 등). 이 때, 채널층(2330) 역시 백 게이트(2310) 및 절연막(2320)의 구조 및 형상이 다양해짐에 따라 원형에서 사각형 등 다양한 형상으로 형성될 수 있다.
즉, 3차원 플래시 메모리에서 백 게이트(2310) 및 절연막(2320)은, 채널층(2330), 백 게이트(2310) 및 절연막(2320)이 다양한 형상으로 형성되는 가운데 채널층(2330)의 적어도 일부분에 포함됨을 특징으로 한다.
또한, 백 게이트(2310)는 스트링 별로 각기 형성되는 대신에, 복수의 스트링들에 의해 공유되는 형상으로 형성될 수 있다. 예를 들어, 백 게이트(2310)는 도 23e 내지 23g와 같이 복수의 스트링들의 측면을 관통하는 구조로 형성됨으로써, 복수의 스트링들에 의해 공유될 수 있다.
도 24는 일 실시예에 따른 백 게이트에 인가되는 전압을 위한 배선의 형성 위치를 설명하기 위한 Y-Z 단면도이다. 이하 설명되는 3차원 플래시 메모리(2400)는 도 3a 내지 3b를 참조하여 설명된 3차원 플래시 메모리(300)와 동일한 구조를 가지나, 백 게이트(2411)에 인가되는 전압을 위한 배선(2412)이 백 게이트(2411)의 상부에 형성된다는 점에서 3차원 플래시 메모리(300)와 차이를 갖는다.
보다 상세하게, 백 게이트(2411)에 전압이 인가되는 배선(2412)은 백 게이트(2411)를 포함하는 스트링(2410)의 상부 영역 중 백 게이트(2411)에 대응하는 위치에 형성될 수 있다. 이에 따라, 스트링(2410)의 비트 라인(2413)은 스트링(2410)의 상부 영역 중 백 게이트(2411)를 제외한 채널층(2414)에 대응하는 위치에 형성될 수 있다.
이와 같이 배선(2412)이 스트링(2410)의 상부 영역 중 백 게이트(2411)에 대응하는 영역에 형성되는 공정과 스트링(241)의 비트 라인(2413)이 스트링(2410)의 상부 영역 중 백 게이트(2411)를 제외한 채널층(2413)에 대응하는 영역에 형성되는 공정은 도 14, 15a 내지 15d를 참조하여 설명된 제조 방법, 도 16a 내지 16b를 참조하여 설명된 제조 방법, 도 17, 18a 내지 18k를 참조하여 설명된 제조 방법, 도 19, 20a 내지 20e를 참조하여 설명된 제조 방법, 도 21, 22a 내지 22b를 참조하여 설명된 제조 방법에 포함되는 각 단계들이 수행된 이후에 추가적으로 수행될 수 있다.
예를 들어, 도 14, 15a 내지 15d를 참조하여 설명된 백 게이트가 연장 형성되는 단계(S1430)가 수행된 이후에, 복수의 스트링들 각각의 상부 영역 중 백 게이트에 대응하는 영역에 백 게이트에 인가되는 전압을 위한 배선을 형성하는 단계(배선과 백 게이트를 연결하는 단계)와, 복수의 스트링들 각각의 상부 영역 중 채널층에 대응하는 영역에 복수의 스트링들 각각의 비트 라인을 형성하는 단계(채널층과 비트 라인을 연결하는 단계)가 추가적으로 수행됨으로써, 백 게이트에 인가되는 전압을 위한 배선 및 비트 라인이 제조 완료될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (18)

  1. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-
    을 포함하고,
    대상 메모리 셀에 대한 프로그램 동작 시 상기 백 게이트에는,
    상기 채널층에 채널을 형성하거나 상기 채널층을 부스팅시키는 패스 전압이 인가되는 것을 특징으로 하며,
    상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하는 선택된 스트링에 포함되는 상기 채널층은,
    상기 선택된 스트링의 비트 라인에 접지 전압이 인가되고, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 프로그램 전압이 인가되며, 상기 백 게이트에 상기 패스 전압이 인가되는 동시에 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들이 플로팅(Floating)됨에 따라, 상기 대상 메모리 셀에 대한 프로그램 동작을 위한 채널을 형성하는 것을 특징으로 하고,
    상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하지 않는 비선택된 스트링에 포함되는 상기 채널층은,
    상기 비선택된 스트링의 비트 라인에 전원 전압이 인가되고 상기 비선택된 스트링의 SSL(String Selection Line)에 전원 전압이 인가되어 상기 비선택된 스트링 자체가 플로팅되는 동시에 상기 백 게이트에 상기 패스 전압이 인가됨에 따라 부스팅되어, 상기 대상 메모리 셀에 대한 프로그램 전압에 의해 상기 비선택된 스트링에 포함되는 메모리 셀들이 프로그램되는 것을 방지하는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 절연막 중 상기 복수의 워드 라인들의 하단에 배치되는 GSL(Ground Selection Line)에 대응하는 영역 또는 상기 채널층 중 상기 GSL에 대응하는 영역은,
    상기 GSL에서의 누설 전류를 방지하기 위한 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제1항에 있어서,
    상기 백 게이트는,
    상기 복수의 워드 라인들에 대응되는 상기 채널층의 내부 영역에 걸쳐 연장 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-
    을 포함하고,
    상기 백 게이트는,
    상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채, 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 위치하는 상기 백 게이트를 위한 기판까지 연장 형성되며,
    상기 백 게이트를 위한 기판은,
    상기 복수의 스트링들의 방열을 위해 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제7항에 있어서,
    상기 백 게이트를 위한 기판의 상면 또는 하면 중 어느 하나의 면에는,
    상기 백 게이트에 인가되는 전압을 위한 배선이 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-
    을 포함하고,
    상기 백 게이트는,
    상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채, 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 수평 방향으로 배치되는 백 게이트 플레이트까지 연장 형성되며,
    상기 백 게이트 플레이트는,
    상기 복수의 워드 라인들과 상기 기판의 사이에서 상기 복수의 워드 라인들의 필름 스트레스(Film Stress)를 완화하여 상기 기판의 와페이지(Warpage)를 방지하는 역할을 하는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-
    을 포함하고,
    상기 복수의 메모리 셀들에 대한 판독 동작 시 상기 백 게이트에는,
    상기 복수의 메모리 셀들에 대한 프로그램 속도를 개선하도록 상기 복수의 메모리 셀들의 문턱 전압을 증가시키기 위한 프로그램 향상 전압이 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-
    을 포함하고,
    소거 동작 시 상기 백 게이트에는,
    상기 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 전압이 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  12. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-
    을 포함하고,
    대상 메모리 셀에 대한 프로그램 동작 시 상기 백 게이트에는,
    상기 프로그램 동작에서 상기 채널층에 인버젼(Inversion)을 형성하고 상기 대상 메모리 셀의 프로그램 속도를 개선하기 위한 프로그램 강화 전압이 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성하며, 상기 채널층은 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함함-
    을 포함하고,
    소거 동작 시 상기 백 게이트에는,
    상기 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 동작을 투 스텝으로 수행하기 위한 전압들이 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성됨-를 준비하는 단계;
    상기 홀 내에 내부 홀을 포함하는 절연막을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 절연막의 내부 홀에 도전성 물질로 백 게이트를 상기 일 방향으로 연장 형성하는 단계
    를 포함하고,
    상기 백 게이트를 상기 일 방향으로 연장 형성하는 단계는,
    상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 위치하는 상기 백 게이트를 위한 기판-상기 백 게이트를 위한 기판은 상기 복수의 스트링들의 방열을 위해 사용됨- 또는 백 게이트 플레이트-상기 백 게이트 플레이트는, 상기 복수의 워드 라인들과 상기 기판의 사이에서 상기 복수의 워드 라인들의 필름 스트레스(Film Stress)를 완화하여 상기 기판의 와페이지(Warpage)를 방지하는 역할을 함-까지 상기 백 게이트를 연장 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  15. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성되고, 상기 홀의 내벽 중 상기 복수의 워드 라인들의 하단에 배치되는 GSL에 대응하는 영역에는 제1 절연막이 형성됨-를 준비하는 단계;
    상기 홀 내에 내부 홀을 포함하는 제2 절연막을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 제2 절연막의 내부 홀에 도전성 물질로 백 게이트를 상기 일 방향으로 연장 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  16. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체에서 상기 채널층에 상기 일 방향으로 제1 홀(Hole)을 연장 형성하는 단계;
    상기 제1 홀 내에 절연막을 상기 일 방향으로 연장 형성하는 단계;
    상기 절연막에 상기 일 방향으로 제2 홀을 연장 형성하는 단계; 및
    상기 제2 홀 내에 도전성 물질로 백 게이트를 상기 일 방향으로 연장 형성하는 단계
    를 포함하고,
    상기 백 게이트를 상기 일 방향으로 연장 형성하는 단계는,
    상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 위치하는 상기 백 게이트를 위한 기판-상기 백 게이트를 위한 기판은 상기 복수의 스트링들의 방열을 위해 사용됨- 또는 백 게이트 플레이트-상기 백 게이트 플레이트는, 상기 복수의 워드 라인들과 상기 기판의 사이에서 상기 복수의 워드 라인들의 필름 스트레스(Film Stress)를 완화하여 상기 기판의 와페이지(Warpage)를 방지하는 역할을 함-까지 상기 백 게이트를 연장 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  17. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들, 상기 복수의 희생층들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 희생층들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성됨-를 준비하는 단계;
    상기 채널층의 홀을 통해 상기 복수의 희생층들을 제거하는 단계;
    상기 복수의 희생층들이 제거된 공간에 도전성 물질로 복수의 워드 라인들을 형성하는 단계;
    상기 홀 내에 내부 홀을 포함하는 절연막을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 절연막의 내부 홀에 상기 도전성 물질로 백 게이트를 상기 일 방향으로 연장 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 복수의 스트링들 각각의 상부 영역 중 상기 백 게이트에 대응하는 영역에 상기 백 게이트에 인가되는 전압을 위한 배선을 형성하는 단계; 및
    상기 복수의 스트링들 각각의 상부 영역 중 상기 채널층에 대응하는 영역에 상기 복수의 스트링들 각각의 비트 라인을 형성하는 단계
    를 더 포함하는 3차원 플래시 메모리의 제조 방법.
KR1020200132388A 2020-06-23 2020-10-14 백 게이트를 포함하는 3차원 플래시 메모리 KR102509658B1 (ko)

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