CN114097082A - 设置有背栅的三维快闪存储器 - Google Patents

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Abstract

本发明公开设置有背栅的三维快闪存储器。根据一实施例，本发明的特征在于，三维快闪存储器包括：多个字线，在基板上沿着水平方向延伸而成并依次层叠；以及多个串，贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，上述通道层以及上述电荷储存层形成与上述多个字线相对应的多个存储单元，上述通道层包括：背栅，以至少一部分被上述通道层包围的状态沿着上述一方向延伸而成；以及绝缘膜，在上述背栅与上述通道层之间沿着上述一方向延伸而成。

Description

设置有背栅的三维快闪存储器
技术领域
以下实施例涉及三维快闪存储器，更详细地，相关技术涉及结构上改善单元特性以及可靠性的三维快闪存储器及其工作方法。
背景技术
快闪存储器器件为电可擦可编程只读内存(Electrically ErasableProgrammable Read Onl y Memory；EEPROM)，其内存可广泛用于多个方面，例如，计算机、数码照相机、MP3播放器、游戏系统、记忆棒(Memory stick)等。这种快闪存储器器件通过F-N隧穿(Fowler- Nordheimtunneling)或热电子注入(Hot electron injection)来对数据的输入及输出进行电控制。
具体地，参照示出现有三维快闪存储器的数组的图1，三维快闪存储器的数组可包括公共源极线CSL、位线BL以及在公共源极线CSL与位线BL之间所配置的多个晶胞串CSTR。
多个位线以二位方式排列，并分别以并联方式与多个晶胞串CSTR相连接。多个晶胞串C STR可共同连接于公共源极线CSL。即，可在多个位线与一个公共源极线CSL之间配置多个晶胞串CSTR。在此情况下，可有多个公共源极线CSL，多个公共源极线CSL能够以二位方式排列。其中，可向多个公共源极线CSL施加电压值相同的电压，或者还可对多个公共源极线CSL进行单独控制。
多个晶胞串CSTR分别包括：接地选择晶体管GST，与公共源极线CSL相连接；串选择晶体管SST，与位线BL相连接；以及多个存储单元晶体管MCT，配置于多个接地选择晶体管GST与多个串选择晶体管SST之间。而且，接地选择晶体管GST、串选择晶体管SST以及多个存储单元晶体管MCT可串联连接。
公共源极线CSL可共同与多个接地选择晶体管GST的多个源极相连接。除此之外，配置于公共源极线CSL与位线BL之间的接地选择线GSL、多个字线WL0-WL3以及多个串选择线SSL可分别用作接地选择晶体管GST、多个存储单元晶体管MCT以及串选择晶体管SST 的多个电极层。并且，多个存储单元晶体管MCT分别包括存储组件(memory element)以下，串选择线SSL可被表示为上部选择线(Upper Selection Line；USL)，接地选择线LSL可被表示为下部选择线(Lower Selection Line；LSL)。
另一方面，为了满足消费者所需的优秀的性能及低廉的价格，现有的三维快闪存储器通过垂直层叠单元来增加集成度。
例如，参照示出现有三维快闪存储器的结构的图2，现有的三维快闪存储器以在基板200 上配置交替反复形成有多个层间绝缘层211以及多个水平结构体250的电极结构体215的方式进行制造。多个层间绝缘层211以及多个水平结构体250可沿着第一方向延伸。作为一例，多个层间绝缘层211可以是硅氧化膜，多个层间绝缘层211中的最下部的层间绝缘层211a可在厚度上小于剩余多个层间绝缘层211。多个水平结构体250可分别包括第一阻隔绝缘膜242、第二阻隔绝缘膜243以及电极层245。电极结构体215设置有多个，多个电极结构体215可沿着与第一方向交叉的第二方向来以相向的方式配置。第一方向及第二方向可分别是图2中的x 轴以及y轴。可在多个电极结构体215之间沿着第一方向延伸形成有用于隔开多个电极结构体215的多个沟240。在通过多个沟240露出的基板200内，可通过形成以高浓度掺杂的多个杂质区域，从而配置公共源极线CSL。虽未图标，还可配置用于填充多个沟240的多个分离绝缘膜。
可配置贯通电极结构体215的多个垂直结构体230。作为一例，从平面角度出发，可沿着第一方向及第二方向排列多个垂直结构体230来配置成矩阵形态。在另一例中，可沿着第二方向排列多个垂直结构体230但沿着第一方向配置成之字形形态。多个垂直结构体230可分别包括保护膜224、电荷储存膜225、通道绝缘膜226以及通道层227。作为一例，通道层22 7可配置成内部空的管形态，在此情况下，还可配置用于填充通道层227的内部的埋设膜228。可在通道层227的上部配置漏极区域D，在漏极区域D上形成导电图案229，从而与位线BL 相连接。位线BL可沿着与多个水平电极250交叉的方向延伸而成，例如，可沿着第二方向延伸而成。作为一例，沿着第二方向排列的多个垂直结构体230可与一个位线BL相连接。
多个水平结构体250所包括的第一阻隔绝缘膜242、第二阻隔绝缘膜243以及多个垂直结构体230所包括的电荷储存膜225以及通道绝缘膜226可被定义成作为三维快闪存储器的信息存储要素的氧化物-氮化物-氧化物(ONO，Oxide-Nitride-Oxide)层。即，信息存储要素中的一部分包括在多个垂直结构体230，剩余一部分可包括在多个水平结构体250。作为一例，信息存储要素中的电荷储存膜225以及通道绝缘膜226可包括在多个垂直结构体230，第一阻隔绝缘膜242、第二阻隔绝缘膜243可包括在多个水平结构体250。
可在基板200与多个垂直结构体230之间配置多个外延图案222。多个外延图案222连接基板200和多个垂直结构体230。多个外延图案222至少可与多个水平结构体250中的一层相接触。即，多个外延图案222能够以与最下部的水平结构体250a相接触的方式配置。根据另一实施例，多个外延图案222还能够以与多个层相接触的方式配置，例如，能够以与两个层的多个水平结构体250相接触的方式配置。另一方面，在多个外延图案222以与最下部的水平结构体250a相接触的方式配置的情况下，最下部的水平结构体250a的厚度可大于剩余多个水平结构体250的厚度。与多个外延图案222相接触的最下部的水平结构体250a可相当于参照图1记述的三维快闪存储器的数组的接地选择线GSL，与多个垂直结构体230相接触的剩余多个水平结构体250可相当于多个字线WL0-WL3。
多个外延图案222分别具有嵌入型侧壁222a。由此，与多个外延图案222相接触的最下部的水平结构体250a可沿着嵌入型侧壁222a的轮廓配置。即，最下部的水平结构体250a能够沿着多个外延图案222的嵌入型侧壁222a来以朝向内侧突出的形态配置。
这种结构的现有的三维快闪存储器存在垂直存储单元数量的增加会导致单元特性以及可靠性变差的问题。
因此，以下的实施例用于提供改善单元特性以及可靠性的技术。
发明内容
技术问题
为了改善单元特性以及可靠性，一实施例提出结构上在通道层的内部延伸形成有背栅的三维快闪存储器。
更详细地，一实施例提出提出将被施加用于在通道层形成通道或预留通道层的通过电压的背栅设置在其中的三维快闪存储器。
技术方案
根据一实施例，三维快闪存储器的特征在于，包括：多个字线，在基板上沿着水平方向延伸而成并依次层叠；以及多个串，贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，上述通道层以及上述电荷储存层形成与上述多个字线相对应的多个存储单元，上述通道层包括：背栅，以至少一部分被上述通道层包围的状态沿着上述一方向延伸而成；以及绝缘膜，在上述背栅与上述通道层之间沿着上述一方向延伸而成。
根据一实施方式，本发明的特征在于，当进行与对象存储单元相关的程序动作时，可向上述背栅施加用于在上述通道层形成通道或预留上述通道层的通过电压。
根据再一实施方式，本发明的特征在于，在上述多个串中的与上述对象存储单元相对应的所选串所包括的上述通道层中，可向上述所选串的位线施加接地电压，可向上述多个字线中的与上述对象存储单元相对应的字线施加程序电压，可向上述背栅施加上述通过电压，同时可使得上述多个字线中的与除了上述对象存储单元之外的剩余存储单元相对应的字线浮动 (Floating)，从而可形成用于进行与上述对象存储单元相关的程序动作的通道。
根据另一实施方式，本发明的特征在于，在上述多个串中的不与上述对象存储单元相对应的非所选串所包括的上述通道层中，可向上述非所选串的位线施加电源电压，可向上述非所选串的串选择线(String Selection Line)施加电源电压，来使得上述非所选串自身浮动，同时可向上述背栅施加上述通过电压来预留，从而可防止因与上述对象存储单元相关的程序电压而导致上述非所选串所包括的存储单元被编程。
根据还有一实施方式，本发明的特征在于，上述绝缘膜中的与在上述多个字线的下端所配置的接地选择线(Ground Selection Line)相对应的区域或上述通道层中的与上述接地选择线相对应的区域可形成用于防止在上述接地选择线产生泄漏电流的结构。
根据又一实施方式，本发明的特征在于，上述背栅能够以经过与上述多个字线相对应的上述通道层的内部区域的方式延伸而成。
根据又一实施方式，本发明的特征在于，上述背栅能够以贯通延伸形成有上述多个串的上述基板的状态来延伸形成至在延伸形成有上述多个串的上述基板的下部所处的用于上述背栅的基板，用于上述背栅的基板用于对上述多个串进行散热。
根据又一实施方式，本发明的特征在于，可在用于上述背栅的基板的上部面或下部面中的一个面形成向上述背栅施加的电压所需的配线。
根据又一实施方式，本发明的特征在于，上述背栅能够以贯通延伸形成有上述多个串的上述基板的状态来延伸形成至在延伸形成有上述多个串的上述基板的下部沿着水平方向配置的背栅板，上述背栅板可在上述多个字线与上述基板之间起到通过缓解上述多个字线的薄膜应力(Film Stress)来防止上述基板产生翘曲(Warpage)的作用。
根据又一实施方式，本发明的特征在于，当进行与上述多个存储单元相关的读取动作时，可向上述背栅施加用于增加上述多个存储单元的门槛电压的程序增强电压，以改善与上述多个存储单元相关的程序速度。
根据又一实施方式，本发明的特征在于，当进行擦除动作时，可向上述背栅施加与上述多个串所包括的存储单元相关的擦除电压。
根据又一实施方式，本发明的特征在于，当进行与对象存储单元相关的程序动作时，可向上述背栅施加用于在上述程序动作过程中对上述通道层形成倒置(Inversion)并改善上述对象存储单元的程序速度的程序强化电压。
根据又一实施方式，本发明的特征在于，当进行擦除动作时，可向上述背栅施加用于按两个步骤执行与上述多个串所包括的存储单元相关的擦除动作的电压。
根据又一实施方式，本发明的特征在于，在上述擦除动作的第一步骤中，随着上述多个字线被浮动，可向上述背栅施加用于产生孔的接地电压，在上述擦除动作的第二步骤中，随着向上述多个字线施加接地电压，上述背栅将为了进行孔注入而被浮动。
根据一实施例，三维快闪存储器的制造方法包括如下的步骤：准备半导体结构体，上述半导体结构体包括多个字线、多个绝缘层以及多个串，上述多个字线在基板上沿着水平方向延伸而成并依次层叠，上述多个绝缘层在上述多个字线之间交替层叠，上述多个串贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，在上述半导体结构体中，使得孔(Hole)在上述通道层沿着上述一方向延伸而成；使得具有内部孔的绝缘膜在上述孔内沿着上述一方向延伸而成；以及使用导电性物质来在上述绝缘膜的内部孔沿着上述一方向延伸形成上述背栅。
根据一实施方式，本发明的特征在于，上述背栅用于施加用于在上述通道层形成通道或预留上述通道层的通过电压。
根据另一实施方式，本发明的特征在于，上述通道层的内部的孔以在贯通延伸形成有上述多个串的上述基板的状态延伸形成至在延伸形成有上述多个串的上述基板的下部所处的用于上述背栅的基板。
根据再一实施例，三维快闪存储器的制造方法包括如下步骤：准备半导体结构体，上述半导体结构体包括多个字线、多个绝缘层以及多个串，上述多个字线在基板上沿着水平方向延伸而成并依次层叠，上述多个绝缘层在上述多个字线之间交替层叠，上述多个串贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，在上述半导体结构体中，使得孔在上述通道层沿着上述一方向延伸而成；使得具有内部孔的第二绝缘膜在上述孔内沿着上述一方向延伸而成；以及使用导电性物质来在上述第二绝缘膜的内部孔沿着上述一方向延伸形成上述背栅。
根据另一实施例，三维快闪存储器的制造方法包括如下步骤：准备半导体结构体，上述半导体结构体包括多个字线、多个绝缘层以及多个串，上述多个字线在基板上沿着水平方向延伸而成并依次层叠，上述多个绝缘层在上述多个字线之间交替层叠，上述多个串贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成；在上述半导体结构体中，使得第一孔在上述通道层沿着上述一方向延伸而成；使得绝缘膜在上述第一孔内沿着上述一方向延伸而成；使得第二孔在上述绝缘膜沿着上述一方向延伸而成；以及使用导电性物质来在上述第二孔内沿着上述一方向延伸形成背栅。
根据还有一实施例，本发明的特征在于，三维快闪存储器的制造方法包括如下的步骤：准备半导体结构体，上述半导体结构体包括多个牺牲层、多个绝缘层以及多个串，上述多个牺牲层在基板上沿着水平方向延伸而成并依次层叠，上述多个绝缘层在上述多个牺牲层之间交替层叠，上述多个串贯通上述多个牺牲层来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，在上述半导体结构体中，使得孔在上述通道层沿着上述一方向延伸而成；通过上述通道层的孔来去除上述多个牺牲层；使用导电性物质来在去除上述多个牺牲层的空间形成多个字线；使得具有内部孔的绝缘膜在上述孔内沿着上述一方向延伸而成；以及使用上述导电性物质来在上述绝缘膜的内部孔沿着上述一方向延伸形成背栅。
根据一实施方式，上述三维快闪存储器的制造方法还可包括如下的步骤：在上述多个串各自的上部区域中，在与上述背栅相对应的区域形成向上述背栅施加的电压所需的配线；以及在上述多个串各自的上部区域中，在与上述通道层相对应的区域形成上述多个串各自的位线。
根据又一实施例，三维快闪存储器的制造方法包括如下的步骤：准备下部半导体结构体，上述下部半导体结构体包括多个下部字线、多个下部绝缘层以及多个下部串，上述多个下部字线在基板上沿着水平方向延伸而成并依次层叠，上述多个下部绝缘层在上述多个下部字线之间交替层叠，上述多个下部串贯通上述多个下部字线来在上述基板上沿着一方向延伸而成，上述多个下部串分别包括下部通道层以及下部电荷储存层，上述下部通道层沿着上述一方向延伸而成，上述下部电荷储存层以包围上述下部通道层的方式沿着上述一方向延伸而成，上述下部通道层包括下部背栅以及下部绝缘膜，上述下部背栅以至少一部分被上述下部通道层包围的状态沿着上述一方向延伸而成，上述下部绝缘膜在上述下部背栅与上述下部通道层之间沿着上述一方向延伸而成；准备上部半导体结构体，上述上部半导体结构体包括多个上部字线、多个上部绝缘层以及多个上部串，上述多个上部字线依次层叠，上述多个上部绝缘层在上述多个上部字线之间交替层叠，上述多个上部串贯通上述多个上部字线来沿着一方向延伸而成，上述多个上部串分别包括上部通道层以及上部电荷储存层，上述上部通道层沿着上述一方向延伸而成，上述上部电荷储存层以包围上述上部通道层的方式沿着上述一方向延伸而成，上述上部通道层包括上部背栅以及上部绝缘膜，上述上部背栅以至少一部分被上述上部通道层包围的状态沿着上述一方向延伸而成，上述上部绝缘膜在上述上部背栅与上述上部通道层之间沿着上述一方向延伸而成；以及以使得上述下部背栅的截面和上述上部背栅的截面对齐的方式在上述下部半导体结构体的上部层叠上述上部半导体结构体。
根据一实施例，本发明提供一种三维快闪存储器的程序动作方法，其中的三维快闪存储器包括：多个字线，在基板上沿着水平方向延伸而成并依次层叠；以及多个串，贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，上述通道层以及上述电荷储存层形成与上述多个字线相对应的多个存储单元，上述通道层包括：背栅，以至少一部分被上述通道层包围的状态沿着上述一方向延伸而成，以便能够被施加用于在上述通道层形成通道的电压；以及绝缘膜，在上述背栅与上述通道层之间沿着上述一方向延伸而成，上述三维快闪存储器的程序动作方法包括如下的步骤：向上述背栅施加用于在上述通道层形成通道或预留上述通道层的通过电压；在上述多个串中的与成为程序动作对象的对象存储单元相对应的所选串的位线施加接地电压，向上述多个字线中的与上述对象存储单元相对应的字线施加程序电压，向上述背栅施加上述通过电压，同时使得上述多个字线中的与除了上述对象存储单元之外的剩余存储单元相对应的字线浮动，从而在上述所选串所包括的上述通道层形成用于进行与上述对象存储单元相关的程序动作的通道；以及在上述多个串中的不与上述对象存储单元相对应的非所选串的位线施加电源电压，向上述非所选串的串选择线施加电源电压，来使得上述非所选串自身浮动，同时向上述背栅施加上述通过电压来预留上述非所选串所包括的通道层，从而防止因与上述对象存储单元相关的程序电压而导致上述非所选串所包括的存储单元被编程。
根据一实施例，本发明提供一种三维快闪存储器的读取动作方法，其中的三维快闪存储器包括：多个字线，在基板上沿着水平方向延伸而成并依次层叠；以及多个串，贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，上述通道层以及上述电荷储存层形成与上述多个字线相对应的多个存储单元，上述通道层包括：背栅，以至少一部分被上述通道层包围的状态沿着上述一方向延伸而成，以便能够被施加用于在上述通道层形成通道的电压；以及绝缘膜，在上述背栅与上述通道层之间沿着上述一方向延伸而成，上述三维快闪存储器的读取动作方法包括如下的步骤：向上述背栅施加用于增加上述多个存储单元的门槛电压的程序增强电压，以改善与上述多个存储单元相关的程序速度；以及在上述多个串中的与成为读取动作对象的对象存储单元相对应的所选串的位线施加电源电压，向上述多个字线中的与上述对象存储单元相对应的字线施加校验电压，向上述多个字线中的与除了上述对象存储单元之外的剩余存储单元相对应的字线施加通过电压，从而执行与上述所选串相关的读取动作。
根据一实施例，本发明提供一种三维快闪存储器的擦除动作方法，其中的三维快闪存储器包括：多个字线，在基板上沿着水平方向延伸而成并依次层叠；以及多个串，贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，上述通道层以及上述电荷储存层形成与上述多个字线相对应的多个存储单元，上述通道层包括：背栅，以至少一部分被上述通道层包围的状态沿着上述一方向延伸而成，以便能够被施加用于在上述通道层形成通道的电压；以及绝缘膜，在上述背栅与上述通道层之间沿着上述一方向延伸而成，上述三维快闪存储器的擦除动作方法包括如下的步骤，即，向上述背栅施加与上述多个串所包括的存储单元相关的擦除电压。
根据再一实施例，本发明提供一种三维快闪存储器的程序动作方法，其中的三维快闪存储器包括：多个字线，在基板上沿着水平方向延伸而成并依次层叠；以及多个串，贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，上述通道层以及上述电荷储存层形成与上述多个字线相对应的多个存储单元，上述通道层包括：背栅，以至少一部分被上述通道层包围的状态沿着上述一方向延伸而成，以便能够被施加用于在上述通道层形成通道的电压；以及绝缘膜，在上述背栅与上述通道层之间沿着上述一方向延伸而成，上述三维快闪存储器的程序动作方法包括如下的步骤：向上述背栅施加用于改善成为程序动作对象的对象存储单元的程序速度的程序强化电压；向上述多个字线中的除了与上述对象存储单元相对应的字线之外的剩余字线施加通过电压；以及随着向上述背栅施加程序强化电压，来在上述多个串中的与上述对象存储单元相对应的所选串所包括的通道层形成倒置。
根据另一实施例，本发明提供一种三维快闪存储器的擦除动作方法，其中的三维快闪存储器包括：多个字线，在基板上沿着水平方向延伸而成并依次层叠；以及多个串，贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，上述通道层以及上述电荷储存层形成与上述多个字线相对应的多个存储单元，上述通道层包括：背栅，以至少一部分被上述通道层包围的状态沿着上述一方向延伸而成，以便能够被施加用于在上述通道层形成通道的电压；以及绝缘膜，在上述背栅与上述通道层之间沿着上述一方向延伸而成，上述三维快闪存储器的擦除动作方法包括如下的步骤：在擦除动作的第一步骤中，随着上述多个字线被浮动，向上述背栅施加用于产生孔的接地电压；以及在上述擦除动作的第二步骤中，随着向上述多个字线施加接地电压，使得上述背栅浮动，以便实现孔注入。
技术效果
为了提高单元特性以及可靠性，本发明的一实施例可提出结构上在通道层的内部延伸形成有背栅的三维快闪存储器。
更详细地，本发明的一实施例可提出将被施加用于在通道层形成通道或预留通道层的通过电压的背栅设置在其中的三维快闪存储器。
附图说明
图1为示出现有三维快闪存储器的数组的简要电路图；
图2为示出现有三维快闪存储器的结构的立体图；
图3a为示出一实施例的三维快闪存储器的Y-Z剖视图；
图3b为示出图3a所示的三维快闪存储器的A-A'线截面的X-Y俯视图；
图4a至4d为示出一实施例的三维快闪存储器的其他实例的Y-Z剖视图；
图5a至图5b为示出另一实施例的三维快闪存储器的Y-Z剖视图；
图6为示出一实施例的三维快闪存储器的程序动作的流程图；
图7为用于说明一实施例的三维快闪存储器的程序动作的Y-Z剖视图；
图8为示出另一实施例的三维快闪存储器的程序动作的流程图；
图9为用于说明另一实施例的三维快闪存储器的程序动作的Y-Z剖视图；
图10为示出一实施例的三维快闪存储器的读取动作的流程图；
图11为示出一实施例的三维快闪存储器的擦除动作的流程图；
图12为示出另一实施例的三维快闪存储器的擦除动作的流程图；
图13为用于说明另一实施例的三维快闪存储器的擦除动作的Y-Z剖视图；
图14为示出一实施例的三维快闪存储器的制造方法的流程图；
图15a至图15d为用于说明与图14所示的三维快闪存储器的制造方法相关的第一实例的Y-Z剖视图；
图16a至图16b为用于说明与图14所示的三维快闪存储器的制造方法相关的第二实例的 Y-Z剖视图；
图17为示出再一实施例的三维快闪存储器的制造方法的流程图；
图18a至图18k为用于说明与图17所示的三维快闪存储器的制造方法相关的实例的Y-Z 剖视图；
图19为示出另一实施例的三维快闪存储器的制造方法的流程图；
图20a至图20e为用于说明与图19所示的三维快闪存储器的制造方法相关的实例的Y-Z 剖视图；
图21为示出还有一实施例的三维快闪存储器的制造方法的流程图；
图22a至图22b为用于说明与图21所示的三维快闪存储器的制造方法相关的实例的Y-Z 剖视图；
图23a至图23g为用于说明一实施例的背栅的多种结构的X-Y俯视图；
图24为用于说明向一实施例的背栅施加的电压所需的配线的形成位置的Y-Z剖视图。
具体实施方式
以下，参照附图详细说明多个实施例。但是，本发明并不限制或限定于以下实施例。并且，各个附图中的相同的附图标记表示相同的部件。
并且，在本说明书中所使用的术语(terminology)属于为了恰当表达本发明的优选实施例而使用的术语，这可根据使用人员、应用人员的意图或本发明所属技术领域中的惯例等而不同。因此，对于这些术语的定义应以本说明书的全文内容为基础。
以下，在示出三维快闪存储器的Y-Z剖视图中，在三维快闪存储器方面，为了便于说明而以省略掉位于多个串的上部的位线、位于多个串的下部的源极线等结构要素的方式进行了图示及说明。但是，后述的三维快闪存储器并不限制或限定于此，可在图2示出的现有的三维快闪存储器的结构基础上还包括追加性的结构要素。
图3a为示出一实施例的三维快闪存储器的Y-Z剖视图，图3b为示出图3a所示的三维快闪存储器的A-A'线截面的X-Y俯视图，图4a至4d为示出一实施例的三维快闪存储器的其他实例的Y-Z剖视图，图5a至图5b为示出另一实施例的三维快闪存储器的Y-Z剖视图。
参照图3a至图3b，一实施例的三维快闪存储器300包括多个字线310以及多个串320、 330。
多个字线310在基板305上以沿着水平方向(例如，Y方向)延伸而成的状态依次层叠，分别由W、Ti、Ta、Cu、Mo、Ru或Au等的导电性物质(除以上说明的金属物质之外，还包括可形成ALD的所有金属物质)形成，可通过向各自相对应的存储单元施加电压来执行存储动作(读取动作、程序动作以及擦除动作等)。可在这种多个字线310之间设置由绝缘物质形成的多个绝缘层311。
可在这种多个字线310的上端配置串选择线(String Selection Line)，可在下端配置接地选择线(Ground Selection Line)。
多个串320、330贯通多个字线310来在基板305上沿着一方向(例如，Z方向)延伸而成，分别包括通道层321、331以及电荷储存层322、332，从而可构成与多个字线310相对应的多个存储单元。
电荷储存层322、332为以包围通道层321、331的方式延伸而成并借助通过多个字线31 0施加的电压来对电荷或孔产生陷阱或维持电荷状态的结构要素，可在三维快闪存储器300中起到数据存储地的作用。作为一例，电荷储存层322、332可使用氧化物-氮化物-氧化物(ON O，Oxide-Nitride-Oxide)层或强诱电体层。
通道层321、331为借助通过多个字线310、串选择线、接地选择线、位线施加的电压来执行存储动作的结构要素，可由单晶硅或多晶硅形成。并且，通道层321、331还可借助通过后述的背栅323、333施加的电压来执行存储动作。与之相关的详细说明将在之后内容中进行记述。
通道层321、331包括：背栅323、333，以至少一部分被通道层321、331包围的状态沿着一方向(例如，Z方向)延伸而成；以及绝缘膜324、334，在背栅323、333与通道层321、 331之间沿着一方向延伸而成。以下，背栅323、333的至少一部分被通道层321、331包围将包括如下情况，即，背栅323、333包括在通道层321、331的至少一部分或者贯通通道层32 1、331。
其中，通道层321、331可形成用于防止在接地选择线产生泄漏电流的结构。例如，可形成如下的结构，即，对于通道层321、331中的与在多个字线310的下端所配置的接地选择线相对应的区域，向通道层321、331中的与接地选择线相对应的区域放入更多的硼(B，boron)，从而增加相应区域的门槛电压。
背栅323、333能够以可从通道层321、331施加电压的方式由W、Ti、Ta、Cu、Mo、R u或Au等的导电性物质(除以上说明的金属物质之外，还包括可形成ALD的所有金属物质) 或掺杂如上所述的导电性物质的多晶硅形成，在通道层321、331中以经过与多个字线310相对应的内部区域(从接地选择线到多个字线310为止的区域)延伸而成。但并不限制或限定于此，如图4a所示，可在通道层321、331中经过与从接地选择线到串选择线为止的区域相对应的内部区域延伸而成。
并且，背栅323、333以贯通延伸形成有多个串320、330的基板305的状态来延伸形成至在基板305的下部所处的用于背栅323、333的基板315。即，设置有背栅323、333的三维快闪存储器300可形成双重基板结构。
在双重基板结构中，位于下部的基板315可用于对多个串320、330进行散热。随着多个串320、330的散热路径(Path)位于与延伸形成有多个串320、330的基板305区分开的基板 315，可解决随着多个串320、330的散热路径在延伸形成有多个串320、330的基板305所形成而导致单元晶体管受影响的问题。
但是，并不限制或限定于此，如图4b至图4d所示，设置有背栅323、333的三维快闪存储器300可形成单基板结构。在此情况下，如图4b所示，在延伸形成有多个串320、330的基板305上，背栅323、333在通道层321、331中经过与多个字线310相对应的内部区域(从接地选择线到多个字线310为止的区域)延伸而成，如图4c所示，在延伸形成有多个串320、 330的基板305上，背栅323、333在通道层321、331中经过与从接地选择线到串选择线为止的区域相对应的内部区域延伸而成。
并且，设置有背栅323、333的三维快闪存储器300在仅有层叠有多个字线310并使得多个串320、330沿着一方向延伸而成的基板305的单基板结构中，还可包括以贯通基板305的状态在基板305的下部沿着水平方向配置的背栅板325。这种背栅板325由与背栅323、333 相同的物质形成，可起到通过缓解多个字线310的薄膜应力(Film Stress)来防止基板305产生翘曲(Warpage)的作用。在这种结构中，背栅323、333可延伸至背栅板325。
如图4a、图4b以及图4d所示，在单基板结构以及双重基板结构中，可均在与背栅323、 333相连接的基板305、315的上部面形成向背栅323、333施加的电压所需的配线340。但是，并不限制或限定于附图，向背栅323、333施加的电压所需的配线340可形成于与背栅323、3 33相连接的基板305、315的下部面(未图示)，还可形成于背栅323、333的上部。将参照图24来记述与之相关的详细说明。
可向如上所述的背栅323、333施加用于进行三维快闪存储器300的动作的电压。例如，当进行程序动作时，可向背栅323、333施加用于在通道层321、331形成通道或预留通道层3 21、331的通过电压，当进行读取动作时，可向背栅323、333施加用于增加存储单元的门槛电压的程序增强电压，以改善接下来的程序动作中的程序速度，当进行擦除动作时，可向背栅323、333施加与存储单元相关的擦除电压。与进行程序动作时向背栅323、333施加用于在通道层321、331形成通道或预留通道层321、331的通过电压相关的详细说明将参照图6至图7来记述，与进行读取动作时向背栅323、333施加用于增加存储单元的门槛电压的程序增强电压相关的详细说明将参照图10来记述，与进行擦除动作时向背栅323、333施加对于存储单元的擦除电压相关的详细说明将参照图11来记述。
在其他例中，可向背栅323、333施加用于在程序动作过程中对通道层321、331形成倒置并改善程序速度的程序强化电压，当进行擦除动作时，还可施加用于按两个步骤执行擦除动作的电压。与进行程序动作时向背栅323、333施加用于对通道层321、331形成倒置并改善程序速度的程序强化电压相关的详细说明将参照图8至图9来记述，与进行擦除动作时向背栅323、333施加用于按两个步骤执行擦除动作的电压相关的详细说明将参照图12至图13 来记述。
并且，背栅323、333在以由多个串320、330被分组而成的块单位来在初期对存储单元的门槛电压进行调整的过程中被使用，由此能够以不受块单位串的结构偏差影像的方式执行读取动作、程序动作以及擦除动作。例如，三维快闪存储器300可在将块单位串的结构偏差考虑在内的情况下通过背栅323、333施加微细的调节电压，由此以块级别来对存储单元的初始门槛电压进行补偿，从而均调节成详细或相同。作为更具体的例，向块A所包括的串的背栅施加－0.2V的电压，向块B所包括的串的背栅施加－0.1V的电压，从而可将块A所包括的串的存储单元的初始门槛电压和块B所包括的串的存储单元的初始门槛电压设定成相同。以上，对背栅323、333以能够以由串320、330被分组而成的块单位来施加互不同电压的方式形成的按块单位电分离的结构进行了说明，但并不限制或限定于此，背栅323、333还能够以可按串单位施加不同电压来按串单位对初始门槛电压进行补偿并调整的方式形成按串电分离的结构。
绝缘膜324、334可为了防止背栅323、333与通道层321、331直接接触而由绝缘物质形成，尤其，可形成用于防止在接地选择线产生泄漏电流的结构。例如，如图5a至5b所示，绝缘膜324、334中的与在多个字线310的下端所配置的接地选择线相对应的区域312可使得厚度大于剩余区域，以便防止在接地选择线产生泄漏电流。
以上，对通过使得背栅323、333及绝缘膜324、334形成于通道层321、331内部孔来形成的以没有空白的方式被通道层321、331包围的结构进行了说明，但并不限制或限定于此，还可形成只有至少一部分被通道层321、331包围的结构。与之相关的详细说明将参照图23a 至图23g来记述。
在以下内容中说明的存储动作以由结构上形成参照图3a至图3b说明的结构的三维快闪存储器执行为基础，同样可在结构上形成参照图4a至图4d、图5a至图5b说明的结构的三维快闪存储器中执行。
图6为示出一实施例的三维快闪存储器的程序动作的流程图，图7为用于说明一实施例的三维快闪存储器的程序动作的Y-Z剖视图。在以下内容中说明的程序动作以向背栅施加用于在通道层形成通道或预留通道的通过电压的方式作为基础。
参照图6，在步骤S610中，可在三维快闪存储器中向背栅710、720施加用于在通道层7 31、741形成通道或预留通道层731、741的通过电压。
更详细地，在步骤S610中，如图7所示，在三维快闪存储器中，对于多个串中的与成为程序动作对象的对象存储单元750相对应的所选串730，向所选串730的位线施加接地电压(0 V)，向串选择线施加电源电压Vcc(例如，3.3V)，向接地选择线施加接地电压(0V)，之后向多个字线中的与对象存储单元750相对应的字线施加程序电压Vpgm，使得多个字线中的与除了对象存储单元750之外的剩余存储单元相对应的字线浮动，同时可向背栅710施加通过电压(例如，6V)。
其中，向背栅710、720施加的通过电压的值可根据包围背栅710、720的绝缘膜711、7 21的厚度来确定。作为一例，若绝缘膜711、721的厚度达到5nm，则可将向背栅710、720 施加的通过电压的值确定成3V至4V，若绝缘膜711、721的厚度达到10nm，则可将向背栅 710、720施加的通过电压的值确定成5V至10V，若绝缘膜711、721的厚度达到10nm，则可将向背栅710、720施加的通过电压的值确定成7V至15V。
在此情况下，在步骤S610中，如图7所示，在三维快闪存储器中，对于多个串中的不与对象存储单元750相对应的非所选串740，向非所选串740的位线施加电源电压Vcc(例如，3.3V)，向非所选串740的串选择线施加电源电压Vcc(例如，3.3V)，由此关闭(Shut off) 非所选串740的串选择线，从而可使得非所选串740浮动。同样，向非所选串740的接地选择线施加接地电压(0V)，向多个字线中的与对象存储单元750相对应的字线施加程序电压Vpgm，可使得多个字线中的与除了对象存储单元750的剩余存储单元相对应的字线浮动。并且，由于非所选串740的背栅720和所选串730的背栅710通过共同的配线相连接，因而可向非所选串740的背栅720施加与向所选串730的背栅710所施加的通过电压相同的通过电压(例如，6V)。
接着，在步骤S620中，向三维快闪存储器中的所选串730的位线施加接地电压，向多个字线的与对象存储单元750相对应的字线施加程序电压，向背栅710施加通过电压，同时使得多个字线中的与除了对象存储单元750之外的剩余存储单元相对应的字线浮动，从而可在所选串730所包括的通道层731形成用于进行与对象存储单元750相关的程序动作的通道。
之后，在步骤S630中，随着向非所选串740的位线施加电源电压，向非所选串740的串选择线施加电源电压，来使得非所选串740自身浮动，同时向背栅720施加通过电压，由此制造系统预留非所选串740所包括的通道层741，从而可通过与对象存储单元750相关的程序电压来防止非所选串740所包括的存储单元被编程。
可通过经如上所述的步骤S610以及步骤S620执行程序动作，来可不向与除了对象存储单元750之外的剩余存储单元相对应的字线施加通过电压，这可防止因从对象存储单元750 向与剩余存储单元相对应的字线施加通过电压而产生干扰(Disturb)现象。因此，因程序动作特性得到改善而使得单元特性以及可靠性也得到改善，可提高所选串730的通道层731形成通道的速度。
并且，可通过经步骤S610以及步骤S630执行程序动作，来可不向与除了对象存储单元7 50之外的剩余存储单元相对应的字线施加通过电压，这可防止因从对象存储单元750向与剩余存储单元相对应的字线施加通过电压而产生干扰现象，可提高预留非所选串740的通道层7 41的速度。
在此情况下，可通过使得非所选串740的绝缘膜721的厚度大于其他区域的厚度来抑制在非所选串740的接地选择线产生泄漏电流。或者，还可通过采用向非所选串740的通道层7 41中的与接地选择线相对应的区域放入更多的硼(B，boron)来增加相应区域的门槛电压的结构，从而抑制在非所选串740的接地选择线产生泄漏电流。
并且，由于以往会向非所选串中的不与对象存储单元相对应的字线施加通过电压，因而具有在预留不与对象存储单元相对应的字线的通道方面和预留与对象存储单元相对应的字线的通道方面引起阶梯差急剧上升的问题，但在通过已说明的步骤S610以及步骤S630进行的程序动作中，由于可同时预留非所选串740的整个通道层741，在预留时改善了通道层741的沟道电势(Channel Potential)，从而使得通道内的电场-轮廓沿着与对象存储单元相对应的字线的位置周边缓慢倾斜。
以上，说明了以通过背栅710、720施加用于在通道层731、741形成或预留通道的通过电压的方式为基础来执行程序动作，由此代替了通过字线进行施加的方式，但并不限制或限定于此，程序动作还可通过在通过字线施加用于在通道层731、741形成或预留通道的通过电压的方式作为前提的情况下另外向背栅710、720施加单独的电压来执行。与之相关的详细说明将通过参照图8以及图9来记述。
图8为示出另一实施例的三维快闪存储器的程序动作的流程图，图9为用于说明另一实施例的三维快闪存储器的程序动作的Y-Z剖视图。在以下内容中说明的程序动作以向背栅施加用于在程序动作过程中对通道层形成倒置并改善对象存储单元的程序速度的程序强化电压的方式作为基础。
参照图8，在步骤S810中，可在三维快闪存储器中向背栅910、920施加用于改善成为程序动作对象的对象存储单元930的程序速度的程序强化电压。
更详细地，在步骤S810中，如图9所示，在三维快闪存储器中，可向多个串中的与对象存储单元930相对应的所选串940的背栅910施加程序强化电压。非所选串950的背栅920和所选串940的背栅910通过共同的配线相连接，因而也可向非所选串950的背栅920施加与向所选串940的背栅910所施加的程序强化电压相同的程序强化电压。
其中，向背栅910、920施加的程序强化电压的值可根据包围背栅910、920的绝缘膜91 1、921的厚度来确定。
接着，在步骤S820中，在三维快闪存储器中，可向多个字线中的除了与对象存储单元9 30相对应的字线之外的剩余字线施加通过电压。
具体地，在步骤S820中，如图9所示，在三维快闪存储器中，对于多个串中的与成为程序动作对象的对象存储单元930相对应的所选串940，可向所选串940的位线施加接地电压(0 V)，向串选择线施加电源电压Vcc(例如，3.3V)，可向接地选择线施加接地电压(0V)，之后可向多个字线中的与对象存储单元930相对应的字线施加程序电压Vpgm，可向多个字线中的与除了对象存储单元930之外的剩余存储单元相对应的字线施加通过电压(例如，5V)。
在此情况下，在步骤S820中，如图9所示，在三维快闪存储器中，对于多个串中的不与对象存储单元930相对应的非所选串950，可向非所选串950的位线施加电源电压Vcc(例如， 3.3V)。同样，可向非所选串950的串选择线施加电源电压Vcc(例如，3.3V)，可向接地选择线施加接地电压(0V)，可向多个字线中的与对象存储单元930相对应的字线施加程序电压Vpgm，可向多个字线中的与除了对象存储单元930之外的剩余存储单元相对应的字线施加通过电压(例如，5V)。
之后，在步骤S830中，随着向背栅910、920施加程序强化电压，制造系统可对所选串9 40所包括的通道层941形成倒置。
可通过经如上所述的步骤S810以及S830执行程序动作，来随着向背栅910、920施加程序强化电压而对通道层911形成倒置，可基于此来使得向与除了对象存储单元930之外的剩余存储单元相对应的字线所施加的通过电压的值变低，从而可防止在对象存储单元930产生干扰现象。由此，可通过改善程序动作特性来使得单元特性以及可靠性也得到改善，从而可提高所选串940的通道层941形成通道的速度。
图10为示出一实施例的三维快闪存储器的读取动作的流程图。
参照图10，在步骤S1010中，可向三维快闪存储器中的背栅施加程序增强电压。其中，程序增强电压为用于改善在读取动作之后执行的程序动作的速度的电压，可以是为了增加多个存储单元的门槛电压而形成负值的电压。
即，步骤S1010为进行之后程序动作所需的步骤，在先执行向背栅施加程序增强电压的步骤S1010之后，可执行如步骤S1020的普通读取动作。
并且，在步骤S1010中，三维快闪存储器可施加用于进行普通读取动作的电压。
更详细地，在三维快闪存储器中，可向多个串中的与成为读取动作的对象存储单元相对应的所选串的位线施加电源电压，可向多个字线中的与对象存储单元相对应的字线施加校验电压(Vverify)，可向多个字线中的与除了对象存储单元之外的剩余存储单元相对应的字线施加通过电压。
之后，在步骤S1020中，可向三维快闪存储器中的所选串的位线施加电源电压，可向多个字线中的与对象存储单元相对应的字线施加校验电压，可向多个字线中的与除了对象存储单元之外的剩余存储单元相对应的字线施加通过电压，从而可执行与所选串相关的读取动作。
像这样，可通过在读取动作中执行用于对之后的程序动作的速度进行改善的步骤S1010，来增加存储单元的门槛电压并由此提高程序动作速度。
并且，可通过经步骤S1010以及步骤S1020执行读取动作，来在使得三维快闪存储器在以由多个串被分组而成的块单位控制背栅的过程中，利用背栅来对包括非所选串的非所选块改善通道预留，在包括所选串的所选块中利用背栅对非所选串改善通道预留，可防止因从所选串的对象存储单元向与剩余存储单元相对应的字线施加通过电压而产生干扰现象。由此，可改善单元特性以及可靠性。
并且，随着在步骤S1010中向背栅施加程序增强电压，从字线沿着背栅方向形成的电压电场均匀地分布，从而可防止电子意外侧向扩散(Lateral Diffusion)。例如，未设置背栅的现有结构的三维快闪存储器存在如下问题，即，会因向相应字线施加的通过电压的电场和向相邻字线施加的通过电压的电场而产生电子的侧向扩散，从而导致单元特性变差。但是，一实施例的三维快闪存储器可通过在上述的步骤S1010中向背栅施加程序增强电压，来使得电压电场沿着从字线朝向背栅的方向均匀地分布，由此防止电子意外侧向扩散，从而可解决单元特性变差的问题。
图11为示出一实施例的三维快闪存储器的擦除动作的流程图。
参照图11，三维快闪存储器可通过在步骤S1110中向背栅施加与包括在多个串的存储单元相关的擦除电压来执行基于背栅的主体擦除方式。
与主体擦除方式相比，这种基于背栅的擦除方式可通过使得孔的移动变得轻松来提高擦除动作速度。
图12为示出另一实施例的三维快闪存储器的擦除动作的流程图，图13为用于说明另一实施例的三维快闪存储器的擦除动作的Y-Z剖视图。以下说明的内容的特征在于，当进行擦除动作时，向背栅施加用于按两个步骤(第一步骤以及第二步骤)执行与存储单元相关的擦除动作的电压。为了便于说明，在图13中放大示出了三维快闪存储器中成为擦除对象的特定存储单元。
参照图12，在步骤S1210中，三维快闪存储器在图13所示的1310那样的擦除动作的第一步骤中使得多个字线浮动并向通道主体施加擦除电压(例如，10V)，从而可向背栅施加用于产生孔的接地电压(例如，10V)。由此，可通过产生孔来使得通道层形成通道。
之后，在步骤S1220中，三维快闪存储器在图13所示的1320那样的擦除动作的第二步骤中向多个字线施加接地电压并向通道主体施加擦除电压(例如，10V)，从而可为了进行孔注入而使得背栅浮动。由此，可对电荷储存层进行孔注入。
以下，所说明的三维快闪存储器的制造方法将以由实现自动化及机械化的制造系统执行前提，意味着对参照图3a至图3b进行说明的三维快闪存储器进行制造的方法，但并不限制或限定于此，还可用作对参照图4a至图4d、图5a至图5b说明其结构的三维快闪存储器进行制造的方法。
并且，为了便于说明，在与以下说明的三维快闪存储器的制造方法相关的附图中，以一个串的方式示出多个串。
图14为示出一实施例的三维快闪存储器的制造方法的流程图，图15a至图15d为用于说明与图14所示的三维快闪存储器的制造方法相关的第一实例的Y-Z剖视图，图16a至图16b 为用于说明与图14所示的三维快闪存储器的制造方法相关的第二实例的Y-Z剖视图。
参照图14，在步骤S1410中，制造系统可准备半导体结构体。
例如，如图15a所示，制造系统可准备如下的半导体结构体，其包括：多个字线1520，在基板1510上沿着水平方向延伸而成并依次层叠；多个绝缘层1530，在多个字线1520之间交替层叠；以及多个串1540，贯通多个绝缘层1530以及多个字线1520来在基板1510上沿着一方向(例如，Z方向)延伸而成。
在此情况下，在半导体结构体中，多个串1540可分别包括：通道层1541，沿着一方向(例如，Z方向)延伸而成；以及电荷储存层1542，以包围通道层1541的方式沿着一方向(例如， Z方向)延伸而成，可使得孔1543在通道层1541沿着一方向(例如，Z方向)延伸而成。
并且，在半导体结构体中，还可在延伸形成有多个串1540的基板1510的下部包括用于背栅1560的基板1515。由此，通道层1541的孔1543能够以贯通延伸形成有多个串1540的基板1510的状态来延伸形成至用于背栅1560的基板1515。
接着，如图15b所示，在步骤S1420中，制造系统可使得具有内部孔1551的绝缘膜155 0在孔1543内沿着一方向延伸而成。
接着，在步骤S1430中，制造系统可使用导电性物质或掺杂有导电性物质的多晶硅来在绝缘膜1550的内部孔1551沿着一方向延伸形成背栅1560。其中，背栅1560可以是施加用于在通道层1541形成通道或预留通道层1541的通过电压所需的结构要素。
如图15c所示，在步骤S1430中，背栅1560以至少一部分被通道层1541包围的状态来在通道层1541的内部延伸形成至串选择线的下端的多个字线1520的区域，但并不限制或限定于此，如图15d所示，可在通道层1541的内部延伸形成至串选择线的区域。
虽然未在图14中以单独的步骤来进行图标，但制造系统可在步骤S1430之后在多个串1 540的上部形成漏极区域。
像这样，一实施例的三维快闪存储器的制造方法为利用使得孔1543在通道层1541延伸而成的半导体结构体的方式，如图16a至图16b所示，所利用的半导体结构体可事先制造。例如，制造系统可通过以图16b所示的方式依次层叠如图16a所示的已准备的下部半导体结构体以及上部半导体结构体，来准备上述步骤S1410中的半导体结构体。
在以上说明的内容中，在步骤S1420中使用内部有孔的通道层，在步骤S1430中使用内部有孔的绝缘膜，但三维快闪存储器的制造方法可在步骤S1410中准备内部没有孔的通道层并在步骤S1420中形成内部没有孔的绝缘膜，从而可将通道层的孔形成步骤和绝缘膜的孔形成步骤作为追加的单独工序来执行。在此情况下，三维快闪存储器的制造方法可包括：第一步骤，准备半导体结构体，上述半导体结构体包括多个字线、多个绝缘层以及多个串，上述多个字线在基板上沿着水平方向延伸而成并依次层叠，上述多个绝缘层在多个字线之间交替层叠，上述多个串贯通多个绝缘层以及多个字线来在基板上沿着一方向(例如，Z方向)延伸而成，多个串分别包括通道层以及电荷储存层，上述通道层沿着一方向延伸而成，上述电荷储存层以包围通道层的方式沿着一方向(例如，Z方向)延伸而成，在通道层未形成有孔；第二步骤，使得第一孔在通道层沿着一方向延伸而成；第三步骤，使得绝缘膜在第一孔内沿着一方向延伸而成；第四步骤，使得第二孔在绝缘膜沿着一方向延伸而成；以及第五步骤，使用导电性物质来在第二孔内沿着一方向延伸形成背栅。
图17为示出再一实施例的三维快闪存储器的制造方法的流程图，图18a至图18k为用于说明与图17所示的三维快闪存储器的制造方法相关的实例的Y-Z剖视图。
参照图17，在步骤S1710中，制造系统可准备半导体结构体。
例如，如图18a所示，制造系统可准备如下的半导体结构体，其包括：多个字线1820，在基板1810上沿着水平方向延伸而成并依次层叠；多个绝缘层1830，在多个字线1820之间交替层叠；以及多个串1840，贯通多个绝缘层1830以及多个字线1820来在基板1810上沿着一方向(例如，Z方向)延伸而成。
在此情况下，在半导体结构体中，多个串1840可分别包括：通道层1841，沿着一方向(例如，Z方向)延伸而成；以及电荷储存层1842，以包围通道层1841的方式沿着一方向(例如， Z方向)延伸而成，可使得孔1843在通道层1841沿着一方向(例如，Z方向)延伸而成。
尤其，可在孔1843的内壁中的与接地选择线相对应的区域1843-1形成有第一绝缘膜184 4，进而，如图18b所示，通道层1841的区域中的与接地选择线相对应的区域的截面可大于剩余区域的截面。以下说明的三维快闪存储器的制造方法以制造结构上使得通道层1841的区域中的与接地选择线相对应的区域的截面大于剩余区域的截面的三维快闪存储器来进行说明。
如上所述的半导体结构体可通过图18c至图18i所示的工序进行准备。
并且，半导体结构体还可包括在延伸形成有多个串1840的基板1810的下部所处的用于背栅1860的基板1815。由此，通道层1841的孔1843能够以贯通延伸形成有多个串1840的基板1810的状态延伸形成至用于背栅1860的基板1815。
接着，如图18j所示，在步骤S1720中，制造系统可使得具有内部孔1851的第二绝缘膜 1850在孔1843内沿着一方向延伸而成。
之后，如图18k所示，在步骤S1730中，制造系统可使用导电性物质或掺杂有导电性物质的多晶硅来在第二绝缘膜1850的内部孔1851沿着一方向延伸形成背栅1860。其中，背栅 1860可以是施加用于在通道层1841形成通道或预留通道层1841的通过电压所需的结构要素。
在以上说明的内容中，在步骤S1730中使得背栅1860以至少一部分被通道层1841包围的状态在通道层1841的内部延伸形成至串选择线的下端的多个字线1820的区域，但并不限制或限定于此，还能够以如上所述的方式在通道层1841的内部延伸形成至串选择线的区域。
并且，可在步骤S1730中在多个串1840的上部形成漏极区域。
像这样，再一实施例的三维快闪存储器的制造方法为用于对结构上使得绝缘膜的区域中的与接地选择线相对应的区域的厚度大于其他区域的厚度的结构进行制造的方式，该方式中所使用的半导体结构体(更准确为步骤S1710中的半导体结构体)可通过图18c至图18j所示的工序来进行准备。
图19为示出另一实施例的三维快闪存储器的制造方法的流程图，图20a至图20e为用于说明与图19所示的三维快闪存储器的制造方法相关的实例的Y-Z剖视图。
参照图19，在步骤S1910中，制造系统可准备半导体结构体。
例如，如图20a所示，制造系统可准备如下的半导体结构体，其包括：多个牺牲层2020，在基板2010上沿着水平方向延伸而成并依次层叠；多个绝缘层2030，在多个牺牲层2020之间交替层叠；以及多个串2040，贯通多个绝缘层2030以及多个牺牲层2020来在基板2010上沿着一方向(例如，Z方向)延伸而成。
在此情况下，在半导体结构体中，多个串2040可分别包括：通道层2041，沿着一方向(例如，Z方向)延伸而成；以及电荷储存层2042，以包围通道层2041的方式沿着一方向(例如， Z方向)延伸而成，可使得孔2043在通道层2041沿着一方向(例如，Z方向)延伸而成。
并且，在半导体结构体中，还可在延伸形成有多个串2040的基板2010的下部包括用于背栅2060的基板2015。由此，通道层2041的内部的孔2043能够以贯通延伸形成有多个串2 040的基板2010的状态来延伸形成至用于背栅2060的基板2015。
接着，如图20b所示，在步骤S1920中，制造系统可通过上述通道层2041的孔2043来去除多个牺牲层2020。
接着，如图20c所示，在步骤S1930中，制造系统可使用导电物质来在去除多个牺牲层2 020的空间2021形成多个字线2022。
接着，如图20d所示，在步骤S1940中，制造系统可使得具有内部孔2051的绝缘膜205 0在孔2043内沿着一方向延伸而成。
之后，如图20e所示，在步骤S1950中，制造系统可使用导电性物质来在绝缘膜2050的内部孔2051沿着一方向延伸形成背栅2060。
其中，背栅2060可以是施加用于在通道层2041形成通道或预留通道层2041的通过电压所需的结构要素。
在以上说明的内容中，在步骤S1950中使得背栅2060以至少一部分被通道层2041包围的状态在通道层2041的内部延伸形成至串选择线的下端的多个字线2022的区域，但并不限制或限定于此，能够以如上所述的方式在通道层2041的内部延伸形成至串选择线的区域。
并且，可在步骤S1950中在多个串2040的上部形成漏极区域。
像这样，如在步骤S1920至步骤S1930中所说明的内容，另一实施例的三维快闪存储器的制造方法的特征在于，将背栅2060以及绝缘膜2050所要形成的空间(通道层2041的孔2 043)用在了多个字线2022的形成工序中，除此之外的工序可与参照图14说明的三维快闪存储器的制造方法相同。
图21为示出还有一实施例的三维快闪存储器的制造方法的流程图，图22a至图22b为用于说明与图21所示的三维快闪存储器的制造方法相关的实例的Y-Z剖视图。
参照图21，在步骤S2110中，制造系统可准备下部半导体结构体。
例如，如图22a所示，制造系统可准备如下的半导体结构体，其包括：多个下部字线22 20，在基板2210上沿着水平方向延伸而成并依次层叠；多个下部绝缘层2230，在多个下部字线2220之间交替层叠；以及多个下部串2240，贯通多个下部绝缘层2230以及多个下部字线 2220来在基板2210上沿着一方向(例如，Z方向)延伸而成。
在此情况下，在半导体结构体中，多个下部串2240可分别包括：下部通道层2241，沿着一方向(例如，Z方向)延伸而成；以及下部电荷储存层2242，以包围下部通道层2241的方式沿着一方向(例如，Z方向)延伸而成，尤其，下部通道层2241可包括：下部背栅2243，以至少一部分被下部通道层2241包围的状态沿着一方向(例如，Z方向)延伸而成；以及下部绝缘膜2244，在下部背栅2243与下部通道层2241之间沿着一方向(例如，Z方向)延伸而成。
并且，下部半导体结构体还可包括在延伸形成有多个下部串2240的基板2210的下部所处的用于下部背栅2243的基板2215。由此，下部通道层2241的下部背栅2243以及下部绝缘膜2244能够以延伸形成有多个串2240的基板2210的状态延伸形成至用于下部背栅2243的基板2215。
接着，在步骤S2120中，制造系统可准备上部半导体结构体。
例如，如图22a所示，制造系统可准备如下的半导体结构体，其包括：多个上部字线22 50，沿着水平方向延伸而成并依次层叠；多个上部绝缘层2260，在多个上部字线2250之间交替层叠；以及多个上部串2270，贯通多个上部绝缘层2260以及多个上部字线2250来沿着一方向(例如，Z方向)延伸而成。
在此情况下，在半导体结构体中，多个上部串2270可分别包括：上部通道层2271，沿着一方向(例如，Z方向)延伸而成；以及上部电荷储存层2272，以包围上部通道层2271的方式沿着一方向(例如，Z方向)延伸而成，尤其，上部通道层2271可包括：上部背栅2273，以至少一部分被上部通道层2271包围的状态沿着一方向(例如，Z方向)延伸而成；以及上部绝缘膜2274，在上部背栅2273与上部通道层2271之间沿着一方向(例如，Z方向)延伸而成。
之后，如图22b所示，在步骤S2130中，制造系统能够以使得下部背栅2243的截面和上部背栅2273的截面对齐的方式在下部半导体结构体的上部层叠上部半导体结构体。
像这样，还有一实施例的三维快闪存储器的制造方法为使用背栅2243、2273也都已形成的多个半导体结构体(下部半导体结构体以及上部半导体结构体)的方式。
图23a至图23g为用于说明一实施例的背栅的多种结构的X-Y俯视图。
以下，为了便于说明，附图中仅示出除了电荷储存层之外的背栅2310、绝缘膜2320以及通道层2330的结构要素。
参照图23a至图23g，将通过通道层2330来仅包围背栅2310以及绝缘膜2320的一部分作为特征。这是为了对在以没有空白的方式通过通道层2330包围背栅2310以及绝缘膜2320 的情况下会使形成工序变得复杂这一缺点进行解决，还可谋求提高集成度的追加效果。
其中，通过通道层2330来仅包围背栅2310以及绝缘膜2320的一部分意味着背栅2310 以及绝缘膜2320包括在通道层2330的至少一部分或者贯通通道层2330。
更详细地，如图23a以及23b所示，在通道层2330包围背栅2310以及绝缘膜2320的一部分的同时形成由背栅2310以及绝缘膜2320分割的结构，从而可通过将通道层2330分割成 4个单元来分别单独使用4个单元，可提高三维快闪存储器2300中的存储单元的集成度。
这种形成背栅2310以及绝缘膜2320的形状和由此来使得通道层2330借助背栅2310以及绝缘膜2320分割的数量并不限制或限定于图23a以及图23b所示的方式，可采用如图23c 至图23g所示的多种方式(2个至3个)。在此情况下，通道层2330也可根据背栅2310以及绝缘膜2320形成不同结构以及形状来形成多种形状，即从圆形到四边形等。
即，三维快闪存储器的特征在于，在使得通道层2330、背栅2310以及绝缘膜2320形成多种形状的同时，背栅2310以及绝缘膜2320包括在通道层2330的至少一部分。
并且，背栅2310可形成由多个串共享的形状，来代替分别在每个串单独形成的方式。例如，如图23e至图23g所示，可通过背栅2310形成对多个串的侧面进行贯通的结构，来由多个串共享。
图24为用于说明向一实施例的背栅施加的电压所需的配线的形成位置的Y-Z剖视图。以下说明的三维快闪存储器2400可形成与参照图3a至图3b说明的三维快闪存储器300相同的结构，但与三维快闪存储器300之间的不同之处在于，在背栅2411的上部形成向背栅2411 施加的电压所需的配线2412。
更详细地，用于向背栅2411施加电压的配线2412可在包括背栅2411的串2410的上部区域中形成于与背栅2411相对应的位置。由此，串2410的位线2413可在串2410的上部区域中形成于与除了背栅2411之外的通道层2414相对应的位置。
如上所述的使得配线2412在串2410的上部区域中形成于与背栅2411相对应的区域所需的工序和使得串241的位线2413在串2410的上部区域中形成于与除了背栅2411之外的通道层2413相对应的区域所需的工序可在执行参照图14、图15a至图15d说明的制备方法、参照图16a至图16b说明的制造方法、参照图17、图18a至图18k说明的制造方法、参照图19、图20a至图20e说明的制造方法、参照图21、图22a至图22b说明的制造方法中所包括的各个步骤之后追加执行。
例如，可在执行参照图14、图15a至图15d说明的使得背栅延伸形成的步骤S1430之后追加执行在多个串各自的上部区域中的与背栅相对应的区域形成向背栅施加电压所需的配线的步骤(连接配线和背栅的步骤)以及在多个串各自的上部区域中的与通道层相对应的区域形成多个串各自的位线的步骤(连接通道层和位线的步骤)，从而可完成对用于向背栅施加电压所需的配线以及位线的制造。
如上所述，虽然以限定性的实施例和附图来对多个实施例进行了说明，但只要是本发明所属技术领域的普通技术人员，就可根据以上记述实施多种修改及变形。例如，即使以与已说明的方法中的顺序不同的顺序执行已说明的技术和/或使得已说明的系统、结构、装置、电路等的多个结构要素以与已说明的方法不同的形态相结合或组合，或者被其他结构要素或等同技术方案代替或替换，也可达到适当的效果。
因此，多个其他实例、多个其他实施例以及与发明要求保护范围等同的实施方式也属于本发明的发明要求保护范围。

Claims (15)

1.一种三维快闪存储器，其特征在于，包括：
多个字线，在基板上沿着水平方向延伸而成并依次层叠；以及
多个串，贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，上述通道层以及上述电荷储存层形成与上述多个字线相对应的多个存储单元，
上述通道层包括：
背栅，以至少一部分被上述通道层包围的状态沿着上述一方向延伸而成；以及
绝缘膜，在上述背栅与上述通道层之间沿着上述一方向延伸而成。
2.根据权利要求1所述的三维快闪存储器，其特征在于，当进行与对象存储单元相关的程序动作时，向上述背栅施加用于在上述通道层形成通道或预留上述通道层的通过电压。
3.根据权利要求2所述的三维快闪存储器，其特征在于，在上述多个串中的与上述对象存储单元相对应的所选串所包括的上述通道层中，向上述所选串的位线施加接地电压，向上述多个字线中的与上述对象存储单元相对应的字线施加程序电压，向上述背栅施加上述通过电压，同时使上述多个字线中的与除了上述对象存储单元之外的剩余存储单元相对应的字线浮动，从而形成用于进行与上述对象存储单元相关的程序动作的通道。
4.根据权利要求2所述的三维快闪存储器，其特征在于，在上述多个串中的不与上述对象存储单元相对应的非所选串所包括的上述通道层中，向上述非所选串的位线施加电源电压，向上述非所选串的串选择线施加电源电压，来使上述非所选串自身浮动，同时向上述背栅施加上述通过电压来预留，从而防止因与上述对象存储单元相关的程序电压而导致上述非所选串所包括的存储单元被编程。
5.根据权利要求1所述的三维快闪存储器，其特征在于，上述绝缘膜中的与在上述多个字线的下端所配置的接地选择线相对应的区域或上述通道层中的与上述接地选择线相对应的区域形成用于防止在上述接地选择线产生泄漏电流的结构。
6.根据权利要求1所述的三维快闪存储器，其特征在于，上述背栅以经过与上述多个字线相对应的上述通道层的内部区域的方式延伸而成。
7.根据权利要求6所述的三维快闪存储器，其特征在于，
上述背栅以贯通延伸形成有上述多个串的上述基板的状态来延伸形成至在延伸形成有上述多个串的上述基板的下部所处的用于上述背栅的基板，
用于上述背栅的基板用于对上述多个串进行散热。
8.根据权利要求6所述的三维快闪存储器，其特征在于，
上述背栅以贯通延伸形成有上述多个串的上述基板的状态来延伸形成至在延伸形成有上述多个串的上述基板的下部沿着水平方向配置的背栅板，
上述背栅板在上述多个字线与上述基板之间起到通过缓解上述多个字线的薄膜应力来防止上述基板产生翘曲的作用。
9.根据权利要求1所述的三维快闪存储器，其特征在于，当进行与上述多个存储单元相关的读取动作时，向上述背栅施加用于增加上述多个存储单元的门槛电压的程序增强电压，以改善与上述多个存储单元相关的程序速度。
10.根据权利要求1所述的三维快闪存储器，其特征在于，当进行擦除动作时，向上述背栅施加与上述多个串所包括的存储单元相关的擦除电压。
11.根据权利要求1所述的三维快闪存储器，其特征在于，当进行与对象存储单元相关的程序动作时，向上述背栅施加用于在上述程序动作过程中对上述通道层形成倒置并改善上述对象存储单元的程序速度的程序强化电压。
12.根据权利要求1所述的三维快闪存储器，其特征在于，当进行擦除动作时，向上述背栅施加用于按两个步骤执行与上述多个串所包括的存储单元相关的擦除动作的电压。
13.一种三维快闪存储器的制造方法，其特征在于，包括如下的步骤：
准备半导体结构体，上述半导体结构体包括多个字线、多个绝缘层以及多个串，上述多个字线在基板上沿着水平方向延伸而成并依次层叠，上述多个绝缘层在上述多个字线之间交替层叠，上述多个串贯通上述多个字线来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，在上述半导体结构体中，使得孔在上述通道层沿着上述一方向延伸而成；
使具有内部孔的绝缘膜在上述孔内沿着上述一方向延伸而成；以及
使用导电性物质来在上述绝缘膜的内部孔沿着上述一方向延伸形成上述背栅。
14.根据权利要求13所述的三维快闪存储器的制造方法，其特征在于，还包括如下的步骤：
在上述多个串各自的上部区域中，在与上述背栅相对应的区域形成向上述背栅施加的电压所需的配线；以及
在上述多个串各自的上部区域中，在与上述通道层相对应的区域形成上述多个串各自的位线。
15.一种三维快闪存储器的制造方法，其特征在于，包括如下的步骤：
准备半导体结构体，上述半导体结构体包括多个牺牲层、多个绝缘层以及多个串，上述多个牺牲层在基板上沿着水平方向延伸而成并依次层叠，上述多个绝缘层在上述多个牺牲层之间交替层叠，上述多个串贯通上述多个牺牲层来在上述基板上沿着一方向延伸而成，上述多个串分别包括通道层以及电荷储存层，上述通道层沿着上述一方向延伸而成，上述电荷储存层以包围上述通道层的方式沿着上述一方向延伸而成，在上述半导体结构体中，使得孔在上述通道层沿着上述一方向延伸而成；
通过上述通道层的孔来去除上述多个牺牲层；
使用导电性物质来在去除上述多个牺牲层的空间形成多个字线；
使具有内部孔的绝缘膜在上述孔内沿着上述一方向延伸而成；以及
使用上述导电性物质来在上述绝缘膜的内部孔沿着上述一方向延伸形成背栅。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210123804A (ko) * 2020-04-06 2021-10-14 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11495618B2 (en) * 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
KR20230121270A (ko) * 2022-02-11 2023-08-18 한양대학교 산학협력단 강유전체 기반의 데이터 저장 패턴 및 백 게이트를 포함하는 3차원 플래시 메모리의 동작 방법
EP4345825A1 (en) * 2022-09-30 2024-04-03 Imec VZW Charge packet programming for nand flash non-volatile memory

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3540640B2 (ja) * 1998-12-22 2004-07-07 株式会社東芝 不揮発性半導体記憶装置
JP2000269366A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 不揮発性半導体メモリ
JP2009193631A (ja) * 2008-02-14 2009-08-27 Toshiba Corp 不揮発性半導体記憶装置
JP4897009B2 (ja) * 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101164954B1 (ko) * 2009-09-14 2012-07-12 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
JP2012151187A (ja) * 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置の製造方法
US9099202B2 (en) * 2012-11-06 2015-08-04 Sandisk Technologies Inc. 3D stacked non-volatile storage programming to conductive state
KR20140086599A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9508735B2 (en) * 2013-09-19 2016-11-29 Micron Technology, Inc. Methods and apparatuses having strings of memory cells and select gates with double gates
US20160071763A1 (en) * 2014-09-09 2016-03-10 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP2016058652A (ja) * 2014-09-11 2016-04-21 株式会社東芝 半導体記憶装置の製造方法
US9576971B2 (en) * 2014-12-09 2017-02-21 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
KR101946179B1 (ko) * 2014-12-09 2019-02-08 샌디스크 테크놀로지스 엘엘씨 백 게이트 전극을 갖는 3차원 메모리 구조
US9355727B1 (en) * 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
US9627395B2 (en) * 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
JP2016171280A (ja) * 2015-03-16 2016-09-23 株式会社東芝 半導体記憶装置の製造方法
KR102298661B1 (ko) * 2015-04-30 2021-09-07 삼성전자주식회사 저장 장치 및 그것의 초기화 방법
US9449985B1 (en) * 2015-05-26 2016-09-20 Sandisk Technologies Llc Memory cell with high-k charge trapping layer
US9824966B1 (en) * 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US10887580B2 (en) * 2016-10-07 2021-01-05 Kla-Tencor Corporation Three-dimensional imaging for semiconductor wafer inspection
KR102550414B1 (ko) * 2016-11-03 2023-07-04 삼성전자주식회사 반도체 소자의 제조 방법
KR102395987B1 (ko) * 2017-04-05 2022-05-10 삼성전자주식회사 수직 적층 메모리 소자
KR102307063B1 (ko) * 2017-06-26 2021-10-01 삼성전자주식회사 메모리 장치
KR102524808B1 (ko) * 2017-11-21 2023-04-24 삼성전자주식회사 반도체 소자
US11024638B2 (en) * 2018-08-29 2021-06-01 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
US10892279B1 (en) * 2019-07-17 2021-01-12 Sandisk Technologies Llc NAND string containing separate hole and electron tunneling dielectric layers and methods for forming the same
KR20210028521A (ko) * 2019-09-04 2021-03-12 삼성전자주식회사 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법
US11631686B2 (en) * 2021-02-08 2023-04-18 Sandisk Technologies Llc Three-dimensional memory array including dual work function floating gates and method of making the same

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US11688462B2 (en) 2023-06-27
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