KR101946179B1 - 백 게이트 전극을 갖는 3차원 메모리 구조 - Google Patents

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Abstract

메모리 스택 구조는 백 게이트 전극, 백 게이트 유전체, 반도체 채널, 및 적어도 하나의 전하 저장 요소를 포함하는 공동을 포함한다. 일 구현예에서, 라인 트렌치는 메모리 필름 층으로 충진되고, 복수의 반도체 채널은 라인 트렌치에 걸쳐 있을 수 있다. 백 게이트 전극은 라인 트렌치의 길이 방향을 따라 연장할 수 있다. 다른 구현예에서, 패터닝된 전도성 층 위에 놓인 절연된 메모리 개구부는 메모리 필름으로 충진될 수 있고, 백 게이트 전극은 반도체 채널 내에 그리고 패터닝된 전도성 층 상에 형성될 수 있다. 유전 캡 부분은 드레인 영역으로부터 백 게이트 전극을 전기적으로 절연한다. 백 게이트 전극은 반도체 채널을 바이어스하고, 메모리 셀에 저장된 전하의 상이한 양에 대응하는 다진 비트의 감지를 가능하게 하도록 이용될 수 있다.

Description

백 게이트 전극을 갖는 3차원 메모리 구조{THREE-DIMENSIONAL MEMORY STRUCTURE HAVING A BACK GATE ELECTRODE}
본 출원은 2014년 12월 9일에 출원된 미국 출원 번호 14/564,526 및 미국 정식 출원 번호 14/564,555의 우선권을 주장하고, 이들 출원의 전체 내용은 본 명세서에 참고용으로 병합된다.
본 개시는 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 백 게이트 전극을 포함하는, 수직 NAND 스트링과 같은 3차원 메모리 구조와, 그 제작 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링은 "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT) Structured Cell"이라는 명칭의 T. Endoh 등에 의한 논문, IEDM Proc. (2001) 33-36에 개시되어 있다.
본 개시의 양태에 따라, 모놀리식 3차원 메모리 구조가 제공되고, 이것은 교번하는 복수의 절연체 층과 전기 전도성 층을 포함하는 스택, 스택을 통해 연장되고 서로 측면으로 이격된 제1 측벽과 제2 측벽을 포함하는 트렌치와, 트렌치에 걸쳐 있는 복수의 반도체 스트립 구조를 포함한다. 각 반도체 스트립 구조는 제1 측벽의 각 부분과 제2 측벽의 각 부분과 콘택하고, 서로 측면으로 이격된다. 모놀리식 3차원 메모리 구조는 복수의 반도체 스트립 구조의 내부 측벽과 콘택하는 백 게이트 유전체와, 백 게이트 유전체의 내부 측벽과 콘택하는 백 게이트 전극을 더 포함한다.
본 개시의 다른 양태에 따라, 모놀리식 3차원 메모리 구조가 제공되고, 이것은 교번하는 복수의 절연체 층과 전기 전도성 층을 포함하는 스택, 스택을 통해 연장되는 메모리 개구부, 및 메모리 개구부 내에 위치되고 백 게이트 전극과 백 게이트 전극을 측면으로 둘러싸는 상주된(nested) 층의 세트를 포함하는 필라(pillar) 구조를 포함한다. 상주된 층의 세트는 내부로부터 외부로 백 게이트 유전체, 반도체 채널 및 메모리 필름을 포함한다.
본 개시의 또 다른 양태에 따라, 모놀리식 3차원 메모리 구조를 제조하는 방법이 제공된다. 교번하는 복수의 제1 물질 층과 제2 물질 층을 포함하는 스택은 기판 위에 형성된다. 스택을 통해 수직으로 연장되고 제1 수평 방향을 따라 측면으로 연장되는 트렌치가 형성된다. 트렌치에 걸치고 제1 수평 방향과 상이한 제2 수평 방향을 따라 연장되는 복수의 반도체 스트립 구조가 형성된다. 백 게이트 유전체는 복수의 반도체 스트립 구조의 내부 측벽 상에 형성된다. 백 게이트 전극은 백 게이트 유전체의 내부 측벽 상에 형성된다.
본 개시의 또 다른 양태에 따라, 모놀리식 3차원 메모리 구조를 제조하는 방법이 제공된다. 교번하는 복수의 제1 물질 층과 제2 물질 층을 포함하는 스택은 기판 위에 형성된다. 스택을 통해 연장되는 메모리 개구부가 형성된다. 메모리 필름은 메모리 개구부의 측벽 상에 형성된다. 반도체 채널은 메모리 개구부 내의 메모리 필름 상에 형성된다. 반도체 채널은 메모리 필름에 의해 기판으로부터 전기적으로 절연된다. 백 게이트 유전체는 메모리 개구부 내의 반도체 채널 상에 형성된다. 백 게이트 전극은 백 게이트 유전체 상에 그리고 메모리 개구부 내에 형성된다.
본 개시의 다른 양태에 따라, 3차원 메모리 디바이스를 동작하는 방법이 제공된다. 3차원 메모리 디바이스가 제공되고, 이것은 교번하는 복수의 절연체 층과 각 레벨에 위치된 제어 게이트 전극을 포함하는 전기 전도성 층을 포함하는 스택, 스택에 위치된 복수의 전하 저장 요소, 복수의 전하 저장 요소의 제1 측부 상에 그리고 스택 내에 위치된 반도체 채널, 및 복수의 전하 저장 요소의 제2 측부 상에 그리고 스택 내에 위치된 백 게이트 전극을 포함한다. 스택의 선택된 레벨에 위치된 적어도 하나의 전하 저장 요소의 세트는 전하를 적어도 하나의 전하 저장 요소의 세트에 주입함으로써 프로그래밍된다. 적어도 하나의 전하 저장 요소의 세트 내에 저장된 전하의 총량은 복수의 프로그래밍 모드 중에서 선택되는 선택된 프로그래밍 모드의 함수이다. 반도체 채널을 통하는 전류는 복수의 전기 바이어스 상태 하에 측정될 수 있다. 복수의 전기 바이어스 조건 각각은 백 게이트 전극에 인가된 후면(backside) 바이어스 전압에 대한 값과, 선택된 레벨에 위치된 제어 게이트 전극에 인가된 제어 게이트 바이어스 전압에 대한 값 중 적어도 하나에 의해 서로 다르다. 반도체 채널을 통하는 각 측정된 전류가 미리 한정된 임계 레벨 아래에 있는 전기 바이어스 상태의 서브셋(subset)이 식별된다. 적어도 하나의 전하 저장 요소의 세트에 저장된 전하의 총량은 전기 바이어스 상태의 식별된 서브셋에 기초하여 결정된다.
도 1a는 본 개시의 제1 구현예에 따라 교번하는 복수의 물질 층의 스택의 형성 이후에 제1 예시적인 구조의 사시도를 도시한다.
도 1b는 도 1a의 제1 예시적인 구조의 종단면도를 도시한다.
도 2a는 본 개시의 제1 구현예에 따라 전기 절연 부분의 형성 이후에 제1 예시적인 구조의 사시도를 도시한다.
도 2b는 도 2a의 제1 예시적인 구조의 종단면도를 도시한다.
도 3a는 본 개시의 제1 예시적인 구현예에 따라 라인 트렌치의 형성 이후에 제1 예시적인 구조의 사시도를 도시한다.
도 3b는 도 3a의 제1 예시적인 구조의 종단면도를 도시한다.
도 4a는 본 개시의 제1 구현예에 따라 차단 유전층, 터널링 유전층, 및 반도체 물질 층의 형성 이후에 제1 예시적인 구조의 사시도를 도시한다.
도 4b는 도 4a의 제1 예시적인 구조의 종단면도를 도시한다.
도 5a는 본 개시의 제1 구현예에 따라 제1 유전 캡 물질의 형성 이후에 제1 예시적인 구조의 사시도를 도시한다.
도 5b는 도 5a의 제1 예시적인 구조의 종단면도를 도시한다.
도 6a는 본 개시의 제1 구현예에 따라 제1 유전 캡 물질 층과 반도체 물질 층을 패터닝한 후에 제1 예시적인 구조의 사시도를 도시한다.
도 6b는 도 6a의 제1 예시적인 구조의 종단면도를 도시한다.
도 7a는 본 개시의 제1 구현예에 따라 제2 유전 캡 물질 층의 형성 이후에 제1 예시적인 구조의 사시도를 도시한다.
도 7b는 도 7a의 제1 예시적인 구조의 종단면도를 도시한다.
도 8a는 본 개시의 제1 구현예에 따라 라인 공동(line cavitity)의 형성 이후에 제1 예시적인 구조의 사시도를 도시한다.
도 8b는 도 8a의 제1 예시적인 구조의 종단면도를 도시한다.
도 9a는 본 개시의 제1 구현예에 따라 백 게이트 유전체 및 백 게이트 전극의 형성 이후에 제1 예시적인 구조의 사시도를 도시한다.
도 9b는 도 9a의 제1 예시적인 구조의 종단면도를 도시한다.
도 10a는 본 개시의 제2 구현예에 따라 교번하는 복수의 물질 층의 스택의 형성 이후에 제2 예시적인 구조의 사시도를 도시한다.
도 10b는 도 1a의 제2 예시적인 구조의 종단면도를 도시한다.
도 11a는 본 개시의 제2 구현예에 따라 전기 절연 부분의 형성 이후에 제2 예시적인 구조의 사시도를 도시한다.
도 11b는 도 11a의 제2 예시적인 구조의 종단면도를 도시한다.
도 12a는 본 개시의 제2 구현예에 따라 라인 트렌치의 형성 이후에 제2 예시적인 구조의 사시도를 도시한다.
도 12b는 도 12a의 제2 예시적인 구조의 종단면도를 도시한다.
도 13a는 본 개시의 제2 구현예에 따라 차단 유전층, 터널링 유전층, 및 반도체 물질 층의 형성 이후에 제2 예시적인 구조의 사시도를 도시한다.
도 13b는 도 13a의 제2 예시적인 구조의 종단면도를 도시한다.
도 14a는 본 개시의 제2 구현예에 따라 제1 유전 캡 물질 층의 형성 이후에 제2 예시적인 구조의 사시도를 도시한다.
도 14b는 도 14a의 제2 예시적인 구조의 종단면도를 도시한다.
도 15a는 본 개시의 제2 구현예에 따라 제1 유전 캡 물질 층과 반도체 물질 층의 패터닝 이후에 제2 예시적인 구조의 사시도를 도시한다.
도 15b는 도 15a의 제2 예시적인 구조의 종단면도를 도시한다.
도 16a는 본 개시의 제2 구현예에 따라 제2 유전 캡 물질 층의 형성 이후에 제2 예시적인 구조의 사시도를 도시한다.
도 16b는 도 16a의 제2 예시적인 구조의 종단면도를 도시한다.
도 17a는 본 개시의 제2 구현예에 따라 라인 공동의 형성 이후에 제2 예시적인 구조의 사시도를 도시한다.
도 17b는 도 17a의 제2 예시적인 구조의 종단면도를 도시한다.
도 18a는 본 개시의 제2 구현예에 따라 백 게이트 유전체 및 백 게이트 전극의 형성 이후에 제2 예시적인 구조의 사시도를 도시한다.
도 18b는 도 18a의 제2 예시적인 구조의 종단면도를 도시한다.
도 19는 본 개시의 제3 구현예에 따라 교번하는 복수의 물질 층을 포함하는 스택의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 20은 본 개시의 제3 구현예에 따라 스택을 통하는 메모리 개구부의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 21은 본 개시의 제3 구현예에 따라 차단 유전 층 및 반도체 채널의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 22는 본 개시의 제3 구현예에 따라 백 게이트 유전체의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 23은 본 개시의 제3 구현예에 따라 백 게이트 전극 및 유전 캡 층의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 24는 본 개시의 제3 구현예에 따라 후면 공동의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 25는 본 개시의 제3 구현예에 따라 희생 물질 층을 전기 전도성 층으로 교체한 후에 제3 예시적인 구조의 종단면도를 도시한다.
도 26은 본 개시의 제3 구현예에 따라 후면 비아 스페이서의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 27은 본 개시의 제3 구현예에 따라 소스-레벨 공동의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 28은 본 개시의 제3 구현예에 따라 소스 영역의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 29a는 본 개시의 제3 구현예에 따라 소스 전극 및 후면 콘택 비아 구조의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 29b는 평면 B-B'를 따라 도 29a의 제3 예시적인 구조의 횡단면도를 도시한 도면이다. 수직 평면 A-A'은 도 29a의 종단면도의 수직 평면에 대응한다.
도 30a는 본 개시의 제3 구현예에 따라 콘택 비아 구조 및 전도성 라인 구조의 형성 이후에 제3 예시적인 구조의 종단면도를 도시한다.
도 30b는 도 30a의 종단면도에 수직인 수직 평면을 따라 도 30a의 제3 예시적인 구조의 다른 종단면도를 도시한다.
도 31은 본 개시의 제3 구현예에 따라 제3 예시적인 구조의 대안적인 구현예의 종단면도를 도시한다.
도 32는 본 개시의 예시적인 3차원 메모리 디바이스를 위한 개략적인 회로도를 도시한다.
도 33은 본 개시의 구현예에 따라 임계 바이어스 상태의 검출을 위한 메커니즘을 예시하는 개략적인 종단면도를 도시한다.
도 34는 메모리 스택 구조 내의 레벨에서 적어도 하나의 메모리 요소의 세트에서의 저장된 전하의 총량을 결정하는 데 이용될 수 있는 바이어스 전압 상태의 세트를 예시한 그래프를 도시한다.
도 35는 본 개시의 구현예에 따라 후면 바이어스 전압 및 선택되지 않은 제어 게이트 바이어스 전압에 대한 최적 값에 대한 상호 의존성을 예시하는 그래프를 도시한다.
위에 논의된 바와 같이, 본 개시는 백 게이트 전극을 포함하는, 수직 NAND 스트링과 같은 3차원 메모리 구조와, 그 제조 방법에 관한 것으로, 이것의 다양한 양태는 아래에 기재된다. 본 개시의 구현예는 다중 레벨 금속 상호 연결 구조를 포함하는 다양한 구조를 형성하도록 이용될 수 있고, 이것의 비제한적인 예는 복수의 NAND 메모리 스트링을 포함하는 3차원 모놀리식 메모리 어레이 디바이스와 같은 반도체 디바이스를 포함한다. 도면은 축적대로 도시되지 않는다. 요소의 다수의 인스턴스는 복제될 수 있는데, 여기서 요소의 복제의 부재가 명확히 기재되지 않거나 다른 경우 명확히 표시되지 않으면, 요소의 단일 인스턴스가 예시된다. "제1", "제2" 및 "제3"과 같은 서수는 단지 유사한 요소를 식별하도록 이용되고, 상이한 서수들은 본 명세서 및 본 개시의 청구항에 걸쳐 이용될 수 있다. 본 명세서에 사용된 바와 같이, 제2 요소 "상"에 위치된 제1 요소는 제2 요소의 표면의 외측 상에 또는 제2 요소의 내측 상에 위치될 수 있다. 본 명세서에 사용된 바와 같이, 제1 요소는 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접점이 존재하는 경우 제2 요소 "바로 위"에 위치된다.
모놀리식 3차원 메모리 어레이는, 다수의 메모리 레벨이 어떠한 기판과 간섭하지 않고 반도체 웨이퍼와 같은 단일 기판 위에 형성되는 것이다. "모놀리식"이라는 용어는, 어레이의 각 레벨의 층이 어레이의 각 기저 레벨의 층 상에 직접 증착된다는 것을 의미한다. 이와 대조적으로, 2차원 어레이는 개별적으로 형성될 수 있고, 그런 후에 함께 패키징되어, 비-모놀리식 메모리 디바이스를 형성한다. 예를 들어, 비-모놀리식 적층된 메모리는, "3차원 구조 메모리"라는 명칭으로 미국 특허 5,915,167에 기재된 바와 같이, 개별적인 기판 상에 메모리 레벨을 형성함으로써, 그리고 메모리 레벨을 수직으로 적층함으로써 구성되었다. 기판은 본딩(bonding) 이전에 메모리 레벨로부터 얇아지거나 제거될 수 있지만, 메모리 레벨이 초기에 개별적인 기판 위에 형성되기 때문에, 그러한 메모리는 진정한 모놀리식 3차원 메모리 어레이가 아니다. 본 개시의 다양한 3차원 메모리 디바이스는 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하고, 본 명세서에 기재된 다양한 구현예를 이용하여 제조될 수 있다.
도 1을 참조하면, 본 개시의 구현예에 따른 제1 예시적인 구조가 예시되고, 예를 들어 수직 NAND 메모리 디바이스를 포함하는 디바이스 구조를 제조하도록 이용될 수 있다. 예시적인 구조는 반도체 기판일 수 있는 기판(10)을 포함한다. 기판은 기판 반도체 층을 포함할 수 있고, 적어도 하나의 요소 반도체 물질, 적어도 하나의 III-V 화합물 반도체 물질, 적어도 하나의 II-VI 화합물 반도체 물질, 적어도 하나의 유기 반도체 물질, 또는 해당 기술 분야에 알려진 다른 반도체 물질을 포함할 수 있다. 기판은 예를 들어 반도체 물질 층의 최상위 표면일 수 있는 주 표면을 가질 수 있다. 주 표면은 반도체 표면일 수 있다. 일 구현예에서, 주 표면은 단일 결정 반도체 표면일 수 있다.
본 명세서에 사용된 바와 같이, "반도체 물질"은 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm의 범위에서의 전도도를 갖는 물질을 나타내고, 전기 도펀트를 이용한 적합한 도핑시 1.0 S/cm 내지 1.0 x 105 S/cm의 범위에서의 전기 저항을 갖는 도핑된 물질을 생성할 수 있다. 본 명세서에 사용된 바와 같이, "전기 도펀트"는 밴드 구조 내의 균형 밴드에 정공(hole)을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도성 밴드에 전자를 추가하는 n-형 도펀트를 나타낸다. 본 명세서에 사용된 바와 같이, "전도성 물질"은 1.0 x 105 S/cm보다 큰 전도도를 갖는 물질을 나타낸다. 본 명세서에 사용된 바와 같이, "절연체 물질" 또는 "유전 물질"은 1.0 x 10-6 S/cm 미만의 전도도를 갖는 물질을 나타낸다. 전도도에 대한 모든 측정은 표준 상태에서 이루어진다. 선택적으로, 적어도 하나의 도핑된 웰(well)(명확히 도시되지 않음)은 기판 반도체 층(9) 내에 형성될 수 있다.
주변 회로에 대한 적어도 하나의 반도체 디바이스(미도시)는 기판 반도체 층의 부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어 전계 효과 트랜지스터를 포함할 수 있다. 예를 들어, 적어도 하나의 유전 물질 부분은 반도체 물질 층의 부분을 에칭함으로써 그리고 그 안에 유전 물질을 증착함으로써 형성될 수 있다. 선택적으로, 유전 패드 층(미도시)은 반도체 물질 층 위에 형성될 수 있다. 선택적으로, 하부 선택 게이트 디바이스 레벨은 2013년 12월 19일에 출원된 미국 특허 출원 번호 14/133,979, 2014년 3월 25일에 출원된 미국 특허 출원 번호 14/225,116, 및/또는 2014년 3월 25일에 출원된 미국 특허 출원 번호 14/225,176에 기재된 바와 같이 제조될 수 있고, 이들 특허 모두는 본 명세서에서 참고용으로 병합된다. 유전 캡 층(미도시)은 선택적으로 형성될 수 있다.
교번하는 복수의 제1 물질 층(32) 및 제2 물질 층(142)의 스택은 기판의 상부 표면 위에 형성되는데, 이러한 상부 표면은 예를 들어 유전 캡 층(31)의 상부 표면 위에 있을 수 있다. 본 명세서에 사용된 바와 같이, 교번하는 복수의 제1 요소 및 제2 요소는, 제1 요소의 인스턴스와 제2 요소의 인스턴스가 교대로 이루어지는 구조를 나타낸다. 교번하는 복수 요소의 단부 요소가 아닌 제1 요소의 각 인스턴스는 양 측부 상의 제2 요소의 2 인스턴스에 의해 접하게 되고, 교번하는 복수 요소의 단부 요소가 아닌 제2 요소의 각 인스턴스는 양 단부 상의 제1 요소의 2개의 인스턴스에 의해 접한다. 제1 요소는 그 중에서 동일한 두께를 가질 수 있거나, 상이한 두께를 가질 수 있다. 제2 요소는 그 중에서 동일한 두께를 가질 수 있거나, 상이한 두께를 가질 수 있다. 교번하는 복수의 제1 물질 층 및 제2 물질 층은 제1 물질 층의 인스턴스 또는 제2 물질 층의 인스턴스에서 시작할 수 있다. 일 구현예에서, 교번하는 복수의 제1 물질 층 및 제2 물질 층은 제1 물질 층의 인스턴스에서 종료할 수 있다. 일 구현예에서, 제1 요소의 인스턴스 및 제2 요소의 인스턴스는 교번하는 복수의 단위 내에서 주기적으로 반복되는 단위를 형성할 수 있다.
각 제1 물질 층은 제1 물질을 포함하고, 각 제2 물질 층은 제1 물질과 상이한 제2 물질을 포함한다. 일 구현예에서, 각 제1 물질 층(32)은 절연체 층일 수 있고, 각 제2 물질 층(142)은 희생 물질 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 제1 물질 층(32) 및 제2 물질 층(142)을 포함할 수 있다.
교번하는 복수의 것의 스택은 본 명세서에서 교번하는 스택(32, 142)으로 언급된다. 각 제1 물질 층(32)은 제1 물질로 구성될 수 있고, 각 제2 물질 층(142)은 제1 물질과 상이한 제2 물질로 구성될 수 있다. 제1 물질 층(32)의 제1 물질은 적어도 하나의 전기 절연 물질일 수 있다. 즉, 제1 물질은 절연체 물질일 수 있고, 각 제1 물질 층(32)은 절연체 층일 수 있다. 이와 같이, 각 제1 물질 층(32)은 전기 절연 물질 층일 수 있다. 제1 물질 층(32)에 대해 이용될 수 있는 전기 절연 물질은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리를 포함), 실리콘 질화물, 실리콘 산질화물, 유기 실리케이트 유리(OSG), 스핀-온 유전 물질, 높은 유전 상수(높은-k) 유전 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)으로서 흔히 알려진 유전 금속 산화물 및 그 실리케이트, 유전 금속 산질화물 및 그 실리케이트, 및 유기 절연 물질을 포함하지만, 여기에 제한되지 않는다. 일 구현예에서, 제1 물질 층(32)의 제1 물질은 실리콘 산화물일 수 있다.
일 구현예에서, 제2 물질 층(142)의 제2 물질은 제1 물질 층(32)의 제1 물질에 선택적으로 제거될 수 있는 희생 물질이다. 본 명세서에 사용된 바와 같이, 제1 물질의 제거는, 제거 프로세스가 제2 물질의 제거율의 적어도 2배인 비율로 제1 물질을 제거하는 경우 제2 물질에 "선택적"이다. 제2 물질의 제거율에 대한 제1 물질의 제거율의 비율은 본 명세서에서 제2 물질에 대해 제1 물질에 대한 제거 프로세스의 "선택도"로서 언급된다.
이 경우에, 제2 물질 층(142)은 전기 절연 물질, 반도체 물질, 또는 전도성 물질을 포함할 수 있다. 제2 물질 층(142)의 제2 물질은 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극으로서 기능할 수 있는 전기 전도성 전극으로 후속하여 대체될 수 있다. 제2 물질의 비제한적인 예는 실리콘 질화물, 비결정 반도체 물질(예컨대 비결정 실리콘), 및 다결정 반도체 물질(예컨대 폴리실리콘)을 포함한다. 일 구현예에서, 제2 물질 층(142)은 실리콘과 게르마늄 중 적어도 하나를 포함하는 반도체 물질 또는 실리콘 질화물을 포함하는 물질 층일 수 있다.
일 구현예에서, 제1 물질 층(32)은 실리콘 산화물을 포함할 수 있고, 희생 물질 층은 실리콘 질화물 희생 물질 층을 포함할 수 있다. 제1 물질 층(32)의 제1 물질은 예를 들어, 화학 증기 증착(CVD)에 의해 증착될 수 있다. 예를 들어, 실리콘 산화물이 제1 물질 층(32)에 이용되면, 테트라에틸 오르소실리케이트(TEOS)는 CVD 프로세스를 위한 전구체(precursor) 물질로서 이용될 수 있다. 제2 물질 층(142)의 제2 물질은 예를 들어, CVD 또는 원자 층 증착(ALD)으로 형성될 수 있다.
대안적으로, 제2 물질 층(142)의 제2 물질은 영구 전도성 물질, 즉 후속하여 임의의 다른 물질로 대체되지 않는 전도성 물질이다. 이 경우에, 제2 물질 층(142)은 전도성 물질 층일 수 있다. 제2 물질로서 이용될 수 있는 예시적인 전도성 물질은 전도성 금속 질화물 물질(예컨대 TiN, TaN, 및 WN), 요소 금속 또는 이들의 합금(예컨대 W, Cu, Al, 및 이들의 합금), 도핑된 반도체 물질, 또는 이들의 조합을 포함하지만, 여기에 제한되지 않는다.
제2 물질 층(142)은 적합하게 패터닝될 수 있어서, (제2 물질 층(142)이 전도성 물질 층인 경우) 즉시 형성되는 또는 (제2 물질 층(142)의 희생 물질을 전도성 물질로 대체함으로써) 후속하여 형성될 전도성 물질 부분은 후속하여 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 제어 게이트 전극과 같은 전기 전도성 전극으로서 기능할 수 있다. 제2 물질 층(142)은 기판의 주 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
제1 물질 층(32) 및 제2 물질 층(142)의 두께는 20 nm 내지 50 nm의 범위에 있을 수 있지만, 각 제1 물질 층(32) 및 각 제2 물질 층(142)에 대해 더 작고 더 큰 두께가 이용될 수 있다. 제1 물질 층(32)과 희생 물질 층(예를 들어, 제어 게이트 전극 또는 희생 물질 층)(142)의 쌍의 반복 횟수는 2 내지 1,024의 범위에 있을 수 있고, 일반적으로 8 내지 256의 범위에 있을 수 있지만, 또한 더 큰 반복 횟수가 이용될 수 있다. 스택에서의 상부 및 하부 게이트 전극은 선택 게이트 전극으로서 기능할 수 있다. 일 구현예에서, 교번하는 스택(32, 142)에서의 각 제2 물질 층(142)은 각 제2 물질 층(142) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
도 2a 및 도 2b를 참조하면, 적어도 하나의 트렌치는 교번하는 스택(32, 142)의 상부 부분에 위치된 적어도 하나의 제2 물질 층(142)의 세트를 통해 형성될 수 있다. 적어도 하나의 제2 물질 층(142)의 세트는, 드레인 선택 게이트 전극이 후속하여 형성될 적어도 하나의 레벨에 대응한다. 적어도 하나의 트렌치가 형성되는 적어도 하나의 제2 물질 층(142)의 세트 내의 레벨의 총수는, 드레인 선택 게이트 전ㅌ극이 후속하여 형성될 레벨의 수와 동일할 수 있다. 적어도 하나의 트렌치 각각은 트렌치 절연 구조(34)를 형성하기 위해 실리콘 산화물 또는 유전 금속 산화물과 같은 유전 물질로 충진된다.
도 3a 및 도 3b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래픽 물질 스택(미도시)은 교번하는 스택(32, 142) 위에 형성될 수 있고, 그 안에 개구부를 형성하도록 리소그래피적으로 패터닝될 수 있다. 개구부의 패턴은 제1 수평 방향에 수직인 제2 수평 방향을 따르는 것보다 제1 수평 방향을 따라 더 멀리 연장되는 형상을 포함할 수 있다. 일 구현예에서, 패턴은 적어도 하나의 방향을 따라 반복되는 주기적인 패턴일 수 있다. 포토레지스트 층에서의 개구부가 가장 멀리 연장되는 수평 방향은 본 명세서에서 개구부의 길이 방향으로서 언급된다. 본 명세서에 사용된 바와 같이, 요소의 "길이 방향"은, 요소가 가장 멀리 연장되는 수평 방향이다. 요소의 "폭" 방향은, 요소가 가장 적게 연장되는 수평 방향이다. 일 구현예에서, 각 개구부의 폭 방향은 개구부의 길이 방향에 수직일 수 있다.
일 구현예에서, 포토레지스트 층에서의 개구부의 패턴은 직사각형 형상을 포함할 수 있다. 일 구현예에서, 각 개구부는 동일한 길이 방향을 따라 연장할 수 있고, 동일한 폭 방향을 따라 균일한 폭을 가질 수 있다. 본 명세서에 사용된 바와 같이, "균일한" 폭은 길이 방향을 따라 이어질 때에 변하지 않는 폭을 나타낸다. 일 구현예에서, 포토레지스트 층에서의 개구부의 패턴은, 길이 방향을 따라 연장되고 동일한 균일한 폭을 갖고 폭 방향을 따라 균일한 간격을 갖는 라인의 주기적인 패턴일 수 있다.
리소그래픽 물질 스택에서의 패턴은 에칭 마스크로서 패터닝된 리소그래픽 물질 스택을 이용하는 적어도 하나의 이방성 에칭에 의해 교번하는 스택(32, 142)의 전체를 통해 전사될 수 있다. 패터닝된 리소그래픽 물질 스택에서의 개구부 기저에 있는 교번하는 스택(32, 142)의 부분은 동일한 길이 방향을 따라 연장되는 트렌치를 형성하도록 에칭된다. 트렌치는 본 명세서에서 라인 트렌치(49)로 언급된다. 본 명세서에 사용된 바와 같이, 라인 트렌치는, 측벽의 쌍이 서로 평행하고 각 영역의 폭보다 더 큰 거리에 대해 측벽의 방향을 따라 측면으로 연장되는 적어도 하나의 영역을 포함하는 트렌치를 나타낸다.
교번하는 스택(32, 142)을 통한 패터닝된 리소그래픽 물질 스택에서의 패턴의 전사는 교번하는 스택(32, 142)을 통해 수직 연장 라인 트렌치(149)를 형성한다. 교번하는 스택(32, 142)의 물질을 통해 에칭하도록 이용된 이방성 에칭 프로세스의 화학 물질은 교번하는 스택(32, 142)에서의 제1 및 제2 물질의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은 예를 들어, 일련의 반응 이온 에칭일 수 있다. 기판(10)의 상부 표면은 이방성 에칭을 위한 에칭 정지(stop) 층으로서 사용될 수 있다. 라인 트렌치(149)의 측벽은 실질적으로 수직일 수 있거나, 점점 좁아질 수 있다. 패터닝된 리소그래픽 물질 스택은 예를 들어, 애싱(ashing)에 의해 후속하여 제거될 수 있다.
일 구현예에서, 기판(10)의 반도체 물질의 오버 에칭(overetch)은, 기판(10)의 상부 표면이 각 라인 트렌치의 하부에 물리적으로 노출된 후에 선택적으로 수행될 수 있다. 오버 에칭은 리소그래픽 물질 스택의 제거 이전, 또는 이후에 수행될 수 있다. 오버 에칭이 수행되면, 반도체 물질 층의 오목한 표면은 반도체 물질 층의 벗겨진(undressed) 상부 표면으로부터 수직으로 리세스(recess) 깊이만큼 오프셋(offset)될 수 있다. 리세스 깊이는 예를 들어, 0 nm 내지 50 nm의 범위에 있을 수 있지만, 더 작고 더 큰 리세스 깊이가 또한 이용될 수 있다. 오버 에칭은 선택적이고, 생략될 수 있다. 오버 에칭이 수행되지 않으면, 각 라인 트렌치(149)의 하부 표면은 반도체 물질 층의 최상위 표면과 동일 평면 상에 있을 수 있다. 각 라인 트렌치(149)는 기판(10)의 최상위 표면에 실질적으로 수직 연장 평행한 측벽의 쌍을 포함할 수 있다. 라인 트렌치(149)의 어레이가 형성되는 영역은 본 명세서에서 디바이스 영역으로서 언급된다. 각 라인 트렌치(149)는 교번하는 스택(32, 142)을 통해 수직으로 연장되고, 라인 트렌치(149)의 길이 방향인 제1 수평 방향을 따라 측면으로 연장한다.
도 4a 및 도 4b를 참조하면, 적어도 하나의 차단 유전 층(502L), 메모리 물질 층(504L), 터널링 유전 층(505L), 및 반도체 물질 층(160L)을 포함하는 일련의 연속적인 물질 층은 메모리 필름 층(50L)으로서 라인 트렌치(149)에 순차적으로 증착될 수 있다. 적어도 하나의 차단 유전 층(502L)은 예를 들어, 제1 차단 유전 층(501L) 및 제2 차단 유전 층(503L)을 포함할 수 있다.
제1 차단 유전 층(501L)은 등각 증착 방법에 의해 각 라인 트렌치(149)의 측벽 상에 증착될 수 있다. 제1 차단 유전 층(501L)은 유전 금속 산화물일 수 있는 유전 물질을 포함한다. 본 명세서에 사용된 바와 같이, 유전 금속 산화물은 적어도 하나의 금속 원소 및 적어도 산소를 포함하는 유전 물질을 나타낸다. 유전 금속 산화물은 본질적으로 적어도 하나의 금속 원소와 산소로 구성될 수 있고, 또는 본질적으로 적어도 하나의 금속 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속 원소로 구성될 수 있다. 일 구현예에서, 제1 차단 유전 층(501L)은 7.9보다 큰 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 더 큰 유전 상수를 갖는 유전 금속 산화물을 포함할 수 있다.
유전 금속 산화물의 비제한적인 예는 알루미늄 산화물(Al2O2), 하프늄 산화물(HfO2), 란타늄 산화물(LaO2), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물, 이들의 합금, 및 이들의 스택을 포함한다. 제1 차단 유전 층(501L)은 예를 들어, 화학 증기 증착(CVD), 원자 층 증착(ALD), 펄싱된 레이저 증착(PLD), 액체 소스 분무된 화학 증착, 또는 이들의 조합에 의해 증착될 수 있다. 제1 차단 유전 층(501L)의 두께는 1 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다. 제1 차단 유전 층(501L)은 게이트 전극을 제어하기 위해 저장된 전하의 누출을 차단하는 유전 물질 부분으로서 후속하여 기능할 수 있다. 일 구현예에서, 제1 차단 유전 층(501L)은 알루미늄 산화물을 포함한다.
제2 차단 유전 층(503L)은 제1 차단 유전 층(501L) 상에 형성될 수 있다. 제2 차단 유전 층(503L)은 제1 차단 유전 층(501L)의 유전 물질과 상이한 유전 물질을 포함할 수 있다. 일 구현예에서, 제2 차단 유전 층(503L)은 실리콘 산화물, 제1 차단 유전 층(501L)과 상이한 조성물을 갖는 유전 금속 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 일 구현예에서, 제2 차단 유전 층(503L)은 실리콘 산화물을 포함할 수 있다. 제2 차단 유전 층(503L)은 저압 화학 증기 증착, 원자 층 증착, 또는 이들의 조합과 같은 등각 증착 방법에 의해 형성될 수 있다. 제2 차단 유전 층(503L)의 두께는 1 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다.
후속적으로, 메모리 물질 층(504L), 터널링 유전 층(505L), 및 반도체 물질 층(160L)이 순차적으로 형성될 수 있다. 일 구현예에서, 메모리 물질 층(504L)은 예를 들어 실리콘 질화물일 수 있는 유전 전하 트래핑(trapping) 물질을 포함하는 전하 트래핑 물질일 수 있다. 대안적으로, 메모리 물질 층(504L)은 예를 들어, 제2 물질 층(142)으로의 측면 리세스 내에 형성됨으로써, 다수의 전기적 절연된 부분으로 패터닝되는 금속 물질 또는 도핑된 폴리실리콘과 같은 전도성 물질을 포함할 수 있다. 일 구현예에서, 메모리 물질 층(504L)은 실리콘 질화물 층을 포함한다.
메모리 물질 층(504L)은 균질한 조성물의 단일 메모리 물질 층으로서 형성될 수 있거나, 다중 메모리 물질 층의 스택을 포함할 수 있다. 다중 메모리 물질 층은 이용된 경우 전도성 물질(예를 들어, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 물질(예를 들어, 적어도 하나의 원소 반도체 소자 또는 적어도 하나의 화합물 반도체 물질을 포함하는 다결정 또는 비결정 반도체 물질)을 포함하는 복수의 이격된 부유 게이트 물질 층을 포함할 수 있다. 대안적으로 또는 추가적으로, 메모리 물질 층(504L)은 하나 이상의 실리콘 질화물 세그먼트와 같은 절연 전하 트래핑 물질을 포함할 수 있다. 대안적으로, 메모리 물질 층(504L)은 예를 들어 루테늄 나노 입자일 수 있는 금속 나노 입자와 같은 전도성 나노 입자를 포함할 수 있다. 메모리 물질 층(504L)은 예를 들어, 화학 증기 증착(CVD), 원자 층 증착(ALD), 물리적 증기 증착(PVD), 또는 그 안에 전하를 저장하기 위한 임의의 적합한 증착 기술에 의해 형성될 수 있다. 메모리 물질 층(504L)의 두께는 2 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다.
터널링 유전 층(505L)은 전하 터널링이 적합한 전기 바이어스 상태 하에서 수행될 수 있는 유전 물질을 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라 파울러-노르드하임 터널링 유도된 전하 전달에 의해 또는 고온-캐리어 주입을 통해 수행될 수 있다. 터널링 유전 층(505L)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전 금속 산화물(예컨대 알루미늄 산화물 및 하프늄 산화물), 유전 금속 산질화물, 유전 금속 실리케이트, 이들의 합금, 및/또는 조합을 포함할 수 있다. 일 구현예에서, 터널링 유전 층(505L)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있고, 이 스택은 흔히 ONO 스택으로서 알려져 있다. 일 구현예에서, 터널링 유전 층(505L)은 외부로부터 내부로, 외부 실리콘 산화물 층(506L), 실리콘 질화물 층(507L), 및 내부 실리콘 산화물 층(508L)을 포함하는 스택일 수 있다. 일 구현예에서, 터널링 유전 층(505L)은 실질적으로 탄소를 갖지 않는 실리콘 산화물 층, 또는 실질적으로 탄소를 갖지 않는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전 층(505L)의 두께는 2 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다.
반도체 물질 층(160L)은 적어도 하나의 요소 반도체 물질, 적어도 하나의 III-V 화합물 반도체 물질, 적어도 하나의 II-VI 화합물 반도체 물질, 적어도 하나의 유기 반도체 물질과 같은 반도체 물질, 또는 해당 기술분야에 알려진 다른 반도체 물질을 포함한다. 일 구현예에서, 반도체 물질 층(160L)은 비결정 실리콘 또는 폴리실리콘을 포함한다. 반도체 물질 층(160L)은 저압 화학 증기 증착(LPCVD)과 같은 등각 증착 방법에 의해 형성될 수 있다. 반도체 물질 층(160L)의 두께는 2 nm 내지 10 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다. 라인 공동(149')은 증착된 물질 층(501L, 503L, 504L, 505L, 601L)으로 충진되지 않는 각 메모리 개구부(49)의 부피에 형성된다.
도 5a 및 도 5b를 참조하면, 유전 물질은 라인 공동(149')을 충진하기 위해 라인 트렌치(149)에 증착될 수 있다. 유전 물질은 반도체 물질 층(160L)의 최상위 표면 위에 동시에 증착된다. 증착된 유전 물질은 연속적인 유전 물질 구조를 형성하는데, 이러한 연속적인 유전 물질 구조는 라인 공동(149')을 충진하고, 반도체 물질 층(160L)의 상부 표면 위에 놓인다. 연속적인 유전 물질 구조는 본 명세서에서 제1 유전 캡 물질 층(62L)으로 언급된다. 제1 유전 캡 물질 층(62L)은 실리콘 산화물, 유기 실리케이트 유리(OSG), 실리콘 질화물, 유전 금속 산화물, 또는 이들의 조합과 같은 유전 물질을 포함한다. 반도체 물질 층(160L)의 최상위 표면 위에서 측정된 제1 유전 캡 물질 층(62L)의 두께는 라인 공동(149')의 폭의 절반보다 더 클 수 있다. 예를 들어, 제1 유전 캡 물질 층(62L)의 두께는 10 nm 내지 100 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다.
도 6a 및 도 6b를 참조하면, 포토레지스트 층(57)은 제1 유전 캡 물질 층(62L) 위에 도포되고, 라인 트렌치에 걸쳐 있는 스트립의 형상에서의 영역을 마스킹하도록 리소그래피적으로 패터닝된다. 일 구현예에서, 포토레지스트 층(57)의 패터닝된 스트립의 길이 방향은 라인 트렌치의 길이 방향에 수직일 수 있다. 일 구현예에서, 포토레지스트 층(57)의 각 패터닝된 스트립의 폭은 포토레지스트 층(57)의 복수의 패터닝된 스트립을 가로질러 동일할 수 있다. 일 구현예에서, 포토레지스트 층(57)의 패터닝된 스트립의 폭은 10 nm 내지 100 nm의 범위로부터 선택될 수 있지만, 더 작고 더 큰 폭이 또한 이용될 수 있다. 일 구현예에서, 포토레지스트 트리밍(trimming) 또는 피치 다중 복제 기술과 같은 리소그래픽 방법은 라인 트렌치의 폭 방향을 따라 연장되는 포토레지스트 층(57)의 복수의 패터닝된 스트립을 제공하도록 이용될 수 있다. 일 구현예에서, 포토레지스트 층(57)의 패터닝된 스트립의 길이 방향은 라인 트렌치의 길이 방향에 수직일 수 있다.
포토레지스트 층(57)의 패턴은 제1 유전 캡 물질 층(62L)의 유전 물질 및 반도체 물질 층(160L)의 반도체 물질을 에칭하는 이방성 에칭에 의해 제1 유전 캡 물질 층(62L)을 통해 전사될 수 있다. 일 구현예에서, 이방성 에칭은, 제1 유전 캡 물질 층(62L)의 유전 물질이 반도체 물질 층(160L)의 반도체 물질에 선택적으로 에칭되는 제1 에칭 단계와, 반도체 물질 층(160L)의 반도체 물질이 에칭되는 제2 단계를 포함할 수 있다.
제1 유전 캡 물질 층(62L)의 각 나머지 부분은 유전 캡 물질 부분(62)을 구성한다. 각 유전 캡 물질 부분(62)은 제1 수평 방향을 따라 측면으로 연장되는 수평 스트립과, 라인 트렌치로 아래로 돌출하는 적어도 하나의 제1 수직 연장 유전 필라 부분을 포함한다. 일 구현예에서, 각 제1 수직 연장 유전 부분은 직사각형 컬럼, 즉 직사각형 횡단면적을 갖는 컬럼의 형상을 가질 수 있다. 반도체 물질 층(160L)의 각 나머지 부분은 균일한 폭을 가질 수 있는 반도체 스트립 구조(160)를 구성하고, 메모리 필름 층(50L)의 최상위 수평 표면 위에 위치된 적어도 2개의 상부 수평 부분, 라인 트렌치 내에 위치된 수직 부분의 적어도 한 쌍, 및 라인 트렌치의 하부 표면에 근접하게 위치된 적어도 하나의 하부 수평 부분을 포함한다.
복수의 반도체 스트립 구조(160)가 형성될 수 있고, 적어도 하나의 라인 트렌치(제1 수평 방향을 따라 연장됨) 각각에 걸쳐 있다. 복수의 반도체 스트립 구조(160)는 제1 수평 방향과 상이한 제2 수평 방향을 따라 연장한다. 일 구현예에서, 제2 수평 방향은 제1 수평 방향에 수직일 수 있다. 반도체 스트립 구조(160)의 스트립은 서로 측면으로 이격된다. 이산 트렌치(59)는, 반도체 물질 층(160L) 및 제1 유전 캡 물질 층(62L)의 물질이 에칭되는 라인 트렌치 내에서 각 부피에 형성될 수 있다. 이산 트렌치(59)는 제1 수평 방향을 따라 라인 트렌치의 주기성과 동일한 제1 주기성(피치), 및 제2 수평 방향을 따라 반도체 스트립 구조(160)의 스트립의 주기성과 동일한 제2 주기성을 갖는 트렌치의 2차원 어레이를 형성할 수 있다. 각 반도체 스트립 구조(160)는 3차원 메모리 디바이스에 대한 복수의 반도체 채널을 포함할 수 있다.
일 구현예에서, 메모리 필름 층(50L)의 적어도 부분은 이방성 에칭의 제2 단계 동안, 또는 이방성 에칭의 추가 처리 단계에 의해 병행하여 패터닝될 수 있다. 본 명세서에 사용된 바와 같이, 터널링 유전체(505)는 이방성 에칭 이후에 터널링 유전 층(505L)의 나머지 연속적인 부분을 언급하고, 이것은 이방성 에칭 이후에 이산 스트립으로 패터닝될 수 있거나, 반도체 스트립 구조(160)의 기저에 있는 연속적인 단일 층으로서 제공될 수 있다. 전하 트래핑 층(504)은 메모리 필름 층(504L)의 각 나머지 연속적인 부분을 언급하고, 이것은 이방성 에칭 이후에 이산 스트립에 패터닝될 수 있거나, 연속적인 단일 층으로서 제공될 수 있다. 차단 유전체(502)는 차단 유전 층(502L)의 각 나머지 연속적인 부분을 나타낸다. 일 구현예에서, 터널링 유전체(505)는 ONO 스택을 포함할 수 있다. 이 경우에, 터널링 유전체(505)는 외부 실리콘 산화물 부분(506), 실리콘 질화물 부분(507), 및 내부 실리콘 산화물 부분(508)을 포함하는 스택을 포함할 수 있다. 일 구현예에서, 각 차단 유전체(502)는 제1 차단 유전 층(501L)의 부분인 제1 차단 유전체(501)와, 제2 차단 유전 층(503L)의 부분인 제2 차단 유전체(503)를 포함할 수 있다.
일 구현예에서, 메모리 필름 층(50L)의 복수의 연속적인 물질 층 중의 적어도 하나의 층은 이방성 에칭에 의해 복수의 반도체 스트립 구조(160)와 동일한 패턴으로 패터닝될 수 있다. 이방성 에칭은 에칭 정지 층으로서 메모리 필름 층(50L)에서의 복수의 연속적인 물질 층 중의 다른 층을 이용할 수 있다. 예시적인 예에서, 터널링 유전 층(505L)은 에칭 정지 층으로서 메모리 필름 층(504L)을 이용하여 스트립 패턴의 터널링 유전체(505)로 패터닝될 수 있다. 다른 실시예에서, 메모리 필름 층(504L)은 에칭 정지 층으로서 차단 유전 층(502L)을 이용하여 전하 트래핑 층(504)으로 패터닝될 수 있다.
이방성 에칭은 각 라인 트렌치의 하부 표면 상에 메모리 필름(50)을 형성할 수 있다. 각 메모리 필름(50)은 터널링 유전체(505), 전하 트래핑 층(504), 및 차단 유전체(502)를 포함할 수 있다. 복수의 반도체 스트립 구조(160)는 메모리 필름(50)의 수평 부분 위에 형성되고, 메모리 필름(50)의 수평 부분에 의해 기판(10)으로부터 전기적으로 절연된다. 포토레지스트 층(57)은 예를 들어, 애싱에 의해 제거될 수 있다.
도 7a 및 도 7b를 참조하면, 제2 유전 캡 물질 층(64)은 이산 공동(59)의 어레이에, 그리고 유전 캡 물질 부분(62)의 상부 표면 위에 증착될 수 있다. 이산 공동(59)은 제2 유전 캡 물질 층(64)의 유전 물질로 충진된다. 제2 유전 캡 물질 층(64)은 실리콘 산화물, 유기 실리케이트 유리(OSG), 실리콘 질화물, 유전 금속 산화물, 또는 이들의 조합과 같은 유전 물질을 포함한다. 제2 유전 캡 물질 층(64)은 적어도 하나의 유전 캡 물질 부분(62)과 동일한 물질, 또는 이와 상이한 물질을 가질 수 있다. 제2 유전 캡 물질 층(64)은 예를 들어, 화학 기계 평탄화(CMP), 리세스 에칭, 또는 이들의 조합에 의해 평탄화될 수 있다.
일 구현예에서, 제2 유전 캡 물질 층(64)은, 평면 상부 표면을 갖고 유전 캡 물질 부분(62)의 상부 표면을 포함하는 수평 평면 위에 위치된 평면 부분, 제1 수평 방향을 따라 연장되고 유전 캡 물질 부분(62)의 수평 부분 및 반도체 스트립 구조(160) 사이에, 유전 캡 물질 부분의 상부 표면을 포함하는 수평 평면 아래, 및 교번하는 스택(32, 142)의 최상위 표면 위에 위치된 스트립 부분, 및 유전 캡 물질 부분(62)의 제1 수직 연장 유전 필라 부분들 사이에 위치되는 제2 수직 연장 유전 필라 부분을 포함한다. 각 라인 트렌치 내에서, 교번하는 유전 캡 물질 부분(62)의 복수의 제1 수직 연장 유전 필라 부분과 제2 유전 캡 물질 층(64)의 제2 수직 연장 유전 필라 부분이 제공되고, 제1 수평 방향을 따라 연장한다.
도 8a 및 도 8b를 참조하면, 포토레지스트 층(미도시)은 제2 유전 캡 물질 층(64) 위에 도포될 수 있고, 교번하는 제2 유전 캡 물질 층(64)의 복수의 수직 연장 유전 필라 부분과 유전 캡 물질 부분(62)의 수직 연장 유전 필라 부분의 영역 위에 놓이는 개구부를 형성하도록 리소그래피적으로 패터닝될 수 있다. 포토레지스트 층의 각 개구부는 라인 트렌치의 길이 방향인 제1 수평 방향을 따라 측면으로 연장할 수 있다. 포토레지스트 층의 각 개구부는 라인 트렌치의 하부 표면에 근접하게 위치되는 복수의 반도체 스트립 구조(160)의 최하위 수평 부분에 걸칠 수 있다. 일 구현예에서, 포토레지스트 층에서의 개구부의 길이 방향 에지는 동일한 라인 트렌치 내에 위치되는 복수의 반도체 스트립 구조(160)의 부분의 내부 측벽에 평행할 수 있다. 일 구현예에서, 포토레지스트 층에서의 개구부의 길이 방향 에지는 동일한 라인 트렌치 내에 위치되는 복수의 반도체 스트립 구조(160)의 부분의 내부 측벽으로부터 제2 수평 방향을 따라 밖으로 측면으로 오프셋될 수 있다.
제2 유전 캡 물질 층(64)의 부분 및 포토레지스트 층에서의 각 개구부의 영역 내의 유전 캡 물질 부분(62)의 일부는 복수의 반도체 스트립 구조(160)의 반도체 물질에 선택적인 이방성 에칭을 이용하여 제거된다. 이방성 에칭은 제1 수평 방향을 따라 연장되는 복수의 라인 공동(69)을 형성할 수 있다. 각 라인 공동(69)은 복수의 반도체 스트립 구조(160)에 걸칠 수 있다. 라인 공동(69)이 걸치는 각 반도체 채널에 대해, 반도체 스트립 구조(160)의 실질적으로 수직 측벽과 반도체 스트립 구조(160)의 하부 부분의 수평 상부 표면의 쌍은 라인 공동(69) 내에 물리적으로 노출될 수 있다. 따라서, 복수의 반도체 스트립 구조(160)의 측벽 및 복수의 반도체 채널의 수평 하부 부분의 상부 표면은 라인 공동(69) 내에 물리적으로 노출될 수 있다.
도 9a 및 도 9b를 참조하면, 백 게이트 유전체(166)는 라인 공동(69) 내에 증착될 수 있다. 일 구현예에서, 백 게이트 유전체(166)는 저압 화학 증기 증착(LPCVD) 및/또는 원자 층 증착(ALD)과 같은 등각 증착 방법에 의해 연속적인 단일 층으로서 증착될 수 있다. 백 게이트 유전체(166)는 실리콘 산화물, 실리콘 산질화물, 유전 금속 산화물, 또는 이들의 스택을 포함할 수 있다. 백 게이트 유전체(166)의 두께는 1 nm 내지 10 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다. 백 게이트 유전체(166)는 복수의 반도체 스트립 구조(160)의 내부 측벽 상에 형성될 수 있다.
백 게이트 전극(168)은 적어도 하나의 전도성 물질의 증착 및 백 게이트 유전체(166)의 최상위 표면 위로부터의 적어도 하나의 전도성 물질의 제거에 의해 라인 공동(69)의 각 나머지 부분 내에 형성될 수 있다. 적어도 하나의 전도성 물질의 각 나머지 부분은 백 게이트 전극(168)을 구성한다. 일 구현예에서, 적어도 하나의 전도성 물질은 TiN, TaN, 및/또는 WN과 같은 금속 라이너(liner) 물질, 및 W, Al, Cu와 같은 금속 충진 물질, 또는 이들의 조합을 포함할 수 있다.
각 백 게이트 전극(168)은 백 게이트 유전체(166)의 내부 측벽 상에 형성될 수 있다. 각 백 게이트 유전체(166)는 라인 트렌치 내에서 제1 수평 방향을 따라 연장되고, 복수의 반도체 스트립 구조(160) 중 적어도 2개의 반도체 스트립 구조의 표면과 콘택한다. 각 백 게이트 전극(168)은 복수의 반도체 채널 중 적어도 2개에 걸쳐 있다.
제2 물질 층(142)이 희생 물질 층인 경우, 제2 물질 층(142)의 희생 물질은 전도성 물질로 대체될 수 있고, 이러한 전도성 물질은 예를 들어, 전도성 금속 질화물 물질(예컨대 TiN, TaN, 및 WN), 요소 금속 또는 이들의 합금(예컨대 W, Al, Cu, 및 이들의 합금), 및 도핑된 반도체 물질을 포함할 수 있다. 희생 물질을 전도성 물질로 대체하는 것은 예를 들어, 교번하는 스택(32, 142)을 양분하는 적어도 하나의 트렌치를 형성함으로써, 제1 물질 층(32) 및 라인 트렌치에 위치된 다양한 구조에 선택적인 제2 물질 층(142)의 희생 물질을 제거함으로써, 그리고 희생 물질의 제거에 의해 형성된 후면 리세스에 전도성 물질을 증착함으로써 수행될 수 있다. 대안적으로, 제2 물질 층(142)이 전도성 물질 층(예를 들어, 도핑된 반도체 층 또는 금속 물질 층)인 경우, 제2 물질 층(142)을 전도성 물질로 대체하는 것은 생략될 수 있다.
콘택 비아 구조(미도시)는 백 게이트 유전체(166)(백 게이트 전극(168)의 전도성 물질의 평탄화 동안 제거되지 않는 경우)의 최상위 수평 부분을 통해, 그리고 제2 유전 캡 물질 층(64) 및 유전 캡 물질 부분(62)을 통해 교번하는 스택(32, 142)의 최상위 표면을 포함하는 수평 평면 위에 위치되는 반도체 스트립 구조(160)의 수평 상부 부분에 형성될 수 있다. 각 반도체 채널은 라인 트렌치의 일측부 상에 위치된 제1 콘택 비아 구조와 라인 트렌치의 타측부 상에 위치된 제2 콘택 비아 구조 사이로 연장되는 반도체 스트립 구조(160)의 부분에 대응한다. 각 반도체 채널은 반도체 스트립 구조(160)의 U-형상 부분, U-형상 부분의 일단부에 인접하고 콘택 비아 구조(소스 콘택 비아 구조로서 기능할 수 있음)와 콘택하는 제1 수평 부분, 및 U-형상 부분의 타단부에 인접하고 다른 콘택 비아 구조(드레인 콘택 비아 구조로서 기능할 수 있음)와 콘택하는 제2 수평 부분을 포함한다. 일 구현예에서, 각 반도체 스트립 구조의 수평 부분은 소스 영역 및/또는 드레인 영역으로서 기능하는 활성 영역을 형성하도록 도핑될 수 있다.
반도체 스트립 구조(160)의 U-형상 부분은 라인 트렌치 내에 위치되고, 라인 트렌치의 하부에 인접한 수평 반도체 채널 부분과, 수평 반도체 채널 부분에 인접한 수직 연장 반도체 채널 부분의 쌍을 포함한다. 반도체 스트립 구조(160)의 제1 수평 부분은 수직 연장 반도체 채널 부분의 쌍 중에서 제1 수직 연장 반도체 채널 부분의 상부 단부에 인접한다. 반도체 스트립 구조(160)의 제2 수평 부분은 수직 연장 반도체 채널 부분의 쌍 중에서 제2 수직 연장 반도체 채널 부분의 상부 단부에 인접한다. 반도체 스트립 구조(160)의 제1 수평 부분과 콘택하는 콘택 비아 구조는 소스-측 콘택 비아 구조로서 기능할 수 있고, 반도체 스트립 구조(160)의 제2 수평 부분과 콘택하는 콘택 비아 구조는 드레인-측 콘택 비아 구조로서 기능할 수 있다.
메모리 필름(50)은 제1 측벽, 제2 측벽, 및 기판(10)의 상부 표면 상에 위치될 수 있다. 메모리 필름(50)은 복수의 반도체 스트립 구조(160) 중 적어도 하나와 콘택하는 터널링 유전체(505)를 포함할 수 있다. 일 구현예에서, 메모리 필름(50)은 전하 트래핑 층 및 부유 게이트 물질 부분으로부터 선택된 요소를 포함할 수 있다. 백 게이트 유전체(166)는 복수의 반도체 스트립 구조(160) 중 적어도 2개에 걸쳐있을 수 있고, 백 게이트 전극(168)은 복수의 반도체 스트립 구조(160) 중 적어도 2개에 걸쳐있을 수 있다. 일 구현예에서, 백 게이트 유전체(166)는 전하 저장 물질 또는 전하 트래핑 물질(예컨대 실리콘 질화물)을 포함하지 않는다.
복수의 반도체 스트립 구조(160) 각각은 스택(32, 142) 위에 위치된 각 제1 수평 부분과, 라인 트렌치의 하부 부분에 위치된 각 제2 수평 부분(32, 142)을 포함할 수 있다. 복수의 반도체 스트립 구조(160) 각각은 각 제1 수평 부분 및 각 제2 수평 부분에 인접하고 라인 트렌치의 제1 측벽의 부분과 콘택하는 각 제1 수직 부분과, 스택 위에 위치된 각 제3 수평 부분 및 각 제2 수평 부분에 인접하고 라인 트렌치의 제2 측벽의 부분과 콘택하는 각 제2 수직 부분을 더 포함할 수 있다. 라인 트렌치는 제1 수평 방향을 따라 측면으로 연장할 수 있고, 복수의 반도체 스트립 구조(160) 각각은 제1 수평 방향과 상이한 제2 수평 방향을 따라 측면으로 연장할 수 있다. 일 구현예에서, 복수의 반도체 스트립 구조(160) 각각은 제2 수평 방향을 따라 이어질 때 변하지 않는 각 균일한 폭을 가질 수 있다.
도 10a 및 도 10b를 참조하면, 본 개시의 제2 구현예에 따른 제2 예시적인 구조는 기판(10)의 상부 부분에 소스 라인 층(12)을 형성함으로써 도 1a 및 도 1b에 도시된 제1 예시적인 구조로부터 도출될 수 있다. 일 구현예에서, 소스 라인 층(12)은 기판(10)의 기판 반도체 층(9)의 상부 부분에 전기 도펀트를 주입함으로써 형성될 수 있다. 대안적으로 또는 추가적으로, 소스 라인 층(12)은 예를 들어, 선택 애피택시(epitaxy) 프로세스에 의해 도핑된 반도체 물질 층을 증착함으로써 형성될 수 있다. 소스 라인 층(12)은, 후속하여 형성될 라인 트렌치가 연장되는 제1 수평 방향일 수 있는 하나의 방향을 따라 서로 측면으로 이격되는 복수의 분리된(disjoined) 부분으로서 형성될 수 있다. 예시적인 예에서, n-도핑된 드레인 영역 및 n-도핑된 소스 영역을 이용하는 수직 NAND 디바이스가 형성되는 경우, 소스 라인 층(12)은 p-도핑된 반도체 층일 수 있다. 소스 라인 층(12)의 두께는 10 nm 내지 300 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다. 제1 물질 층(32) 및 제2 물질 층(142)의 교번하는 스택(32, 142)은 제1 구현예에서와 동일한 방식으로 소스 라인 층(12) 위에 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 도 2a 및 도 2b의 처리 단계가 제1 구현예에서와 같이 수행될 수 있다.
도 12a 및 도 12b를 참조하면, 도 3a 및 도 3b의 처리 단계가 제1 구현예에서와 같이 수행될 수 있다. 소스 라인 층(12)의 상부 표면은 각 라인 트렌치(149)의 하부에 물리적으로 노출될 수 있다.
도 13a 및 도 13b를 참조하면, 도 4a 및 도 4b의 처리 단계가 제1 구현예에서와 같이 메모리 필름 층(50L)을 형성하도록 수행될 수 있다. 제1 반도체 물질 층(601L)은 메모리 필름 층(50L) 상에 증착될 수 있다. 제1 반도체 물질 층(601L)은 적어도 하나의 요소 반도체 물질, 적어도 하나의 III-V 화합물 반도체 물질, 적어도 하나의 II-VI 화합물 반도체 물질, 적어도 하나의 유기 반도체 물질과 같은 반도체 물질, 또는 해당 기술분야에 알려진 다른 반도체 물질을 포함한다. 일 구현예에서, 제1 반도체 물질 층(601L)은 비결정 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 물질 층(601L)은 저압 화학 증기 증착(LPCVD)과 같은 등각 증착 방법에 의해 형성될 수 있다. 제1 반도체 물질 층(601L)의 두께는 2 nm 내지 10 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다. 라인 공동(149')은 증착된 물질 층(501L, 503L, 504L, 505I, 601L)으로 충진되지 않는 각 라인 트렌치의 부피에 형성된다.
도 14a 및 도 14b를 참조하면, 포토레지스트 층(미도시)은 제2 예시적인 구조 위에 도포될 수 있고, 라인 공동(149')의 영역에 개구부를 형성하도록 리소그래피적으로 패터닝될 수 있다. 일 구현예에서, 패터닝된 포토레지스트 층에서의 개구부의 주변부(peripheries)는 라인 트렌치 내부의 제1 반도체 물질 층(601L)의 측벽을 커버할 수 있다. 다른 구현예에서, 패터닝된 포토레지스트 층에서의 개구부의 주변부는 제1 반도체 물질 층(601L)의 최상위 표면 위에 놓일 수 있다. 일 구현예에서, 패터닝된 포토레지스트 층에서의 각 개구부의 형상은 밑에 놓인 라인 트렌치 내에서 제1 반도체 물질 층(601L)의 하부 부분의 수평 표면의 형상과 실질적으로 동일할 수 있다. 대안적으로, 포토레지스트 층을 이용하지 않는 패터닝 프로세스가 이용될 수 있다. 이 경우에, 이방성 에칭 프로세스는 제1 반도체 물질 층(601L) 및 메모리 필름 층(50L)의 수평 부분을 제거하고, 각 라인 트렌치의 하부에 개구부를 형성하도록 수행될 수 있어서, 소스 라인 층(12)의 상부 표면은 각 라인 트렌치의 하부 부분에 물리적으로 노출된다. 제1 반도체 물질 층(601L) 및 메모리 필름 층(50L)의 수직 부분은 라인 트렌치의 측벽 상에 남아있을 수 있다.
이방성 에칭은 라인 트렌치 내에 위치된 제1 반도체 물질 층(601L)의 하부 부분을 통과하는 개구부를 형성하도록 수행될 수 있다. 제1 반도체 물질 층(601L), 터널링 유전 층(505L), 메모리 물질 층(504L), 및 선택적으로 각 라인 공동(149')의 하부에서의 적어도 하나의 차단 유전 층(502L)의 하나 이상의 수평 부분은 나머지 부분에 개구부를 형성하도록 제거될 수 있다. 제1 반도체 물질 층(601L), 터널링 유전 층(505L), 메모리 물질 층(504L), 및 적어도 하나의 차단 유전 층(502L) 각각은 이방성 에칭 프로세스에 의해 에칭될 수 있다.
제2 반도체 물질 층(602L)은 소스 라인 층(12)의 반도체 표면 상에 직접, 그리고 제1 반도체 물질 층(601L) 상에 직접 증착될 수 있다. 제2 반도체 물질 층(602L)은 적어도 하나의 요소 반도체 물질, 적어도 하나의 III-V 화합물 반도체 물질, 적어도 하나의 II-VI 화합물 반도체 물질, 적어도 하나의 유기 반도체 물질과 같은 반도체 물질, 또는 해당 기술분야에 알려진 다른 반도체 물질을 포함한다. 일 구현예에서, 제2 반도체 물질 층(602L)은 비결정 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 물질 층(602L)은 저압 화학 증기 증착(LPCVD)과 같은 등각 증착 방법에 의해 형성될 수 있다. 제2 반도체 물질 층(602L)의 두께는 2 nm 내지 10 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다. 제2 반도체 물질 층(602L)은 각 라인 트렌치에서 라인 공동(149')을 부분적으로 충진할 수 있다. 제1 및 제2 반도체 물질 층(601L, 602L)은 총괄적으로 반도체 물질 층(160L)을 구성한다.
유전 물질은 라인 공동(149')을 충진하기 위해 라인 트렌치(149)에 증착될 수 있다. 유전 물질은 반도체 물질 층(160L)의 최상위 표면 위에 동시에 증착된다. 증착된 유전 물질은, 라인 공동(149')을 충진하고 반도체 물질 층(160L)의 상부 표면 위에 놓이는 연속적인 유전 물질 구조를 형성한다. 연속적인 유전 물질 구조는 본 명세서에서 제1 유전 캡 물질 층(62L)으로 언급된다. 제1 유전 캡 물질 층(62L)은 실리콘 산화물, 유기 실리케이트 유리(OSG), 실리콘 질화물, 유전 금속 산화물, 또는 이들의 조합과 같은 유전 물질을 포함한다. 반도체 물질 층(160L)의 최상위 표면 위에서 측정된 제1 유전 캡 물질 층(62L)의 두께는 라인 공동(149')의 폭의 하나의 절반보다 클 수 있다. 예를 들어, 제1 유전 캡 물질 층(62L)의 두께는 10 nm 내지 100 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다.
도 15a 및 도 15b를 참조하면, 제1 구현예에서와 동일한 방식으로 도 6a 및 도 6b의 처리 단계를 수행하여 제1 유전 캡 물질 층(62L)을 유전 캡 물질 부분(62)으로 패터닝하고, 반도체 물질 층(160L)을 복수의 반도체 스트립 구조(160)로 패터닝할 수 있다. 예를 들어, 포토레지스트 층(57)은 제1 유전 캡 물질 층(62L) 위에 도포될 수 있고, 라인 트렌치에 걸쳐 있는 스트립 형상의 영역을 마스킹하도록 리소그래피적으로 패터닝된다. 일 구현예에서, 포토레지스트 층(57)의 패터닝된 스트립의 길이 방향은 라인 트렌치의 길이 방향에 수직일 수 있다.
포토레지스트 층(57)에서의 패턴은 제1 유전 캡 물질 층(62L)의 유전 물질 및 반도체 물질 층(160L)의 반도체 물질을 에칭하는 이방성 에칭에 의해 제1 유전 캡 물질 층(62L)을 통해 전사될 수 있다. 일 구현예에서, 이방성 에칭은, 제1 유전 캡 물질 층(62L)의 유전 물질이 반도체 물질 층(160L)의 반도체 물질에 선택적으로 에칭되는 제1 에칭 단계와, 반도체 물질 층(160L)의 반도체 물질이 에칭되는 제2 단계를 포함할 수 있다.
제1 유전 캡 물질 층(62L)의 각 나머지 부분은 유전 캡 물질 부분(62)을 구성한다. 각 유전 캡 물질 부분(62)은 제1 수평 방향을 따라 측면으로 연장되는 수평 스트립과, 라인 트렌치로 아래로 돌출하는 적어도 하나의 제1 수직 연장 유전 필라 부분을 포함한다. 일 구현예에서, 각 제1 수직 연장 유전 부분은 직사각형 컬럼, 즉 직사각형 횡단면적을 갖는 컬럼의 형상을 가질 수 있다. 반도체 물질 층(160L)의 각 나머지 부분은 균일한 폭을 가질 수 있는 반도체 스트립 구조(160)를 구성하고, 메모리 필름 층(50L)의 최상위 수평 표면 위에 위치된 적어도 2개의 상부 수평 부분, 라인 트렌치 내에 위치된 수직 부분의 적어도 한 쌍, 및 라인 트렌치의 하부 표면에 근접하게 위치된 적어도 하나의 하부 수평 부분을 포함한다.
복수의 반도체 스트립 구조(160)가 형성될 수 있고, 적어도 하나의 라인 트렌치(제1 수평 방향을 따라 연장됨) 각각에 걸쳐 있다. 복수의 반도체 스트립 구조(160)는 제1 수평 방향과 상이한 제2 수평 방향을 따라 연장한다. 일 구현예에서, 제2 수평 방향은 제1 수평 방향에 수직일 수 있다. 반도체 스트립 구조(160)의 스트립은 서로 측면으로 이격된다. 이산 트렌치(59)는, 반도체 물질 층(160L) 및 제1 이산 캡 물질 층(62L)의 물질이 에칭되는 라인 트렌치 내의 각 부피에 형성될 수 있다. 이산 트렌치(59)는, 제1 수평 방향을 따라 라인 트렌치의 주기성과 동일한 제1 주기성(피치)과, 제2 수평 방향을 따라 반도체 스트립 구조(160)의 스트립의 주기성과 동일한 제2 주기성을 갖는 트렌치의 2차원 어레이를 형성할 수 있다.
일 구현예에서, 메모리 필름 층(50L)의 적어도 부분은 이방성 에칭의 제2 단계 동안, 또는 이방성 에칭의 추가 처리 단계에 의해 병행하여 패터닝될 수 있다. 본 명세서에 사용된 바와 같이, 터널링 유전체(505)는 이방성 에칭 이후에 터널링 유전 층(505L)의 나머지 연속적인 부분을 언급하고, 이것은 이방성 에칭 이후에 이산 스트립으로 패터닝될 수 있거나, 반도체 스트립 구조(160)의 기저에 있는 연속적인 단일 층으로서 제공될 수 있다. 전하 트래핑 층(504)은 메모리 필름 층(504L)의 각 나머지 연속적인 부분을 언급하고, 이것은 이방성 에칭 이후에 이산 스트립으로 패터닝될 수 있거나, 연속적인 단일 층으로서 제공될 수 있다. 차단 유전체(502)는 차단 유전 층(502L)의 각 나머지 연속적인 부분을 나타낸다. 일 구현예에서, 터널링 유전체(505)는 ONO 스택을 포함할 수 있다. 이 경우에, 터널링 유전체(505)는 외부 실리콘 산화물 부분(506), 실리콘 질화물 부분(507), 및 내부 실리콘 산화물 부분(508)을 포함하는 스택을 포함할 수 있다. 일 구현예에서, 각 차단 유전체(502)는 제1 차단 유전 층(501L)의 부분인 제1 차단 유전체(501)와, 제2 차단 유전 층(503L)의 부분인 제2 차단 유전체(503)를 포함할 수 있다.
일 구현예에서, 메모리 필름 층(50L)의 복수의 연속적인 물질 층 중의 적어도 하나의 층은 이방성 에칭에 의해 복수의 반도체 스트립 구조(160)와 동일한 패턴으로 패터닝될 수 있다. 이방성 에칭은 에칭 정지 층으로서 메모리 필름 층(50L)에서의 복수의 연속적인 물질 층 중의 다른 층을 이용할 수 있다. 예시적인 예에서, 터널링 유전 층(505L)은 에칭 정지 층으로서 메모리 필름 층(504L)을 이용하여 스트립 패턴의 터널링 유전체(505)로 패터닝될 수 있다. 다른 실시예에서, 메모리 필름 층(504L)은 에칭 정지 층으로서 차단 유전 층(502L)을 이용하여 전하 트래핑 층(504)으로 패터닝될 수 있다.
이방성 에칭은 각 라인 트렌치의 하부 표면 상에 메모리 필름(50)을 형성할 수 있다. 각 메모리 필름(50)은 터널링 유전체(505), 전하 트래핑 층(504), 및 차단 유전체(502)를 포함할 수 있다. 복수의 반도체 스트립 구조(160)는 메모리 필름(50)의 수평 부분 위에 형성되고, 메모리 필름(50)의 수평 부분에 의해 기판(10)으로부터 전기적으로 절연된다. 포토레지스트 층(57)은 예를 들어, 애싱에 의해 제거될 수 있다.
도 16a 및 도 16b를 참조하면, 도 7a 및 도 7b의 처리 단계가 제1 구현예에서와 동일한 방식으로 제2 유전 캡 물질 층(64)을 형성하도록 수행될 수 있다.
도 17a 및 도 17b를 참조하면, 도 8a 및 도 8b의 처리 단계가 제1 구현예에서와 동일한 방식으로 라인 트렌치(69)를 형성하도록 수행될 수 있다.
도 18a 및 도 18b를 참조하면, 도 9a 및 도 9b의 처리 단계가 제1 구현예에서와 동일한 방식으로 백 게이트 유전체(166) 및 백 게이트 전극(168)을 형성하도록 수행될 수 있다.
제2 물질 층(142)이 희생 물질 층인 경우, 제2 물질 층(142)의 희생 물질은 전도성 물질로 대체될 수 있고, 이러한 전도성 물질은 예를 들어, 전도성 금속 질화물 물질(예컨대 TiN, TaN, 및 WN), 요소 금속 또는 이들의 합금(예컨대 W, Al, Cu, 및 이들의 합금), 및 도핑된 반도체 물질을 포함할 수 있다. 희생 물질을 전도성 물질로 대체하는 것은 예를 들어, 교번하는 스택(32, 142)을 양분하는 적어도 하나의 트렌치를 형성함으로써, 제1 물질 층(32) 및 라인 트렌치에 위치된 다양한 구조에 선택적인 제2 물질 층(142)의 희생 물질을 제거함으로써, 그리고 희생 물질의 제거에 의해 형성된 후면 리세스에 전도성 물질을 증착함으로써 수행될 수 있다. 대안적으로, 제2 물질 층(142)이 전도성 물질 층(예를 들어, 도핑된 반도체 층 또는 금속 물질 층)인 경우, 제2 물질 층(142)을 전도성 물질로 대체하는 것은 생략될 수 있다.
소스 영역(미도시)은 기판(10)에 또는 그 위에 형성될 수 있어서, 소스 영역은 소스 라인 층(12)과 콘택한다. 일 구현예에서, 소스 영역은 소스 라인 층(12)의 도핑과 반대인 전도도 유형의 도핑을 가질 수 있다. 후면 콘택 비아 구조(미도시)는 교번하는 복수의 절연체 층(32) 및 전도성 물질 층(제2 물질 층이 전도성 물질을 포함하는 경우 제2 물질 층(142)일 수 있거나, 제2 물질 층이 희생 물질을 포함하는 경우 제2 물질 층(142)의 대체에 의해 형성될 수 있음)의 스택을 통해 각 소스 영역 상에 형성될 수 있다. 후면 콘택 비아 구조는 유전체 스페이서(dielectric spacer)에 의해 교번하는 스택으로부터 전기적으로 절연될 수 있다.
드레인 영역은 예를 들어, p-형 도펀트 또는 n-형 도펀트일 수 있는 전기 도펀트의 주입에 의해 교번하는 스택(32, 142) 위에 놓인 반도체 스트립 구조(160)의 수평 부분에 형성될 수 있다. 드레인 콘택 비아 구조(미도시)는 백 게이트 유전체(166)(백 게이트 전극(168)의 전도성 물질의 평탄화 동안 제거되지 않은 경우)의 최상위 수평 부분을 통해, 그리고 제2 유전 캡 물질 층(64) 및 유전 캡 물질 부분(62)을 통해 교번하는 스택(32, 142)의 최상위 표면을 포함하는 수평 평면 위에 위치되는 반도체 스트립 구조(160)의 수평 상부 부분에 형성될 수 있다.
3차원 메모리 디바이스의 동작 동안, 전류는 교번하는 스택(32, 142)을 통해 연장되는 소스-측 콘택 비아 구조(미도시), 기판(10)에(또는 그 위에) 위치된 소스 영역, 기판(10)의 부분에(또는 그 위에) 위치된 소스 라인 층(12), 반도체 스트립 구조(160)의 수직 연장 부분, 반도체 스트립 구조(160)의 수평 부분에 형성된 드레인 영역, 및 교번하는 스택(32, 142)을 통해 연장되는 드레인-측 콘택 비아 구조를 통해 흐를 수 있다. 반도체 스트립 구조(160)의 수직 부분은 3차원 메모리 디바이스에 대한 반도체 채널의 부분으로서 기능한다. 반도체 스트립 구조(160)의 수직 부분에 인접한 반도체 스트립 구조(160)의 수평 부분은 드레인 영역일 수 있다. 반도체 스트립 구조(160)의 수평 부분과 콘택하는 콘택 비아 구조는 드레인-측 콘택 비아 구조로서 기능할 수 있다.
메모리 필름(50)은 제1 측벽, 제2 측벽, 및 기판(10)의 상부 표면 상에 위치될 수 있다. 메모리 필름(50)은 복수의 반도체 스트립 구조(160) 중 적어도 하나와 콘택하는 터널링 유전체(505)를 포함할 수 있다. 일 구현예에서, 메모리 필름(50)은 전하 트래핑 층 및 부유 게이트 물질 부분으로부터 선택된 요소를 포함할 수 있다. 백 게이트 유전체(166)는 복수의 반도체 스트립 구조(160) 중 적어도 2개에 걸쳐있을 수 있고, 백 게이트 전극(168)은 복수의 반도체 스트립 구조(160) 중 적어도 2개에 걸쳐 있다. 반도체 스트립 구조(160)에서의 반도체 채널은 기판(10)에(또는 그 위에) 위치된 소스 라인 층(12)에 전기적으로 단락될 수 있다. 각 소스 라인 층(12)은 제1 수평 방향(라인 트렌치가 연장되는 방향)을 따라 인접한 반도체 채널 층(12)으로부터 측면으로 이격되고, 이로부터 전기적으로 절연될 수 있다. 소스 라인 층(12)은 제1 수평 방향에 수직인 제2 수평 방향을 따라 연장할 수 있다.
복수의 반도체 스트립 구조(160) 각각은 스택(32, 142) 위에 위치된 각 제1 수평 부분과, 라인 트렌치의 하부 부분에 위치된 각 제2 수평 부분(32, 142)을 포함할 수 있다. 복수의 반도체 스트립 구조(160) 각각은 각 제1 수평 부분 및 각 제2 수평 부분에 인접하고 라인 트렌치의 제1 측벽의 부분과 콘택하는 각 제1 수직 부분과, 스택 위에 위치된 각 제3 수평 부분 및 각 제2 수평 부분에 인접하고 라인 트렌치의 제2 측벽의 부분과 콘택하는 각 제2 수직 부분을 더 포함할 수 있다. 라인 트렌치는 제1 수평 방향을 따라 측면으로 연장할 수 있고, 복수의 반도체 스트립 구조(160) 각각은 제1 수평 방향과 상이한 제2 수평 방향을 따라 측면으로 연장할 수 있다. 일 구현예에서, 복수의 반도체 스트립 구조(160) 각각은 제2 수평 방향을 따라 이어질 때 변하지 않는 각 균일한 폭을 가질 수 있다.
도 19를 참조하면, 본 개시의 제3 구현예에 따른 제3 예시적인 구조가 도시된다. 제3 예시적인 구조는 기판 반도체 층(9)을 포함하는 기판(10)을 포함한다. 기판 반도체 층(9)은 기판의 상부 부분에 적어도 위치된 반도체 물질 층이고, 적어도 하나의 요소 반도체 물질, 적어도 하나의 III-V 화합물 반도체 물질, 적어도 하나의 II-VI 화합물 반도체 물질, 적어도 하나의 유기 반도체 물질, 또는 해당 기술분야에 알려진 다른 반도체 물질을 포함할 수 있다. 기판은 예를 들어, 기판 반도체 층(9)의 최상위 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 구현예에서, 주 표면(7)은 단일 결정 반도체 표면일 수 있다.
선택적인 유전 물질 부분(13)은 예를 들어, 기판 반도체 층(9)의 상부 부분에 얕은 트렌치를 형성함으로써, 유전 물질로 얕은 트렌치를 충진함으로써, 그리고 화학 기계 평탄화(CMP) 프로세스와 같은 평탄화 프로세스를 이용하여 기판 반도체 층(9)의 상부 표면 위로부터 유전 물질의 초과 부분을 제거함으로써 기판 반도체 층(9) 내에 형성될 수 있다. 유전 물질의 나머지 부분은 유전 물질 부분을 구성한다. 유전 물질 부분은 실리콘 산화물, 실리콘 질화물, 유전 금속 산화물, 또는 이들의 조합과 같은 유전 물질을 포함한다.
패터닝된 전도성 물질 층(14)은 유전 물질 부분(13)의 상부 표면 상에 형성될 수 있다. 패터닝된 전도성 물질 층(14)은 예를 들어, 전도성 물질 층을 기판(10) 위에 증착함으로써, 그리고 리소그래픽 방법과 에칭 프로세스의 조합에 의해 증착된 전도성 물질을 패터닝함으로써 형성될 수 있다. 예를 들어, 포토레지스트 층은 증착된 전도성 물질의 부분을 마스킹하도록 도포되고 패터닝될 수 있고, 증착된 전도성 물질의 마스킹되지 않은 부분은 에칭 프로세스에 의해 제거될 수 있다. 전도성 물질의 나머지 부분은 패터닝된 전도성 물질 층(14)을 구성한다. 일 구현예에서, 전도성 물질 층(14)은 금속 물질 층일 수 있다. 일 구현예에서, 전도성 물질 층(14)은 하부로부터 상부로, 전도성 금속 질화물(예컨대 TiN, TaN, 및 WN)을 포함하는 전도성 금속 질화물 층과 요소 금속 또는 이들의 합금(예컨대 W, Al, Cu, 또는 이들의 합금)을 포함하는 금속 물질 층의 스택을 포함할 수 있다. 전도성 물질 층(14)의 두께는 2 nm 내지 40 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다. 일 구현예에서, 전도성 물질 층(14)의 전체 주변부는 유전 물질 부분(13)의 주변부에 의해 한정된 영역 내에 완전히 존재할 수 있다.
대안적으로, 전도성 물질 층(14)은 기판(10)의 상부 부분 내의 도핑된 반도체 층으로서 형성될 수 있다. 이 경우에, 도핑된 반도체 층은 도핑된 반도체 층과 기판 반도체 층(9) 사이의 역-바이어스된 p-n 접합에 의해 기판 반도체 층(9)으로부터 전기적으로 절연될 수 있다. 유전 물질 부분(13)은 기판 반도체 층(9)으로부터 전도성 물질 층(14)을 전기적으로 절연하였다.
최하위 절연체 층(132)은 기판(10) 및 전도성 물질 층(14) 위에 형성될 수 있다. 최하위 절연체 층(132)은 전기적 절연 물질을 포함한다. 최하위 절연체 층(132)에 이용될 수 있는 전기적 절연 물질은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리를 포함), 실리콘 질화물, 실리콘 산질화물, 유기 실리케이트 유리(OSG), 스핀-온 유전 물질, 고 유전 상수(고-k) 유전 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로서 흔히 알려진 유전 금속 산화물 및 이들의 실리케이트, 유전 금속 산질화물 및 이들의 실리케이트, 및 유기 절연 물질을 포함하지만, 여기에 제한되지 않는다. 일 구현예에서, 최하위 절연체 층(132)은 후속하여 형성될 절연체 층과 동일한 물질을 포함할 수 있다. 일 구현예에서, 최하위 절연체 층(132)은 실리콘 산화물을 포함할 수 있다.
임시 물질 층(41)은 최하위 절연체 층(132) 위에 형성될 수 있다. 임시 물질 층(41)은 후속하여 형성될 절연체 층의 제1 물질에 선택적으로 그리고 후속하여 형성될 희생 물질 층의 제2 물질에 선택적으로 제거될 수 있는 물질을 포함한다. 본 명세서에 사용된 바와 같이, "임시 물질"은 적어도 하나의 처리 단계 동안 구조 상에 존재하고 구조의 완성 이전에, 즉 마지막 처리 단계의 종료 이전에 구조로부터 제거되는 물질을 나타낸다.
교번하는 복수의 제1 물질 층(절연 층(32)일 수 있음)과 제2 물질 층(희생 물질 층(42)일 수 있음)의 스택은 예를 들어 임시 물질 층(41)의 상부 표면 상에 있을 수 있는 기판의 상부 표면 위에 형성된다. 교번하는 복수의 제1 물질 층 및 제2 물질 층은 제1 물질 층의 인스턴스에서 시작할 수 있고, 제1 물질 층의 다른 인스턴스에서 종료할 수 있다. 일 구현예에서, 제1 요소의 인스턴스 및 제2 요소의 인스턴스는 교번하는 복수의 층 내에서 주기성을 갖고 반복되는 유닛을 형성할 수 있다.
각 제1 물질 층은 제1 물질을 포함하고, 각 제2 물질 층은 제1 물질과 상이한 제2 물질을 포함한다. 일 구현예에서, 각 제1 물질 층(32)은 절연체 층일 수 있고, 각 제2 물질 층(142)은 희생 물질 층일 수 있다. 이 경우에, 스택은 교번하는 복수의 절연체 층(32) 및 희생 물질 층(42)을 포함할 수 있다.
교번하는 복수 스택의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 언급된다. 일 구현예에서, 교번하는 스택(32, 42)은 제1 물질로 구성된 절연체 층(32)과, 절연체 층(32)의 물질과 상이한 제2 물질로 구성된 희생 물질 층(42)을 포함할 수 있다. 절연체 층(32)의 제1 물질은 적어도 하나의 전기적 절연 물질일 수 있다. 이와 같이, 각 절연체 층(32)은 전기적 절연 물질 층일 수 있다. 절연체 층(32)에 이용될 수 있는 전기적 절연 물질은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리를 포함), 실리콘 질화물, 실리콘 산질화물, 유기 실리케이트 유리(OSG), 스핀-온 유전 물질, 고 유전 상수(고-k) 유전 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로서 흔히 알려진 유전 금속 산화물 및 이들의 실리케이트, 유전 금속 산질화물 및 이들의 실리케이트, 및 유기 절연 물질을 포함하지만, 여기에 제한되지 않는다. 일 구현예에서, 절연체 층(32)의 제1 물질은 실리콘 산화물일 수 있다.
희생 물질 층(42)의 제2 물질은 절연체 층(32)의 제1 물질에 선택적으로 제거될 수 있는 희생 물질이다. 희생 물질 층(42)은 전기적 절연 물질, 반도체 물질, 또는 전도성 물질을 포함할 수 있다. 희생 물질 층(42)의 제2 물질은 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극으로서 기능할 수 있는 전기적 전도성 전극으로 후속하여 대체될 수 있다. 제2 물질의 비제한적인 예는 실리콘 질화물, 비결정 반도체 물질(예컨대 비결정 실리콘), 및 다결정 반도체 물질(예컨대 폴리실리콘)을 포함한다. 일 구현예에서, 희생 물질 층(42)은 실리콘 질화물, 또는 게르마늄 또는 실리콘-게르마늄 합금을 포함하는 반도체 물질을 포함하는 물질 층일 수 있다.
일 구현예에서, 절연체 층(32)은 실리콘 산화물을 포함할 수 있고, 희생 물질 층은 실리콘 질화물을 포함할 수 있다. 절연체 층(32)의 제1 물질은 예를 들어, 화학 증기 증착(CVD)에 의해 증착될 수 있다. 예를 들어, 실리콘 산화물이 절연체 층(32)에 이용되면, 테트라에틸 오르소실리케이트(TEOS)는 CVD 프로세스에 대한 전구체 물질로서 이용될 수 있다. 희생 물질 층(42)의 제2 물질은 예를 들어 CVD 또는 원자 층 증착(ALD)으로 형성될 수 있다.
희생 물질 층(42)은 적합하게 패터닝될 수 있어서, 희생 물질 층(42)의 대체에 의해 후속하여 형성될 전도성 물질 부분은 후속하여 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 제어 게이트 전극과 같은 전기 전도성 전극으로서 기능할 수 있다. 희생 물질 층(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
최하위 절연체 층(132), 임시 물질 층(41), 절연체 층(32), 및 희생 물질 층(42)의 두께는 20 nm 내지 50 nm의 범위에 있을 수 있지만, 각 층에 대해 더 작고 더 큰 두께가 이용될 수 있다. 절연체 층(32)과 희생 물질 층(예를 들어, 제어 게이트 전극 또는 희생 물질 층)(42)의 쌍의 반복 횟수는 2 내지 1,024의 범위에 있을 수 있고, 일반적으로 8 내지 256의 범위에 있을 수 있지만, 또한 더 큰 반복 횟수가 이용될 수 있다. 스택에서의 상부 및 하부 게이트 전극은 선택 게이트 전극으로서 기능할 수 있다. 일 구현예에서, 교번하는 스택(32, 42)에서의 각 희생 물질 층(42)은 각각의 희생 물질 층(42) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
일 구현예에서, 최하위 절연체 층(132) 및 절연체 층(32)은 실리콘 산화물을 포함할 수 있고, 희생 물질 층(42)은 실리콘 질화물을 포함할 수 있고, 임시 물질 층(41)은 반도체 물질을 포함할 수 있다. 임시 물질 층(41)의 반도체 물질은 예를 들어, 그룹 IV 반도체 물질, III-V 화합물 반도체 물질, II-VI 반도체 물질, 유기 반도체 물질일 수 있다. 예시적인 예에서, 반도체 물질은 비결정 실리콘 또는 폴리실리콘일 수 있다.
다른 구현예에서, 최하위 절연체 층(132) 및 절연체 층(32)은 실리콘 산화물을 포함할 수 있고, 희생 물질 층(42)은 반도체 물질 층(10)의 반도체 물질에 선택적으로 에칭될 수 있는 반도체 물질을 포함할 수 있고, 임시 물질 층(41)은 실리콘 질화물을 포함할 수 있다. 희생 물질 층(42)의 반도체 물질은 예를 들어, 게르마늄, 실리콘-게르마늄 합금, III-V 화합물 반도체 물질, II-VI 반도체 물질, 유기 반도체 물질일 수 있다.
도 20을 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래픽 물질 스택(미도시)은 교번하는 스택(32, 42) 위에 형성될 수 있고, 그 안에 개구부를 형성하도록 리소그래피적으로 패터닝될 수 있다. 리소그래픽 물질 스택에서의 패턴은 에칭 마스크로서 패터닝된 리소그래픽 물질 스택을 이용하는 적어도 하나의 이방성 에칭에 의해 교번하는 스택(32, 42)의 전체를 통해 전사될 수 있다. 패터닝된 리소그래픽 물질 스택에서의 개구부 밑에 놓이는 교번하는 스택(342, 42)의 부분은 메모리 개구부(49)를 형성하도록 에칭된다. 즉, 교번하는 스택(32, 42)을 통해 패터닝된 리소그래픽 물질 스택에서의 패턴의 전사는 교번하는 스택(32, 42)을 통해 연장되는 메모리 개구부(49)를 형성한다. 교번하는 스택(32, 42)의 물질을 통해 에칭하도록 이용된 이방성 에칭 프로세스의 화학 물질은 교번하는 스택(32, 42)에서의 제1 및 제2 물질의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은 예를 들어, 일련의 반응 이온 에칭일 수 있다. 선택적으로, 전도성 물질 층(14)은 교번하는 스택(32, 42)과 기판 사이에 에칭 정지 층으로서 사용될 수 있다. 메모리 개구부(49)의 측벽은 실질적으로 수직일 수 있거나, 점점 좁아질 수 있다. 패터닝된 리소그래픽 물질 스택은 예를 들어, 애싱에 의해 후속하여 제거될 수 있다.
메모리 개구부(49)는 교번하는 스택(32, 42), 임시 물질 층(41), 및 최하위 절연체 층(132)을 통해 형성되어, 메모리 개구부(49)는 교번하는 스택(32, 42)의 상부 표면으로부터 기판(10) 위의 전도성 물질 층(14)의 상부 표면으로 연장한다. 메모리 개구부(49)의 어레이가 형성되는 영역은 본 명세서에서 디바이스 영역으로 언급된다. 일 구현예에서, 각 메모리 개구부(49)는 원통형 형상을 가질 수 있고, 각 메모리 개구부의 횡단면 형상은 원형, 타원형, 다각형일 수 있거나, 대체로 곡선형의 닫힌 형상일 수 있다.
도 21을 참조하면, 메모리 필름 층 및 반도체 채널 층은 메모리 개구부(49)의 어레이에 그리고 교번하는 스택(32, 42) 위에 순차적으로 증착된다. 메모리 필름 층은 제1 및 제2 구현예에 따른 메모리 필름 층(50L)과 동일한 물질 스택을 가질 수 있다. 반도체 채널 층은 제1 및 제2 구현예에 따른 반도체 물질 층(160L)과 동일한 물질 조성물 및 두께를 가질 수 있다. 반도체 채널 층은 반도체 물질 층이고, 비결정 반도체 물질 또는 다결정 반도체 물질을 포함할 수 있다.
반도체 채널 층 및 메모리 필름 층은 교번하는 스택(32, 42) 위로부터 그리고 각 메모리 개구부(49)의 하부에서 수평 부분을 제거하도록 이방성으로 에칭될 수 있다. 반도체 채널 층의 수평 부분은 각 메모리 개구부(49)의 하부 표면 위에서 제거된다. 개구부는 각 메모리 개구부(49)의 하부 부분에서 메모리 필름 층에 형성된다.
메모리 필름 층의 각 나머지 고리형 부분은 메모리 필름(50)을 구성하는데, 이것은 제1 및 제2 구현예에서와 동일한 적층된 구조 및 물질 조성물을 가질 수 있다. 반도체 채널 층의 각 나머지 고리형 부분은 반도체 채널(60)을 구성하는데, 이것은 적어도 하나의 요소 반도체 물질, 적어도 하나의 III-V 화합물 반도체 물질, 적어도 하나의 II-VI 화합물 반도체 물질, 적어도 하나의 유기 반도체 물질과 같은 반도체 물질, 또는 해당 기술분야에 알려진 다른 반도체 물질을 포함한다. 일 구현예에서, 제2 반도체 채널 층(602L)은 비결정 실리콘 또는 폴리실리콘을 포함한다. 공동(49')은 메모리 필름(50) 및 반도체 채널(60)로 충진되지 않는 각 메모리 개구부(49)의 부피 내에 존재할 수 있다. 메모리 필름(50)의 고리형 수평 부분은 각 메모리 개구부 내에서 반도체 채널(60) 밑에 놓일 수 있다. 전도성 물질 층(14)의 상부 표면은 각 공동(49')의 하부에 물리적으로 노출될 수 있다. 반도체 채널(60)은 각 메모리 개구부 내의 메모리 필름(50)에 의해 기판(10)으로부터 전기적으로 절연된다. 각 메모리 필름(50)은 토폴로지 면에서 원환체와 유사할 수 있다. 각 메모리 필름(50)은 토러스에 위상적으로 유사형일 수 있다. 본 명세서에 사용된 바와 같이, 요소는, 요소의 형상이 임의의 정공의 생성 또는 파괴 없이 연속적인 변형에 의해 기하학적 형상에 매핑될 수 있는 경우 그러한 기하학적 형성과 유사하다.
도 22를 참조하면, 백 게이트 유전체(66)는 각 메모리 개구부 내부의 반도체 채널(60)의 내부 측벽 상에 형성될 수 있다. 일 구현예에서, 백 게이트 유전체(66)는 메모리 개구부에서의 백 게이트 유전 층을 교번하는 스택(32,42) 위에 증착함으로써, 그리고 백 게이트 유전 층을 이방성으로 에칭함으로써 형성될 수 있다. 개구부는 각 메모리 개구부의 하부 부분에서 백 게이트 유전 층의 각 수평 부분을 통해 형성된다. 백 게이트 유전 층의 각 나머지 수직 부분은 백 게이트 유전체(66)를 구성한다.
백 게이트 유전체(66)는 적어도 하나의 유전 물질을 포함한다. 백 게이트 유전체(66)에 포함될 수 있는 유전 물질은 실리콘 산화물, 실리콘 질화물, 유전 금속 산화물, 유기 실리케이트 유리, 또는 이들의 조합을 포함하지만, 여기에 제한되지 않는다. 일 구현예에서, 백 게이트 유전체(66)는 실리콘 산화물 층과 유전 금속 산화물 층의 스택을 포함할 수 있다. 일 구현예에서, 백 게이트 유전체(66)는 전하 트래핑 물질 또는 전하 저장 물질(예컨대 실리콘 질화물)을 포함하지 않는다. 각 백 게이트 유전체(66)의 두께는 3 nm 내지 30 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다. 각 백 게이트 유전체(66)의 하부 표면은 전도성 물질 층(14)의 상부 표면과 콘택할 수 있다. 각 백 게이트 유전체(66)의 외부 측벽은 반도체 채널(60)의 내부 측벽 및 메모리 필름(50)의 내부 측벽과 콘택할 수 있다. 각 백 게이트 유전체(66)는 토폴로지가 원환체와 유사할 수 있다.
도 23을 참조하면, 백 게이트 전극(68)은 백 게이트 유전체(66)에 의해 측면으로 둘러싸인 각 공동(49') 내에 형성될 수 있다. 적어도 하나의 전도성 물질은 백 게이트 유전체(66)에 의해 측면으로 동봉된 각 공동(49') 내에 그리고 교번하는 스택(32, 42) 위에 증착될 수 있다. 적어도 하나의 전도성 물질은 예를 들어, 전도성 금속 질화물 라이너 물질(예컨대 TiN, TaN, 및/또는 WN) 및 전도성 충진 물질(예컨대, 요소 금속(예를 들어 W), 금속간 합금, 도핑된 반도체 물질, 금속-반도체 합금 물질, 또는 이들의 조합)을 포함할 수 있다. 증착된 전도성 물질은 평탄화 프로세스에 의해 교번하는 스택(32, 42)의 최상위 표면 위로부터 제거될 수 있다. 화학 기계 평탄화(CMP) 및/또는 리세스 에칭 프로세스는 평탄화 프로세스를 위해 이용될 수 있다.
증착된 전도성 물질의 나머지 부분은 예를 들어, 교번하는 스택(32, 42)의 상부 표면을 포함하는 수평 평면 아래에서 리세스 에칭에 의해 수직으로 오목해질 수 있다. 교번하는 스택(32, 42)의 상부 표면을 포함하는 수평 평면 아래의 리세스 깊이는 3 nm 내지 300 nm의 범위에 있을 수 있지만, 더 작고 더 큰 깊이가 또한 이용될 수 있다. 증착된 전도성 물질의 각 나머지 부분은 백 게이트 전극(68)을 구성한다. 각 백 게이트 전극(68)은 전도성 물질 층(14)과 콘택할 수 있다.
일 구현예에서, 각 백 게이트 전극(68)의 상부 표면은 교번하는 스택(32, 42) 내에서 최상위 희생 물질 층(42)의 상부 표면을 포함하는 수평 평면 위에 형성될 수 있다. 일 구현예에서, 각 백 게이트 유전체(66)의 상부 부분은 백 게이트 전극(68)을 형성하기 위한 증착된 전도성 물질의 수직 오목화 동안 수직으로 병행하여 오목화될 수 있다. 다른 구현예에서, 백 게이트 전극(68)을 형성하기 위한 증착된 전도성 물질의 오목화는 백 게이트 유전체(66)의 유전 물질에 선택적으로, 즉 백 게이트 유전체(66)의 유전 물질을 실질적으로 에칭하지 않고도 수행될 수 있다. 이 경우에, 각 백 게이트 전극(68)의 상부 표면은 교번하는 스택(32, 42)의 최상위 표면을 포함하는 수평 평면 아래에서 오목화될 수 있다.
일 구현예에서, p-형 도펀트 또는 n-형 도펀트일 수 있는 전기 도펀트를 각 반도체 채널(60)의 상부 부분으로 도입하여, 각 주입된 부분을 드레인 영역(63)으로 변환할 수 있다. 드레인 영역(63)은 반도체 채널(60)의 나머지 부분 위에 형성될 수 있다. 각 드레인 영역(63)은 고리형 구조일 수 있다. 즉, 드레인 영역의 토폴로지가 원환체와 유사할 수 있다. 각 드레인 영역(63)은 메모리 필름(50)의 내부 측벽과 콘택할 수 있고, 백 게이트 유전체(66)의 외부 측벽의 최상위 부분과 콘택할 수 있다.
유전 캡 층(67)은 메모리 개구부 내에 그리고 교번하는 스택(32, 42) 위에 리세스에 증착될 수 있다. 유전 캡 층(67)은 백 게이트 유전체(66) 내에 포함된 유전 물질과 동일하거나, 이와 상이할 수 있는 유전 물질을 포함한다. 유전 캡 층(67)은 희생 물질 층(42)의 물질과 상이한 물질을 포함할 수 있다. 일 구현예에서, 유전 캡 층(67)은 알루미늄 산화물과 같은 유전 금속 산화물 또는 실리콘 산화물을 포함할 수 있다. 선택적으로, 유전 캡 층(67)의 상부 표면은 평탄화될 수 있다. 유전 캡 층(67)은 각 드레인 영역(63)의 상부 표면 및 내부 측벽, 각 백 게이트 유전체(66)의 상부 표면, 및 각 백 게이트 전극(68)의 상부 표면과 콘택할 수 있다.
메모리 개구부 내의 반도체 채널(60) 및 메모리 필름(50)의 각 세트는 복수의 전하 저장 요소를 포함하는 메모리 스택 구조(55)를 구성한다. 백 게이트 전극(68) 및 메모리 개구부 내의 백 게이트 전극(68)을 측면으로 둘러싸는 상주된(nested) 층의 세트는 총괄하여 필라 구조(68, 66, 60, 63, 50)를 구성한다. 상주된 층의 세트는 내부로부터 외부로, 백 게이트 유전체(66), 반도체 채널(60), 및 메모리 필름(50)을 포함한다.
도 24를 참조하면, 포토레지스트 층(미도시)은 유전 캡 층(67) 및 교번하는 스택(32, 42) 위에 도포될 수 있고, 그 안에 개구부를 형성하도록 리소그래피적으로 패터닝될 수 있다. 포토레지스트 층에서의 패턴은 적어도 하나의 후면 콘택 트렌치(79)를 형성하기 위해 이방성 에칭을 이용하여 유전 캡 층(67) 및 교번하는 스택(32, 42)을 통해 전사될 수 있다. 각 후면 콘택 트렌치(79)는 교번하는 스택(32, 42)의 전체를 통해 연장할 수 있고, 하부 표면으로서 임시 물질 층(41)의 수평 표면을 가질 수 있다. 일 구현예에서, 이방성 에칭은 임시 물질 층(41)의 물질에 선택적일 수 있고, 각 후면 콘택 트렌치(79)의 하부 표면은 임시 물질 층(41)의 상부 표면과 일치할 수 있다. 다른 구현예에서, 후면 콘택 트렌치(79)의 하부 표면은 임시 물질 층(41)의 최상위 표면을 포함하는 제1 수평 평면과 임시 물질 층(41)의 하부 표면 사이에 위치될 수 있다. 각 후면 콘택 트렌치(79)의 측벽은 실질적으로 수직일 수 있거나, 점점 좁아질 수 있다. 포토레지스트 층은 예를 들어 애싱에 의해 후속하여 제거될 수 있다.
도 25를 참조하면, 절연체 층(32) 및 임시 물질 층(41)의 제1 물질에 대해 희생 물질 층(42)의 제2 물질을 선택적으로 에칭하는 에칭액은 예를 들어 에칭 프로세스를 이용하여 적어도 하나의 후면 콘택 트렌치(79)에 도입될 수 있다. 후면 리세스는, 희생 물질 층(42)이 제거되는 부피에 형성된다. 희생 물질 층(42)의 제2 물질의 제거는 절연체 층(32)의 제1 물질, 임시 물질 층(41)의 물질, 및 메모리 필름(50)의 최외각 층의 물질에 대해 선택적일 수 있다. 예시적인 예에서, 희생 물질 층(42)은 실리콘 질화물을 포함할 수 있고, 절연체 층(32)의 물질은 실리콘 질화물일 수 있고, 임시 물질 층(41)의 물질은 게르마늄, 실리콘-게르마늄 합금, 비결정 실리콘, 또는 폴리실리콘일 수 있다. 다른 구현예에서, 희생 물질 층(42)은 게르마늄, 실리콘-게르마늄 합금, 또는 실리콘과 같은 반도체 물질을 포함할 수 있고, 절연체 층(32)의 물질은 실리콘 산화물을 포함할 수 있고, 임시 물질 층(41)의 물질은 실리콘 질화물을 포함할 수 있다.
메모리 필름(50)의 제1 물질 및 최외각 층에 선택적인 제2 물질을 제거하는 에칭 프로세스는 습식 에칭액을 이용하는 습식 에칭 프로세스일 수 있거나, 에칭액이 적어도 하나의 후면 콘택 트렌치(79)에 증기 상으로 도입되는 가스 상(건식) 에칭 프로세스일 수 있다. 예를 들어, 희생 물질 층(42)이 실리콘 질화물을 포함하면, 에칭 프로세스는, 예시적인 구조가 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 프로세스일 수 있고, 이것은 실리콘 산화물, 실리콘, 및 해당 기술분야에 이용된 다양한 다른 물질에 선택적으로 실리콘 질화물을 에칭한다.
각 후면 리세스는 공동의 수직 크기보다 더 큰 측면 치수를 갖는 측면으로 연장되는 공동일 수 있다. 즉, 각 후면 리세스의 측면 치수는 후면 리세스의 높이보다 클 수 있다. 복수의 후면 리세스는, 희생 물질 층(42)의 제2 물질이 제거되는 부피에 형성될 수 있다. 메모리 스택 구조(55)가 형성되는 메모리 개구부는 후면 리세스와 대조적으로 전면 측 개구부 또는 전면 측 공동으로 본 명세서에서 언급된다. 일 구현예에서, 디바이스 영역은 기판(10) 위에 배치된 복수의 디바이스 레벨을 갖는 모놀리식 3차원 NAND 스트링의 어레이를 포함한다. 이 경우에, 각 후면 리세스는 모놀리식 3차원 NAND 스트링의 어레이의 각 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스 각각은 기판(10)의 상부 표면에 실질적으로 평행하게 연장할 수 있다. 후면 리세스는 밑에 있는 절연체 층(32)의 상부 표면 및 위에 놓인 절연체 층(32)의 하부 표면에 의해 수직으로 경계지어질 수 있다. 일 구현예에서, 각 후면 리세스는 균일한 높이 처리량을 가질 수 있다.
전도성 물질은 적어도 하나의 후면 콘택 트렌치(79)의 측벽 상에, 그리고 유전 캡 층(67)의 상부 표면 위에서 복수의 후면 리세스에 증착될 수 있다. 본 명세서에 사용된 바와 같이, 전도성 물질은 전기적 전도성 물질을 나타낸다. 전도성 물질은 예를 들어, 화학 증기 증착(CVD), 원자 층 증착(ALD), 무전해 도금, 전기 도금, 또는 이들의 조합일 수 있는 등각 증착 방법에 의해 증착될 수 있다. 전도성 물질은 요소 금속, 적어도 2개의 요소 금속의 금속간 합금, 적어도 하나의 요소 금속의 전도성 질화물, 전도성 금속 산화물, 전도성 도핑된 반도체 물질, 금속 규화물과 같은 전도성 금속-반도체 합금, 이들의 합금, 및 이들의 조합 또는 스택일 수 있다. 복수의 후면 리세스에 증착될 수 있는 비제한적인 예시적인 전도성 물질은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함한다. 일 구현예에서, 전도성 물질은 텅스텐 및/또는 금속 질화물과 같은 금속을 포함할 수 있다. 일 구현예에서, 복수의 후면 리세스를 충진하기 위한 전도성 물질은 텅스텐 및 티타늄 질화물과 텅스텐의 조합으로부터 선택될 수 있다. 일 구현예에서, 전도성 물질은 화학 증기 증착에 의해 증착될 수 있다.
복수의 전기 전도성 층(46)은 복수의 후면 리세스에 형성될 수 있고, 연속적인 전도성 물질 층(미도시)은 각 후면 콘택 트렌치(79)의 측벽 상에 그리고 유전 캡 층(67) 위에 형성될 수 있다. 따라서, 각 희생 물질 층(42)의 적어도 부분은 전도성 물질 부분인 전기 전도성 층(46)으로 대체될 수 있다.
후속하여, 연속적인 전도성 물질 층의 증착된 전도성 물질은 예를 들어, 등방성 에칭에 의해 각 후면 콘택 트렌치(79)의 측벽으로부터 그리고 유전 캡 층(67)의 위로부터 에칭백될 수 있다. 후면 리세스에서의 증착된 전도성 물질의 각 나머지 부분은 전기 전도성 층(46)을 구성한다. 각 전기 전도성 층(46)은 전도성 라인 구조일 수 있다.
각 전기 전도성 층(46)은 복수의 제어 게이트 전극과, 복수의 제어 게이트 전극을 전기적으로 연결하는, 즉 전기적으로 단락하는 워드 라인의 조합으로서 기능할 수 있다. 각 전기 전도성 층(46) 내의 복수의 제어 게이트 전극은 메모리 스택 구조(55)를 포함하는 수직 메모리 디바이스에 대한 동일한 레벨로 위치된 제어 게이트 전극을 포함할 수 있다. 즉, 각 전기 전도성 층(46)은 복수의 수직 메모리 디바이스에 대한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
각 메모리 스택 구조(55)는 메모리 필름(50) 및 메모리 개구부 내의 반도체 채널(60)을 포함한다. 메모리 스택 구조(55) 내의 전하 저장 요소의 총수는 제어 게이트 전극의 레벨의 총수와 동일할 수 있고, 이것은 각 제어 게이트 전극(46)이 메모리 스택 구조(55)의 전체 주변부를 측면으로 둘러싸는 경우 전기 전도성 층(46)의 단부 부분일 수 있다.
대안적으로, 하나보다 많은 제어 게이트 전극이 동일한 레벨에서 메모리 스택 구조(55)에 근접하게 형성되면, 메모리 스택 구조(55)의 대응하는 레벨에서의 전하 저장 요소의 총수는 대응하는 레벨에서 메모리 스택 구조(55)에 근접하게 위치된 제어 게이트 전극(46)의 총수와 동일할 수 있다. 총 N개의 제어 게이트 전극이 전기 전도성 층(46)의 각 레벨에서 메모리 필름(50)에 근접하게 위치되면, 메모리 필름(50)당 전하 저장 요소의 총수는 전기 전도성 층(46)의 레벨의 총수와 정수(N)의 곱일 수 있다.
도 26을 참조하면, 절연 스페이서(74)는 연속적인 유전 물질 층을 증착하고 연속적인 유전 물질 층의 수평 부분을 이방성으로 에칭함으로써 후면 콘택 트렌치(79)의 측벽 상에 형성될 수 있다. 절연 스페이서(74)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 유전 금속 산화물, 유전 금속 산질화물, 또는 이들의 조합을 포함할 수 있는 유전 물질을 포함한다. 그 하부 부분에서 측정된 절연 스페이서(74)의 두께는 1 nm 내지 50 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다. 일 구현예에서, 절연 스페이서(74)의 두께는 3 nm 내지 10 nm의 범위에 있을 수 있다. 공동(79')은 절연 스페이서(74)로 충진되지 않는 각 후면 콘택 트렌치(79)의 부피에 형성된다.
도 27을 참조하면, 절연체 층(32)의 제1 물질에 대해 임시 물질 층(41)의 물질을 선택적으로 에칭하는 에칭액은 예를 들어 에칭 프로세스를 이용하여 적어도 하나의 후면 콘택 트렌치(79)에 도입될 수 있다. 최하위 후면 공동은, 임시 물질 층(41)이 제거되는 부피에 형성된다. 최하위 후면 공동은 본 명세서에서 소스-레벨 후면 리세스(29)로 언급된다. 소스-레벨 후면 리세스(29)는 소스 레벨, 즉 소스 영역이 후속하여 형성될 레벨에 위치된 후면 공동이다. 일 구현예에서, 임시 물질 층(41)의 물질의 제거는 절연체 층(32)의 제1 물질, 및 절연 스페이서(74)의 물질에 선택적일 수 있다.
제1 물질에 선택적인 임시 물질 층(41)의 물질을 제거하는 에칭 프로세스는 습식 에칭액을 이용하는 습식 에칭 프로세스일 수 있거나, 에칭액이 적어도 하나의 후면 콘택 트렌치(79)에 증기 상으로 도입되는 가스 상(건식) 에칭 프로세스일 수 있다. 예를 들어, 임시 물질 층(41)이 실리콘 질화물을 포함하면, 에칭 프로세스는, 예시적인 구조가 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 프로세스일 수 있고, 이것은 실리콘 산화물, 실리콘, 및 해당 기술분야에 이용된 다양한 다른 물질에 선택적으로 실리콘 질화물을 에칭한다. 다른 예에서, 임시 물질 층(41)이 게르마늄 또는 실리콘-게르마늄 합금을 포함하면, 에칭액은 과산화수소와 희석한 불산의 조합을 포함할 수 있다.
도 28을 참조하면, 소스-레벨 후면 리세스(29)에 물리적으로 노출된 각 메모리 필름(50)의 부분은 일련의 등방성 에칭 프로세스일 수 있는 적어도 하나의 에칭 프로세스에 의해 제거될 수 있다. 각 등방성 에칭 프로세스의 화학 물질은 외부로부터 내부로 메모리 필름(50)의 다양한 물질을 순차적으로 제거하도록 선택될 수 있다. 각 메모리 필름(50)이 제1 및 제2 구현예에서와 같이 적어도 하나의 차단 유전체(502), 전하 저장 영역(504), 및 터널링 유전체(505)를 포함하면, 제1 등방성 에칭 프로세스는 적어도 하나의 차단 유전체(502)의 부분을 에칭할 수 있고, 제2 등방성 에칭 프로세스는 전하 저장 요소(504)의 부분을 에칭할 수 있고, 제3 등방성 에칭 프로세스는 터널링 유전체(505)의 부분을 에칭할 수 있다. 터널링 유전체(505)의 물질을 에칭하는 등방성 에칭 프로세스는 반도체 채널(60)의 물질에 선택적일 수 있다. 메모리 필름(50)의 나머지 부분을 포함하는 고리형 유전 물질 부분(50A)은 각 소스 영역(30) 밑에 형성될 수 있다. 고리형 유전 물질 부분(50A)은 소스 영역(30)과 밑에 놓인 패터닝된 전도성 물질 층(14) 사이에 전기 절연을 제공한다.
후속하여, 전기 도펀트는 공동(79')을 통해 각 반도체 채널(60)의 측벽의 물리적으로 노출된 부분에 도입될 수 있다. 전기 도펀트는 p-형 도펀트 또는 n-형 도펀트일 수 있다. 예시적인 p-형 도펀트는 B, Ga, 및 In을 포함한다. 예시적인 n-형 도펀트는 P, As, 및 Sb를 포함한다. 전기 도펀트가 도입되는 반도체 채널(60)의 각 부분은 소스 영역(30)으로 변환된다.
전기 도펀트는 플라즈마 도핑 프로세스 및/또는 가스 상 도핑 프로세스에 의해 반도체 채널(60)의 물리적으로 노출된 부분에 도입될 수 있다. 플라즈마 도핑 프로세스가 이용되면, 예시적인 구조는, 전기 도펀트의 플라즈마가 생성되는 프로세스 챔버에 위치될 수 있다. 플라즈마가 생성될 수 있는 프로세스 가스의 비제한적인 예는 B2H6, PH3, AsH3, 및 SbH3을 포함한다. 가스 상 도핑 프로세스에서, 예시적인 구조는 프로세스 챔버에 위치되고, 예를 들어 600℃ 내지 1,000℃의 범위에 있을 수 있는 상승된 온도에서 도펀트 가스를 받는다. 각 소스 영역(30)에서의 전기 도펀트의 원자 농도는 1.0 x 1019/cm3 내지 1.0 x 1021/cm3의 범위에 있을 수 있지만, 더 작고 더 큰 원자 농도가 또한 이용될 수 있다.
각 메모리 개구부 내에서, 소스 영역(30)은 위에 놓인 반도체 채널(60)과 동일한 횡단면 형상 및 면적을 가질 수 있다. 소스 영역(30)은 반도체 채널(60)의 나머지 부분과 동일한 반도체 물질을 포함하고, 전기 도펀트를 더 포함한다. 일 구현예에서, 소스 영역(30)의 조성물은 소스 영역(30)에서의 전기 도펀트 원자의 존재에 의해 반도체 채널(60)의 조성물과 상이할 수 있는 한편, 반도체 채널(60)은 전기 도펀트를 실질적으로 갖지 않거나, 소스 영역(30)과 반대인 전도도 도펀트의 전기 도펀트로 도핑된다. 추가로, 드레인 영역(63)의 조성물은 드레인 영역(63)에서의 전기 도펀트 원자의 존재에 의해 반도체 채널(60)의 조성물과 상이할 수 있는 한편, 반도체 채널(60)은 전기 도펀트를 실질적으로 갖지 않거나, 소스 영역(30)과 반대인 전도도 도펀트의 전기 도펀트로 도핑된다. 일 구현예에서, 동일한 메모리 개구부 내에서의 소스 영역(30) 및 드레인 영역(63)은 동일한 측면 두께를 가질 수 있고, 실질적으로 동일한 횡단면적을 가질 수 있다. 소스 영역(30) 및 드레인 영역(63)은 동일한 유형의 도핑을 가질 수 있다. 예를 들어, 소스 영역(30) 및 드레인 영역(63)은 n-도핑될 수 있거나, 소스 영역(30) 및 드레인 영역(63)은 p-도핑될 수 있다. 반도체 채널(60)은 p-도핑될 수 있고, n-도핑될 수 있거나, 고유할 수 있다.
도 29a 및 도 29b를 참조하면, 전도성 물질은 후면 콘택 트렌치(79) 내에서 그리고 유전 캡 층(67)의 상부 표면 위에서 소스-레벨 후면 리세스(29) 및 공동(79')에 증착될 수 있다. 전도성 물질은 예를 들어, 화학 증기 증착(CVD), 원자 층 증착(ALD), 무전극 도금, 전기 도금, 또는 이들의 조합일 수 있는 등각 증착 방법에 의해 증착될 수 있다. 전도성 물질은 요소 금속, 적어도 2개의 요소 금속의 금속간 합금, 적어도 하나의 요소 금속의 전도성 질화물, 전도성 금속 산화물, 전도성 도핑된 반도체 물질, 금속 규화물과 같은 전도성 금속-반도체 합금, 이들의 합금, 및 이들의 조합 또는 스택일 수 있다. 일 구현예에서, 전도성 물질은 텅스텐 및/또는 금속 질화물과 같은 금속을 포함할 수 있다. 일 구현예에서, 후면 콘택 트렌치(79) 내에서의 소스-레벨 후면 리세스(29) 및 공동(79')을 충진하기 위한 전도성 물질은 텅스텐 및 티타늄 질화물과 텅스텐의 조합으로부터 선택될 수 있다. 일 구현예에서, 전도성 물질은 화학 증기 증착에 의해 증착될 수 있다.
유전 캡 층(67)의 상부 표면 위에 증착된 전도성 물질의 초과 부분은 화학 기계 평탄화(CMP) 프로세스 및/또는 리세스 에칭 프로세스일 수 있는 평탄화 프로세스에 의해 제거될 수 있다. 소스 전극(26)은 각 소스-레벨 후면 리세스(29) 및 후면 콘택 비아 구조(76)에 형성될 수 있다. 각 소스 전극(26)은 소스 영역(30)과 콘택한다. 각 소스 전극(26)은 소스 영역(30) 및 고리형 유전 물질 부분(50A). 상에 직접 형성된다. 소스 전극(26)은 소스 영역(30)을 측면으로 둘러쌀 수 있고, 소스 영역(30)의 전체 외부 주변부와 콘택할 수 있다.
메모리 필름(50)의 에칭되지 않은 고리형 부분(50A)을 포함하는 유전 물질 부분은 소스 영역(30)과 밑에 놓인 전도성 물질 층(14) 사이에 존재할 수 있다. 복수의 전도성 물질 층(14)이 제공될 수 있다. 전도성 물질 층(14)은 단일 메모리 스택 구조(55), 후면 콘택 비아 구조(76)의 이웃하는 쌍 사이에 위치한 복수의 메모리 스택 구조(55), 또는 2개보다 많은 후면 콘택 비아 구조(76)를 포함하는 영역 내에 위치한 복수의 메모리 스택 구조(55) 밑에 놓일 수 있다. 전도성 물질 층(14)의 각 연속적인 부분의 폭은 후면 콘택 비아 구조(76)의 이웃하는 쌍 사이의 워드 라인 핑거(F)의 폭에 대응할 수 있고, 또는 다수의 후면 콘택 비아 구조(76)를 포함하는 블록(B)의 폭에 대응할 수 있다.
도 30a 및 도 30b를 참조하면, 스텝형(stepped) 표면의 세트를 포함하는 콘택 공동은 예를 들어, 수직 이방성 에칭 프로세스 및 수평 개구부 팽창 프로세스(예컨대 트리밍)의 반복에 의해 제3 예시적인 구조의 콘택 영역(300) 내에 형성될 수 있다. 콘택 영역(300)은 메모리 개구부에서의 메모리 스택 구조 및 후면 콘택 비아 구조(46)를 포함하는 디바이스 영역(100)에 인접한다. 콘택 공동은, 측면 크기가 기판(10)에 근접한 레벨에서보다 기판(10)으로부터 더 멀리 있는 레벨에서 더 큰 유전 물질 부분인 역-스텝형 유전 물질 부분(65)으로 충진될 수 있다. 역-스텝형 유전 물질 부분(65)은 실리콘 산화물, 유기 실리케이트 유리, 실리콘 질화물, 또는 이들의 조합과 같은 유전 물질을 콘택 공동에 증착함으로써, 그리고 평탄화 프로세스에 의해 유전 캡 층(67)의 상부 표면을 포함하는 수평 평면 위로부터 증착된 유전 물질의 초과 부분을 제거함으로써 형성될 수 있다. 평탄화 프로세스는 화학 기계 평탄화 프로세스(CMP) 또는 리세스 에칭 프로세스를 이용할 수 있다.
비아 레벨 유전 층(70)은 유전 캡 층(67) 및 후면 콘택 비아 구조(76) 위에 형성될 수 있다. 비아 레벨 유전 층(70)은 실리콘 산화물, 실리콘 질화물, 및 유기 실리케이트 유리와 같은 층간 유전 물질을 포함한다. 비아 레벨 유전 층(70)의 두께는 30 nm 내지 1,000 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다.
다양한 콘택 비아 구조는 비아 레벨 유전 층(70) 및 밑에 있는 물질 층을 통해 형성될 수 있다. 다양한 콘택 비아 구조는 후면 콘택 비아 구조(76)의 상부 표면과 콘택하는 적어도 하나의 소스 콘택 비아 구조(179)와, 드레인 영역(63)의 상부 표면과 콘택하는 드레인 콘택 비아 구조(73)를 포함할 수 있다. 드레인 콘택 비아 구조(73)에 대한 각 비아 공동의 깊이는, 드레인 콘택 비아 구조(73)에 대한 비아 공동의 하부 표면이 백 게이트 전극(68)의 최상위 표면 위에 형성되도록 제어될 수 있다. 게이트 전극(68) 위에 남아있는 유전 캡 층(67)의 각 나머지 부분은 본 명세서에서 유전 캡 부분(67C)으로서 언급된다. 각 유전 캡 부분(67C)은 절연체 층(32)과 전기 전도성 층(46)의 교번하는 스택(32, 46) 위에 존재하는 유전 캡 층(67)의 나머지 부분과 동일한 조성물을 갖는다. 드레인 콘택 비아 구조(73)의 하부 표면은 유전 캡 부분(67C)의 상부 표면 및 드레인 영역(63)의 고리형 상부 표면과 콘택할 수 있다. 백 게이트 전극(68)의 상부 표면은 유전 캡 부분(67C)의 하부 표면과 콘택할 수 있다.
추가 콘택 비아 구조(8C, 14C)는 비아 레벨 유전 층(70), 유전 캡 층(67)과 역-스텝형 유전 물질 부분(65) 중 하나를 통해 전기 전도성 층(46)의 상부 표면 또는 적어도 하나의 전도성 물질 층(14)에 형성될 수 있다. 각 제어 전극 콘택 비아 구조(8C)는 전기 전도성 층(46)과 콘택할 수 있거나, 이에 전기적으로 단락될 수 있고, 소스 전극(26) 및 상이한 레벨에 위치한 다른 전기 전도성 라인(46)으로부터 전기적으로 절연될 수 있다. 각 백 게이트 콘택 비아 구조(14C)는 적어도 하나의 전도성 물질 층(14)과 콘택할 수 있거나, 이에 전기적으로 단락될 수 있고, 소스 전극(26) 및 전기적 전도성 라인(46)으로부터 전기적으로 절연될 수 있다. 백 게이트 콘택 비아 구조(14C) 및 전도성 물질 층(14)은 백 게이트 전극(68)에 전기적 전도성 경로를 제공하여, 후면 바이어스 전압이 각 메모리 스택 구조의 동작 동안 인가될 수 있다. 일 구현예에서, 추가 콘택 비아 구조(8C, 14C)는 동일한 전도성 물질의 증착 및 비아 레벨 유전 층(70)의 상부 표면으로부터의 증착된 전도성 물질의 초과 부분의 제거에 의해 동일한 증착 단계에서 형성될 수 있다.
라인 레벨 유전 층(80)은 비아 레벨 유전 층(70) 위에 형성될 수 있다. 라인 레벨 유전 층(80)은 실리콘 산화물, 실리콘 질화물, 및 유기 실리케이트 유리와 같은 층간 유전 물질을 포함한다. 라인 레벨 유전 층(80)의 두께는 30 nm 내지 1,000 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 이용될 수 있다.
다양한 전도성 라인 구조(83, 86, 88)는 라인 레벨 유전 층(80)을 통해 형성될 수 있다. 다양한 전도성 라인 구조(83, 86, 88)는 콘택 비아 구조(79)의 상부 표면과 콘택하는 적어도 하나의 소스 라인(86), 드레인 콘택 비아 구조(73)의 상부 표면과 콘택하는 적어도 하나의 드레인 라인(83)(즉, 비트 라인), 각 제어 전극 콘택 비아 구조(8C)와 콘택하는 게이트 제어 라인(88), 및 백 게이트 콘택 비아 구조(14C)와 콘택하는 백 게이트 제어 라인(89)을 포함할 수 있다.
제3 예시적인 구조는 교번하는 복수의 절연체 층(32) 및 전기적 전도성 층(46)을 포함하는 스택(32, 46), 스택(32, 46)을 통해 연장되는 메모리 개구부(49), 및 메모리 개구부 내에 위치되고 백 게이트 전극(68) 및 백 게이트 전극(68)을 측면으로 둘러싸는 상주된 층의 세트를 포함하는 필라 구조(68, 66, 60, 63, 30, 50)를 포함하는 모놀리식 3차원 메모리 구조이다. 상주된 층의 세트는 내부로부터 외부로, 백 게이트 유전체(66), 반도체 채널(60) 및 메모리 필름(50)을 포함한다. 패터닝된 전도성 물질 층(14)은 백 게이트 전극(68)의 하부 표면과 콘택할 수 있다. 패터닝된 전도성 물질 층(14)은 반도체 채널(60)로부터 전기적으로 절연될 수 있다.
제3 예시적인 구조는 메모리 필름(50)과 동일한 조성물을 갖고 백 게이트 유전체(66)의 외부 측벽과 콘택하는 고리형 유전 물질 부분(50A)을 더 포함할 수 있다. 패터닝된 전도성 물질 층(14)은 스택(32, 46)을 통과하는 다른 메모리 개구부에 위치된 다른 백 게이트 전극(68)의 하부 표면과 콘택할 수 있다. 유전 물질 부분(13)은 기판(10)의 상부 부분 내에 내장될 수 있고, 패터닝된 전도성 물질 층(14)의 하부 표면과 콘택할 수 있다.
유전 캡 부분(67C)은 백 게이트 전극(68)의 상부 표면과 콘택할 수 있고, 드레인 영역(63)은 반도체 채널(60)의 상부 표면과 유전 캡 부분(67C)의 표면과 콘택할 수 있다. 드레인 영역(63)은 고리형 형상을 가질 수 있고, 유전 캡 부분(67C)의 측벽과 콘택할 수 있다.
소스 영역(30)은 반도체 채널(60)의 하부 부분에 인접할 수 있고, 백 게이트 유전체(66)의 부분을 측면으로 둘러쌀 수 있다. 소스 전극(26)은 소스 영역(30)과 콘택할 수 있고, 이를 측면으로 둘러쌀 수 있다. 소스 전극(26)은 기판(10) 위에 위치된다. 소스 전극(26)은 교번하는 스택(32, 46) 밑에 있을 수 있고, 후면 콘택 비아 구조(76)는 교번하는 스택(32, 46)을 통해 연장할 수 있고, 소스 전극(26)과 콘택할 수 있다. 일 구현예에서, 소스 영역(30)은 반도체 채널(60)과 동일한 횡단면 형상을 가질 수 있고, 백 게이트 유전체(66)에 의해 백 게이트 전극(68)으로부터 측면으로 이격될 수 있다.
도 31을 참조하면, 제3 예시적인 구조의 대안적인 구현예가 예시되고, 도 23에 도시된 바와 같이 전기 도펀트의 도입에 의해 반도체 채널(60)의 상부 부분을 드레인 영역(63)으로 변환하도록 이용된 처리 단계를 생략함으로써 제3 예시적인 구조로부터 도출될 수 있다. 따라서, 드레인 영역(63)은 도 23 내지 도 29b의 처리 단계 사이의 다양한 처리 중 구조 내에 존재하지 않는다. 비아 레벨 유전 층(70) 및 이를 통과하는 비아 공동의 형성 이후에, 각 반도체 채널(60)의 상부 표면은 다양한 비아 공동의 하부 표면에 물리적으로 노출된다. 도핑된 반도체 물질은 비아 공동 내에 그리고 비아 레벨 유전 층(70) 위에 증착될 수 있다. 증착된 도핑된 반도체 물질은 예를 들어 화학 기계 평탄화(CMP) 및/또는 리세스 에칭을 이용할 수 있는 평탄화 프로세스에 의해 패터닝될 수 있다. 도핑된 반도체 물질의 나머지 부분은 드레인 영역(163)을 형성할 수 있다. 각 드레인 영역(163)은 반도체 채널(60)의 상부 표면과 콘택한다. 유전 캡 부분(67C)은 드레인 영역(63)의 하부 표면 및 반도체 채널(60)의 내부 측벽과 콘택할 수 있다.
제3 예시적인 구조의 대안적인 구현예에서, 각 유전 캡 부분(67C)은 백 게이트 전극(68) 위에 그리고 반도체 채널(60)의 내부 측벽 상에 형성될 수 있다. 각 드레인 영역(163)은 도핑된 반도체 물질을 증착하고 패터닝함으로써 유전 캡 부분(67C) 위에 그리고 유전 캡 부분(67C)의 상부 표면 상에 그리고 반도체 채널(60)의 상부 표면 상에 형성될 수 있다. 라인 레벨 유전 층(80) 및 전도성 라인 구조(83, 86, 88)과 같은 추가 구조는 도 30a 및 도 30b에 도시된 제3 예시적인 구조에서와 같이 형성될 수 있다.
일 구현예에서, 제1, 제2 및 제3 예시적인 구조 각각은 실리콘 기판과 같은 반도체 기판 상에 형성될 수 있다. 제1, 제2, 및 제3 예시적인 구조 각각은 반도체 물질 층을 포함하는 반도체 기판 위에 위치된 교번하는 복수의 전기 전도성 층(142 또는 46) 및 절연체 층(32)의 스택((32, 142) 또는 (32, 46))을 포함하는 다중 레벨 구조이다. 메모리 스택 구조(55)의 어레이는 스택((32, 142) 또는 (32, 46))을 통과하는 메모리 개구부 내에 위치될 수 있다.
일 구현예에서, 반도체 기판 상에 위치된 디바이스는 디바이스 영역(100)에 위치된 수직 NAND 디바이스를 포함할 수 있고, 스택((32, 142) 또는 (32, 46))에서의 전기 전도성 층(142 또는 46)의 적어도 하나는 NAND 디바이스의 워드 라인을 포함할 수 있거나, 이와 전기적으로 연결될 수 있다. 디바이스 영역은 복수의 반도체 스트립 구조(160)를 포함할 수 있다. 복수의 반도체 스트립 구조(160) 각각의 적어도 하나의 단부 부분은 반도체 기판의 상부 표면에 실질적으로 수직으로 연장한다. 디바이스 영역은 각 전하 트래핑 층(504) 내에 위치된 복수의 전하 저장 요소를 더 포함한다. 각 전하 저장 요소는 복수의 반도체 스트립 구조(160) 각각에 인접하게 위치된다. 디바이스 영역은 기판(10)의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극을 더 포함한다. 복수의 제어 게이트 전극은 적어도 제1 디바이스 레벨에 위치된 적어도 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치된 제2 제어 게이트 전극을 포함한다. 스택((32, 142) 또는 (32, 46))에서의 복수의 전기적 전도성 층(142 또는 46)은 복수의 제어 게이트 전극과 전기적 콘택할 수 있거나, 이를 포함할 수 있고, 디바이스 영역으로부터, 복수의 전기적 전도성 콘택 비아 구조를 포함하는 콘택 영역으로 연장한다.
예시적인 구조가 3차원 NAND 디바이스를 포함하는 경우에, 교번하는 복수의 워드 라인(142 또는 46) 및 절연 층(32)의 스택((32, 142) 또는 (32, 46))은 반도체 기판 위에 위치될 수 있다. 각 워드 라인(142 또는 46) 및 절연 층(32)은 상이한 거리만큼 반도체 기판의 상부 표면으로부터 수직으로 이격되는 상이한 레벨에 위치된다. 메모리 스택 구조(55)의 어레이는 스택((32, 142) 또는 (32, 46)) 내에 내장된다. 각 메모리 스택 구조(55)는 반도체 스트립 구조(160) 및 반도체 스트립 구조(160)에 인접하게 위치된 적어도 하나의 전하 저장 요소(50)를 포함한다. 반도체 스트립 구조(160)의 적어도 하나의 단부 부분은 스택((32, 142) 또는 (32, 46))을 통해 반도체 기판의 상부 표면에 실질적으로 수직으로 연장한다.
비제한적인 예시적인 예에서, 절연 층(32)은 실리콘 산화물 층을 포함할 수 있고, 복수의 워드 라인(142 또는 46)은 도핑된 반도체 물질, 텅스텐, 또는 티타늄 질화물과 텅스텐의 조합을 포함할 수 있고, 적어도 하나의 전하 저장 요소(50)는 터널링 유전체, 차단 유전 층, 및 터널링 유전 층과 차단 유전 층 사이에 위치된 복수의 부유 게이트 또는 전하 트래핑 층 중 어느 하나를 포함할 수 있다. 디바이스 영역에서의 복수의 워드 라인(142 또는 46) 각각의 단부 부분은 적어도 하나의 전하 저장 요소에 인접하게 위치된 제어 게이트 전극을 포함할 수 있다. 워드 라인(142 또는 46)과 콘택하는 복수의 콘택 비아 구조는 콘택 영역에 위치될 수 있다. 복수의 워드 라인(142 또는 46)은 디바이스 영역(100)으로부터 콘택 영역(300)으로 연장한다. 적어도 하나의 드레인 콘택 비아 구조(73) 또는 적어도 하나의 드레인 영역(163)과 콘택하는 전도성 라인 구조로서 구현된 드레인 라인(83)은 반도체 스트립 구조(160)의 상부 부분과 전기적으로 콘택할 수 있다. 본 명세서에 사용된 바와 같이, 제1 요소가 제2 요소에 전기적으로 단락되는 경우, 제1 요소는 제2 요소와 "전기적으로 콘택"한다.
제1 예시적인 반도체 구조에서, 제1 콘택 비아 구조와 교번하는 스택(32, 142) 위에 위치된 제2 콘택 비아 구조 사이의 전류는 메모리 필름(50) 내의 다양한 전하 저장 요소에 저장되는 전하에 의해, 그리고 반도체 스트립 구조(160) 내의 U-형상 반도체 채널에 인접한 백 게이트 전극(168)에 인가된 전기 바이어스 전압에 의해 제어된다. 제1 콘택 비아 구조는 소스 콘택 비아 구조로서 기능할 수 있고, 제2 콘택 비아 구조는 드레인 콘택 비아 구조로서 기능할 수 있다.
제2 예시적인 반도체 구조에서, 소스 콘택 비아 구조와 드레인 콘택 비아 구조 사이의 전류는 메모리 필름(50)의 다양한 전하 저장 요소에 저장된 전하에 의해, 그리고 소스 라인 층(12)과 드레인 콘택 비아 구조 사이에 위치된 반도체 채널(반도체 스트립 구조(160)의 수직 부분일 수 있음)에 인접한 백 게이트 전극(68)에 인가된 전기 바이어스 전압에 의해 제어된다.
제3 예시적인 반도체 구조에서, 소스 콘택 비아 구조(79)와 드레인 콘택 비아 구조(73) 사이의 전류는 메모리 필름(50)의 다양한 전하 저장 요소에 저장된 전하에 의해, 그리고 소스 영역(30)과 드레인 영역(63 또는 163) 사이에 위치된 반도체 채널(60)에 인접한 백 게이트 전극(68)에 인가된 전기 바이어스 전압에 의해 제어된다.
일 구현예에서, 전도성 물질 층(제2 물질 층(142)이 전도성 물질 층으로서 형성되는 경우에 제2 물질 층(142), 또는 제2 물질 층(142)이 초기에 희생 물질 층으로 형성되는 경우에 제2 물질 층(142)의 희생 물질을 대체하는 전도성 물질의 층, 또는 전기적 전도성 층(46)일 수 있음)의 단부 부분에 인접한 메모리 필름(50)의 각 부분은 전하 저장 요소로서 기능할 수 있다. 일 구현예에서, 각 전하 저장 요소는 메모리 필름(50) 내에 존재하는 전하 트래핑 물질의 부분일 수 있다. 예를 들어, 각 전하 저장 요소는 전하 트래핑 층(504)에 존재하는 전하 트래핑 물질일 수 있다.
전하 저장 요소는 제어 게이트 전극의 각 단부에 존재할 수 있고, 이러한 각 단부는 교번하는 스택 내의 전도성 물질 층의 단부 부분일 수 있다. 일 구현예에서, 단일 제어 게이트 전극만이 각 메모리 스택 구조 내에서 레벨마다 제공될 수 있다. 다른 구현예에서, 2개 이상의 제어 게이트 전극은 각 메모리 스택 구조에서 동일한 레벨 내에 제공될 수 있다. 일 구현예에서, 2개 이상의 제어 게이트 전극은 각 메모리 스택 구조에서 각 레벨에 제공될 수 있다.
일 구현예에서, 전하 저장 요소의 적어도 하나는 비-제로(non-zero) 총 전하의 하나보다 많은 양을 저장하도록 구성될 수 있다. 즉, 전하 저장 요소는 무 전하, 제로가 아닌 전하의 제1 양, 제로가 아니고 제1 양과 상이한 전하의 제2 양, 및 선택적으로 2보다 크고 2보다 큰 최대 정수(n)를 초과하지 않는 모든 정수(i)에 대한 전하의 i번째 양을 저장하도록 구성될 수 있다.
일 구현예에서, 저장된 전하량의 미리 한정된 세트는 각 전하 저장 요소에 대해 한정될 수 있다. 일 구현예에서, 저장된 전하량의 공통으로 미리 한정된 세트는 모든 전하 저장 요소에 대해 이용될 수 있다. 전하 트래핑 층(504)의 부분으로서 구현된 바와 같이 특정한 전하 저장 요소에 저장된 전하량을 검출하기 위해, 선택된 전하 저장 요소(반도체 채널 부분에 인접하게 위치됨)에 인접한 제어 게이트 전극은 상이한 테스트 전압에서 전기적으로 바이어스될 수 있는 한편, 반도체 채널 부분에 인접한 모든 다른 제어 게이트 전극은 다른 전하 저장 요소에 저장된 전하와 상관없이 반도체 채널 부분을 턴 온(turns on)하는 전압에서 전기적으로 바이어스될 수 있다. 반도체 채널 부분을 턴 온하기 위해 요구되는 채널-턴 온 트리거 전압을 결정하기 위해, 선택된 전하 저장 요소에 다수의 테스트 전압이 순차적으로 인가된다. 선택된 전하 저장 요소에 저장된 전하량은 측정된 채널-턴 온 트리거 전압으로부터 결정될 수 있다. 일 구현예에서, 측정된 채널-턴 온 트리거 전압과 저장된 전하량 사이의 관계는 테스트 환경에서 교정될 수 있고, 관계에 대한 데이터는 영구(예를 들어, 비-휘발성) 메모리 모듈에 저장될 수 있고, 채널-턴 온 트리거 전압의 측정 시 검색될 수 있다.
일 구현예에서, 측정된 채널-턴 온 트리거 전압과 저장된 전하량 사이의 관계는, 각 전하 저장 요소에 저장된 데이터가 k가 2보다 큰 k-진 비트 데이터를 표시할 수 있도록 디지털화될 수 있다. 예를 들어, 각 전하 저장 요소가 무 전하 및 전하의 2 비-제로량을 저장할 수 있으면, k는 3이고, 각 전하 저장 요소는 내용이 "0", "1", 또는 "2"일 수 있는 3진 비트를 저장할 수 있다. 각 전하 저장 요소가 무 전하 및 전하의 3 비-제로량을 저장할 수 있으면, k는 4이고, 각 전하 저장 요소는 내용이 "0", "1", "2", 또는 "3"일 수 있는 4진 비트를 저장할 수 있다. 각 전하 저장 요소가 무 전하 및 전하의 (n-1) 비-제로량을 저장할 수 있으면, k는 n이고, 각 전하 저장 요소는 내용이 "0", "1", "2", ... "n-2", 또는 "n"일 수 있는 n-진 비트(즉, n의 아리티를 갖는 비트)를 저장할 수 있다.
일 구현예에서, 제1 예시적인 구조는 교번하는 복수의 절연 층(32) 및 전기 전도성 층(제2 물질 층(142)이 초기에 희생 물질을 포함하는 경우에 제2 물질 층(142)의 희생 물질의 대체에 의해 형성된 제2 물질 층(46 또는 142) 또는 전도성 물질 층일 수 있음)을 포함하고 기판(10) 위에 위치된 스택, 스택을 통해 기판(10)의 상부 표면으로 연장되고 서로 측면으로 이격된 제1 측벽 및 제2 측벽을 포함하는 트렌치(예를 들어, 도 3a 및 도 3b에 도시된 라인 트렌치(149)), 및 트렌치에 걸쳐 있는 복수의 반도체 스트립 구조(160)를 포함하는 모놀리식 3차원 메모리 구조를 포함한다. 각 반도체 스트립 구조(160)는 제1 측벽의 각 부분 및 제2 측벽의 각 부분과 콘택하고, 제1 수평 방향을 따라 서로 측면으로 이격된다. 백 게이트 유전체(166)는 복수의 반도체 스트립 구조(160)의 내부 측벽과 콘택한다. 백 게이트 전극(168)은 백 게이트 유전체(166)의 내부 측벽과 콘택한다.
도 32를 참조하면, 본 개시의 메모리 스택 구조 중 하나를 포함하는 3차원 메모리 디바이스에 대한 개략적인 회로도가 도시된다. 3차원 메모리 디바이스는, 수직으로 적층되고 동일한 반도체 채널을 공유하는 N개의 메모리 셀(MC1, MC2, MCS, ..., MCN)의 수직 스트링을 포함할 수 있다. 각 메모리 셀은 각 레벨에 위치된 전하 트래핑 층(504)의 부분일 수 있는 적어도 하나의 전하 저장 요소(CSE)의 세트를 포함한다. 전도성 물질 층의 단부 부분일 수 있는 제어 게이트 전극(CG1, CG2, CGS,...,CGN)은 적어도 하나의 전하 저장 요소(CSE)의 각 세트에 용량적으로 결합될 수 있다. 단일 전하 저장 요소 및 단일 제어 게이트 전극만이 도 32에 도시되지만, 다수의 전하 저장 요소 및/또는 다수의 제어 게이트 전극이 동일한 반도체 채널 상에 그리고 동일한 레벨에 위치되는 구현예는 본 명세서에 명확히 구상된다.
선택적으로, 소스 선택 게이트(SGS) 전극을 포함하는 적어도 하나의 선택 게이트 트랜지스터 및/또는 드레인 선택 게이트(SGD) 전극을 포함하는 적어도 하나의 드레인 선택 게이트 트랜지스터는 N개의 메모리 셀(MC1, MC2, MCS,...,MCN)의 수직 스트링의 단부 부분에 형성될 수 있다. 수직 스트링은 제1 예시적인 구조(전도성 라인 구조의 N/2 레벨이 제어 게이트 전극으로서 제공됨)에 도시된 U-형상 구조일 수 있거나, 제2 및 제3 예시적인 구조에 도시된 선형 구조일 수 있다. 수직 스트링의 소스-측 단부는 소스 라인(SL)에 전기적으로 단락될 수 있고, 수직 스트링의 드레인-측 단부는 드레인 라인(DL)에 전기적으로 단락될 수 있다. 백 게이트 전극(BG)은 N개의 메모리 셀(MC1, MC2, MCS,...,MCN)의 전체를 통해 연장되고, 동일한 후면 바이어스 전압을 N개의 메모리 셀 각각에 인가할 수 있다.
본 개시의 양태에 따라, 3차원 메모리 구조에서의 백 게이트 전극(68 또는 168)의 존재는 메모리 스택 구조(55) 내의 단일 레벨에서 "다진(multinary)" 비트를 프로그래밍하고 감지하도록 이용될 수 있다. 본 명세서에 사용된 바와 같이, "다진" 비트는 2보다 많은 상태를 저장할 수 있는 비트, 즉 k가 3 이상의 정수인 k-진 비트를 나타낸다. 3차원 메모리 디바이스는 각 레벨에 위치된 제어 게이트 전극을 포함하는 교번하는 복수의 절연체 층 및 전기 전도성 층을 포함하는 스택, 스택에 위치된 복수의 전하 저장 요소, 복수의 전하 저장 요소의 제1 측부 상 및 스택 내에 위치된 반도체 채널, 및 복수의 전하 저장 요소의 제2 측부 상에 그리고 스택 내에 위치된 백 게이트 전극을 포함할 수 있다.
스택의 선택된 레벨(SL)에 위치된 적어도 하나의 전하 저장 요소의 세트는 복수의 프로그래밍 모드 중으로부터 프로그래밍 모드를 선택함으로써 전하를 적어도 하나의 전하 저장 요소의 세트에 주입함으로써 프로그래밍될 수 있다. 적어도 하나의 전하 저장 요소의 각 세트는 다진 비트를 저장할 수 있어서, 다진 비트 저장 유닛으로서 기능할 수 있다. 적어도 하나의 전하 저장 요소의 세트 내에 저장된 전하의 총량은 복수의 프로그래밍 모드 중에서 선택되는 선택된 프로그래밍 모드의 함수이다. 적어도 하나의 전하 저장 요소의 세트는 전하 트래핑 층(504)의 부분과 같은 단일 전하 저장 요소를 포함할 수 있거나, 상이한 제어 게이트 전극에 인접하는 단일 전하 저장 층(504)의 다수 부분과 같은 복수의 전하 저장 요소, 또는 공통 반도체 채널 및 다수의 제어 게이트 전극에 근접하게 위치된 다수의 전하 저장 층(504)을 포함할 수 있다. 복수의 프로그래밍 모드는 선택된 레벨(SL)에 위치된 복수의 전하 저장 요소 중에서 전하 저장 요소의 선택된 서브셋에 전하를 주입할 수 있거나, 적합한 프로그래밍 상태, 예를 들어, 적어도 하나의 저장 전하 요소의 선택된 세트에 근접한 반도체 채널과 제어 게이트 전극(들) 사이의 전기 바이어스 전압을 선택함으로써 상이한 양의 전하를 전하 저장 요소 또는 복수의 전하 저장 요소에 주입할 수 있다.
적어도 하나의 메모리 요소의 세트의 충전된 상태, 즉 대응하는 다진 비트 저장 유닛에서의 다진 비트의 저장된 값은 복수의 전기 바이어스 상태 하에서 반도체 채널을 통해 전류를 측정함으로써 결정될 수 있다. 복수의 전기 바이어스 상태 내의 변수는 백 게이트 전극에 인가된 후면 바이어스 전압과, 선택된 레벨(SL)에 위치하고 적어도 하나의 메모리 요소의 선택된 세트에 인접한 제어 게이트 전극(들)에 인가된 제어 게이트 바이어스 전압 중 적어도 하나를 포함한다. 일 구현예에서, 복수의 전기 바이어스 상태 각각은 백 게이트 전극에 인가된 후면 바이어스 전압에 대한 값과, 선택된 레벨(SL)에 위치된 제어 게이트 전극에 인가된 제어 게이트 바이어스 전압에 대한 값 중 적어도 하나에 의해 서로 다르다.
각 메모리 스택 구조 내의 각 레벨에 위치되는 적어도 하나의 전하 저장 요소의 임의의 선택된 세트에 대해, 적어도 하나의 전하 요소의 선택된 세트에 가장 근접한 반도체 채널을 통하는 전류는 복수의 바이어스 전압 상태 하에서 측정될 수 있고, 백 게이트 전극에 인가된 후면 바이어스 전압에 대한 값과, 선택된 레벨(SL)에 위치된 제어 게이트 전극에 인가된 제어 게이트 바이어스 전압에 대한 값 중 적어도 하나가 그 안에 존재한다. 복수의 제어 게이트 전극이 적어도 하나의 전하 요소 상에 위치되면, 복수의 제어 게이트 전극 중에서 각 제어 게이트 전극에 인가된 각 제어 게이트 바이어스 전압은 파라미터일 수 있다. 이 경우에, 바이어스 전압 상태의 각 세트는 복수의 제어 게이트 전극에 대한 제어 게이트 전압에 대한 각 값과 후면 바이어스 전압에 대한 값의 조합을 포함한다.
각 바이어스 전압 상태는 적어도 하나의 전하 저장 요소의 선택된 세트에 가장 근접한 백 게이트 전극에 인가되는 후면 바이어스 전압, 및 선택된 적어도 하나의 전하 저장 요소에 근접한 각 제어 게이트 전극에 인가되는 적어도 하나의 선택된 제어 게이트 바이어스 전압에 대한 값을 포함할 수 있다. 적어도 하나의 전하 저장 요소의 선택된 세트가 존재하는 레벨과 상이한 레벨에 위치되는 선택되지 않은 제어 게이트 전극은 선택되지 않은 제어 게이트 바이어스 전압에서 전기적으로 바이어스될 수 있고, 이것은 대응하는 레벨에 위치된 반도체 채널의 부분을 턴 온하도록 선택된다. 따라서, 반도체 채널을 통하는 전류를 측정하도록 이용되는 복수의 전기 바이어스 상태 각각 하에서, 선택된 레벨(SL)과 상이한 레벨에 위치된 제어 게이트 전극은, 각 전기 바이어스 상태 내의 각 후면 바이어스 전압과 연계하여, 선택된 레벨(SL)과 상이한 각 레벨에 위치된 반도체 채널의 부분을 턴 온하는 전압에서 전기적으로 바이어스될 수 있다. 선택된 레벨(SL)과 상이한 레벨에 위치된 제어 게이트 전극에 인가된 전압 바이어스는 본 명세서에서 "선택되지 않은 제어 게이트 바이어스 전압"으로 언급된다.
예를 들어, 적어도 하나의 전하 저장 요소의 세트는, k가 2보다 큰 정수가 되도록 k개의 상이한 상태에서의 전하를 저장할 수 있다. 즉, 적어도 하나의 전하 저장 요소의 세트는 k-진 데이터를 저장할 수 있고, k-진 데이터의 값은, 적어도 하나의 전하 저장 요소의 세트에 저장되는 전하의 총량이 결정될 수 있는 경우 적어도 하나의 전하 저장 요소의 세트로부터 검색될 수 있다. 적어도 하나의 전하 저장 요소의 세트는 k개의 가능한 상태로부터 선택된 상태에 있을 수 있고, 각 가능한 상태는 저장 전하의 상이한 총량을 갖는다. 예를 들어, 제1 상태는, 저장된 전하의 총량이 제로인 상태에 있을 수 있고, 제2 상태는, 저장된 전하의 총량이 비-제로 양인 상태에 있을 수 있고, i-상태는, 저장된 전하의 총량이 2보다 크고 k를 초과하지 않는 i의 각 값에 대한 제1 내지 (i-1)번째 상태에 대응하는 임의의 비-제로 양과 상이한 비-제로 양일 수 있는 상태일 수 있다. 일 구현예에서, i-번째 상태에 대한 저장된 전하의 총량에 대한 값은 2보다 크고 k를 초과하지 않는 i의 각 값에 대한 제1 내지 (i-1)번째 상태에 대응하는 저장된 전하의 총량에 대한 임의의 값보다 클 수 있다.
다양한 전류 측정 단계 동안 반도체 채널의 동작은 도 33에 도시된다. 절연체 층(32) 및 전도성 물질 층(46), 즉 전기적 전도성 층의 교번하는 스택(32, 46)은 본 개시의 제1, 제2 및 제3 예시적인 구조 중 임의의 구조 내에 제공될 수 있다. 차단 유전체(502), 전하 저장 층(504) 및 터널링 유전체(505)를 포함하는 메모리 필름(50)은 교번하는 스택(32, 46)의 측벽 상에 형성될 수 있다. 반도체 채널(60), 백 게이트 유전체(66), 및 백 게이트 전극(68)은 본 개시의 임의의 구현예에 따라 반도체 채널(60) 상에 존재할 수 있다.
적어도 하나의 전하 저장 요소(51)의 선택된 세트는 전하 트래핑 층(504)의 부분일 수 있고, 전자와 같은 저장된 전하를 포함할 수 있다. 적어도 하나의 전하 저장 요소(51)의 선택된 세트를 포함하는 선택된 레벨(SL)에 그리고 적어도 하나의 전하 저장 요소(51)의 선택된 세트에 근접하게 위치된 적어도 하나의 제어 게이트 전극은 선택된 제어 게이트 전극(46-S)으로서 나타난다. 제어 게이트 바이어스 전압은 선택된 제어 게이트 전극(46S)에 인가될 수 있다. 선택되지 않은 제어 게이트 바이어스 전압은 선택되지 않은 제어 게이트 전극(46-US) 각각에 인가될 수 있고, 이러한 제어 게이트 전극은 선택되지 않은 레벨(USL)에 위치되는 모든 제어 게이트 전극을 포함하고, 이 레벨은 적어도 하나의 전하 저장 요소(51)의 선택된 세트가 존재하는 선택된 레벨(SL)과 상이하다.
선택되지 않은 제어 게이트 바이어스 전압의 크기는, 후면 바이어스 전압과 연계하여, 인가된 선택되지 않은 제어 게이트 바이어스 전압이 선택된 레벨(SL)에 있지 않은 반도체 채널(60)의 각 부분을 턴 온하도록 결정될 수 있다. 즉, 후면 바이어스 전압에 대한 임의의 선택된 값에 대해, 선택되지 않은 제어 게이트 바이어스 전압은, 선택되지 않은 제어 게이트 전극(46-US)을 포함하는 선택되지 않은 레벨(USL)에 위치되는 반도체 채널(60)의 부분이 전도성이 되도록 선택된다. 일 구현예에서, 저 바이어스 전압(예를 들어, 약 0 볼트의 바이어스 전압)은 판독 왜곡을 감소시키기 위해 선택되지 않은 제어 게이트 전극에 인가될 수 있다. 선택되지 않은 제어 게이트 전극(즉, 선택되지 않은 레벨(USL)에서) 하에 반도체 채널의 부분에 대해, 백 게이트 전극에 인가된 양의 백 게이트 바이어스 전압은 전류의 흐름을 허용하기 위해 백 게이트 전극 근처의 반도체 채널의 부분을 턴 온할 수 있다. 예를 들어, 전자가 p-도핑된 반도체 채널에서의 전기를 도통하는 부(minority) 전하 캐리어이고, 전자가 전하 저장 요소(51)에 저장되는 경우에, 선택되지 않은 제어 게이트 전극(46-US)의 선택되지 않은 레벨(USL)에 위치되는 반도체 채널(60)의 부분은 전하 캐리어로서 전자를 포함할 수 있다. 이러한 특성은, 전자가 이를 통해 전하 도통을 가능하게 하도록 존재하는 반도체 채널(60)의 모든 부분을 포함하는 비-공핍된 채널 부분(60ND)에 의해 예시된다. 일 구현예에서, 전자를 반도체 채널(60)의 후면(내측)에 끌어들이기 위한 양의 바이어스 전압은 백 게이트 전극(68)에 인가될 수 있다.
선택되지 않은 제어 게이트 전극(46-US)에 인가된 높은 양의 전압보다 낮은 크기의 음의 전압, 제로 전압, 또는 양의 전압은 선택된 제어 게이트 전극(46-S)에 인가될 수 있다. 일 구현예에서, 선택된 제어 게이트 전극(46-S)에 인가된 제어 게이트 바이어스 전압은 음일 수 있다. 일반적으로, 선택된 제어 게이트 전극(46-S)에 인가된 제어 게이트 바이어스 전압은, 반도체 채널(60)이 적어도 하나의 전하 저장 요소(51)(선택된 제어 게이트 전극(46-S)과 동일한 레벨(즉, 선택된 레벨(SL))에 위치되는)의 선택된 세트에 존재하는 전하의 총량에 따라 도통 또는 비-도통이 되도록 선택될 수 있다. 예를 들어, 백 게이트 전극(68)에 인가된 양의 전압과 선택된 제어 게이트 전극(46-S)에 인가된 제어 게이트 바이어스 전압의 조합은, 적어도 하나의 전하 저장 요소(51)가 전자의 미리 설정된 양 미만을 포함하는 경우 선택된 레벨(SL)에서의 반도체 채널(60)의 부분이 전기적으로 도통하고, 적어도 하나의 전하 저장 요소(51)가 전자의 미리 설정된 양보다 많이 포함하는 경우 전기적으로 도통하지 않도록 선택될 수 있다. 즉, 선택된 제어 게이트 전극(46-S)에 인가된 제어 게이트 바이어스 전압과 선택된 레벨(SL)에서의 적어도 하나의 전하 저장 요소(51)에서의 임의의 저장된 전하의 조합에 의해 생성된 전기장은, 선택된 레벨(SL)에서의 반도체 채널(60)의 부분이 적어도 하나의 전하 저장 요소(51)에서의 저장된 전하의 총량에 따라 도통하거나 도통하지 않도록 한다.
제어 게이트 전극에 인가된 전압은 채널 유형에 따라 좌우되고, 전자 또는 정공이 전하 트래핑 층, 예를 들어 메모리 물질 층에 저장되는 지의 여부에 관계없을 수 있다. n-도핑된 반도체 채널에 대해, 모든 인가된 전압은 p-도핑된 반도체 채널을 이용하는 디바이스의 동작에 대해 극성에서 역전될 수 있다. 따라서, n-도핑된 반도체 채널에 대해, 저 바이어스 전압(예를 들어, 제로)은 또한 n-도핑된 채널을 갖는 디바이스에서의 판독 왜곡을 감소시키기 위해 선택되지 않은 제어 게이트에 인가될 수 있다. 전하 캐리어가 선택된 제어 게이트 전극(46-S)에 인가된 제어 게이트 바이어스 전압과 적어도 하나의 전하 저장 요소(51)에서의 임의의 저장된 전하의 조합에 의해 생성된 전기장으로 인해 반발되는 영역은 본 명세서에서 공핍된 채널 부분(60D)으로 언급된다. 공핍된 채널 부분(60D)의 깊이(dd)는 선택된 제어 게이트 전극(46-S)에 인가된 제어 게이트 바이어스 전압과, 선택된 레벨(SL)에서의 적어도 하나의 전하 저장 요소(51)에서의 저장된 전하의 총량의 함수이다. 공핍된 채널 부분(60D)의 깊이(dd)가 반도체 채널(60)의 두께 또는 측면 치수인 채널 두께(tc)와 동일하면, 반도체 채널(60)은 비-도통된다.
적어도 하나의 전하 저장 요소(51)에서의 저장된 전하가 전자인 경우에, 공핍된 채널 부분(60D)의 깊이(dd)는 일반적으로 선택된 제어 게이트 전극(46-S)에 인가된 음의 전압의 크기 증가와, 선택된 레벨(SL)에서의 적어도 하나의 전하 저장 요소(51)에 저장된 전자의 총량에 따라 증가한다. 추가로, 공핍된 채널 부분(60D)의 깊이(dd)는 일반적으로 백 게이트 전극(68)에 인가된 양의 전압의 크기 감소에 따라 증가한다. 따라서, 선택된 레벨(SL)에 위치된 선택된 제어 게이트 전극(46-S)에 인가된 제어 게이트 바이어스 전압과 백 게이트 전극(68)에 인가된 후면 바이어스 전압의 다양한 조합 하에서 반도체 채널(60)을 통하는 전류를 측정함으로써, 선택된 레벨(SL)에서의 적어도 하나의 전하 저장 요소(51)에 저장된 전하의 총량이 결정될 수 있다.
예시적인 예에서, 선택되지 않은 제어 게이트 전극(46-US)에 인가된 선택되지 않은 제어 게이트 바이어스 전압은 15 V 내지 30 V의 범위에 있을 수 있지만, 더 작고 더 큰 선택되지 않은 제어 게이트 바이어스 전압이 또한 이용될 수 있다. 백 게이트 전극(68)에 인가된 후면 바이어스 전압은 -2 V 내지 20 V의 범위에 있을 수 있지만, 더 작고 더 큰 후면 바이어스 전압이 또한 이용될 수 있다. 일 구현예에서, 백 게이트 전극(68)에 인가된 후면 바이어스 전압은 2 V 내지 20 V의 범위에 있을 수 있다. 일 구현예에서, 백 게이트 전극(68)에 인가된 후면 바이어스 전압은 2 V 내지 15 V의 범위에 있을 수 있다. 선택된 레벨(SL)에 위치된 선택된 제어 게이트 전극(46-S)에 인가된 제어 게이트 바이어스 전압은 -2 V 내지 -12 V의 범위에 있을 수 있지만, 더 작고 더 큰 제어 게이트 바이어스 전압이 또한 이용될 수 있다. 소스 라인(SL)은 예를 들어 0 V에서 바이어스될 수 있다. 드레인 라인(DL)은 예를 들어 0.2 V 내지 5.0 V의 범위로부터 선택된 양의 전압에서 바이어스될 수 있다.
도 34를 참조하면, 바이어스 전압 상태의 세트가 도시되고, 메모리 스택 구조 내의 레벨에서 적어도 하나의 메모리 요소의 세트에서의 저장된 전하의 총량을 결정하도록 이용될 수 있다. 각 바이어스 전압 상태는 백 게이트 전극에 인가되는 후면 게이트 전압(V_BG), 및 저장된 전하의 총량이 결정되는 적어도 하나의 전하 저장 요소에 인접하고, 이와 동일한 레벨에 위치되는 선택된 제어 게이트 전극에 인가되는 제어 게이트 바이어스 전압(V_CGS)에 대한 값을 포함한다.
"x"로 표시된 지점은, 복수의 전기 바이어스 상태의 적어도 하나의 조합에 대한 예시적인 전기 바이어스 상태가 후면 바이어스 전압에 대한 값에 대한 비-제로 전압을 가질 수 있다는 것을 나타낸다. 일 구현예에서, 후면 바이어스 전압(V_BS)에 대한 값에 대한 비-제로 전압의 극성은 선택된 레벨(SL)에 위치된 제어 게이트 전극에 인가된 제어 게이트 바이어스 전압(V-CGS)에 대한 대응하는 값의 반대 극성일 수 있다. 일 구현예에서, 주입된 전하는 전자를 포함할 수 있고, 후면 바이어스 전압(V_BS)에 대한 값에 대한 비-제로 전압은 양의 전압일 수 있고, 선택된 레벨(SL)에 위치된 제어 게이트 전극에 인가된 대응하는 제어 게이트 바이어스 전압(V_CGS)은 음의 전압일 수 있다.
반도체 채널의 턴-온 상태와 반도체 채널의 턴-오프 상태 사이의 구별은 전류의 미리 한정된 레벨을 이용하여 이루어질 수 있고, 이것은 본 명세서에서 임계 전류 레벨로 언급된다. 임계 전류 레벨은, 반도체 채널이 턴 온하거나 턴 오프하는 지의 여부를 결정하도록 구성된 센서 회로가 출력에서의 변화를 생성하는 전류에 대한 임계 값과 일치하도록 선택될 수 있다. 즉, 임계 전류 레벨은, 센서 회로가 출력에서의 전이를 생성하는 전류 레벨로서 한정될 수 있다.
적어도 하나의 전하 저장 요소의 선택된 세트에 존재하는 전하의 임의의 고정된 양에 대해, 반도체 채널을 통하는 전류가 임계 전류 레벨에 도달하는 전기 바이어스 상태의 세트는 그래프에서 곡선에 의해 한정될 수 있다. k-진 데이터를 저장하도록 구성된 적어도 하나의 전하 저장 요소의 세트에 대해, 총 k개의 상이한 곡선이 생성될 수 있고, 여기서 반도체 채널을 통하는 전류는 소스 영역과 드레인 영역 사이의 미리 한정된 바이어스 전압 상태에 대한 임계 전류 레벨에 도달한다.
예를 들어, 저장된 전하의 제1 비-제로 총량이 적어도 하나의 전하 저장 요소의 선택된 세트에 존재하는 제1 상태에 대해, 제1 곡선(701)은 한 축으로서 백 게이트 전압(V_BG) 및 다른 축 상의 선택된 제어 게이트 전극에 인가된 제어 게이트 전압(V-CGS)을 포함하는 그래프에서 그려질 수 있다. 유사하게, 저장된 전하의 i-번째 비-제로 총량이 적어도 하나의 전하 저장 요소의 선택된 세트에 존재하는 i-번째 상태에 대해, i-번째 곡선(예컨대 제2 곡선(702) 또는 제3 곡선(703))은 최대 (k-1)까지의 i의 각 값에 대한 동일한 그래프에서 그려질 수 있다. 전하가 존재하지 않는 제로 총 전하 상태에 대해, k-번째 곡선(700)은 동일한 그래프로 그려질 수 있는데, 이는 충분히 높은 백 게이트 전극 전압의 인가가 심지어 적어도 하나의 전하 저장 요소의 선택된 세트에 전하가 존재하지 않는 경우에도 반도체 채널을 턴 온할 수 있기 때문이다. 다양한 곡선(700, 701, 702, 703)이 도 34에서 라인으로 도시되지만, 다양한 곡선(700, 701, 702, 703)이 실선일 수 있거나, 실선이 아닐 수 있다는 것이 이해된다. 추가로, m개의 제어 게이트 전극이 적어도 하나의 전하 저장 요소의 선택된 세트에 인접하게 위치되는 경우에, (m+1)개의 축을 포함하는 그래프는, 반도체 채널을 통하는 전류가 소스 영역과 드레인 영역 사이의 미리 한정된 전기 바이어스 상태에 대한 임계 전류 레벨에 도달하는 m-차원 부피를 그리도록 이용될 수 있다.
적어도 하나의 전하 저장 요소의 선택된 세트가 어떤 전하 상태에 있는 지를 결정하기 위해, 복수의 전기 바이어스 상태는, 복수의 전기 바이어스 상태가 총 전하의 각 상태에서 임계 전류 레벨을 생성하는 전기 바이어스 상태의 k개의 상이한 세트를 나타내는 k개의 곡선의 각 이웃한 쌍 사이에 적어도 하나의 지점을 포함하도록 선택될 수 있다. 반도체 채널을 통한 각 측정된 전류가 미리 한정된 임계 레벨 아래에 있는 전기 바이어스 상태의 서브셋은 전류 측정에 기초하여 식별될 수 있다. 적어도 하나의 전하 저장 요소의 세트에 저장된 전하의 총량은 전기 바이어스 상태의 식별된 서브셋에 기초하여 결정될 수 있다.
예를 들어, 소스 영역과 드레인 영역 사이의 미리 한정된 전기 바이어스 전압 하의 반도체 채널을 통한 전류는 "x"로 표시된 지점에 의해 식별된 측정 상태의 2차원 행렬을 이용하여 측정될 수 있다. 반도체 채널을 통한 측정된 전류가 전기 바이어스 상태의 서브셋(SS)에서 임계 전류 레벨 위에 있고 전기 바이어스 상태의 서브셋(SS)의 보완시 임계 전류 레벨 아래에 있으면, 적어도 하나의 전하 저장 요소의 선택된 세트에 저장된 전하의 총량은 곡선(702)에 대응하는 전하량인데, 이것은 적어도 하나의 전하 저장 요소의 선택된 세트에 대한 저장된 전하의 제2 비-제로 총량일 수 있다.
일 구현예에서, 복수의 전기 바이어스 상태는, 후면 바이어스 전압(V_BG)에 대한 값에 대한 상이한 비-제로 전압을 갖고 선택된 레벨(SL)에 위치된 제어 게이트 전극에 인가된 제어 게이트 바이어스 전압(V_CGS)에 대한 동일한 값을 갖는 전기 바이어스 상태를 포함한다. 예시적인 예에서, 복수의 전기 바이어스 상태는, "x"로 표시된 지점에 대응하고 양방향 화살표(A) 내에 위치된 전기 바이어스 상태의 세트를 포함할 수 있다.
일 구현예에서, 적어도 하나의 전하 저장 요소의 세트에 저장된 전하의 총량은, 선택된 레벨(SL)에 위치된 제어 게이트 전극에 인가된 제어 게이트 바이어스 전압(V_CGS)에 대한 동일한 값을 갖고, 반도체 채널을 통한 전류가 전기 바이어스 상태의 쌍의 하나(예를 들어, a2)에 대한 미리 한정된 임계 레벨 위에 있고 전기 바이어스 상태의 쌍의 다른 것(예를 들어, a1)에 대한 미리 한정된 임계 레벨 아래에 있도록 백 게이트 전극에 인가된 후면 바이어스 전압(V_BG)에 대한 상이한 값을 갖는 전기 바이어스 상태의 쌍(예를 들어, 도 34에서 a1 및 a2)을 식별함으로써 결정될 수 있다. 2개의 전기 바이어스 상태 사이에 위치된 곡선(예를 들어, 702)은 적어도 하나의 전하 저장 요소의 세트에 저장된 전하(예를 들어, k개의 가능한 전하 상태로부터의 저장된 전하의 제2 비-제로 총량)에 대응한다. k가 1보다 큰 정수인 k-진 비트를 저장하도록 구성된 적어도 하나의 전하 저장 요소의 세트에 대해, 적어도 (k-1) 측정 상태는, 후면 바이어스 전압(V_BG)에 대한 값에 대한 상이한 비-제로 전압을 갖고 제어 게이트 바이어스 전압(V_CGS)에 대한 동일한 값을 갖는 전기 바이어스 상태의 선택된 세트에 대해 이용될 수 있다.
일 구현예에서, 주입된 전하는 전자를 포함할 수 있고, 후면 바이어스 전압(V_BS)에 대한 값에 대한 비-제로 전압은 복수의 전기 바이어스 상태에 대해 양일 수 있고, 반도체 채널을 통한 전류는 복수의 전기 바이어스 상태 내에서 후면 바이어스 전압(V_BS)에 대한 값의 크기 증가에 따라 증가한다. 일 구현예에서, 측정 상태의 선택된 세트(예를 들어, 도 34에서의 양방향 화살표(A) 내에서) 내에서 선택된 레벨(SL)에 위치된 제어 게이트 전극에 인가된 제어 게이트 바이어스 전압(V_CGS)에 대한 동일한 값을 갖는 전기 바이어스 상태의 순서는, 후면 바이어스 전압(V_BG)에 대한 인가된 값이 연속적인 측정 사이에서 순차적으로 증가하거나 순차적으로 감소하도록 선택될 수 있다. 이 경우에, 후면 바이어스 전압(V-BS)에 대한 인가된 값은 엄격히 증가하거나 엄격히 감소될 수 있는 한편, 동일한 제어 게이트 바이어스 전압(V_CGS)은 선택된 레벨(SL)에 위치된 제어 게이트 전극에 인가된다. 본 명세서에 사용된 바와 같이, "엄격한" 증가는 미리-존재하는 양을 초과한 양의 증분을 언급하고, "엄격한" 감소는 미리-존재하는 양을 초과하는 양의 양(음의 양만큼 증가와 동일함)만큼의 감소를 나타낸다.
일 구현예에서, 백 게이트 전압(V_BS)은 순차적으로 증가할 수 있고, 후면 바이어스 전압(V_GS)에 대한 인가된 값의 전이 지점 값(예를 들어, 제2 곡선(702)에 대응하는 전하의 제2 비-제로 총량의 예시적인 경우에서 상태(a2)에서의 값)은, 미리 한정된 임계 전압 위에서의 교차가 적어도 하나의 전하 저장 요소의 선택된 세트의 전하 상태를 결정하기 위해 발생할 때 식별될 수 있다. 다른 구현예에서, 백 게이트 전압(V_BS)은 순차적으로 감소할 수 있고, 후면 바이어스 전압(V_GS)에 대한 인가된 값의 전이 지점 값(예를 들어, 제2 곡선(702)에 대응하는 전하의 제2 비-제로 총량의 예시적인 경우에서 상태(a1)에서의 값)은, 미리 한정된 임계 전압 아래의 교차가 적어도 하나의 전하 저장 요소의 선택된 세트의 전하 상태를 결정하기 위해 발생할 때 식별될 수 있다. 일 구현예에서, 적어도 하나의 전하 저장 요소의 세트에 저장된 전하의 총량은 저장된 전하의 총량에 전이 지점 값을 상관시키는 미리 한정된 표에 의해 결정될 수 있다.
다른 구현예에서, 적어도 하나의 전하 저장 요소의 세트에 저장된 전하의 총량은, 선택된 레벨(SL)에 위치된 제어 게이트 전극에 인가된 제어 게이트 바이어스 전압(V_CGS)에 대한 상이한 값을 갖고, 반도체 채널을 통한 전류가 전기 바이어스 상태의 쌍의 하나(예를 들어, a2)에 대한 미리 한정된 임계 레벨보다 위에 있고 전기 바이어스 상태의 쌍의 다른 것(예를 들어, b1)에 대한 미리 한정된 임계 레벨 아래에 있도록 백 게이트 전극에 인가된 후면 바이어스 전압(V_BG)에 대해 동일한 것을 갖는 전기 바이어스 상태의 쌍(예를 들어, 도 34에서 b1 및 a2)을 식별함으로써 결정될 수 있다. 2개의 전기 바이어스 상태 사이에 위치된 곡선(예를 들어, 702)은 적어도 하나의 전하 저장 요소의 세트에 저장된 전하(예를 들어, k개의 가능한 전하 상태로부터의 저장된 전하의 제2 비-제로 총량)에 대응한다. k가 1보다 큰 정수인 k-진 비트를 저장하도록 구성된 적어도 하나의 전하 저장 요소의 세트에 대해, 적어도 (k-1) 측정 상태는, 후면 바이어스 전압(V_BG)에 대한 값에 대한 동일한 비-제로 전압을 갖고 제어 게이트 바이어스 전압(V_CGS)에 대한 상이한 값을 갖는 전기 바이어스 상태의 선택된 세트에 대해 이용될 수 있다.
일 구현예에서, 주입된 전하는 전자를 포함할 수 있고, 후면 바이어스 전압(V_BS)에 대한 값에 대한 비-제로 전압은 복수의 전기 바이어스 상태에 대해 양일 수 있고, 반도체 채널을 통한 전류는 복수의 전기 바이어스 상태 내에서 제어 게이트 바이어스 전압(V_CGS)에 대한 음의 값의 크기 증가에 따라 감소한다. 일 구현예에서, 측정 상태의 선택된 세트(예를 들어, 도 34에서의 양방향 화살표(B) 내에서) 내에서 백 게이트 바이어스 전압(V_BS)에 대한 동일한 값을 갖는 전기 바이어스 상태의 순서는, 제어 게이트 바이어스 전압(V_CGS)(선택된 레벨(SL)에 위치된 제어 게이트 전극에 인가됨)에 대한 인가된 값이 연속적인 측정 사이에서 순차적으로 증가하거나 순차적으로 감소하도록 선택될 수 있다. 이 경우에, 제어 게이트 바이어스 전압(V_CGS)에 대한 인가된 값은 엄격히 증가하거나 엄격히 감소될 수 있는 한편, 동일한 백 게이트 바이어스 전압(V_BS)은 백 게이트 전극에 인가된다.
일 구현예에서, 제어 게이트 바이어스 전압(V_CGS)은 순차적으로 증가할 수 있고(적은 음 또는 많은 양이 됨으로써), 제어 게이트 바이어스 전압(V_CGS)에 대한 인가된 전압의 전이 지점 값(예를 들어, 제2 곡선(702)에 대응하는 전하의 제2 비-제로 총량의 예시적인 경우에서 양방향 화살표(B) 내의 상태(a2)에서의 값)은, 미리 한정된 임계 전압 위에서의 교차가 적어도 하나의 전하 저장 요소의 선택된 세트의 전하 상태를 결정하기 위해 발생할 때 식별될 수 있다. 다른 구현예에서, 제어 게이트 바이어스 전압(V_CGS)은 순차적으로 감소할 수 있고, 제어 게이트 바이어스 전압(V_CGS)에 대한 인가된 전압의 전이 지점 값(예를 들어, 제2 곡선(702)에 대응하는 전하의 제2 비-제로 총량의 예시적인 경우에서 양방향 화살표(B) 내의 상태(a1)에서의 값)은, 미리 한정된 임계 전압 아래의 교차가 적어도 하나의 전하 저장 요소의 선택된 세트의 전하 상태를 결정하기 위해 발생할 때 식별될 수 있다. 일 구현예에서, 적어도 하나의 전하 저장 요소의 세트에 저장된 전하의 총량은 저장된 전하의 총량에 전이 지점 값을 상관시키는 미리 한정된 표에 의해 결정될 수 있다.
일반적으로, 가능한 k 상태 중에서 적어도 하나의 전하 스토리(story) 요소의 세트의 전하 상태를 식별하는 것은 임계 전류 레벨의 상태에 대응하는 곡선(701, 702, 703, 704)의 (k-1)개의 이웃하는 쌍 사이의 간격에 대응하는 측정 상태에서 (k-1)번 측정함으로써 달성될 수 있다. 예시적인 예에서, 양방향 화살표(A) 내에서 a0, a1 및 a2를 포함하는 3개의 전기 바이어스 상태의 세트 또는 b0, b1 및 a2를 포함하는 3개의 전기 바이어스 상태의 세트는 적어도 하나의 전하 저장 요소의 세트에서 구현된 4진 비트 메모리 셀의 전하 상태를 구별하도록 이용될 수 있다.
각 선택되지 않은 제어 게이트 전극에 인가되는 선택되지 않은 제어 게이트 바이어스 전압은, 선택된 레벨(SL)보다 임의의 다른 레벨(즉, 선택되지 않은 레벨(USL))에 위치된 반도체 채널(60)의 부분이 비-공핍된 채널 부분에 속하는 것을 보장하기 위해 백 게이트 바이어스 전압에 대한 각 선택된 값에 대해 조정될 수 있다. 도 35는 본 개시의 구현예에 따라 후면 바이어스 전압(V_BS) 및 선택되지 않은 제어 게이트 바이어스 전압(V_CGU)에 대한 최적 값에 대한 상호 의존성을 도시한다. 도 35에서의 그래프가 라인을 도시하지만, 후면 바이어스 전압(V-BS)과 선택되지 않은 제어 게이트 바이어스 전압(V-CGU)의 최적의 조합을 포함하는 지점의 세트가 실선 상에 있을 수 있거나, 없을 수 있다는 것이 이해된다.
총괄적으로 도 9a, 도 9b, 도 30a, 도 30b, 도 31, 도 34 및 도 35를 참조하면, 3차원 NAND 스트링이 제공되고, 적어도 하나의 수직 부분을 갖는 반도체 채널(160 또는 60), 복수의 수직으로 분리된 제어 게이트 전극(전기 전도성 층(46)에서 구현됨), 반도체 채널(160 또는 60)의 수직 부분의 제1 측부와 제어 게이트 전극 사이에 위치된 메모리 필름(50), 백 게이트 전극(168 또는 68), 및 반도체 채널(160 또는 60)의 수직 부분의 제2 측부와 백 게이트 전극(168 또는 68) 사이에 위치된 백 게이트 유전체(166 또는 66)를 포함한다. 3차원 NAND 스트링은 양의 전압을 백 게이트 전극(168 또는 68)에 인가함으로써 그리고 NAND 스트링의 선택된 셀을 판독하기 위해 음의 판독 전압을 선택된 제어 게이트 전극(전기 전도성 층(46)에 의해 구현됨)에 인가함으로써 동작될 수 있다. 전압은 NAND 스트링의 소스(예컨대 소스 영역(30))와 드레인(예컨대 드레인 영역(63 또는 163)) 사이에 인가될 수 있다.
NAND 스트링의 판독 동작 동안, 백 게이트 전극(68 또는 168)에 양의 전압을 인가하고 선택된 제어 게이트 전극의 음의 판독 전압을 인가하는 동안 소스와 드레인 사이에 전류가 흐르지 않는 경우 선택된 셀의 메모리 필름(50)의 전하 저장 영역에 전하가 저장되는 것이 결정될 수 있다. 추가로, 양의 전압을 백 게이트 전극에 인가하고 선택된 제어 게이트 전극의 음의 판독 전압을 인가하는 동안 소스와 드레인 사이에 전류가 흐르는 경우 선택된 셀의 메모리 필름의 전하 저장 영역에 전하가 저장되지 않는 것이 결정될 수 있다.
일 구현예에서, 전기 바이어스 상태의 제1 쌍이 인가될 수 있고, 제1 후면 바이어스 전압을 백 게이트 전극에 인가하고 제1 제어 게이트 바이어스 전압을 선택된 셀의 제어 게이트 전극에 인가하는 것을 포함한다. 후속하여, 전기 바이어스 상태의 제2 쌍이 인가될 수 있고, 제2 후면 바이어스 전압을 백 게이트 전극에 인가하고, 제2 제어 게이트 바이어스 전압을 선택된 셀의 제어 게이트 전극에 인가하는 것을 포함한다. 전기 바이어스 상태의 제1 쌍과 전기 바이어스 상태의 제2 쌍은 순차적으로 인가될 수 있다. 일 구현예에서, 제1 및 제2 후면 바이어스 전압은 동일할 수 있고, 제1 및 제2 제어 게이트 바이어스 전압은 상이할 수 있다. 대안적으로, 제1 및 제2 후면 바이어스 전압은 상이할 수 있고, 제1 및 제2 제어 게이트 바이어스 전압은 동일할 수 있다. 선택된 셀의 메모리 필름의 전하 저장 영역에 저장된 전하의 총량은, 반도체 채널(60 또는 160)을 통하는 전류가 전기 바이어스 상태의 제1 쌍에 대해 미리 한정된 임계 레벨 위에 있고 전기 바이어스 상태의 제2 쌍에 대해 미리 한정된 임계 레벨 아래에 있을 때 결정될 수 있다. 일 구현예에서, 백 게이트 전극에 인가된 양의 전압의 절대값은 선택된 제어 게이트 전극에 인가된 음의 판독 전압의 절대값보다 작을 수 있다. 일 구현예에서, 백 게이트 전극(68 또는 168)은 반도체 채널(60 또는 160)의 후면을 턴 온하고, 반도체 채널(60 또는 160)의 전면측(즉, 외측)을 통하는 누출 전류를 증가시키지 않고도 셀 전류를 증가시키도록 이용될 수 있다.
본 개시의 프로그래밍 및 측정 방법은 임의의 제1, 제2, 및 제3 예시적인 구조에서 구현된 바와 같이 3차원 메모리 디바이스와 연계하여 이용될 수 있다. 예시적인 예에서, 3차원 메모리 디바이스는, 도 9a, 도 9b, 도 18a 및 도 18b에 도시된 제1 및 제2 예시적인 구조에서와 같이 교번하는 스택(32, 142)을 통해 연장되고, 서로 측면으로 이격되는 제1 측벽 및 제2 측벽을 포함하는 트렌치, 트렌치에 걸쳐 있는 복수의 반도체 스트립 구조(160), 및 복수의 반도체 스트립 구조의 내부 측벽과 콘택하는 백 게이트 유전체(168)를 포함할 수 있다. 각 반도체 스트립 구조(160)는 제1 측벽의 각 부분 및 제2 측벽의 각 부분과 콘택할 수 있고, 서로 측면으로 이격될 수 있다. 복수의 반도체 스트립 구조(160) 각각은 적어도 하나의 반도체 채널을 포함할 수 있다. 백 게이트 전극(168)은 백 게이트 유전체(166)의 내부 측벽과 콘택할 수 있다. 각 반도체 채널은 제1 예시적인 구조에서와 같이 메모리 필름(50)에 의해 기판(10)으로부터 전기적으로 절연될 수 있다. 대안적으로, 복수의 반도체 스트립 구조(160) 각각은 제2 예시적인 구조에서와 같이 기판(10) 내에 위치된 소스 라인 층(12)에 전기적으로 단락될 수 있다.
다른 예시적인 예에서, 3차원 메모리 디바이스는 도 30a 및 도 30b에 도시된 제3 예시적인 구조에서와 같이 교번하는 스택(32, 46)을 통해 연장되는 메모리 개구부 내에 위치된 필라 구조(68, 66, 60, 63, 30, 50)를 더 포함할 수 있다. 필라 구조(68, 66, 60, 63, 30, 50)는 백 게이트 전극(68) 및 백 게이트 전극(68)을 측면으로 둘러싸는 상주된 층의 세트를 포함할 수 있다. 상주된 층의 세트는 내부로부터 외부로, 백 게이트 유전체(66), 반도체 채널(60), 및 메모리 필름(50)을 포함할 수 있다.
이전 설명이 특정한 바람직한 구현예를 언급하지만, 본 개시가 이에 제한되지 않는다는 것이 이해될 것이다. 다양한 변형이 개시된 구현예에 대해 이루어질 수 있다는 것과, 그러한 변형이 본 개시의 범주 내에 있도록 의도된다는 것이 당업자에게 발생할 것이다. 특정한 구조 및/또는 구성을 이용하는 구현예가 본 개시에서 예시되는 경우, 그러한 치환이 명확히 숨겨지지 않거나 그렇지 않으면 당업자에게 가능하지 않은 것으로 알려져 있지 않은 경우 본 개시가 기능적으로 동등한 임의의 다른 호환 구조 및/또는 구성을 통해 실시될 수 있다는 것이 이해된다. 본 명세서에 언급된 모든 공보, 특허 출원 및 특허는 그 전체가 본 명세서에서 참고용으로 병합된다.

Claims (68)

  1. 삭제
  2. 모놀리식 3차원 메모리 디바이스로서,
    교번하는 복수의 절연체 층들과 전기적 전도성 층들을 포함하고 기판의 상부 표면 위에 위치된 스택;
    상기 스택을 통해 연장되는 개구부;
    상기 개구부에 위치된 메모리 필름;
    적어도 일부분이 상기 기판의 상기 상부 표면에 실질적으로 수직하게 연장되도록 상기 개구부에서의 상기 메모리 필름 위에 위치되는 적어도 하나의 반도체 채널;
    상기 개구부에서의 상기 적어도 하나의 반도체 채널 위에 위치된 백 게이트 유전체;
    상기 개구부에서의 상기 백 게이트 유전체 위에 위치된 백 게이트 전극;
    상기 반도체 채널의 하부 부분에 인접한 소스 영역; 및
    상기 기판 위에 위치하고, 상기 소스 영역과 콘택하고 상기 소스 영역을 측면으로 둘러싸는 소스 전극
    을 포함하고,
    상기 디바이스는 디바이스 영역에 위치된 수직 NAND 디바이스를 포함하고;
    상기 스택에서의 상기 전기적 전도성 층들 중 적어도 하나는 상기 NAND 디바이스의 워드 라인을 포함하거나, 상기 워드 라인에 전기적으로 연결되고;,
    상기 개구부는 메모리 개구부를 포함하고;
    상기 적어도 하나의 반도체 채널은 상기 메모리 개구부에 위치된 필라 형상의 반도체 채널을 포함하고;
    필라 구조는 상기 메모리 개구부 내에 위치되고, 상기 백 게이트 전극 및 상기 백 게이트 전극을 측면으로 둘러싸는 상주된(nested) 층들의 세트를 포함하고, 상기 상주된 층들의 세트는 내부로부터 외부로, 상기 백 게이트 유전체, 상기 반도체 채널, 및 상기 메모리 필름의 적어도 일부분을 포함하고;
    상기 소스 영역은 백 게이트 유전체의 일부를 측면으로 둘러싸고;
    상기 소스 전극은 상기 스택 밑에 놓이고;
    후면 콘택 비아 구조가 상기 스택을 통해 연장되고, 상기 소스 전극과 콘택하고,
    상기 백 게이트 전극의 하부 표면과 콘택하고 상기 반도체 채널로부터 전기적으로 절연되는 패터닝된 전도성 물질 층을 더 포함하는, 모놀리식 3차원 메모리 디바이스.
  3. 제2항에 있어서, 상기 패터닝된 전도성 물질 층은 상기 스택을 통해 다른 메모리 개구부 내에 위치된 다른 백 게이트 전극의 하부 표면과 콘택하는, 모놀리식 3차원 메모리 디바이스.
  4. 제2항에 있어서, 상기 기판의 상부 부분 내에 내장되고 상기 패터닝된 전도성 물질 층의 하부 표면과 콘택하는 유전 물질 부분을 더 포함하는, 모놀리식 3차원 메모리 디바이스.
  5. 모놀리식 3차원 메모리 디바이스로서,
    교번하는 복수의 절연체 층들과 전기적 전도성 층들을 포함하고 기판의 상부 표면 위에 위치된 스택;
    상기 스택을 통해 연장되는 개구부;
    상기 개구부에 위치된 메모리 필름;
    적어도 일부분이 상기 기판의 상기 상부 표면에 실질적으로 수직하게 연장되도록 상기 개구부에서의 상기 메모리 필름 위에 위치되는 적어도 하나의 반도체 채널;
    상기 개구부에서의 상기 적어도 하나의 반도체 채널 위에 위치된 백 게이트 유전체;
    상기 개구부에서의 상기 백 게이트 유전체 위에 위치된 백 게이트 전극;
    상기 반도체 채널의 하부 부분에 인접한 소스 영역; 및
    상기 기판 위에 위치하고, 상기 소스 영역과 콘택하고 상기 소스 영역을 측면으로 둘러싸는 소스 전극
    을 포함하고,
    상기 디바이스는 디바이스 영역에 위치된 수직 NAND 디바이스를 포함하고;
    상기 스택에서의 상기 전기적 전도성 층들 중 적어도 하나는 상기 NAND 디바이스의 워드 라인을 포함하거나, 상기 워드 라인에 전기적으로 연결되고;,
    상기 개구부는 메모리 개구부를 포함하고;
    상기 적어도 하나의 반도체 채널은 상기 메모리 개구부에 위치된 필라 형상의 반도체 채널을 포함하고;
    필라 구조는 상기 메모리 개구부 내에 위치되고, 상기 백 게이트 전극 및 상기 백 게이트 전극을 측면으로 둘러싸는 상주된(nested) 층들의 세트를 포함하고, 상기 상주된 층들의 세트는 내부로부터 외부로, 상기 백 게이트 유전체, 상기 반도체 채널, 및 상기 메모리 필름의 적어도 일부분을 포함하고;
    상기 소스 영역은 백 게이트 유전체의 일부를 측면으로 둘러싸고;
    상기 소스 전극은 상기 스택 밑에 놓이고;
    후면 콘택 비아 구조가 상기 스택을 통해 연장되고, 상기 소스 전극과 콘택하고,
    상기 백 게이트 전극의 상부 표면과 콘택하는 유전 캡 부분; 및
    상기 반도체 채널의 상부 표면 및 상기 유전 캡 부분의 표면과 콘택하는 드레인 영역
    을 더 포함하는, 모놀리식 3차원 메모리 디바이스.
  6. 모놀리식 3차원 메모리 디바이스로서,
    교번하는 복수의 절연체 층들과 전기적 전도성 층들을 포함하고 기판의 상부 표면 위에 위치된 스택;
    상기 스택을 통해 연장되는 개구부;
    상기 개구부에 위치된 메모리 필름;
    적어도 일부분이 상기 기판의 상기 상부 표면에 실질적으로 수직하게 연장되도록 상기 개구부에서의 상기 메모리 필름 위에 위치되는 적어도 하나의 반도체 채널;
    상기 개구부에서의 상기 적어도 하나의 반도체 채널 위에 위치된 백 게이트 유전체;
    상기 개구부에서의 상기 백 게이트 유전체 위에 위치된 백 게이트 전극;
    상기 반도체 채널의 하부 부분에 인접한 소스 영역; 및
    상기 기판 위에 위치하고, 상기 소스 영역과 콘택하고 상기 소스 영역을 측면으로 둘러싸는 소스 전극
    을 포함하고,
    상기 디바이스는 디바이스 영역에 위치된 수직 NAND 디바이스를 포함하고;
    상기 스택에서의 상기 전기적 전도성 층들 중 적어도 하나는 상기 NAND 디바이스의 워드 라인을 포함하거나, 상기 워드 라인에 전기적으로 연결되고;,
    상기 개구부는 메모리 개구부를 포함하고;
    상기 적어도 하나의 반도체 채널은 상기 메모리 개구부에 위치된 필라 형상의 반도체 채널을 포함하고;
    필라 구조는 상기 메모리 개구부 내에 위치되고, 상기 백 게이트 전극 및 상기 백 게이트 전극을 측면으로 둘러싸는 상주된(nested) 층들의 세트를 포함하고, 상기 상주된 층들의 세트는 내부로부터 외부로, 상기 백 게이트 유전체, 상기 반도체 채널, 및 상기 메모리 필름의 적어도 일부분을 포함하고;
    상기 소스 영역은 백 게이트 유전체의 일부를 측면으로 둘러싸고;
    상기 소스 전극은 상기 스택 밑에 놓이고;
    후면 콘택 비아 구조가 상기 스택을 통해 연장되고, 상기 소스 전극과 콘택하고,
    상기 메모리 필름과 동일한 조성물을 갖고, 상기 소스 영역과 상기 소스 전극 중 적어도 하나 아래에서 상기 백 게이트 유전체의 외부 측벽과 콘택하는 고리형 유전 물질 부분을 더 포함하는, 모놀리식 3차원 메모리 디바이스.
  7. 모놀리식 3차원 메모리 디바이스로서,
    교번하는 복수의 절연체 층들과 전기적 전도성 층들을 포함하고 기판의 상부 표면 위에 위치된 스택;
    상기 스택을 통해 연장되는 개구부;
    상기 개구부에 위치된 메모리 필름;
    적어도 일부분이 상기 기판의 상기 상부 표면에 실질적으로 수직하게 연장되도록 상기 개구부에서의 상기 메모리 필름 위에 위치되는 적어도 하나의 반도체 채널;
    상기 개구부에서의 상기 적어도 하나의 반도체 채널 위에 위치된 백 게이트 유전체;
    상기 개구부에서의 상기 백 게이트 유전체 위에 위치된 백 게이트 전극;
    상기 반도체 채널의 하부 부분에 인접한 소스 영역; 및
    상기 기판 위에 위치하고, 상기 소스 영역과 콘택하고 상기 소스 영역을 측면으로 둘러싸는 소스 전극
    을 포함하고,
    상기 디바이스는 디바이스 영역에 위치된 수직 NAND 디바이스를 포함하고;
    상기 스택에서의 상기 전기적 전도성 층들 중 적어도 하나는 상기 NAND 디바이스의 워드 라인을 포함하거나, 상기 워드 라인에 전기적으로 연결되고;,
    상기 개구부는 메모리 개구부를 포함하고;
    상기 적어도 하나의 반도체 채널은 상기 메모리 개구부에 위치된 필라 형상의 반도체 채널을 포함하고;
    필라 구조는 상기 메모리 개구부 내에 위치되고, 상기 백 게이트 전극 및 상기 백 게이트 전극을 측면으로 둘러싸는 상주된(nested) 층들의 세트를 포함하고, 상기 상주된 층들의 세트는 내부로부터 외부로, 상기 백 게이트 유전체, 상기 반도체 채널, 및 상기 메모리 필름의 적어도 일부분을 포함하고;
    상기 소스 영역은 백 게이트 유전체의 일부를 측면으로 둘러싸고;
    상기 소스 전극은 상기 스택 밑에 놓이고;
    후면 콘택 비아 구조가 상기 스택을 통해 연장되고, 상기 소스 전극과 콘택하고,
    상기 소스 영역은 상기 반도체 채널과 동일한 수평 단면 형상을 갖고, 상기 백 게이트 유전체에 의해 상기 백 게이트 전극으로부터 측면으로 이격되는, 모놀리식 3차원 메모리 디바이스.
  8. 모놀리식 3차원 메모리 디바이스로서,
    교번하는 복수의 절연체 층들과 전기적 전도성 층들을 포함하고 기판의 상부 표면 위에 위치된 스택;
    상기 스택을 통해 연장되는 개구부;
    상기 개구부에 위치된 메모리 필름;
    적어도 일부분이 상기 기판의 상기 상부 표면에 실질적으로 수직하게 연장되도록 상기 개구부에서의 상기 메모리 필름 위에 위치되는 적어도 하나의 반도체 채널;
    상기 개구부에서의 상기 적어도 하나의 반도체 채널 위에 위치된 백 게이트 유전체;
    상기 개구부에서의 상기 백 게이트 유전체 위에 위치된 백 게이트 전극;
    상기 반도체 채널의 하부 부분에 인접한 소스 영역; 및
    상기 기판 위에 위치하고, 상기 소스 영역과 콘택하고 상기 소스 영역을 측면으로 둘러싸는 소스 전극
    을 포함하고,
    상기 디바이스는 디바이스 영역에 위치된 수직 NAND 디바이스를 포함하고;
    상기 스택에서의 상기 전기적 전도성 층들 중 적어도 하나는 상기 NAND 디바이스의 워드 라인을 포함하거나, 상기 워드 라인에 전기적으로 연결되고;,
    상기 개구부는 메모리 개구부를 포함하고;
    상기 적어도 하나의 반도체 채널은 상기 메모리 개구부에 위치된 필라 형상의 반도체 채널을 포함하고;
    필라 구조는 상기 메모리 개구부 내에 위치되고, 상기 백 게이트 전극 및 상기 백 게이트 전극을 측면으로 둘러싸는 상주된(nested) 층들의 세트를 포함하고, 상기 상주된 층들의 세트는 내부로부터 외부로, 상기 백 게이트 유전체, 상기 반도체 채널, 및 상기 메모리 필름의 적어도 일부분을 포함하고;
    상기 소스 영역은 백 게이트 유전체의 일부를 측면으로 둘러싸고;
    상기 소스 전극은 상기 스택 밑에 놓이고;
    후면 콘택 비아 구조가 상기 스택을 통해 연장되고, 상기 소스 전극과 콘택하고,
    상기 디바이스 영역에 인접하게 위치된 스텝형 워드 라인 연결 영역;
    상기 워드 라인 연결 영역에서의 각 워드 라인들과 콘택하는 복수의 워드 라인 콘택 비아 구조들;
    상기 교번하는 층들의 스택 아래에 위치되고 상기 백 게이트 전극과 콘택하는 전도성 물질 층; 및
    상기 워드 라인 연결 영역에서의 상기 전도성 층과 콘택하는 백 게이트 콘택 비아 구조
    를 더 포함하는, 모놀리식 3차원 메모리 디바이스.
  9. 삭제
  10. 3차원 NAND 스트링을 판독하는 방법으로서,
    상기 3차원 NAND 스트링은, 적어도 하나의 수직 부분을 갖는 반도체 채널, 복수의 수직으로 분리된 제어 게이트 전극들, 상기 반도체 채널의 상기 수직 부분의 제1 측부와 상기 제어 게이트 전극들 사이에 위치된 메모리 필름, 백 게이트 전극, 및 상기 반도체 채널의 상기 수직 부분의 제2 부와 상기 백 게이트 전극 사이에 위치된 백 게이트 유전체를 포함하고,
    상기 방법은,
    양의 전압을 상기 백 게이트 전극에 인가하는 단계; 및
    상기 NAND 스트링의 선택된 셀을 판독하기 위해 음의 판독 전압을 선택된 제어 게이트 전극에 인가하는 단계
    를 포함하고,
    상기 백 게이트 전극에 인가되는 상기 양의 전압의 절대값은 상기 선택된 제어 게이트 전극에 인가되는 상기 음의 판독 전압의 절대값보다 작은, 3차원 NAND 스트링을 판독하는 방법.
  11. 제10항에 있어서, 상기 NAND 스트링의 소스와 드레인 사이에 전압을 인가하는 단계를 더 포함하는, 3차원 NAND 스트링을 판독하는 방법.
  12. 3차원 NAND 스트링을 판독하는 방법으로서,
    상기 3차원 NAND 스트링은, 적어도 하나의 수직 부분을 갖는 반도체 채널, 복수의 수직으로 분리된 제어 게이트 전극들, 상기 반도체 채널의 상기 수직 부분의 제1 측부와 상기 제어 게이트 전극들 사이에 위치된 메모리 필름, 백 게이트 전극, 및 상기 반도체 채널의 상기 수직 부분의 제2 측부와 상기 백 게이트 전극 사이에 위치된 백 게이트 유전체를 포함하고,
    상기 방법은,
    양의 전압을 상기 백 게이트 전극에 인가하는 단계;
    상기 NAND 스트링의 선택된 셀을 판독하기 위해 음의 판독 전압을 선택된 제어 게이트 전극에 인가하는 단계;
    상기 NAND 스트링의 소스와 드레인 사이에 전압을 인가하는 단계; 및
    상기 양의 전압을 상기 백 게이트 전극에 인가하고 상기 선택된 제어 게이트 전극의 상기 음의 판독 전압을 인가하는 동안 상기 소스와 상기 드레인 사이에 전류가 흐르지 않는 경우, 상기 선택된 셀의 상기 메모리 필름의 전하 저장 영역에 전하가 저장된다고 결정하는 단계
    를 포함하는, 3차원 NAND 스트링을 판독하는 방법.
  13. 3차원 NAND 스트링을 판독하는 방법으로서,
    상기 3차원 NAND 스트링은, 적어도 하나의 수직 부분을 갖는 반도체 채널, 복수의 수직으로 분리된 제어 게이트 전극들, 상기 반도체 채널의 상기 수직 부분의 제1 측부와 상기 제어 게이트 전극들 사이에 위치된 메모리 필름, 백 게이트 전극, 및 상기 반도체 채널의 상기 수직 부분의 제2 측부와 상기 백 게이트 전극 사이에 위치된 백 게이트 유전체를 포함하고,
    상기 방법은,
    양의 전압을 상기 백 게이트 전극에 인가하는 단계;
    상기 NAND 스트링의 선택된 셀을 판독하기 위해 음의 판독 전압을 선택된 제어 게이트 전극에 인가하는 단계;.
    상기 NAND 스트링의 소스와 드레인 사이에 전압을 인가하는 단계; 및
    상기 양의 전압을 상기 백 게이트 전극에 인가하고 상기 선택된 제어 게이트 전극의 상기 음의 판독 전압을 인가하는 동안 상기 소스와 상기 드레인 사이에 전류가 흐르는 경우, 상기 선택된 셀의 상기 메모리 필름의 전하 저장 영역에 전하가 저장되지 않는다고 결정하는 단계
    를 포함하는, 3차원 NAND 스트링을 판독하는 방법.
  14. 3차원 NAND 스트링을 판독하는 방법으로서,
    상기 3차원 NAND 스트링은, 적어도 하나의 수직 부분을 갖는 반도체 채널, 복수의 수직으로 분리된 제어 게이트 전극들, 상기 반도체 채널의 상기 수직 부분의 제1 측부와 상기 제어 게이트 전극들 사이에 위치된 메모리 필름, 백 게이트 전극, 및 상기 반도체 채널의 상기 수직 부분의 제2 측부와 상기 백 게이트 전극 사이에 위치된 백 게이트 유전체를 포함하고,
    상기 방법은,
    양의 전압을 상기 백 게이트 전극에 인가하는 단계;
    상기 NAND 스트링의 선택된 셀을 판독하기 위해 음의 판독 전압을 선택된 제어 게이트 전극에 인가하는 단계;
    상기 NAND 스트링의 소스와 드레인 사이에 전압을 인가하는 단계;
    제1 후면 바이어스 전압을 상기 백 게이트 전극에 인가하고 제1 제어 게이트 바이어스 전압을 상기 선택된 셀의 상기 제어 게이트 전극에 인가하는 것을 포함하는, 전기 바이어스 상태들의 제1 쌍을 인가하는 단계;
    제2 후면 바이어스 전압을 상기 백 게이트 전극에 인가하고 제2 제어 게이트 바이어스 전압을 상기 선택된 셀의 상기 제어 게이트 전극에 인가하는 것을 포함하는, 전기 바이어스 상태들의 제2 쌍을 인가하는 단계; 및
    상기 반도체 채널을 통하는 전류가 전기 바이어스 상태들의 상기 제1 쌍에 대해 미리 정의된 임계 레벨 위에 있고 전기 바이어스 상태들의 상기 제2 쌍에 대해 미리 정의된 임계 레벨 아래에 있을 때, 상기 선택된 셀의 상기 메모리 필름의 전하 저장 영역에 저장된 전하의 총량을 결정하는 단계
    를 포함하고,
    (i) 상기 제1 후면 바이어스 전압 및 상기 제2 후면 바이어스 전압은 동일하고, 상기 제1 제어 게이트 바이어스 전압 및 상기 제2 제어 게이트 바이어스 전압은 상이하고, 또는
    (ii) 상기 제1 후면 바이어스 전압 및 상기 제2 후면 바이어스 전압은 상이하고, 상기 제1 제어 게이트 바이어스 전압 및 상기 제2 제어 게이트 바이어스 전압은 동일한, 3차원 NAND 스트링을 판독하는 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021261744A1 (ko) * 2020-06-23 2021-12-30 한양대학교 산학협력단 백 게이트를 포함하는 3차원 플래시 메모리
WO2022085967A1 (ko) * 2020-10-20 2022-04-28 한양대학교 산학협력단 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824966B1 (en) * 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US9922987B1 (en) * 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
KR102588311B1 (ko) * 2018-04-03 2023-10-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102629478B1 (ko) 2018-11-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10784273B2 (en) 2019-01-18 2020-09-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11177269B2 (en) 2019-02-15 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11075218B2 (en) * 2019-05-22 2021-07-27 Sandisk Technologies Llc Method of making a three-dimensional memory device using silicon nitride etching end point detection
US11121143B2 (en) * 2019-05-24 2021-09-14 Micron Technology, Inc. Integrated assemblies having conductive posts extending through stacks of alternating materials
KR102711222B1 (ko) * 2019-09-04 2024-09-27 삼성전자주식회사 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법
US11011209B2 (en) * 2019-10-01 2021-05-18 Sandisk Technologies Llc Three-dimensional memory device including contact-level bit-line-connection structures and methods of making the same
US11088170B2 (en) * 2019-11-25 2021-08-10 Sandisk Technologies Llc Three-dimensional ferroelectric memory array including integrated gate selectors and methods of forming the same
US11127759B2 (en) 2020-02-25 2021-09-21 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
US11121153B1 (en) 2020-02-25 2021-09-14 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
WO2021173173A1 (en) * 2020-02-25 2021-09-02 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
US11139386B2 (en) 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11121145B1 (en) 2020-03-03 2021-09-14 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11557597B2 (en) 2020-03-03 2023-01-17 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
KR102316535B1 (ko) * 2020-05-04 2021-10-25 한양대학교 산학협력단 원가절감형 비트라인 구조를 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
US11257839B2 (en) 2020-05-12 2022-02-22 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11387243B2 (en) 2020-05-13 2022-07-12 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11282847B2 (en) 2020-05-13 2022-03-22 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11251190B2 (en) 2020-05-13 2022-02-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11411012B2 (en) 2020-05-13 2022-08-09 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11393835B2 (en) 2020-06-05 2022-07-19 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11502128B2 (en) * 2020-06-18 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
KR102509658B1 (ko) * 2020-06-23 2023-03-15 한양대학교 산학협력단 백 게이트를 포함하는 3차원 플래시 메모리
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11437391B2 (en) * 2020-07-06 2022-09-06 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11495618B2 (en) * 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11527553B2 (en) * 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
KR102537270B1 (ko) * 2020-09-15 2023-05-26 한양대학교 산학협력단 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리
KR102494930B1 (ko) * 2020-10-21 2023-02-06 한양대학교 산학협력단 프로그램 동작을 개선하는 3차원 플래시 메모리 및 그 동작 방법
KR102497881B1 (ko) * 2020-10-29 2023-02-10 한양대학교 산학협력단 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법
US11658226B2 (en) 2021-02-19 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Backside gate contact
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
KR102544004B1 (ko) * 2021-05-14 2023-06-15 한양대학교 산학협력단 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102633429B1 (ko) * 2021-09-02 2024-02-05 한양대학교 산학협력단 메모리 윈도우를 확장시킨 3차원 플래시 메모리
KR102624193B1 (ko) * 2021-05-14 2024-01-11 한양대학교 산학협력단 3차원 플래시 메모리의 개선된 프로그램 동작 방법
KR102627215B1 (ko) * 2021-05-14 2024-01-19 한양대학교 산학협력단 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102603208B1 (ko) * 2021-07-01 2023-11-16 한양대학교 산학협력단 3차원 플래시 메모리의 개선된 프로그램 동작 방법
US20240274203A1 (en) * 2021-05-14 2024-08-15 Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) Method for operating three-dimensional flash memory
WO2022239957A1 (ko) * 2021-05-14 2022-11-17 한양대학교 산학협력단 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102597549B1 (ko) * 2021-06-28 2023-11-02 한양대학교 산학협력단 3차원 플래시 메모리의 판독 동작 방법
KR102633697B1 (ko) * 2021-10-13 2024-02-05 한양대학교 산학협력단 독립된 데이터 저장 패턴 구조를 갖는 3차원 플래시 메모리
WO2023153670A1 (ko) * 2022-02-11 2023-08-17 한양대학교 산학협력단 강유전체 기반의 데이터 저장 패턴 및 백 게이트를 포함하는 3차원 플래시 메모리의 동작 방법
KR20230121269A (ko) * 2022-02-11 2023-08-18 한양대학교 산학협력단 강유전체 기반의 데이터 저장 패턴을 포함하는 3차원 플래시 메모리의 동작 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140912A (ja) 2006-11-30 2008-06-19 Toshiba Corp 不揮発性半導体記憶装置
US20120267699A1 (en) 2011-04-19 2012-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
JP2013161803A (ja) 2012-02-01 2013-08-19 Toshiba Corp 半導体記憶装置
US20130234233A1 (en) 2012-03-07 2013-09-12 Tomoko Fujiwara Semiconductor memory device
JP2013197546A (ja) 2012-03-22 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
US20140252443A1 (en) 2013-03-06 2014-09-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009512A (ja) * 2010-06-22 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140912A (ja) 2006-11-30 2008-06-19 Toshiba Corp 不揮発性半導体記憶装置
US20120267699A1 (en) 2011-04-19 2012-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
JP2013161803A (ja) 2012-02-01 2013-08-19 Toshiba Corp 半導体記憶装置
US20130234233A1 (en) 2012-03-07 2013-09-12 Tomoko Fujiwara Semiconductor memory device
JP2013197546A (ja) 2012-03-22 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
US20140252443A1 (en) 2013-03-06 2014-09-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021261744A1 (ko) * 2020-06-23 2021-12-30 한양대학교 산학협력단 백 게이트를 포함하는 3차원 플래시 메모리
WO2022085967A1 (ko) * 2020-10-20 2022-04-28 한양대학교 산학협력단 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법

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