WO2021261744A1 - 백 게이트를 포함하는 3차원 플래시 메모리 - Google Patents

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송윤흡
송창은
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한양대학교 산학협력단
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Definitions

  • the following embodiments relate to a three-dimensional flash memory, and more particularly, to a three-dimensional flash memory having a structure for improving cell characteristics and reliability, and a technology for an operating method thereof.
  • a flash memory device is an Electrically Erasable Programmable Read Only Memory (EEPROM), the memory being, for example, a computer, a digital camera, an MP3 player, a game system, a memory stick. ) can be commonly used. Such a flash memory device electrically controls input/output of data by Fowler-Nordheimtunneling or hot electron injection.
  • EEPROM Electrically Erasable Programmable Read Only Memory
  • the three-dimensional flash memory array includes a common source line CSL, a bit line BL, and a common source line CSL and a bit line BL.
  • ) may include a plurality of cell strings (CSTR) disposed between.
  • the bit lines are two-dimensionally arranged, and a plurality of cell strings CSTR are connected in parallel to each of the bit lines.
  • the cell strings CSTR may be commonly connected to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL. In this case, there may be a plurality of common source lines CSL, and the plurality of common source lines CSL may be two-dimensionally arranged.
  • the same voltage may be applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.
  • Each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL, a string select transistor SST connected to the bit line BL, and ground and string select transistors GST and SST. ) may be formed of a plurality of memory cell transistors MCT disposed between. In addition, the ground select transistor GST, the string select transistor SST, and the memory cell transistors MCT may be connected in series.
  • the common source line CSL may be commonly connected to sources of the ground select transistors GST.
  • the ground select line GSL, the plurality of word lines WL0 - WL3 and the plurality of string select lines SSL disposed between the common source line CSL and the bit line BL are ground selectable. It may be used as electrode layers of the transistor GST, the memory cell transistors MCT, and the string select transistors SST, respectively.
  • each of the memory cell transistors MCT includes a memory element.
  • the string selection line SSL may be expressed as an upper selection line USL
  • the ground selection line GSL may be expressed as a lower selection line LSL.
  • the conventional 3D flash memory increases the degree of integration by vertically stacking cells in order to meet the excellent performance and low price demanded by consumers.
  • interlayer insulating layers 211 and horizontal structures 250 are alternately formed on a substrate 200 .
  • Repeatedly formed electrode structures 215 are disposed and manufactured.
  • the interlayer insulating layers 211 and the horizontal structures 250 may extend in the first direction.
  • the interlayer insulating layers 211 may be, for example, a silicon oxide layer, and the lowermost interlayer insulating layer 211a of the interlayer insulating layers 211 may have a thickness smaller than that of the other interlayer insulating layers 211 .
  • Each of the horizontal structures 250 may include first and second blocking insulating layers 242 and 243 and an electrode layer 245 .
  • a plurality of electrode structures 215 may be provided, and the plurality of electrode structures 215 may be disposed to face each other in a second direction crossing the first direction.
  • the first and second directions may correspond to the x-axis and the y-axis of FIG. 2 , respectively.
  • Trenches 240 separating the plurality of electrode structures 215 may extend in the first direction.
  • Highly doped impurity regions may be formed in the substrate 200 exposed by the trenches 240 , so that a common source line CSL may be disposed.
  • isolation insulating layers filling the trenches 240 may be further disposed.
  • Vertical structures 230 penetrating the electrode structure 215 may be disposed.
  • the vertical structures 230 may be arranged in a matrix form along the first and second directions.
  • the vertical structures 230 may be arranged in the second direction, and may be arranged in a zigzag shape in the first direction.
  • Each of the vertical structures 230 may include a passivation layer 224 , a charge storage layer 225 , a tunnel insulating layer 226 , and a channel layer 227 .
  • the channel layer 227 may be disposed in a hollow tube shape therein, and in this case, a buried film 228 filling the inside of the channel layer 227 may be further disposed.
  • a drain region D may be disposed on the channel layer 227 , and a conductive pattern 229 may be formed on the drain region D to be connected to the bit line BL.
  • the bit line BL may extend in a direction crossing the horizontal electrodes 250 , for example, in a second direction.
  • the vertical structures 230 aligned in the second direction may be connected to one bit line BL.
  • the first and second blocking insulating layers 242 and 243 included in the horizontal structures 250 and the charge storage layer 225 and the tunnel insulating layer 226 included in the vertical structures 230 are the 3D flash memory. It can be defined as an oxide-nitride-oxide (ONO) layer that is an information storage element. That is, some of the information storage elements may be included in the vertical structures 230 , and others may be included in the horizontal structures 250 . For example, among the information storage elements, the charge storage layer 225 and the tunnel insulating layer 226 are included in the vertical structures 230 , and the first and second blocking insulating layers 242 and 243 are the horizontal structures 250 . can be included in
  • Epitaxial patterns 222 may be disposed between the substrate 200 and the vertical structures 230 .
  • the epitaxial patterns 222 connect the substrate 200 and the vertical structures 230 .
  • the epitaxial patterns 222 may contact the horizontal structures 250 of at least one layer. That is, the epitaxial patterns 222 may be disposed to be in contact with the lowermost horizontal structure 250a.
  • the epitaxial patterns 222 may be disposed to contact the horizontal structures 250 of a plurality of layers, for example, two layers. Meanwhile, when the epitaxial patterns 222 are disposed to be in contact with the lowermost horizontal structure 250a , the lowermost horizontal structure 250a may be disposed to be thicker than the remaining horizontal structures 250 .
  • the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 may correspond to the ground selection line GSL of the 3D flash memory array described with reference to FIG. 1 , and the vertical structures 230 .
  • the remaining horizontal structures 250 in contact with may correspond to a plurality of word lines WL0-WL3.
  • Each of the epitaxial patterns 222 has a recessed sidewall 222a. Accordingly, the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 is disposed along the profile of the recessed sidewall 222a. That is, the lowermost horizontal structure 250a may be disposed in a convex shape inward along the recessed sidewalls 222a of the epitaxial patterns 222 .
  • the conventional three-dimensional flash memory having such a structure has a problem in that cell characteristics and reliability are deteriorated due to an increase in the number of vertical memory cells.
  • the following embodiments intend to propose a technique for improving cell characteristics and reliability.
  • one embodiment proposes a three-dimensional flash memory having a structure in which a back gate is extended inside a channel layer.
  • embodiments propose a three-dimensional flash memory including a back gate to which a pass voltage for forming a channel or boosting a channel layer is applied.
  • a 3D flash memory may include a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and a plurality of strings extending in one direction on the substrate through the plurality of word lines, each of the plurality of strings extending in the one direction and extending in the one direction to surround the channel layer and the channel layer. and an extended charge storage layer, wherein the channel layer and the charge storage layer constitute a plurality of memory cells corresponding to the plurality of word lines, wherein the channel layer is formed by the channel layer. and a back gate extending in the one direction while at least a portion thereof is wrapped, and an insulating layer extending in the one direction between the back gate and the channel layer.
  • a pass voltage for forming a channel in the channel layer or boosting the channel layer may be applied to the back gate during a program operation on a target memory cell.
  • a ground voltage is applied to a bit line of the selected string, and a ground voltage is applied to the bit line of the plurality of word lines.
  • a program voltage is applied to a word line corresponding to a target memory cell, and the pass voltage is applied to the back gate, and at the same time, word lines corresponding to the remaining memory cells except for the target memory cell among the plurality of word lines are floated ( floating), it may be characterized in that a channel for a program operation on the target memory cell is formed.
  • a power voltage is applied to a bit line of the unselected string, and the A power voltage is applied to a string selection line (SSL) to float the unselected string itself, and at the same time, the pass voltage is applied to the back gate, thereby boosting the unselected string by the program voltage for the target memory cell.
  • SSL string selection line
  • a region corresponding to a ground selection line (GSL) disposed under the plurality of word lines or a region corresponding to the GSL in the channel layer may reduce the leakage current in the GSL. It may be characterized in that it has a structure to prevent it.
  • GSL ground selection line
  • the back gate may be formed to extend over an inner region of the channel layer corresponding to the plurality of word lines.
  • the back gate is formed to extend through the substrate on which the plurality of strings are extended and extend to a substrate for the back gate positioned below the substrate on which the plurality of strings are extended, , the substrate for the back gate may be used for heat dissipation of the plurality of strings.
  • a wiring for a voltage applied to the back gate may be formed on any one surface of an upper surface or a lower surface of the substrate for the back gate.
  • the back gate is formed to extend through the substrate on which the plurality of strings are extended, and to extend to a back gate plate disposed in a horizontal direction under the substrate on which the plurality of strings are formed to extend, , the back gate plate serves to prevent warpage of the substrate by relieving film stress of the plurality of word lines between the plurality of word lines and the substrate can be done with
  • a program enhancement voltage for increasing the threshold voltages of the plurality of memory cells to improve the program speed of the plurality of memory cells may be characterized in that it is authorized.
  • an erase voltage for memory cells included in the plurality of strings may be applied to the back gate during an erase operation.
  • a program enhancement voltage for forming an inversion in the channel layer in the program operation and improving a program speed of the target memory cell may be characterized in that it is approved.
  • voltages for performing an erase operation on memory cells included in the plurality of strings in two steps are applied to the back gate during an erase operation.
  • a ground voltage for generating a hole is applied to the back gate as the plurality of word lines are floated, and in the second step of the erase operation, the back gate The gate may be floated for hole injection as a ground voltage is applied to the plurality of word lines.
  • a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines and a plurality of strings extending in one direction on the substrate through the plurality of word lines, each of the plurality of strings extending in the one direction and extending in the one direction to surround the channel layer and the channel layer.
  • the back gate may be characterized in that a pass voltage for forming a channel in the channel layer or boosting the channel layer is applied.
  • the hole in the channel layer extends through the substrate on which the plurality of strings are extended to the substrate for the back gate positioned below the substrate on which the plurality of strings are extended. It may be characterized in that it is extended.
  • a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, and a plurality of insulating layers alternately stacked between the plurality of word lines and a plurality of strings extending in one direction on the substrate through the plurality of word lines, each of the plurality of strings extending in the one direction and extending in the one direction and extending in the one direction to surround the channel layer
  • a semiconductor structure comprising a charge storage layer extending from 1 preparing an insulating film; forming a second insulating film including an inner hole in the hole to extend in the one direction; and extending the back gate in the one direction using a conductive material in the inner hole of the second insulating layer.
  • a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, and a plurality of insulation stacked alternately between the plurality of word lines a plurality of strings extending in one direction on the substrate through layers and the plurality of word lines, each of the plurality of strings extending in the one direction preparing a semiconductor structure comprising a charge storage layer formed extending in the direction; forming a first hole extending in the one direction in the channel layer in the semiconductor structure; forming an insulating film extending in the one direction in the first hole; forming a second hole extending in the one direction in the insulating layer; and forming a back gate extending in the one direction using a conductive material in the second hole.
  • a plurality of sacrificial layers are formed extending in a horizontal direction on a substrate and sequentially stacked, and a plurality of insulating layers are alternately stacked between the plurality of sacrificial layers.
  • a plurality of strings extending in one direction on the substrate through the layers and the plurality of sacrificial layers; preparing a semiconductor structure including a charge storage layer extending in a direction, wherein a hole is formed in the channel layer in the semiconductor structure to extend in the one direction; removing the plurality of sacrificial layers through a hole in the channel layer; forming a plurality of word lines using a conductive material in a space from which the plurality of sacrificial layers are removed; forming an insulating film including an inner hole in the hole to extend in the one direction; and extending the back gate in the one direction using the conductive material in the inner hole of the insulating layer.
  • the method of manufacturing the 3D flash memory may include: forming a wiring for a voltage applied to the back gate in a region corresponding to the back gate among upper regions of each of the plurality of strings; and forming a bit line of each of the plurality of strings in a region corresponding to the channel layer among the upper regions of each of the plurality of strings.
  • a plurality of lower word lines extending in a horizontal direction on a substrate and sequentially stacked, a plurality of alternately stacked between the plurality of lower word lines a plurality of lower strings extending in one direction on the substrate through lower insulating layers and the plurality of lower word lines of
  • a lower semiconductor structure including a lower charge storage layer extending in the one direction to surround the lower channel layer, wherein the lower channel layer extends in the one direction while being at least partially surrounded by the lower channel layer preparing a lower back gate including a lower back gate and a lower insulating layer extending in the one direction between the lower back gate and the channel layer;
  • a plurality of upper word lines sequentially stacked, a plurality of upper insulating layers alternately stacked between the plurality of upper word lines, and a plurality of upper portions extending in one direction through the plurality of upper word lines
  • An upper semiconductor structure including strings, each of the plurality of upper strings including an upper channel layer extending
  • a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and a plurality of strings extending in one direction on the substrate through the plurality of word lines, each of the plurality of strings extending in the one direction and extending in the one direction to surround the channel layer and the channel layer. and an extended charge storage layer, wherein the channel layer and the charge storage layer constitute a plurality of memory cells corresponding to the plurality of word lines, wherein the channel layer is formed by the channel layer.
  • a back gate extending in the one direction so as to be able to apply a voltage for forming a channel in the channel layer with at least a portion thereof being surrounded, and an insulating layer extending in the one direction between the back gate and the channel layer.
  • a method of operating a 3D flash memory program may include: forming a channel in the channel layer or applying a pass voltage for boosting the channel layer to the back gate; A ground voltage is applied to a bit line of a selected string corresponding to a target memory cell to be subjected to a program operation among the plurality of strings, and a program voltage is applied to a word line corresponding to the target memory cell among the plurality of word lines.
  • a power voltage is applied to a bit line of an unselected string that does not correspond to the target memory cell among the plurality of strings and a power voltage is applied to SSL of the unselected string so that the unselected string itself floats and the back and boosting a channel layer included in the unselected string as the pass voltage is applied to a gate to prevent the memory cells included in the unselected string from being programmed by a program voltage for the target memory cell. do.
  • a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and a plurality of strings extending in one direction on the substrate through the plurality of word lines, each of the plurality of strings extending in the one direction and extending in the one direction to surround the channel layer and the channel layer. and an extended charge storage layer, wherein the channel layer and the charge storage layer constitute a plurality of memory cells corresponding to the plurality of word lines, wherein the channel layer is formed by the channel layer.
  • a back gate extending in the one direction so as to be able to apply a voltage for forming a channel in the channel layer with at least a portion thereof being surrounded, and an insulating layer extending in the one direction between the back gate and the channel layer.
  • a 3D flash memory read operation method includes: applying a program enhancement voltage for increasing threshold voltages of the plurality of memory cells to a back gate to improve a program speed for the plurality of memory cells; and a power voltage is applied to a bit line of a selected string corresponding to a target memory cell to be read operation from among the plurality of strings, and a verification voltage is applied to a word line corresponding to the target memory cell among the plurality of word lines is applied, and when a pass voltage is applied to word lines corresponding to the remaining memory cells except for the target memory cell among the plurality of word lines, performing a read operation on the selected string.
  • a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and a plurality of strings extending in one direction on the substrate through the plurality of word lines, each of the plurality of strings extending in the one direction and extending in the one direction to surround the channel layer and the channel layer. and an extended charge storage layer, wherein the channel layer and the charge storage layer constitute a plurality of memory cells corresponding to the plurality of word lines, wherein the channel layer is formed by the channel layer.
  • a back gate extending in the one direction so as to be able to apply a voltage for forming a channel in the channel layer with at least a portion thereof being surrounded, and an insulating layer extending in the one direction between the back gate and the channel layer.
  • An erase operation method of a 3D flash memory includes applying an erase voltage to memory cells included in the plurality of strings to the back gate.
  • a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and a plurality of strings extending in one direction on the substrate through the plurality of word lines, each of the plurality of strings extending in the one direction and extending in the one direction to surround the channel layer and the channel layer. and an extended charge storage layer, wherein the channel layer and the charge storage layer constitute a plurality of memory cells corresponding to the plurality of word lines, wherein the channel layer is formed by the channel layer.
  • a back gate extending in the one direction so as to be able to apply a voltage for forming a channel in the channel layer with at least a portion thereof being surrounded, and an insulating layer extending in the one direction between the back gate and the channel layer.
  • a program operation method of a 3D flash memory includes: applying a program enhancement voltage to the back gate to improve a program speed of a target memory cell subject to a program operation; applying a pass voltage to the word lines other than the word line corresponding to the target memory cell among the plurality of word lines; and forming an inversion in a channel layer included in a selected string corresponding to the target memory cell among the plurality of strings as the program enhancement voltage is applied to the back gate.
  • a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and a plurality of strings extending in one direction on the substrate through the plurality of word lines, each of the plurality of strings extending in the one direction and extending in the one direction to surround the channel layer and the channel layer. and an extended charge storage layer, wherein the channel layer and the charge storage layer constitute a plurality of memory cells corresponding to the plurality of word lines, wherein the channel layer is formed by the channel layer.
  • a back gate extending in the one direction so as to be able to apply a voltage for forming a channel in the channel layer with at least a portion thereof being surrounded, and an insulating layer extending in the one direction between the back gate and the channel layer.
  • An erase operation method of a 3D flash memory may include, in a first step of the erase operation, applying a ground voltage for generating a hole to the back gate as the plurality of word lines are floated; and floating the back gate for hole injection as a ground voltage is applied to the plurality of word lines in a second step of the erase operation.
  • some embodiments may propose a three-dimensional flash memory having a structure in which a back gate is extended inside a channel layer.
  • embodiments may propose a 3D flash memory including a back gate to which a pass voltage for forming a channel or boosting a channel layer is applied.
  • FIG. 1 is a simplified circuit diagram illustrating an array of a conventional three-dimensional flash memory.
  • FIG. 2 is a perspective view showing the structure of a conventional three-dimensional flash memory.
  • 3A is a Y-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 3B is an X-Y plan view illustrating a cross-section taken along line A-A' of the three-dimensional flash memory shown in FIG. 3A.
  • 4A to 4D are Y-Z cross-sectional views illustrating another implementation example of a 3D flash memory according to an embodiment.
  • 5A to 5B are Y-Z cross-sectional views illustrating a 3D flash memory according to another exemplary embodiment.
  • FIG. 6 is a flowchart illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 7 is a Y-Z cross-sectional view illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 8 is a flowchart illustrating a program operation of a 3D flash memory according to another exemplary embodiment.
  • FIG. 9 is a Y-Z cross-sectional view illustrating a program operation of a 3D flash memory according to another exemplary embodiment.
  • FIG. 10 is a flowchart illustrating a read operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 11 is a flowchart illustrating an erase operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 12 is a flowchart illustrating an erase operation of a 3D flash memory according to another exemplary embodiment.
  • FIG. 13 is a Y-Z cross-sectional view illustrating an erase operation of a 3D flash memory according to another exemplary embodiment.
  • FIG. 14 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 15A to 15D are Y-Z cross-sectional views illustrating a first implementation example of the manufacturing method of the 3D flash memory shown in FIG. 14 .
  • 16A to 16B are Y-Z cross-sectional views illustrating a second implementation example of the manufacturing method of the 3D flash memory shown in FIG. 14 .
  • 17 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 18A to 18K are Y-Z cross-sectional views illustrating an example implementation of the method of manufacturing the 3D flash memory shown in FIG. 17 .
  • 19 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 20A to 20E are Y-Z cross-sectional views illustrating examples of implementation of the method of manufacturing the 3D flash memory shown in FIG. 19 .
  • 21 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 22A to 22B are Y-Z cross-sectional views illustrating an example implementation of the method of manufacturing the 3D flash memory shown in FIG. 21 .
  • 23A to 23G are X-Y plan views illustrating various structures of a back gate according to an exemplary embodiment.
  • FIG. 24 is a Y-Z cross-sectional view illustrating a formation position of a wiring for a voltage applied to a back gate according to an exemplary embodiment.
  • the 3D flash memory to be described later is not limited thereto, and may further include additional components based on the structure of the existing 3D flash memory illustrated with reference to FIG. 2 .
  • FIG. 3A is a YZ cross-sectional view illustrating a three-dimensional flash memory according to an embodiment
  • FIG. 3B is an XY plan view illustrating a cross-section A-A' of the three-dimensional flash memory shown in FIG. 3A
  • FIGS. 4A to 4D are one embodiment
  • It is a YZ cross-sectional view illustrating another implementation example of a three-dimensional flash memory according to an embodiment
  • FIGS. 5A to 5B are YZ cross-sectional views illustrating a three-dimensional flash memory according to another embodiment.
  • the 3D flash memory 300 includes a plurality of word lines 310 and a plurality of strings 320 and 330 .
  • the plurality of word lines 310 are sequentially stacked while extending in the horizontal direction (eg, Y direction) on the substrate 305 , respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu ( Copper), Mo (molybdenum), Ru (ruthenium), or Au (gold) is formed of a conductive material (all metal materials capable of forming ALDs are included in addition to the described metal materials), and a voltage is applied to the corresponding memory cells. Memory operations (such as a read operation, a program operation, and an erase operation) may be performed.
  • a plurality of insulating layers 311 formed of an insulating material may be interposed between the plurality of word lines 310 .
  • a String Selection Line may be disposed at the upper end of the plurality of word lines 310
  • GSL Ground Selection Line
  • the plurality of strings 320 and 330 pass through the plurality of word lines 310 to extend in one direction (eg, the Z direction) on the substrate 305 , and each of the channel layers 321 and 331 and By including the charge storage layers 322 and 332 , a plurality of memory cells corresponding to the plurality of word lines 310 may be configured.
  • the charge storage layers 322 and 332 are formed to extend to surround the channel layers 321 and 331 , and trap charges or holes due to voltages applied through the plurality of word lines 310 , or the states of charges (eg, For example, as a component that maintains the polarization state of electric charges), it may serve as a data storage in the 3D flash memory 300 .
  • an oxide-nitride-oxide (ONO) layer or a ferroelectric layer may be used as the charge storage layers 322 and 332 .
  • the channel layers 321 and 331 are components that perform a memory operation by a voltage applied through the plurality of word lines 310, SSL, GSL, and bit lines, and may be formed of crystalline silicon or polysilicon. have. Also, the channel layers 321 and 331 may perform a memory operation by a voltage applied through the back gates 323 and 333, which will be described later. A detailed description thereof will be provided below.
  • the channel layers 321 and 331 have back gates 323 and 333 and back gates 323 and 333 extending in one direction (eg, the Z direction) while being at least partially surrounded by the channel layers 321 and 331 . and insulating layers 324 and 334 extending in one direction between the channel layers 321 and 331 .
  • that the back gates 323 and 333 are at least partially covered by the channel layers 321 and 331 means that the back gates 323 and 333 are included in at least a portion of the channel layers 321 and 331 . or penetrating the channel layers 321 and 331 .
  • the channel layers 321 and 331 may have a structure for preventing leakage current in the GSL.
  • the region corresponding to the GSL disposed under the plurality of word lines 310 is B (boron) in the region corresponding to the GSL among the channel layers 321 and 331 . It may have a structure to increase the threshold voltage of the corresponding region by adding more.
  • the back gates 323 and 333 may include W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), Mo (molybdenum), and Ru (ruthenium) to enable voltage application to the channel layers 321 and 331 .
  • a conductive material such as Au (gold) (all metal materials capable of forming an ALD are included in addition to the described metal materials), or may be formed of doped polysilicon, and a plurality of word lines are formed in the channel layers 321 and 331 . It may be formed to extend over an inner region corresponding to 310 (a region from the GSL to the plurality of word lines 310 ).
  • the present invention is not limited thereto, and as shown in FIG. 4A , the channel layers 321 and 331 may be formed to extend over the corresponding inner region from the GSL to the SSL.
  • the back gates 323 and 333 pass through the substrate 305 on which the plurality of strings 320 and 330 are extended, and are substrates for the back gates 323 and 333 positioned below the substrate 305 . It may be formed extending up to 315 . That is, the 3D flash memory 300 including the back gates 323 and 333 may have a double substrate structure.
  • the lower substrate 315 may be used for heat dissipation of the plurality of strings 320 and 330 .
  • the plurality of strings 320 , 330 may be formed on the substrate 305 on which the plurality of strings 320 and 330 are extended, so that the problem that the cell transistor is affected can be solved.
  • the present invention is not limited thereto, and the 3D flash memory 300 including the back gates 323 and 333 may have a single substrate structure as shown in FIGS. 4B to 4D .
  • the back gates 323 and 333 correspond to the plurality of word lines 310 in the channel layers 321 and 331 on the substrate 305 on which the plurality of strings 320 and 330 are formed to extend as shown in FIG. 4B .
  • the 3D flash memory 300 including the back gates 323 and 333 includes a substrate 305 on which a plurality of word lines 310 are stacked and a plurality of strings 320 and 330 extend in one direction.
  • the upper surface of the substrates 305 and 315 connected to the back gates 323 and 333 are for voltages applied to the back gates 323 and 333 as shown in FIGS. 4A, 4B and 4D.
  • a wiring 340 may be formed. However, it is not limited or limited to the drawings, and the wiring 340 for the voltage applied to the back gates 323 and 333 may be formed on the lower surface of the substrates 305 and 315 connected to the back gates 323 and 333. (not shown) may be formed on the back gates 323 and 333 . A detailed description thereof will be described with reference to FIG. 24 .
  • a voltage for the operation of the 3D flash memory 300 may be applied to the back gates 323 and 333 .
  • a pass voltage for forming a channel in the channel layers 321 and 331 or boosting the channel layers 321 and 331 may be applied to the back gates 323 and 333 during a program operation.
  • a program enhancement voltage for increasing threshold voltages of memory cells may be applied to improve a program speed in a program operation, and an erase voltage may be applied to the memory cells during an erase operation.
  • FIGS. 6 to 7 For a detailed description related to the application of a pass voltage for forming channels in the channel layers 321 and 331 or boosting the channel layers 321 and 331 during a program operation to the back gates 323 and 333, refer to FIGS. 6 to 7 .
  • a program enhancement voltage for forming an inversion in the channel layers 321 and 331 and improving a program speed may be applied to the back gates 323 and 333 during a program operation, and during an erase operation, the back gates 323 and 333 may be applied.
  • a voltage for performing the erase operation in two steps may be applied. 8 to 9 for a detailed description related to forming an inversion in the channel layers 321 and 331 and applying a program enhancement voltage to improve a program speed during a program operation to the back gates 323 and 333 Accordingly, a detailed description related to applying a voltage for performing the erase operation in two steps during the erase operation to the back gates 323 and 333 will be described with reference to FIGS. 12 to 13 .
  • the back gates 323 and 333 are utilized in the process of initially adjusting the threshold voltages of memory cells in units of blocks in which the plurality of strings 320 and 330 are grouped, so that read, program, and erase operations are performed in units of blocks. It can be performed without being affected by the structural deviation of the string.
  • the 3D flash memory 300 compensates for the initial threshold voltage of the memory cells for each block by applying a fine adjustment voltage through the back gates 323 and 333 in consideration of the structural deviation of the block unit string, so that all of the memory cells are similar or similar. can be adjusted in the same way.
  • the back gates 323 and 333 have been described as having a structure in which the strings 320 and 330 are grouped and electrically separated in units of blocks so that different voltages are applied in units of blocks, but the present invention is not limited thereto.
  • Reference numerals 323 and 333 may have a structure in which each string is electrically separated so as to compensate and adjust an initial threshold voltage for each string unit by applying different voltages for each string unit.
  • the insulating layers 324 and 334 may be formed of an insulating material to prevent the back gates 323 and 333 from directly contacting the channel layers 321 and 331 , and in particular, a structure for preventing leakage current in the GSL.
  • a structure for preventing leakage current in the GSL can have
  • the region 312 corresponding to the GSL disposed at the lower end of the plurality of word lines 310 is formed in the remaining region 312 to prevent leakage current in the GSL as shown in FIGS. 5A to 5B . It may be formed to a thickness thicker than the region.
  • the back gates 323 and 333 and the insulating films 324 and 334 are formed in the internal holes of the channel layers 321 and 331 and are formed while being tightly surrounded by the channel layers 321 and 331. , is not limited thereto, and may be formed in a structure in which at least a portion is surrounded by the channel layers 321 and 331 . A detailed description thereof will be described with reference to 23a to 23g.
  • the memory operation to be described below is assumed to be performed by the three-dimensional flash memory having the structure described with reference to FIGS. 3A to 3B, and the three-dimensional flash having the structure described with reference to FIGS. 4A, 4D, and 5A to 5B. The same can be done in memory.
  • FIG. 6 is a flowchart illustrating a program operation of a 3D flash memory according to an exemplary embodiment
  • FIG. 7 is a Y-Z cross-sectional view illustrating a program operation of the 3D flash memory according to an exemplary embodiment.
  • a program operation to be described below is based on a method in which a pass voltage for forming a channel in a channel layer or boosting a channel is applied to a back gate.
  • step S610 the 3D flash memory applies a pass voltage for forming a channel in the channel layers 731 and 741 or boosting the channel layers 731 and 741 to the back gates 710 and 720 . can be authorized
  • step S610 the 3D flash memory performs the selected string 730 corresponding to the target memory cell 750 that is the target of the program operation among the plurality of strings, as shown in FIG. 7 .
  • a ground voltage (0V) is applied to the bit line of 730
  • a power voltage (Vcc; for example, 3.3V) is applied to the SSL
  • a ground voltage (0V) is applied to the GSL, and then a target memory cell among the plurality of word lines
  • the program voltage Vpgm is applied to the word line corresponding to 750 and the word lines corresponding to the remaining memory cells excluding the target memory cell 750 among the plurality of word lines are floated, and at the same time, the back gate 710 is applied to the back gate 710 .
  • a pass voltage (eg, 6V) may be applied.
  • the value of the pass voltage applied to the back gates 710 and 720 may be determined according to the thickness of the insulating layers 711 and 721 surrounding the back gates 710 and 720 .
  • the pass voltage applied to the back gates 710 and 720 may be determined to be 3 to 4 V, and when the thickness of the insulating layers 711 and 721 is 10 nm
  • the value of the pass voltage applied to the back gates 710 and 720 may be determined to be 5 to 10 V.
  • the value of the pass voltage applied to the back gates 710 and 720 is It may be determined from 7 to 15V.
  • step S610 the 3D flash memory performs the bit of the unselected string 740 with respect to the unselected string 740 that does not correspond to the target memory cell 750 among the plurality of strings as shown in FIG. 7 .
  • the SSL of the unselected string 740 is shut off by applying a power supply voltage (Vcc; for example, 3.3V) to the line and a power supply voltage (Vcc; for example, 3.3V) to the SSL of the unselected string 740 . off) to float the unselected string 740 .
  • Vcc power supply voltage
  • Vcc for example, 3.3V
  • a ground voltage 0V is applied to the GSL of the unselected string 740
  • a program voltage Vpgm is applied to a word line corresponding to the target memory cell 750 among a plurality of word lines, and a plurality of word lines Among them, word lines corresponding to the remaining memory cells excluding the target memory cell 750 may be floated.
  • the back gate 720 of the unselected string 740 and the back gate 710 of the selected string 730 are connected to each other by a common wiring, and the back gate 720 of the unselected string 740 is connected to the selected string.
  • the same pass voltage (eg, 6V) as the back gate 710 of the string 730 may be applied.
  • a ground voltage is applied to a bit line of the selected string 730
  • a program voltage is applied to a word line corresponding to the target memory cell 750 among a plurality of word lines.
  • the pass voltage is applied to the back gate 710 and word lines corresponding to the remaining memory cells excluding the target memory cell 750 are floated among the plurality of word lines, the channel included in the selected string 730 is A channel for a program operation on the target memory cell 750 may be formed in the layer 731 .
  • step S630 in the manufacturing system, a power voltage is applied to the bit line of the unselected string 740 and a power voltage is applied to the SSL of the unselected string 740 , so that the unselected string 740 itself floats.
  • the pass voltage is applied to the back gate 720 , the channel layer 741 included in the unselected string 740 is boosted, and the unselected string 740 by the program voltage for the target memory cell 750 is applied. ), it is possible to prevent the memory cells included in the program from being programmed.
  • the pass voltage may not be applied to word lines corresponding to the remaining memory cells excluding the target memory cell 750 , which is the target memory cell 750 . ), it is possible to prevent a disturbance phenomenon due to the pass voltage being applied to the word lines corresponding to the remaining memory cells. Accordingly, the program operation characteristic is improved, so that the cell characteristic and reliability may also be improved, and the speed at which the channel layer 731 of the selected string 730 forms a channel may be improved.
  • the pass voltage is not applied to the word lines corresponding to the remaining memory cells except for the target memory cell 750 , so that the remaining memory in the target memory cell 750 is not applied.
  • a disturbance phenomenon due to the application of a pass voltage to word lines corresponding to cells may be prevented, and a boosting speed of the channel layer 741 of the unselected string 740 may be improved.
  • leakage current in the GSL of the unselected string 740 may be suppressed by forming the insulating layer 721 of the unselected string 740 to be thicker than other regions.
  • a structure in which B (boron) is further added to the region corresponding to the GSL to increase the threshold voltage of the region is applied, so that the GSL of the unselected string 740 is The leakage current in
  • the program operation through the described steps S610 and S630 can boost the entire channel layer 741 of the unselected string 740 at the same time, so that the channel during boosting By improving the channel potential of the layer 741, the field-profile in the channel may have a gentle slope around the position of the word line corresponding to the target memory cell.
  • the program operation is performed based on the method in which the pass voltage for forming or boosting channels in the channel layers 731 and 741 is applied through the back gates 710 and 720 instead of being applied through the word line.
  • the present invention is not limited thereto, and the program operation is performed on the assumption that a pass voltage for forming or boosting channels in the channel layers 731 and 741 is applied through a word line, and a separate voltage is applied to the back gates 710 and 720 . This can be performed further using the approved method. A detailed description thereof will be described with reference to FIGS. 8 and 9 below.
  • FIG. 8 is a flowchart illustrating a program operation of a 3D flash memory according to another exemplary embodiment
  • FIG. 9 is a Y-Z cross-sectional view illustrating a program operation of a 3D flash memory according to another exemplary embodiment.
  • a program operation to be described below is based on a method in which a program enhancement voltage is applied to the back gate to form an inversion in a channel layer and improve a program speed of a target memory cell in the program operation.
  • step S810 the 3D flash memory applies a program enhancement voltage to the back gates 910 and 920 to improve the program speed of the target memory cell 930 that is the target of the program operation.
  • step S810 the 3D flash memory applies a program enhancement voltage to the back gate 910 of the selected string 940 corresponding to the target memory cell 930 among the plurality of strings as shown in FIG. 9 . can do. Since the back gate 920 of the unselected string 950 and the back gate 910 of the selected string 940 are connected to each other by a common wiring, the back gate 920 of the unselected string 950 is also connected to the selected string ( The same program enhancement voltage as that of the back gate 910 of the 940 may be applied.
  • the value of the program enhancement voltage applied to the back gates 910 and 920 may be determined according to the thickness of the insulating layers 911 and 921 surrounding the back gates 910 and 920 .
  • the 3D flash memory may apply a pass voltage to the remaining word lines except for the word line corresponding to the target memory cell 930 among the plurality of word lines.
  • the 3D flash memory performs the selected string 940 corresponding to the target memory cell 930 that is the target of the program operation among the plurality of strings, as shown in FIG. 9 .
  • a ground voltage (0V) is applied to the bit line
  • a power supply voltage (Vcc; for example, 3.3V) is applied to the SSL
  • a ground voltage (0V) is applied to the GSL
  • the target memory among the plurality of word lines A program voltage Vpgm is applied to a word line corresponding to the cell 930
  • a pass voltage eg, 5V
  • step S820 the 3D flash memory performs the bit of the unselected string 950 as shown in FIG. 9 with respect to the unselected string 950 that does not correspond to the target memory cell 930 among the plurality of strings.
  • a power voltage (Vcc; for example, 3.3V) may be applied to the line.
  • a power voltage (Vcc; for example, 3.3V) is applied to the SSL of the unselected string 950
  • a ground voltage (0V) is applied to the GSL, and corresponds to the target memory cell 930 among the plurality of word lines.
  • a program voltage Vpgm may be applied to the word line to be used, and a pass voltage (eg, 5V) may be applied to word lines corresponding to the remaining memory cells except for the target memory cell 930 among the plurality of word lines.
  • the manufacturing system may form an inversion in the channel layer 941 included in the selected string 940 .
  • a program enhancement voltage is applied to the back gates 910 and 920 to form an inversion in the channel layer 911, based on this, the target memory Since the pass voltage applied to the word lines corresponding to the remaining memory cells excluding the cell 930 may be lowered, a disturbance phenomenon in the target memory cell 930 may be prevented. Accordingly, the program operation characteristics are improved, so that the cell characteristics and reliability can be improved, and the channel layer 941 of the selected string 940 forms a channel can be improved.
  • FIG. 10 is a flowchart illustrating a read operation of a 3D flash memory according to an exemplary embodiment.
  • the 3D flash memory may apply a program enhancement voltage to the back gate.
  • the program enhancement voltage is a voltage for improving the speed of a program operation performed following a read operation, and may be a voltage having a negative value for increasing the threshold voltages of the plurality of memory cells.
  • step S1010 is a step for the subsequent program operation.
  • a general read operation may be performed as in step S1020 .
  • the 3D flash memory may apply a voltage for a general read operation.
  • the 3D flash memory applies a power voltage to a bit line of a selected string corresponding to a target memory cell to be read operation among a plurality of strings, and corresponds to a target memory cell from among the plurality of word lines
  • a verification voltage Vverify may be applied to a word line to be used, and a pass voltage program operation enhancement voltage may be applied to word lines corresponding to memory cells other than a target memory cell among a plurality of word lines.
  • step S1020 in the 3D flash memory, a power voltage is applied to a bit line of the selected string, a verification voltage is applied to a word line corresponding to a target memory cell among a plurality of word lines, and a plurality of word lines are generated. As the pass voltage is applied to the word lines corresponding to the remaining memory cells except for the target memory cell, a read operation may be performed on the selected string.
  • the threshold voltage of the memory cells is increased, so that the program operation speed may be improved.
  • the 3D flash memory controls the back gate in units of blocks in which a plurality of strings are grouped, while performing a back gate for an unselected block including unselected strings.
  • a word line corresponding to the remaining memory cells in the target memory cell of the selected string by improving channel boosting by using a gate and improving channel boosting by using a back gate for unselected strings in a selected block including selected strings It is possible to prevent a disturbance phenomenon due to the pass voltage being applied to them. Accordingly, cell characteristics and reliability may be improved.
  • the program enhancement voltage is applied to the back gate in step S1010 , the voltage field from the word line to the back gate is evenly distributed, so that unintentional lateral diffusion of electrons can be prevented.
  • lateral diffusion of electrons is generated by a field of a pass voltage applied to a corresponding word line and a field of a pass voltage applied to adjacent word lines. There is a problem in that the characteristics are deteriorated.
  • the program enhancement voltage to the back gate in the above-described step S1010, the voltage field from the word line to the back gate is evenly distributed, thereby causing unintentional lateral diffusion of electrons. , and it is possible to solve the problem of deterioration of cell characteristics.
  • FIG. 11 is a flowchart illustrating an erase operation of a 3D flash memory according to an exemplary embodiment.
  • the 3D flash memory may perform a bulk erase method based on the back gate by applying an erase voltage to the memory cells included in a plurality of strings to the back gate in operation S1110. .
  • Such a back gate-based erase method may facilitate hole movement compared to the bulk erase method, thereby improving the erase operation speed.
  • FIG. 12 is a flowchart illustrating an erase operation of a 3D flash memory according to another exemplary embodiment
  • FIG. 13 is a Y-Z cross-sectional view illustrating an erase operation of a 3D flash memory according to another exemplary embodiment.
  • An erase operation described below is characterized in that voltages for performing an erase operation on memory cells in two steps (a first step and a second step) are applied to the back gate. For convenience of explanation, a specific memory cell to be erased in the 3D flash memory is enlarged in FIG. 13 .
  • a plurality of word lines are floated and an erase voltage (eg, 10V) is applied to the channel bulk. Accordingly, a ground voltage (eg, 0V) for hole generation may be applied to the back gate. Accordingly, a hole may be generated and the channel layer may form a channel.
  • an erase voltage eg, 10V
  • a ground voltage eg, 0V
  • a ground voltage is applied to the plurality of word lines and an erase voltage (eg, 10V) is applied to the channel bulk.
  • an erase voltage eg, 10V
  • the back gate may float for hole injection. Accordingly, holes may be injected into the charge storage layer.
  • a method of manufacturing a 3D flash memory to be described is assuming that it is performed by an automated and mechanized manufacturing system, and refers to a method for manufacturing a 3D flash memory described above with reference to FIGS. 3A to 3B, but is limited or limited thereto. However, it is also applicable to a method of manufacturing a three-dimensional flash memory having the structure described with reference to FIGS. 4A to 4D and 5A to 5B.
  • FIG. 14 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment
  • FIGS. 15A to 15D are YZ cross-sectional views illustrating a first implementation example of the manufacturing method of the 3D flash memory shown in FIG. 14
  • FIGS. 16A to 16B are YZ cross-sectional views for explaining a second implementation example of the manufacturing method of the 3D flash memory shown in FIG. 14 .
  • the manufacturing system may prepare a semiconductor structure.
  • a plurality of word lines 1520 are formed extending in a horizontal direction on a substrate 1510 and sequentially stacked, and a plurality of word lines 1520 alternately stacked between the plurality of word lines 1520 .
  • a plurality of strings 1540 extending in one direction (eg, Z direction) on the substrate 1510 through the insulating layers 1530 , the plurality of insulating layers 1530 , and the plurality of word lines 1520 .
  • each of the plurality of strings 1540 extends in one direction (eg, Z direction) and surrounds the channel layer 1541 and the channel layer 1541 in one direction (eg, Z direction). It may include a charge storage layer 1542 that is formed to extend to, and a hole 1543 may be formed to extend in one direction (eg, Z direction) in the channel layer 1541 .
  • the semiconductor structure may further include a substrate 1515 for a back gate 1560 positioned below the substrate 1510 on which the plurality of strings 1540 are formed to extend. Accordingly, the hole 1543 of the channel layer 1541 may be formed to extend to the substrate 1515 for the back gate 1560 while penetrating the substrate 1510 on which the plurality of strings 1540 are formed to extend. have.
  • step S1420 the manufacturing system may extend the insulating layer 1550 including the inner hole 1551 in the hole 1543 in one direction as shown in FIG. 15B .
  • the manufacturing system may extend the back gate 1560 in one direction using a conductive material or doped polysilicon in the inner hole 1551 of the insulating layer 1550 .
  • the back gate 1560 may be a component for forming a channel in the channel layer 1541 or to which a pass voltage for boosting the channel layer 1541 is applied.
  • the back gate 1560 is at least partially covered by the channel layer 1541 as shown in FIG. 15C , and the region of the plurality of word lines 1520 at the bottom of the SSL inside the channel layer 1541 . It may be formed to extend up to, but is not limited thereto, and may be formed to extend from the inside of the channel layer 1541 to the SSL region as shown in FIG. 15D .
  • the manufacturing system may form a drain region on the plurality of strings 1540 after step S1430 .
  • the method of manufacturing a three-dimensional flash memory uses a semiconductor structure in which a hole 1543 is extended in the channel layer 1541, and the used semiconductor structure is to be manufactured in advance as shown in FIGS. 16A to 16B.
  • the manufacturing system may prepare the semiconductor structure in the above-described step (S1410) by sequentially stacking the prepared lower semiconductor structure and the upper semiconductor structure as shown in FIG. 16A as shown in FIG. 16B.
  • step S1420 the channel layer including the hole therein is used in step S1420 and the insulating film including the hole therein is used in step S1430, but the manufacturing method of the 3D flash memory is performed in step S1410.
  • the hole forming process of the channel layer and the hole forming process of the insulating film can be performed as additional separate processes.
  • the manufacturing method of the 3D flash memory includes a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, a plurality of insulating layers alternately stacked between the plurality of word lines, and a plurality of insulating layers and a plurality of strings extending in one direction (eg, Z-direction) on the substrate through the plurality of word lines (each of the plurality of strings enclosing the channel layer and the channel layer extending in one direction)
  • a fifth step of forming may be included.
  • FIG. 17 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment
  • FIGS. 18A to 18K are YZ cross-sectional views illustrating an example implementation of the method of manufacturing the 3D flash memory shown in FIG. 17 . .
  • the manufacturing system may prepare a semiconductor structure.
  • a plurality of word lines 1820 are formed extending in a horizontal direction on a substrate 1810 and sequentially stacked, and a plurality of word lines 1820 alternately stacked between the plurality of word lines 1820 .
  • a plurality of strings 1840 extending in one direction (eg, Z direction) on the substrate 1810 through the insulating layers 1830 , the plurality of insulating layers 1830 , and the plurality of word lines 1820 of the ) It is possible to prepare a semiconductor structure comprising a.
  • each of the plurality of strings 1840 extends in one direction (eg, Z direction) and surrounds the channel layer 1841 and the channel layer 1841 in one direction (eg, Z direction).
  • the charge storage layer 1842 may be formed to extend to the , and a hole 1843 may be formed to extend in one direction (eg, the Z direction) in the channel layer 1841 .
  • a first insulating film 1844 may be formed in the region 1843 - 1 corresponding to the GSL among the inner walls of the hole 1843 .
  • the region corresponding to the GSL among the region of the channel layer 1841 is shown in FIG. 18b, it may have a larger cross-section than the rest of the region.
  • the manufacturing method of the 3D flash memory will be described as manufacturing the 3D flash memory having a structure in which the region corresponding to the GSL among the regions of the channel layer 1841 has a larger cross-section than the remaining regions.
  • Such a semiconductor structure may be prepared through the process shown in FIGS. 18C to 18I .
  • the semiconductor structure may further include a substrate 1815 for a back gate 1860 positioned below the substrate 1810 on which the plurality of strings 1840 are extended. Accordingly, the hole 1843 of the channel layer 1841 may be formed to extend to the substrate 1815 for the back gate 1860 while passing through the substrate 1810 on which the plurality of strings 1840 are extended. have.
  • the manufacturing system may extend the second insulating layer 1850 including the inner hole 1851 in the hole 1843 in one direction as shown in FIG. 18J .
  • the manufacturing system extends the back gate 1860 in one direction with a conductive material or doped polysilicon in the inner hole 1851 of the second insulating film 1850 as shown in FIG. 18K.
  • the back gate 1860 may be a component for forming a channel in the channel layer 1841 or to which a pass voltage for boosting the channel layer 1841 is applied.
  • the back gate 1860 is formed to extend from the inside of the channel layer 1841 to the area of the plurality of word lines 1820 at the bottom of the SSL while at least a portion is covered by the channel layer 1841 .
  • it has been described as being, it is not limited thereto, and as described above, it may be formed to extend from the inside of the channel layer 1841 to the SSL region.
  • a drain region may be formed on the plurality of strings 1840 in operation S1730 .
  • the method of manufacturing a three-dimensional flash memory is a method for manufacturing a structure in which a region corresponding to GSL among regions of an insulating film has a thicker thickness than other regions, and a semiconductor structure (more than Precisely, the semiconductor structure in step S1710) may be prepared through the same process as in FIGS. 18C to 18J .
  • FIG. 19 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment
  • FIGS. 20A to 20E are YZ cross-sectional views illustrating an example implementation of the method of manufacturing the 3D flash memory shown in FIG. 19 . to be.
  • the manufacturing system may prepare a semiconductor structure.
  • a plurality of sacrificial layers 2020 are formed extending in a horizontal direction on the substrate 2010 and sequentially stacked, and a plurality of sacrificial layers 2020 are alternately stacked between the plurality of sacrificial layers 2020 .
  • a plurality of strings 2040 extending in one direction (eg, Z direction) on the substrate 2010 through the insulating layers 2030 , the plurality of insulating layers 2030 , and the plurality of sacrificial layers 2020 of ) It is possible to prepare a semiconductor structure comprising a.
  • each of the plurality of strings 2040 extends in one direction (eg, Z direction) and surrounds the channel layer 2041 and the channel layer 2041 in one direction (eg, Z direction). It may include a charge storage layer 2042 that is formed to extend to, and in the channel layer 2041, a hole (Hole) 2043 may be formed to extend in one direction (eg, Z direction).
  • a charge storage layer 2042 that is formed to extend to, and in the channel layer 2041, a hole (Hole) 2043 may be formed to extend in one direction (eg, Z direction).
  • the semiconductor structure may further include a substrate 2015 for the back gate 2060 positioned below the substrate 2010 on which the plurality of strings 2040 are formed to extend. Accordingly, the hole 2043 in the channel layer 2041 extends to the substrate 2015 for the back gate 2060 while penetrating the substrate 2010 on which the plurality of strings 2040 are formed to extend.
  • step S1920 the manufacturing system may remove the plurality of sacrificial layers 2020 through the hole 2043 of the channel layer 2041 as shown in FIG. 20B .
  • step S1930 the manufacturing system may form a plurality of word lines 2022 using a conductive material in the space 2021 from which the plurality of sacrificial layers 2020 are removed as shown in FIG. 20C .
  • step S1940 the manufacturing system may extend the insulating film 2050 including the inner hole 2051 in the hole 2043 in one direction as shown in FIG. 20D .
  • the manufacturing system may extend the back gate 2060 in one direction with a conductive material in the inner hole 2051 of the insulating layer 2050 as shown in FIG. 20E .
  • the back gate 2060 may be a component for forming a channel in the channel layer 2041 or applying a pass voltage for boosting the channel layer 2041 .
  • the back gate 2060 is formed to extend from the inside of the channel layer 2041 to the area of the plurality of word lines 2022 at the bottom of the SSL while at least a portion is covered by the channel layer 2041 .
  • it has been described as being, it is not limited thereto, and as described above, it may be formed to extend from the inside of the channel layer 2041 to the area of SSL.
  • a drain region may be formed on the plurality of strings 2040 in operation S1950 .
  • the space (channel layer 2041) in which the back gate 2060 and the insulating film 2050 are to be formed is characterized in that the hole 2043) is used in the process of forming the plurality of word lines 2022, and other processes may be the same as the manufacturing method of the 3D flash memory described above with reference to FIG. 14 .
  • FIG. 21 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment
  • FIGS. 22A to 22B are YZ cross-sectional views illustrating an example implementation of the method of manufacturing the 3D flash memory shown in FIG. 21 . to be.
  • the manufacturing system may prepare a lower semiconductor structure.
  • the plurality of lower word lines 2220 and the plurality of lower word lines 2220 are alternately stacked and formed extending in the horizontal direction on the substrate 2210 and sequentially stacked.
  • the plurality of lower insulating layers 2230 , the plurality of lower insulating layers 2230 , and the plurality of lower word lines 2220 are formed to extend in one direction (eg, the Z direction) on the substrate 2210 .
  • a semiconductor structure including the lower strings 2240 of may be prepared.
  • each of the plurality of lower strings 2240 extends in one direction (eg, the Z direction) and surrounds the lower channel layer 2241 and the lower channel layer 2241 in one direction (eg, in the Z direction). It may include a lower charge storage layer 2242 extending in the Z direction), and in particular, the lower channel layer 2241 is at least partially surrounded by the lower channel layer 2241 in one direction (eg, the Z direction). ) may include a lower back gate 2243 extending in a direction and a lower insulating layer 2244 extending in one direction (eg, a Z direction) between the lower back gate 2243 and the lower channel layer 2241 .
  • the lower semiconductor structure may further include a substrate 2215 for a lower back gate 2243 positioned under the substrate 2210 on which the plurality of lower strings 2240 are formed to extend. Accordingly, the lower back gate 2243 and the lower insulating layer 2244 of the lower channel layer 2241 pass through the substrate 2210 on which the plurality of strings 2240 are formed to extend for the lower back gate 2243 . It may be formed to extend to the substrate 2215 .
  • the manufacturing system may prepare an upper semiconductor structure.
  • a plurality of upper word lines 2250 are sequentially stacked and formed to extend in the horizontal direction, and a plurality of upper insulating layers are alternately stacked between the plurality of upper word lines 2250 .
  • a plurality of upper strings 2270 extending in one direction (eg, Z direction) through the layers 2260 , the plurality of upper insulating layers 2260 , and the plurality of upper word lines 2250 .
  • a semiconductor structure may be prepared.
  • each of the plurality of upper strings 2270 extends in one direction (eg, the Z direction) and surrounds the upper channel layer 2271 and the upper channel layer 2271 in one direction (eg, in the Z direction). It may include an upper charge storage layer 2272 extending in the Z-direction), and in particular, the upper channel layer 2271 is at least partially surrounded by the upper channel layer 2271 in one direction (eg, the Z-direction). ) may include an upper back gate 2273 and an upper insulating layer 2274 extending in one direction (eg, Z direction) between the upper back gate 2273 and the upper channel layer 2271 .
  • step S2130 the manufacturing system may stack the upper semiconductor structure on top of the lower semiconductor structure so that the cross section of the lower back gate 2243 and the cross section of the upper back gate 2273 match as shown in FIG. 22B . .
  • the 3D flash memory manufacturing method according to another exemplary embodiment may be a method using semiconductor structures (a lower semiconductor structure and an upper semiconductor structure) formed up to the back gates 2243 and 2273 .
  • 23A to 23G are X-Y plan views illustrating various structures of a back gate according to an exemplary embodiment.
  • the back gate 2310 the insulating layer 2320 , and the channel layer 2330 are illustrated in the drawings except for the charge storage layer.
  • the back gate 2310 and the insulating layer 2320 are formed to be partially covered by the channel layer 2330 . This is to solve the disadvantage of high complexity of the formation process when the back gate 2310 and the insulating layer 2320 are tightly surrounded by the channel layer 2330, and an additional effect of improving the degree of integration is achieved. can do.
  • the back gate 2310 and the insulating layer 2320 are formed to be partially covered by the channel layer 2330 , and the back gate 2310 and the insulating layer 2320 are included in at least a part of the channel layer 2330 . It means that it is formed or penetrates the channel layer 2330 .
  • the channel layer 2330 surrounds a portion of the back gate 2310 and the insulating layer 2320 and has a structure divided by the back gate 2310 and the insulating layer 2320. Since the channel layer 2330 is divided into 4 cells and each of the 4 cells can be used independently, the degree of integration of memory cells in the 3D flash memory 2300 can be improved.
  • the shape in which the back gate 2310 and the insulating layer 2320 are formed and the number of the channel layer 2330 divided by the back gate 2310 and the insulating layer 2320 are limited or limited to FIGS. 23A and 23B . not, and may be variously implemented as shown in FIGS. 23C to 23G (two to three, etc.).
  • the channel layer 2330 may also be formed in various shapes, such as a circle to a square, as the structures and shapes of the back gate 2310 and the insulating layer 2320 are diversified.
  • the back gate 2310 and the insulating layer 2320 are at least a portion of the channel layer 2330 among which the channel layer 2330 , the back gate 2310 , and the insulating layer 2320 are formed in various shapes. characterized in that it is included in
  • the back gate 2310 may be formed in a shape shared by a plurality of strings, instead of being formed individually for each string.
  • the back gate 2310 may be shared by the plurality of strings by having a structure penetrating the side surfaces of the plurality of strings as shown in FIGS. 23E to 23G .
  • FIG 24 is a Y-Z cross-sectional view illustrating a formation position of a wiring for a voltage applied to a back gate according to an exemplary embodiment.
  • the 3D flash memory 2400 described below has the same structure as the 3D flash memory 300 described with reference to FIGS. 3A to 3B , but the wiring 2412 for the voltage applied to the back gate 2411 is back It is different from the 3D flash memory 300 in that it is formed on the gate 2411 .
  • the wiring 2412 to which a voltage is applied to the back gate 2411 may be formed at a position corresponding to the back gate 2411 in the upper region of the string 2410 including the back gate 2411 . Accordingly, the bit line 2413 of the string 2410 may be formed at a position corresponding to the channel layer 2414 excluding the back gate 2411 in the upper region of the string 2410 .
  • a process in which the wiring 2412 is formed in a region corresponding to the back gate 2411 of the upper region of the string 2410 and the bit line 2413 of the string 241 is a back gate of the upper region of the string 2410 Processes formed in the region corresponding to the channel layer 2413 except 2411 are the manufacturing method described with reference to FIGS. 14 and 15A to 15D, the manufacturing method described with reference to FIGS. 16A to 16B, and FIGS. 17 and 18A to FIGS. After each step included in the manufacturing method described with reference to 18k, the manufacturing method described with reference to FIGS. 19 and 20a to 20e, and the manufacturing method described with reference to FIGS. 21 and 22a to 22b is performed, it can be additionally performed have.
  • the back gate is Forming a wiring for an applied voltage (connecting the wiring and a back gate), and forming a bit line of each of the plurality of strings in an area corresponding to the channel layer among the upper regions of each of the plurality of strings.
  • a wiring and a bit line for a voltage applied to the back gate may be manufactured.

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Abstract

백 게이트를 포함하는 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 것을 특징으로 한다.

Description

백 게이트를 포함하는 3차원 플래시 메모리
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 셀 특성 및 신뢰성을 개선하는 구조를 갖는 3차원 플래시 메모리 및 그 동작 방법에 관한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 수직 메모리 셀 개수의 증가로 인해 셀 특성 및 신뢰성이 열화되는 문제점을 갖는다.
따라서, 아래의 실시예들은 셀 특성 및 신뢰성을 개선하는 기술을 제안하고자 한다.
일 실시예들은 셀 특성 및 신뢰성을 개선하고자, 채널층의 내부에 백 게이트가 연장 형성된 구조의 3차원 플래시 메모리를 제안한다.
보다 상세하게, 일 실시예들은 채널층에 채널을 형성하거나 채널층을 부스팅시키는 패스 전압이 인가되는 백 게이트를 포함하는 3차원 플래시 메모리를 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 것을 특징으로 한다.
일 측면에 따르면, 대상 메모리 셀에 대한 프로그램 동작 시 상기 백 게이트에는, 상기 채널층에 채널을 형성하거나 상기 채널층을 부스팅시키는 패스 전압이 인가되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하는 선택된 스트링에 포함되는 상기 채널층은, 상기 선택된 스트링의 비트 라인에 접지 전압이 인가되고, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 프로그램 전압이 인가되며, 상기 백 게이트에 상기 패스 전압이 인가되는 동시에 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들이 플로팅(Floating)됨에 따라, 상기 대상 메모리 셀에 대한 프로그램 동작을 위한 채널을 형성하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하지 않는 비선택된 스트링에 포함되는 상기 채널층은, 상기 비선택된 스트링의 비트 라인에 전원 전압이 인가되고 상기 비선택된 스트링의 SSL(String Selection Line)에 전원 전압이 인가되어 상기 비선택된 스트링 자체가 플로팅되는 동시에 상기 백 게이트에 상기 패스 전압이 인가됨에 따라 부스팅되어, 상기 대상 메모리 셀에 대한 프로그램 전압에 의해 상기 비선택된 스트링에 포함되는 메모리 셀들이 프로그램되는 것을 방지하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 절연막 중 상기 복수의 워드 라인들의 하단에 배치되는 GSL(Ground Selection Line)에 대응하는 영역 또는 상기 채널층 중 상기 GSL에 대응하는 영역은, 상기 GSL에서의 누설 전류를 방지하기 위한 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 백 게이트는, 상기 복수의 워드 라인들에 대응되는 상기 채널층의 내부 영역에 걸쳐 연장 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 백 게이트는, 상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채, 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 위치하는 상기 백 게이트를 위한 기판까지 연장 형성되며, 상기 백 게이트를 위한 기판은, 상기 복수의 스트링들의 방열을 위해 사용되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 백 게이트를 위한 기판의 상면 또는 하면 중 어느 하나의 면에는, 상기 백 게이트에 인가되는 전압을 위한 배선이 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 백 게이트는, 상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채, 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 수평 방향으로 배치되는 백 게이트 플레이트까지 연장 형성되며, 상기 백 게이트 플레이트는, 상기 복수의 워드 라인들과 상기 기판의 사이에서 상기 복수의 워드 라인들의 필름 스트레스(Film Stress)를 완화하여 상기 기판의 와페이지(Warpage)를 방지하는 역할을 하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 메모리 셀들에 대한 판독 동작 시 상기 백 게이트에는, 상기 복수의 메모리 셀들에 대한 프로그램 속도를 개선하도록 상기 복수의 메모리 셀들의 문턱 전압을 증가시키기 위한 프로그램 향상 전압이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 소거 동작 시 상기 백 게이트에는, 상기 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 전압이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 대상 메모리 셀에 대한 프로그램 동작 시 상기 백 게이트에는, 상기 프로그램 동작에서 상기 채널층에 인버젼(Inversion)을 형성하고 상기 대상 메모리 셀의 프로그램 속도를 개선하기 위한 프로그램 강화 전압이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 소거 동작 시 상기 백 게이트에는, 상기 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 동작을 투 스텝으로 수행하기 위한 전압들이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 소거 동작의 제1 스텝에서 상기 백 게이트에는, 상기 복수의 워드 라인들이 플로팅됨에 따라, 홀 발생을 위한 접지 전압이 인가되고, 상기 소거 동작의 제2 스텝에서 상기 백 게이트는, 상기 복수의 워드 라인들에 접지 전압이 인가됨에 따라, 홀 주입을 위해 플로팅되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성됨-를 준비하는 단계; 상기 홀 내에 내부 홀을 포함하는 절연막을 상기 일 방향으로 연장 형성하는 단계; 및 상기 절연막의 내부 홀에 도전성 물질로 상기 백 게이트를 상기 일 방향으로 연장 형성하는 단계를 포함한다.
일 측면에 따르면, 상기 백 게이트는, 상기 채널층에 채널을 형성하거나 상기 채널층을 부스팅시키는 패스 전압이 인가되기 위한 것임을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 채널층의 내부의 홀은, 상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채, 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 위치하는 상기 백 게이트를 위한 기판까지 연장 형성되는 것을 특징으로 할 수 있다.
다른 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성되고, 상기 홀의 내벽 중 상기 GSL에 대응하는 영역에는 제1 절연막이 형성됨-를 준비하는 단계; 상기 홀 내에 내부 홀을 포함하는 제2 절연막을 상기 일 방향으로 연장 형성하는 단계; 및 상기 제2 절연막의 내부 홀에 도전성 물질로 상기 백 게이트를 상기 일 방향으로 연장 형성하는 단계를 포함한다.
또 다른 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에서 상기 채널층에 상기 일 방향으로 제1 홀(Hole)을 연장 형성하는 단계; 상기 제1 홀 내에 절연막을 상기 일 방향으로 연장 형성하는 단계; 상기 절연막에 상기 일 방향으로 제2 홀을 연장 형성하는 단계; 및 상기 제2 홀 내에 도전성 물질로 백 게이트를 상기 일 방향으로 연장 형성하는 단계를 포함한다.
또 다른 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들, 상기 복수의 희생층들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 희생층들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성됨-를 준비하는 단계; 상기 채널층의 홀을 통해 상기 복수의 희생층들을 제거하는 단계; 상기 복수의 희생층들이 제거된 공간에 도전성 물질로 복수의 워드 라인들을 형성하는 단계; 상기 홀 내에 내부 홀을 포함하는 절연막을 상기 일 방향으로 연장 형성하는 단계; 및 상기 절연막의 내부 홀에 상기 도전성 물질로 상기 백 게이트를 상기 일 방향으로 연장 형성하는 단계를 포함하는 것을 특징으로 한다.
일측에 따르면, 상기 3차원 플래시 메모리의 제조 방법은, 상기 복수의 스트링들 각각의 상부 영역 중 상기 백 게이트에 대응하는 영역에 상기 백 게이트에 인가되는 전압을 위한 배선을 형성하는 단계; 및 상기 복수의 스트링들 각각의 상부 영역 중 상기 채널층에 대응하는 영역에 상기 복수의 스트링들 각각의 비트 라인을 형성하는 단계를 더 포함할 수 있다.
또 다른 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 하부 워드 라인들, 상기 복수의 하부 워드 라인들 사이에 교번하며 적층되는 복수의 하부 절연층들 및 상기 복수의 하부 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 하부 스트링들-상기 복수의 하부 스트링들 각각은 상기 일 방향으로 연장 형성되는 하부 채널층 및 상기 하부 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 하부 전하 저장층을 포함함-을 포함하는 하부 반도체 구조체-상기 하부 채널층은 상기 하부 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 하부 백 게이트 및 상기 하부 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 하부 절연막을 포함함-를 준비하는 단계; 순차적으로 적층되는 복수의 상부 워드 라인들, 상기 복수의 상부 워드 라인들 사이에 교번하며 적층되는 복수의 상부 절연층들 및 상기 복수의 상부 워드 라인들을 관통하여 상기 일 방향으로 연장 형성되는 복수의 상부 스트링들-상기 복수의 상부 스트링들 각각은 상기 일 방향으로 연장 형성되는 상부 채널층 및 상기 상부 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 상부 전하 저장층을 포함함-을 포함하는 상부 반도체 구조체-상기 상부 채널층은 상기 상부 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 상부 백 게이트 및 상기 상부 백 게이트와 상기 상부 채널층 사이에 상기 일 방향으로 연장 형성되는 상부 절연막을 포함함-를 준비하는 단계; 및 상기 하부 백 게이트의 단면 및 상기 상부 백 게이트의 단면이 일치하도록 상기 하부 반도체 구조체의 상부에 상기 상부 반도체 구조체를 적층하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 채널층에 채널을 형성하기 위한 전압 인가가 가능하도록 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 백 게이트에 상기 채널층에 채널을 형성하거나 상기 채널층을 부스팅시키는 패스 전압을 인가하는 단계; 상기 복수의 스트링들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 스트링의 비트 라인에 접지 전압이 인가되고, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 프로그램 전압이 인가되며, 상기 백 게이트에 상기 패스 전압이 인가되는 동시에 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들이 플로팅(Floating)됨에 따라, 상기 선택된 스트링에 포함되는 상기 채널층에서 상기 대상 메모리 셀에 대한 프로그램 동작을 위한 채널을 형성하는 단계; 및 상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하지 않는 비선택된 스트링의 비트 라인에 전원 전압이 인가되고 상기 비선택된 스트링의 SSL에 전원 전압이 인가되어 상기 비선택된 스트링 자체가 플로팅되는 동시에 상기 백 게이트에 상기 패스 전압이 인가됨에 따라 상기 비선택된 스트링에 포함되는 채널층을 부스팅시켜, 상기 대상 메모리 셀에 대한 프로그램 전압에 의해 상기 비선택된 스트링에 포함되는 메모리 셀들이 프로그램되는 것을 방지하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 채널층에 채널을 형성하기 위한 전압 인가가 가능하도록 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 백 게이트에 상기 복수의 메모리 셀들에 대한 프로그램 속도를 개선하도록 상기 복수의 메모리 셀들의 문턱 전압을 증가시키기 위한 프로그램 향상 전압을 인가하는 단계; 및 상기 복수의 스트링들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 스트링의 비트 라인에 전원 전압이 인가되고, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 검증 전압이 인가되며, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들에 패스 전압이 인가됨에 따라, 상기 선택된 스트링에 대한 판독 동작을 수행하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 채널층에 채널을 형성하기 위한 전압 인가가 가능하도록 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 3차원 플래시 메모리의 소거 동작 방법은, 상기 백 게이트에 상기 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 전압을 인가하는 단계를 포함한다.
다른 일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 채널층에 채널을 형성하기 위한 전압 인가가 가능하도록 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 백 게이트에 프로그램 동작의 대상이 되는 대상 메모리 셀의 프로그램 속도를 개선하기 위한 프로그램 강화 전압을 인가하는 단계; 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인을 제외한 나머지 워드 라인들에 패스 전압을 인가하는 단계; 및 상기 백 게이트에 프로그램 강화 전압이 인가됨에 따라, 상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하는 선택된 스트링에 포함되는 채널층에 인버젼을 형성하는 단계를 포함한다.
다른 일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 채널층은, 상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 채널층에 채널을 형성하기 위한 전압 인가가 가능하도록 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 3차원 플래시 메모리의 소거 동작 방법은, 소거 동작의 제1 스텝에서, 상기 복수의 워드 라인들이 플로팅됨에 따라 홀 발생을 위한 접지 전압을 상기 백 게이트에 인가하는 단계; 및 상기 소거 동작의 제2 스텝에서, 상기 복수의 워드 라인들에 접지 전압이 인가됨에 따라 홀 주입을 위해 상기 백 게이트를 플로팅시키는 단계를 포함한다.
일 실시예들은 셀 특성 및 신뢰성을 개선하고자, 채널층의 내부에 백 게이트가 연장 형성된 구조의 3차원 플래시 메모리를 제안할 수 있다.
보다 상세하게, 일 실시예들은 채널층에 채널을 형성하거나 채널층을 부스팅시키는 패스 전압이 인가되는 백 게이트를 포함하는 3차원 플래시 메모리를 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 3b는 도 3a에 도시된 3차원 플래시 메모리의 A-A'의 단면을 나타낸 X-Y 평면도이다.
도 4a 내지 4d는 일 실시예에 따른 3차원 플래시 메모리의 다른 구현 예시를 나타낸 Y-Z 단면도이다.
도 5a 내지 5b는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 Y-Z 단면도이다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 Y-Z 단면도이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 12는 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 13은 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 Y-Z 단면도이다.
도 14는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 15a 내지 15d는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제1 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 16a 내지 16b는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제2 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 17은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 18a 내지 18k는 도 17에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 19는 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 20a 내지 20e는 도 19에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 21은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 22a 내지 22b는 도 21에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 23a 내지 23g는 일 실시예에 따른 백 게이트의 다양한 구조를 설명하기 위한 X-Y 평면도이다.
도 24는 일 실시예에 따른 백 게이트에 인가되는 전압을 위한 배선의 형성 위치를 설명하기 위한 Y-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 3차원 플래시 메모리를 나타낸 Y-Z 단면도에서는 3차원 플래시 메모리가 설명의 편의를 위해 복수의 스트링들의 상부에 위치하는 비트 라인, 복수의 스트링들의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.
도 3a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이고, 도 3b는 도 3a에 도시된 3차원 플래시 메모리의 A-A'의 단면을 나타낸 X-Y 평면도이며, 도 4a 내지 4d는 일 실시예에 따른 3차원 플래시 메모리의 다른 구현 예시를 나타낸 Y-Z 단면도이고, 도 5a 내지 5b는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 3a 내지 3b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 워드 라인들(310) 및 복수의 스트링들(320, 330)을 포함한다.
복수의 워드 라인들(310)은 기판(305) 상 수평 방향(예컨대, Y 방향)으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(310)의 사이에는 절연 물질로 형성되는 복수의 절연층들(311)이 개재될 수 있다.
이러한 복수의 워드 라인들(310)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
복수의 스트링들(320, 330)은 복수의 워드 라인들(310)을 관통하여 기판(305) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 가운데, 각각이 채널층(321, 331) 및 전하 저장층(322, 332)을 포함함으로써, 복수의 워드 라인들(310)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
전하 저장층(322, 332)은 채널층(321, 331)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(310)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(322, 332)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
채널층(321, 331)은 복수의 워드 라인들(310), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, 딘결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 또한, 채널층(321, 331)은 후술되는 백 게이트(323, 333)을 통해 인가되는 전압에 의해서도 메모리 동작을 수행할 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
채널층(321, 331)은 채널층(321, 331)에 의해 적어도 일부분이 감싸진 채 일 방향(예컨대, Z 방향)으로 연장 형성되는 백 게이트(323, 333) 및 백 게이트(323, 333)와 채널층(321, 331) 사이에 일 방향으로 연장 형성되는 절연막(324, 334)을 포함한다. 이하, 백 게이트(323, 333)가 채널층(321, 331)에 의해 적어도 일부분이 감싸진다는 것은, 백 게이트(323, 333)가 채널층(321, 331)의 적어도 일부분에 포함되어 있는 것 또는 채널층(321, 331)을 관통하는 것을 포함한다.
여기서, 채널층(321, 331)은 GSL에서의 누설 전류를 방지하기 위한 구조를 가질 수 있다. 예를 들어, 채널층(321, 331) 중 복수의 워드 라인들(310)의 하단에 배치되는 GSL에 대응하는 영역은, 채널층(321, 331) 중 GSL에 대응하는 영역에 B(boron)이 더 넣어져 해당 영역의 문턱 전압을 증가시키는 구조를 가질 수 있다.
백 게이트(323, 333)는 채널층(321, 331)으로의 전압 인가가 가능하도록 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)이나, 도핑된 폴리 실리콘으로 형성될 수 있으며, 채널층(321, 331)에서 복수의 워드 라인들(310)에 대응되는 내부 영역(GSL부터 복수의 워드 라인들(310)까지의 영역)에 걸쳐 연장 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 도 4a와 같이 채널층(321, 331)에서 GSL로부터 SSL까지 대응되는 내부 영역에 걸쳐 연장 형성될 수 있다.
또한, 백 게이트(323, 333)는 복수의 스트링들(320, 330)이 연장 형성된 기판(305)을 관통한 채, 기판(305)의 하부에 위치하는 백 게이트(323, 333)를 위한 기판(315)까지 연장 형성될 수 있다. 즉, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 이중 기판 구조를 가질 수 있다.
이중 기판 구조에서, 하부에 위치하는 기판(315)은 복수의 스트링들(320, 330)의 방열을 위해 사용될 수 있다. 복수의 스트링들(320, 330)의 방열 패스(Path)가 복수의 스트링들(320, 330)이 연장 형성된 기판(305)과 구별되는 기판(315)에 위치함에 따라, 복수의 스트링들(320, 330)의 방열 패스(Path)가 복수의 스트링들(320, 330)이 연장 형성된 기판(305)에 형성되어 셀 트랜지스터가 영향을 받는 문제점이 해결될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 도 4b 내지 4d와 같이 싱글 기판 구조를 가질 수 있다. 이러한 경우, 백 게이트(323, 333)는 도 4b와 같이 복수의 스트링들(320, 330)이 연장 형성된 기판(305) 상 채널층(321, 331)에서 복수의 워드 라인들(310)에 대응되는 내부 영역(GSL부터 복수의 워드 라인들(310)까지의 영역)에 걸쳐 연장 형성되거나, 도 4c와 같이 복수의 스트링들(320, 330)이 연장 형성된 기판(305) 상 채널층(321, 331)에서 GSL로부터 SSL까지 대응되는 내부 영역에 걸쳐 연장 형성될 수 있다.
또한, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 복수의 워드 라인들(310)이 적층되고 복수의 스트링들(320, 330)이 일 방향으로 연장 형성되는 기판(305)만을 포함하는 싱글 기판 구조에서, 기판(305)을 관통한 채, 기판(305)의 하부에 수평 방향으로 배치되는 백 게이트 플레이트(325)를 더 포함할 수 있다. 이러한 백 게이트 플레이트(325)는 백 게이트(323, 333)와 동일한 물질로 형성되는 가운데, 복수의 워드 라인들(310)의 필름 스트레스(Film Stress)를 완화하여 기판(305)의 와페이지(Warpage)를 방지하는 역할을 담당할 수 있다. 이러한 구조에서, 백 게이트(323, 333)는 백 게이트 플레이트(325)까지 연장 형성될 수 있다.
싱글 기판 구조 및 이중 기판 구조 모두에서, 백 게이트(323, 333)와 연결되는 기판(305, 315)의 상면에는 도 4a, 4b 및 4d와 같이 백 게이트(323, 333)에 인가되는 전압을 위한 배선(340)이 형성될 수 있다. 그러나 도면에 제한되거나 한정되지 않고, 백 게이트(323, 333)에 인가되는 전압을 위한 배선(340)은 백 게이트(323, 333)와 연결되는 기판(305, 315)의 하면에 형성될 수 있으며(미도시), 백 게이트(323, 333)의 상부에 형성될 수도 있다. 이에 대한 상세한 설명은 도 24를 참조하여 기재하기로 한다.
이와 같은 백 게이트(323, 333)에는 3차원 플래시 메모리(300)의 동작을 위한 전압이 인가될 수 있다. 예를 들면, 백 게이트(323, 333)에는 프로그램 동작 시 채널층(321, 331)에 채널을 형성하거나 채널층(321, 331)을 부스팅시키는 패스 전압이 인가될 수 있고, 판독 동작 시에는 이어지는 프로그램 동작에서의 프로그램 속도를 개선하도록 메모리 셀들의 문턱 전압을 증가시키기 위한 프로그램 향상 전압이 인가될 수 있으며, 소거 동작 시 메모리 셀들에 대한 소거 전압이 인가될 수 있다. 백 게이트(323, 333)에 프로그램 동작 시 채널층(321, 331)에 채널을 형성하거나 채널층(321, 331)을 부스팅시키는 패스 전압이 인가되는 것과 관련된 상세한 설명은 도 6 내지 7을 참조하여 기재하기로 하고, 백 게이트(323, 333)에 판독 동작 시 메모리 셀들의 문턱 전압을 증가시키기 위한 프로그램 향상 전압이 인가되는 것과 관련된 상세한 설명은 도 10을 참조하여 기재하기로 하며, 백 게이트(323, 333)에 소거 동작 시 메모리 셀들에 대한 소거 전압이 인가되는 것과 관련된 상세한 설명은 도 11을 참조하여 기재하기로 한다.
다른 예를 들면, 백 게이트(323, 333)에는 프로그램 동작 시 채널층(321, 331)에 인버젼(Inversion)을 형성하고 프로그램 속도를 개선하기 위한 프로그램 강화 전압이 인가될 수 있으며, 소거 동작 시 소거 동작을 투 스텝으로 수행하기 위한 전압이 인가될 수도 있다. 백 게이트(323, 333)에 프로그램 동작 시 채널층(321, 331)에 인버젼(Inversion)을 형성하고 프로그램 속도를 개선하기 위한 프로그램 강화 전압이 인가되는 것과 관련된 상세한 설명은 도 8 내지 9를 참조하여 기재하기로 하고, 백 게이트(323, 333)에 소거 동작 시 소거 동작을 투 스텝으로 수행하기 위한 전압이 인가되는 것과 관련된 상세한 설명은 도 12 내지 13을 참조하여 기재하기로 한다.
또한, 백 게이트(323, 333)는, 복수의 스트링들(320, 330)이 그룹핑된 블록 단위로 메모리 셀들의 문턱 전압을 초기에 조정하는 과정에서 활용됨으로써, 판독, 프로그램 및 소거 동작이 블록 단위 스트링의 구조적인 편차에 영향을 받지 않고 수행되도록 할 수 있다. 예를 들어, 3차원 플래시 메모리(300)는 블록 단위 스트링의 구조적인 편차를 고려하여 백 게이트(323, 333)를 통한 미세한 조절 전압 인가로 메모리 셀들의 초기 문턱 전압을 블록 별로 보상하여 모두 유사 또는 동일하게 조정할 수 있다. 더 구체적인 예를 들면, 블록 A에 포함되는 스트링의 백 게이트에 -0.2V의 전압을 인가하고 블록 B에 포함되는 스트링의 백 게이트에 -0.1V의 전압을 인가하여, 블록 A에 포함되는 스트링의 메모리 셀들의 초기 문턱 전압과 블록 B에 포함되는 스트링의 메모리 셀들의 초기 문턱 전압을 동일하게 설정할 수 있다. 이상, 백 게이트(323, 333)가 스트링들(320, 330)이 그룹핑된 블록 단위로 서로 상이한 전압이 인가되도록 블록 단위로 전기적으로 분리되는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 백 게이트(323, 333)는 스트링 단위로 서로 상이한 전압을 인가하여 스트링 단위 별로 초기 문턱 전압을 보상하여 조정할 수 있도록 스트링 별로 전기적으로 분리되는 구조일 수도 있다.
절연막(324, 334)은 백 게이트(323, 333)가 직접적으로 채널층(321, 331)과 맞닿는 것을 방지시키고자 절연 물질로 형성될 수 있으며, 특히, GSL에서의 누설 전류를 방지하기 위한 구조를 가질 수 있다. 예를 들어, 절연막(324, 334) 중 복수의 워드 라인들(310)의 하단에 배치되는 GSL에 대응하는 영역(312)은, 도 5a 내지 5b와 같이 GSL에서의 누설 전류를 방지하기 위하여 나머지 영역보다 두꺼운 두께로 형성될 수 있다.
이상, 백 게이트(323, 333)및 절연막(324, 334)은, 채널층(321, 331) 내부 홀에 형성되어 채널층(321, 331)에 의해 빈틈없이 둘러싸인 채 형성되는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 채널층(321, 331)에 의해 적어도 일부분만이 감싸지는 구조로 형성될 수도 있다. 이에 대한 상세한 설명은 23a 내지 23g를 참조하여 기재하기로 한다.
이하, 설명되는 메모리 동작은 도 3a 내지 3b를 참조하여 설명된 구조의 3차원 플래시 메모리에 의해 수행됨을 전제로 하며, 도 4a, 내지 4d, 도 5a 내지 5b를 참조하여 설명된 구조의 3차원 플래시 메모리에서도 동일하게 수행될 수 있다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이고, 도 7은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 Y-Z 단면도이다. 이하, 설명되는 프로그램 동작은, 채널층에 채널을 형성하거나 채널을 부스팅시키는 패스 전압이 백 게이트에 인가되는 방식을 기반으로 한다.
도 6을 참조하면, 단계(S610)에서 3차원 플래시 메모리는, 채널층(731, 741)에 채널을 형성하거나 채널층(731, 741)을 부스팅시키는 패스 전압을 백 게이트(710, 720)에 인가할 수 있다.
보다 상세하게, 단계(S610)에서 3차원 플래시 메모리는, 복수의 스트링들 중 프로그램 동작의 대상이 되는 대상 메모리 셀(750)에 대응하는 선택된 스트링(730)에 대하여, 도 7과 같이 선택된 스트링(730)의 비트 라인에 접지 전압(0V)을 인가하고 SSL에 전원 전압(Vcc; 예컨대, 3.3V)을 인가하며 GSL에 접지 전압(0V)을 인가한 뒤, 복수의 워드 라인들 중 대상 메모리 셀(750)에 대응하는 워드 라인에 프로그램 전압(Vpgm)을 인가하고 복수의 워드 라인들 중 대상 메모리 셀(750)을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들을 플로팅시킴과 동시에 백 게이트(710)에 패스 전압(예컨대, 6V)을 인가할 수 있다.
여기서, 백 게이트(710, 720)에 인가되는 패스 전압의 값은 백 게이트(710, 720)를 감싸는 절연막(711, 721)의 두께에 따라 결정될 수 있다. 일례로, 절연막(711, 721)의 두께가 5nm인 경우 백 게이트(710, 720)에 인가되는 패스 전압의 값은 3 내지 4V로 결정될 수 있고, 절연막(711, 721)의 두께가 10nm인 경우 백 게이트(710, 720)에 인가되는 패스 전압의 값은 5 내지 10V로 결정될 수 있으며, 절연막(711, 721)의 두께가 10nm인 경우 백 게이트(710, 720)에 인가되는 패스 전압의 값은 7 내지 15V로 결정될 수 있다.
이 때, 단계(S610)에서 3차원 플래시 메모리는, 복수의 스트링들 중 대상 메모리 셀(750)에 대응하지 않는 비선택된 스트링(740)에 대하여, 도 7과 같이 비선택된 스트링(740)의 비트 라인에 전원 전압(Vcc; 예컨대, 3.3V)을 인가하고 비선택된 스트링(740)의 SSL에 전원 전압(Vcc; 예컨대, 3.3V)을 인가하여 비선택된 스트링(740)의 SSL을 셧 오프(Shut off)시킴으로써 비선택된 스트링(740)을 플로팅시킬 수 있다. 마찬가지로, 비선택된 스트링(740)의 GSL에는 접지 전압(0V)이 인가되며, 복수의 워드 라인들 중 대상 메모리 셀(750)에 대응하는 워드 라인에는 프로그램 전압(Vpgm)이 인가되고 복수의 워드 라인들 중 대상 메모리 셀(750)을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들은 플로팅될 수 있다. 또한, 비선택된 스트링(740)의 백 게이트(720)와 선택된 스트링(730)의 백 게이트(710)는 공통의 배선으로 서로 연결되는 바, 비선택된 스트링(740)의 백 게이트(720)에는 선택된 스트링(730)의 백 게이트(710)와 동일한 패스 전압(예컨대, 6V)이 인가될 수 있다.
이어서, 단계(S620)에서 3차원 플래시 메모리는, 선택된 스트링(730)의 비트 라인에 접지 전압이 인가되고, 복수의 워드 라인들 중 대상 메모리 셀(750)에 대응하는 워드 라인에 프로그램 전압이 인가되며, 백 게이트(710)에 패스 전압이 인가되는 동시에 복수의 워드 라인들 중 대상 메모리 셀(750)을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들이 플로팅됨에 따라, 선택된 스트링(730)에 포함되는 채널층(731)에서 대상 메모리 셀(750)에 대한 프로그램 동작을 위한 채널을 형성할 수 있다.
그 후, 단계(S630)에서 제조 시스템은, 비선택된 스트링(740)의 비트 라인에 전원 전압이 인가되고 비선택된 스트링(740)의 SSL에 전원 전압이 인가되어 비선택된 스트링(740) 자체가 플로팅되는 동시에 백 게이트(720)에 패스 전압이 인가됨에 따라, 비선택된 스트링(740)에 포함되는 채널층(741)을 부스팅시켜, 대상 메모리 셀(750)에 대한 프로그램 전압에 의해 비선택된 스트링(740)에 포함되는 메모리 셀들이 프로그램되는 것을 방지할 수 있다.
이와 같은 단계들(S610 및 S620)을 통해 프로그램 동작이 수행됨으로써, 대상 메모리 셀(750)을 제외한 나머지 메모리 셀에 대응하는 워드 라인들에 패스 전압이 인가되지 않을 수 있으며, 이는 대상 메모리 셀(750)에서 나머지 메모리 셀에 대응하는 워드 라인들에 패스 전압이 인가됨에 의한 방해(Disturb) 현상을 방지할 수 있다. 이에, 프로그램 동작 특성이 개선되어 셀 특성 및 신뢰성 역시 개선될 수 있으며, 선택된 스트링(730)의 채널층(731)이 채널을 형성하는 속도가 향상될 수 있다.
또한, 단계들(S610 및 S630)을 통해 프로그램 동작이 수행됨으로써, 대상 메모리 셀(750)을 제외한 나머지 메모리 셀에 대응하는 워드 라인들에 패스 전압이 인가되지 않아 대상 메모리 셀(750)에서 나머지 메모리 셀에 대응하는 워드 라인들에 패스 전압이 인가됨에 의한 방해(Disturb) 현상이 방지될 수 있으며, 비선택된 스트링(740)의 채널층(741)이 부스팅되는 속도가 향상될 수 있다.
이 때, 비선택된 스트링(740)의 GSL에서의 누설 전류는, 비선택된 스트링(740)의 절연막(721)의 두께가 다른 영역보다 두껍게 형성됨으로써 억제될 수 있다. 또는, 비선택된 스트링(740)의 채널층(741)에서 GSL에 대응하는 영역에 B(boron)이 더 넣어져 해당 영역의 문턱 전압을 증가시키는 구조가 적용됨으로써, 비선택된 스트링(740)의 GSL에서의 누설 전류가 억제될 수도 있다.
또한, 기존에는 비선택된 스트링에서 대상 메모리 셀에 대응하지 않는 워드 라인들에 패스 전압이 인가되기 때문에, 대상 메모리 셀에 대응하지 않는 워드 라인들의 채널 부스팅과 대상 메모리 셀에 대응하는 워드 라인의 채널 부스팅 사이의 단차가 급격하게 증가하는 문제점이 존재하나, 설명된 단계들(S610 및 S630)을 통한 프로그램 동작은, 비선택된 스트링(740)의 채널층(741) 전체를 동시에 부스팅시킬 수 있어 부스팅 시 채널층(741)의 채널 포텐셜(Channel Potential)을 개선하여 채널 내 필드-프로파일이 대상 메모리 셀에 대응하는 워드 라인의 위치 주변으로 완만한 경사를 갖게 할 수 있다.
이상, 채널층(731, 741)에 채널을 형성하거나 부스팅시키는 패스 전압이 워드 라인을 통해 인가되는 대신에, 백 게이트(710, 720)를 통해 인가되는 방식을 기반으로 프로그램 동작이 수행되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고, 프로그램 동작은 채널층(731, 741)에 채널을 형성하거나 부스팅시키는 패스 전압이 워드 라인을 통해 인가되는 방식을 전제로 백 게이트(710, 720)에 별도의 전압이 인가되는 방식을 더 이용하여 수행될 수 있다. 이에 대한 상세한 설명은 아래의 도 8 및 9를 참조하여 기재하기로 한다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이고, 도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 Y-Z 단면도이다. 이하, 설명되는 프로그램 동작은, 프로그램 동작에서 채널층에 인버젼(Inversion)을 형성하고 대상 메모리 셀의 프로그램 속도를 개선하기 위한 프로그램 강화 전압이 백 게이트에 인가되는 방식을 기반으로 한다.
도 8을 참조하면, 단계(S810)에서 3차원 플래시 메모리는, 백 게이트(910, 920)에 프로그램 동작의 대상이 되는 대상 메모리 셀(930)의 프로그램 속도를 개선하기 위한 프로그램 강화 전압을 인가할 수 있다.
보다 상세하게, 단계(S810)에서 3차원 플래시 메모리는, 도 9와 같이 복수의 스트링들 중 대상 메모리 셀(930)에 대응하는 선택된 스트링(940)의 백 게이트(910)에 프로그램 강화 전압을 인가할 수 있다. 비선택된 스트링(950)의 백 게이트(920)와 선택된 스트링(940)의 백 게이트(910)는 공통의 배선으로 서로 연결되는 바, 비선택된 스트링(950)의 백 게이트(920)에도 선택된 스트링(940)의 백 게이트(910)와 동일한 프로그램 강화 전압이 인가될 수 있다.
여기서, 백 게이트(910, 920)에 인가되는 프로그램 강화 전압의 값은 백 게이트(910, 920)를 감싸는 절연막(911, 921)의 두께에 따라 결정될 수 있다.
이어서, 단계(S820)에서 3차원 플래시 메모리는, 복수의 워드 라인들 중 대상 메모리 셀(930)에 대응하는 워드 라인을 제외한 나머지 워드 라인들에 패스 전압을 인가할 수 있다.
구체적으로, 단계(S820)에서 3차원 플래시 메모리는, 복수의 스트링들 중 프로그램 동작의 대상이 되는 대상 메모리 셀(930)에 대응하는 선택된 스트링(940)에 대하여, 도 9와 같이 선택된 스트링(940)의 비트 라인에 접지 전압(0V)을 인가하고, SSL에 전원 전압(Vcc; 예컨대, 3.3V)을 인가하며, GSL에 접지 전압(0V)을 인가한 뒤, 복수의 워드 라인들 중 대상 메모리 셀(930)에 대응하는 워드 라인에 프로그램 전압(Vpgm)을 인가하고, 복수의 워드 라인들 중 대상 메모리 셀(930)을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들에 패스 전압(예컨대, 5V)을 인가할 수 있다.
이 때, 단계(S820)에서 3차원 플래시 메모리는, 복수의 스트링들 중 대상 메모리 셀(930)에 대응하지 않는 비선택된 스트링(950)에 대하여, 도 9와 같이 비선택된 스트링(950)의 비트 라인에 전원 전압(Vcc; 예컨대, 3.3V)을 인가할 수 있다. 마찬가지로, 비선택된 스트링(950)의 SSL에는 전원 전압(Vcc; 예컨대, 3.3V)이 인가되고, GSL에는 접지 전압(0V)이 인가되며, 복수의 워드 라인들 중 대상 메모리 셀(930)에 대응하는 워드 라인에는 프로그램 전압(Vpgm)이 인가되고 복수의 워드 라인들 중 대상 메모리 셀(930)을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들에 패스 전압(예컨대, 5V)이 인가될 수 있다.
그 후, 단계(S830)에서 제조 시스템은, 백 게이트(910, 920)에 프로그램 강화 전압이 인가됨에 따라, 선택된 스트링(940)에 포함되는 채널층(941)에 인버젼을 형성할 수 있다.
이와 같은 단계들(S810 및 S830)을 통해 프로그램 동작이 수행됨으로써, 백 게이트(910, 920)에 프로그램 강화 전압이 인가되어 채널층(911)에 인버젼이 형성될 수 있으며, 이를 바탕으로 대상 메모리 셀(930)을 제외한 나머지 메모리 셀에 대응하는 워드 라인들에 인가되는 패스 전압의 값이 낮아질 수 있어 대상 메모리 셀(930)에서의 방해(Disturb) 현상이 방지될 수 있다. 이에, 프로그램 동작 특성이 개선되어 셀 특성 및 신뢰성 역시 개선될 수 있으며, 선택된 스트링(940)의 채널층(941)이 채널을 형성하는 속도가 향상될 수 있다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이다.
도 10을 참조하면, 단계(S1010)에서 3차원 플래시 메모리는, 백 게이트에 프로그램 향상 전압을 인가할 수 있다. 여기서, 프로그램 향상 전압은, 판독 동작에 이어 수행되는 프로그램 동작의 속도를 개선하기 위한 전압으로서 복수의 메모리 셀들의 문턱 전압을 증가시키기 위한 음의 값을 갖는 전압일 수 있다.
즉, 단계(S1010)는 이어지는 프로그램 동작을 위한 단계로서, 백 게이트에 프로그램 향상 전압을 인가하는 단계(S1010)를 선행 후 일반적인 판독 동작이 단계(S1020)와 같이 수행될 수 있다.
또한, 단계(S1010)에서 3차원 플래시 메모리는, 일반적인 판독 동작을 위한 전압 인가를 수행할 수 있다.
보다 상세하게, 3차원 플래시 메모리는, 복수의 스트링들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 스트링의 비트 라인에 전원 전압을 인가하고, 복수의 워드 라인들 중 대상 메모리 셀에 대응하는 워드 라인에 검증 전압(Vverify)을 인가하며, 복수의 워드 라인들 중 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들에 패스 전압프로그램 동작 향상 전압을 인가할 수 있다.
그 후, 단계(S1020)에서 3차원 플래시 메모리는, 선택된 스트링의 비트 라인에 전원 전압이 인가되고 복수의 워드 라인들 중 대상 메모리 셀에 대응하는 워드 라인에 검증 전압이 인가되며 복수의 워드 라인들 중 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들에 에 패스 전압이 인가됨에 따라, 선택된 스트링에 대한 판독 동작을 수행할 수 있다.
이처럼 판독 동작에서 이어지는 프로그램 동작의 속도 개선을 위한 단계(S1010)가 수행됨으로써, 메모리 셀들의 문턱 전압이 증가하여 프로그램 동작 속도가 향상될 수 있다.
또한, 단계들(S1010 및 S1020)을 통해 판독 동작이 수행됨으로써, 3차원 플래시 메모리는 복수의 스트링들이 그룹핑되는 블록 단위로 백 게이트를 제어하는 가운데, 비선택된 스트링들이 포함되는 비선택된 블록에 대해 백 게이트를 이용하여 채널 부스팅을 개선시키고, 선택된 스트링들이 포함되는 선택된 블록에서 비선택된 스트링들에 대해 백 게이트를 이용하여 채널 부스팅을 개선시켜, 선택된 스트링의 대상 메모리 셀에서 나머지 메모리 셀에 대응하는 워드 라인들에 패스 전압이 인가됨에 의한 방해(Disturb) 현상을 방지할 수 있다. 이에, 셀 특성 및 신뢰성이 개선될 수 있다.
또한, 단계(S1010)에서 백 게이트에 프로그램 향상 전압이 인가됨에 따라, 워드 라인으로부터 백 게이트의 방향으로의 전압 필드가 고르게 분포하여 전자의 의도치 않은 Lateral Diffusion이 방지될 수 있다. 예를 들어, 백 게이트가 존재하지 않은 기존 구조의 3차원 플래시 메모리에서는 해당 워드 라인에 인가되는 패스 전압의 필드 그리고 인접한 워드 라인들에 인가되는 패스 전압의 필드에 의해 전자의 Lateral Diffusion이 발생되어 셀 특성이 열화되는 문제점이 존재한다. 그러나 일 실시예에 따른 3차원 플래시 메모리는 전술된 단계(S1010)에서 백 게이트에 프로그램 향상 전압을 인가함으로써, 워드 라인으로부터 백 게이트의 방향으로의 전압 필드를 고르게 분포시켜 전자의 의도치 않은 Lateral Diffusion을 방지하며 셀 특성이 열화되는 문제점을 해결할 수 있다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 11을 참조하면, 3차원 플래시 메모리는, 단계(S1110)에서 백 게이트에 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 전압을 인가함으로써, 벌크 소거 방식을 백 게이트를 기반으로 수행할 수 있다.
이와 같은 백 게이트 기반 소거 방식은 벌크 소거 방식 대비 홀 이동을 손쉽게 하여 소거 동작 속도를 향상시킬 수 있다.
도 12는 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이고, 도 13은 다른 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 Y-Z 단면도이다. 이하, 설명되는 소거 동작은, 메모리 셀들에 대한 소거 동작을 투 스텝(제1 스텝 및 제2 스텝)으로 수행하기 위한 전압들이 백 게이트에 인가됨을 특징으로 한다. 설명의 편의 상 도 13에서는 3차원 플래시 메모리에서 소거 대상이 되는 특정 메모리 셀이 확대되어 도시된다.
도 12를 참조하면, 단계(S1210)에서 3차원 플래시 메모리는, 도 13의 1310과 같은 소거 동작의 제1 스탭에서, 복수의 워드 라인들이 플로팅되고 채널 벌크에 소거 전압(예컨대, 10V)이 인가됨에 따라 홀 발생을 위한 접지 전압(예컨대, 0V)을 백 게이트에 인가할 수 있다. 이에, 홀이 발생되어 채널층이 채널을 형성할 수 있다.
그 후, 단계(S1220)에서 3차원 플래시 메모리는, 도 13의 1320과 같은 소거 동작의 제2 스텝에서, 복수의 워드 라인들에 접지 전압이 인가되고 채널 벌크에 소거 전압(예컨대, 10V)가 인가됨에 따라 홀 주입을 위해 백 게이트를 플로팅시킬 수 있다. 이에, 홀이 전하 저장층으로 주입될 수 있다.
이하, 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 3a 내지 3b를 참조하여 상술된 3차원 플래시 메모리를 제조하는 방법을 의미하나 이에 제한되거나 한정되지 않고, 도 4a 내지 4d, 도 5a 내지 5b를 참조하여 설명된 구조의 3차원 플래시 메모리를 제조하는 방법으로도 적용 가능하다.
또한, 이하, 설명되는 3차원 플래시 메모리의 제조 방법을 위한 도면에서, 복수의 스트링들은 설명의 편의를 위해 하나의 스트링으로서 도시된다.
도 14는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 15a 내지 15d는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제1 구현 예시를 설명하기 위한 Y-Z 단면도이며, 도 16a 내지 16b는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제2 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 14를 참조하면, 단계(S1410)에서 제조 시스템은, 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 15a와 같이 기판(1510) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(1520), 복수의 워드 라인들(1520) 사이에 교번하며 적층되는 복수의 절연층들(1530), 복수의 절연층(1530) 및 복수의 워드 라인들(1520)을 관통하여 기판(1510) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들(1540)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 스트링들(1540) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층(1541) 및 채널층(1541)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 전하 저장층(1542)을 포함할 수 있으며, 채널층(1541)에는 홀(Hole)(1543)이 일 방향(예컨대, Z 방향)으로 연장 형성되어 있을 수 있다.
또한, 반도체 구조체에는 복수의 스트링들(1540)이 연장 형성되는 기판(1510)의 하부에 위치하는 백 게이트(1560)를 위한 기판(1515)이 더 포함될 수 있다. 이에, 채널층(1541)의 홀(1543)은, 복수의 스트링들(1540)이 연장 형성되는 기판(1510)을 관통한 채 백 게이트(1560)를 위한 기판(1515)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S1420)에서 제조 시스템은, 도 15b와 같이 홀(1543) 내에 내부 홀(1551)을 포함하는 절연막(1550)을 일 방향으로 연장 형성할 수 있다.
그 다음, 단계(S1430)에서 제조 시스템은, 절연막(1550)의 내부 홀(1551)에 도전성 물질이나, 도핑된 폴리 실리콘으로 백 게이트(1560)를 일 방향으로 연장 형성할 수 있다. 여기서, 백 게이트(1560)는 채널층(1541)에 채널을 형성하거나 채널층(1541)을 부스팅시키는 패스 전압이 인가되기 위한 구성요소일 수 있다.
단계(S1430)에서 백 게이트(1560)는 도 15c와 같이 채널층(1541)에 의해 적어도 일부분이 감싸진 채 채널층(1541)의 내부에서 SSL의 하단의 복수의 워드 라인들(1520)의 영역까지 연장 형성될 수 있으나, 이에 제한되거나 한정되지 않고 도 15d와 같이 채널층(1541)의 내부에서 SSL의 영역까지 연장 형성될 수 있다.
도 14에서 별도의 단계로 도시되지는 않았으나 제조 시스템은, 단계(S1430) 이후에 복수의 스트링들(1540)의 상부에 드레인 영역을 형성할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 채널층(1541)에 홀(1543)이 연장 형성된 반도체 구조체를 이용하는 방식으로서, 이용되는 반도체 구조체는 도 16a 내지 16b와 같이 사전에 제조될 수 있다. 예를 들어, 제조 시스템은 도 16a와 같은 준비된 하부 반도체 구조체 및 상부 반도체 구조체를 도 16b와 같이 순차적으로 적층함으로써, 전술된 단계(S1410)에서의 반도체 구조체를 준비할 수 있다.
이상, 단계(S1420)에서 내부에 홀을 포함하는 채널층이 이용되고, 단계(S1430)에서 내부에 홀을 포함하는 절연막이 이용되는 것으로 설명되었으나, 3차원 플래시 메모리의 제조 방법은 단계(S1410)에서 내부에 홀을 포함하지 않는 채널층을 준비하고, 단계(S1420)에서 내부에 홀을 포함하지 않는 절연막을 형성함으로써 채널층의 홀 형성 과정과 절연막의 홀 형성 과정을 추가적인 별도의 공정으로 수행할 수 있다. 이러한 경우 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들, 복수의 절연층 및 복수의 워드 라인들을 관통하여 기판 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들을 포함하는 반도체 구조체(복수의 스트링들 각각은 일 방향으로 연장 형성되는 채널층 및 채널층을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 전하 저장층을 포함하며, 채널층에는 홀이 형성되어 있지 아니함)를 준비하는 제1 단계, 채널층에 일 방향으로 제1 홀을 연장 형성하는 제2 단계, 제1 홀 내에 절연막을 일 방향으로 연장 형성하는 제3 단계, 절연막에 일 방향으로 제2 홀을 연장 형성하는 제4 단계 및 제2 홀 내에 도전성 물질로 백 게이트를 일 방향으로 연장 형성하는 제5 단계를 포함할 수 있다.
도 17은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 18a 내지 18k는 도 17에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 17을 참조하면, 단계(S1710)에서 제조 시스템은, 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 18a와 같이 기판(1810) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(1820), 복수의 워드 라인들(1820) 사이에 교번하며 적층되는 복수의 절연층들(1830), 복수의 절연층(1830) 및 복수의 워드 라인들(1820)을 관통하여 기판(1810) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들(1840)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 스트링들(1840) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층(1841) 및 채널층(1841)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 전하 저장층(1842)을 포함할 수 있으며, 채널층(1841)에는 홀(Hole)(1843)이 일 방향(예컨대, Z 방향)으로 연장 형성되어 있을 수 있다.
특히, 홀(1843)의 내벽 중 GSL에 대응하는 영역(1843-1)에는 제1 절연막(1844)이 형성되어 있을 수 있으며, 더 나아가 채널층(1841)의 영역 중 GSL에 대응하는 영역은 도 18b와 같이 나머지 영역보다 큰 단면을 가질 수 있다. 이하, 3차원 플래시 메모리의 제조 방법은 채널층(1841)의 영역 중 GSL에 대응하는 영역이 나머지 영역보다 큰 단면을 갖는 구조의 3차원 플래시 메모리를 제조하는 것으로 설명된다.
이와 같은 반도체 구조체는 도 18c 내지 18i과 같은 공정을 통해 준비될 수 있다.
또한, 반도체 구조체에는 복수의 스트링들(1840)이 연장 형성되는 기판(1810)의 하부에 위치하는 백 게이트(1860)를 위한 기판(1815)이 더 포함될 수 있다. 이에, 채널층(1841)의 홀(1843)은, 복수의 스트링들(1840)이 연장 형성되는 기판(1810)을 관통한 채 백 게이트(1860)를 위한 기판(1815)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S1720)에서 제조 시스템은, 도 18j와 같이 홀(1843) 내에 내부 홀(1851)을 포함하는 제2 절연막(1850)을 일 방향으로 연장 형성할 수 있다.
그 후, 단계(S1730)에서 제조 시스템은, 도 18k와 같이 제2 절연막(1850)의 내부 홀(1851)에 도전성 물질이나, 도핑된 폴리 실리콘으로 백 게이트(1860)를 일 방향으로 연장 형성할 수 있다. 여기서, 백 게이트(1860)는 채널층(1841)에 채널을 형성하거나 채널층(1841)을 부스팅시키는 패스 전압이 인가되기 위한 구성요소일 수 있다.
이상 단계(S1730)에서 백 게이트(1860)가 채널층(1841)에 의해 적어도 일부분이 감싸진 채 채널층(1841)의 내부에서 SSL의 하단의 복수의 워드 라인들(1820)의 영역까지 연장 형성되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 전술된 바와 같이 채널층(1841)의 내부에서 SSL의 영역까지 연장 형성될 수도 있다.
또한, 단계(S1730)에서 복수의 스트링들(1840)의 상부에는 드레인 영역이 형성될 수 있다.
이처럼 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 절연막의 영역 중 GSL에 대응하는 영역이 다른 영역보다 두꺼운 두께를 갖는 구조를 제조하기 위한 방식으로서, 해당 방식에서 이용되는 반도체 구조체(보다 정확하게 단계(S1710)에서의 반도체 구조체)는 도 18c 내지 18j과 같은 공정을 통해 준비될 수 있다.
도 19는 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 20a 내지 20e는 도 19에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 19를 참조하면, 단계(S1910)에서 제조 시스템은, 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 20a와 같이 기판(2010) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들(2020), 복수의 희생층들(2020) 사이에 교번하며 적층되는 복수의 절연층들(2030), 복수의 절연층(2030) 및 복수의 희생층들(2020)을 관통하여 기판(2010) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들(2040)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 스트링들(2040) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층(2041) 및 채널층(2041)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 전하 저장층(2042)을 포함할 수 있으며, 채널층(2041)에는 홀(Hole)(2043)이 일 방향(예컨대, Z 방향)으로 연장 형성되어 있을 수 있다.
또한, 반도체 구조체에는 복수의 스트링들(2040)이 연장 형성되는 기판(2010)의 하부에 위치하는 백 게이트(2060)를 위한 기판(2015)이 더 포함될 수 있다. 이에, 채널층(2041)의 내부의 홀(2043)은, 복수의 스트링들(2040)이 연장 형성되는 기판(2010)을 관통한 채 백 게이트(2060)를 위한 기판(2015)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S1920)에서 제조 시스템은, 도 20b와 같이 상기 채널층(2041)의 홀(2043)을 통해 복수의 희생층들(2020)을 제거할 수 있다.
그 다음, 단계(S1930)에서 제조 시스템은, 도 20c와 같이 복수의 희생층들(2020)이 제거된 공간(2021)에 도전성 물질로 복수의 워드 라인들(2022)을 형성할 수 있다.
그 다음, 단계(S1940)에서 제조 시스템은, 도 20d와 같이 홀(2043) 내에 내부 홀(2051)을 포함하는 절연막(2050)을 일 방향으로 연장 형성할 수 있다.
그 후, 단계(S1950)에서 제조 시스템은, 도 20e와 같이 절연막(2050)의 내부 홀(2051)에 도전성 물질로 백 게이트(2060)를 일 방향으로 연장 형성할 수 있다.
여기서, 백 게이트(2060)는 채널층(2041)에 채널을 형성하거나 채널층(2041)을 부스팅시키는 패스 전압이 인가되기 위한 구성요소일 수 있다.
이상 단계(S1950)에서 백 게이트(2060)가 채널층(2041)에 의해 적어도 일부분이 감싸진 채 채널층(2041)의 내부에서 SSL의 하단의 복수의 워드 라인들(2022)의 영역까지 연장 형성되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 전술된 바와 같이 채널층(2041)의 내부에서 SSL의 영역까지 연장 형성될 수 있다.
또한, 단계(S1950)에서 복수의 스트링들(2040)의 상부에는 드레인 영역이 형성될 수 있다.
이처럼 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 단계들(S1920 내지 S1930)에서 설명된 바와 같이 백 게이트(2060) 및 절연막(2050)이 형성될 공간(채널층(2041)의 홀(2043))을 복수의 워드 라인들(2022)의 형성 공정에서 활용하는 것을 특징으로 하며, 그 외의 공정은 도 14를 참조하여 전술된 3차원 플래시 메모리의 제조 방법과 동일할 수 있다.
도 21은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 22a 내지 22b는 도 21에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 21을 참조하면, 단계(S2110)에서 제조 시스템은, 하부 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 22a와 같이 기판(2210) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 하부 워드 라인들(2220), 복수의 하부 워드 라인들(2220) 사이에 교번하며 적층되는 복수의 하부 절연층들(2230), 복수의 하부 절연층(2230) 및 복수의 하부 워드 라인들(2220)을 관통하여 기판(2210) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 하부 스트링들(2240)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 하부 스트링들(2240) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 하부 채널층(2241) 및 하부 채널층(2241)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 하부 전하 저장층(2242)을 포함할 수 있으며, 특히, 하부 채널층(2241)은 하부 채널층(2241)에 의해 적어도 일부분이 감싸진 채 일 방향(예컨대, Z 방향)으로 연장 형성되는 하부 백 게이트(2243) 및 하부 백 게이트(2243)와 하부 채널층(2241) 사이에 일 방향(예컨대, Z 방향)으로 연장되는 하부 절연막(2244)을 포함할 수 있다.
또한, 하부 반도체 구조체에는 복수의 하부 스트링들(2240)이 연장 형성되는 기판(2210)의 하부에 위치하는 하부 백 게이트(2243)를 위한 기판(2215)이 더 포함될 수 있다. 이에, 하부 채널층(2241)의 하부 백 게이트(2243) 및 하부 절연막(2244)은, 복수의 스트링들(2240)이 연장 형성되는 기판(2210)을 관통한 채 하부 백 게이트(2243)를 위한 기판(2215)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S2120)에서 제조 시스템은, 상부 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 22a와 같이 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 상부 워드 라인들(2250), 복수의 상부 워드 라인들(2250) 사이에 교번하며 적층되는 복수의 상부 절연층들(2260), 복수의 상부 절연층(2260) 및 복수의 상부 워드 라인들(2250)을 관통하여 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 상부 스트링들(2270)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 상부 스트링들(2270) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 상부 채널층(2271) 및 상부 채널층(2271)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 상부 전하 저장층(2272)을 포함할 수 있으며, 특히, 상부 채널층(2271)은 상부 채널층(2271)에 의해 적어도 일부분이 감싸진 채 일 방향(예컨대, Z 방향)으로 연장 형성되는 상부 백 게이트(2273) 및 상부 백 게이트(2273)와 상부 채널층(2271) 사이에 일 방향(예컨대, Z 방향)으로 연장되는 상부 절연막(2274)을 포함할 수 있다.
그 후, 단계(S2130)에서 제조 시스템은, 도 22b와 같이 하부 백 게이트(2243)의 단면 및 상부 백 게이트(2273)의 단면이 일치하도록 하부 반도체 구조체의 상부에 상부 반도체 구조체를 적층할 수 있다.
이처럼 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 백 게이트(2243, 2273)까지 모두 형성된 반도체 구조체들(하부 반도체 구조체 및 상부 반도체 구조체)을 이용하는 방식일 수 있다.
도 23a 내지 23g는 일 실시예에 따른 백 게이트의 다양한 구조를 설명하기 위한 X-Y 평면도이다. 이하, 설명의 편의를 위해 도면에서는 전하 저장층을 제외한 백 게이트(2310), 절연막(2320) 및 채널층(2330)의 구성요소만이 도시된다.
도 23a 내지 23g를 참조하면, 백 게이트(2310) 및 절연막(2320)은 채널층(2330)에 의해 일부분만이 감싸지도록 형성되는 것을 특징으로 한다. 이는, 채널층(2330)에 의해 백 게이트(2310) 및 절연막(2320)이 빈틈없이 둘러싸인 형상을 갖게 되는 경우 그 형성 공정의 복잡도가 높은 단점을 해결하기 위한 것으로, 집적도를 향상하는 추가적인 효과를 도모할 수 있다.
여기서, 백 게이트(2310) 및 절연막(2320)은 채널층(2330)에 의해 일부분만이 감싸지도록 형성되는 것은, 백 게이트(2310) 및 절연막(2320)이 채널층(2330)의 적어도 일부분에 포함되어 있는 것 또는 채널층(2330)을 관통하는 것을 의미한다.
보다 상세하게, 도 23a 및 23b와 같이 채널층(2330)이 백 게이트(2310) 및 절연막(2320)의 일부분을 감싸는 가운데 백 게이트(2310) 및 절연막(2320)에 의해 분할되는 구조를 갖게 됨으로써, 채널층(2330)이 4개의 셀들로 분할되어 4개의 셀들이 각기 독립적으로 사용될 수 있는 바, 3차원 플래시 메모리(2300)에서의 메모리 셀의 집적도가 향상될 수 있다.
이처럼 백 게이트(2310) 및 절연막(2320)이 형성되는 형상과, 그에 따른 채널층(2330)이 백 게이트(2310) 및 절연막(2320)에 의해 분할되는 개수는 도 23a 및 도 23b에 제한되거나 한정되지 않고, 도 23c 내지 23g와 같이 다양하게 구현될 수 있다(2개 내지 3개 등). 이 때, 채널층(2330) 역시 백 게이트(2310) 및 절연막(2320)의 구조 및 형상이 다양해짐에 따라 원형에서 사각형 등 다양한 형상으로 형성될 수 있다.
즉, 3차원 플래시 메모리에서 백 게이트(2310) 및 절연막(2320)은, 채널층(2330), 백 게이트(2310) 및 절연막(2320)이 다양한 형상으로 형성되는 가운데 채널층(2330)의 적어도 일부분에 포함됨을 특징으로 한다.
또한, 백 게이트(2310)는 스트링 별로 각기 형성되는 대신에, 복수의 스트링들에 의해 공유되는 형상으로 형성될 수 있다. 예를 들어, 백 게이트(2310)는 도 23e 내지 23g와 같이 복수의 스트링들의 측면을 관통하는 구조로 형성됨으로써, 복수의 스트링들에 의해 공유될 수 있다.
도 24는 일 실시예에 따른 백 게이트에 인가되는 전압을 위한 배선의 형성 위치를 설명하기 위한 Y-Z 단면도이다. 이하 설명되는 3차원 플래시 메모리(2400)는 도 3a 내지 3b를 참조하여 설명된 3차원 플래시 메모리(300)와 동일한 구조를 가지나, 백 게이트(2411)에 인가되는 전압을 위한 배선(2412)이 백 게이트(2411)의 상부에 형성된다는 점에서 3차원 플래시 메모리(300)와 차이를 갖는다.
보다 상세하게, 백 게이트(2411)에 전압이 인가되는 배선(2412)은 백 게이트(2411)를 포함하는 스트링(2410)의 상부 영역 중 백 게이트(2411)에 대응하는 위치에 형성될 수 있다. 이에 따라, 스트링(2410)의 비트 라인(2413)은 스트링(2410)의 상부 영역 중 백 게이트(2411)를 제외한 채널층(2414)에 대응하는 위치에 형성될 수 있다.
이와 같이 배선(2412)이 스트링(2410)의 상부 영역 중 백 게이트(2411)에 대응하는 영역에 형성되는 공정과 스트링(241)의 비트 라인(2413)이 스트링(2410)의 상부 영역 중 백 게이트(2411)를 제외한 채널층(2413)에 대응하는 영역에 형성되는 공정은 도 14, 15a 내지 15d를 참조하여 설명된 제조 방법, 도 16a 내지 16b를 참조하여 설명된 제조 방법, 도 17, 18a 내지 18k를 참조하여 설명된 제조 방법, 도 19, 20a 내지 20e를 참조하여 설명된 제조 방법, 도 21, 22a 내지 22b를 참조하여 설명된 제조 방법에 포함되는 각 단계들이 수행된 이후에 추가적으로 수행될 수 있다.
예를 들어, 도 14, 15a 내지 15d를 참조하여 설명된 백 게이트가 연장 형성되는 단계(S1430)가 수행된 이후에, 복수의 스트링들 각각의 상부 영역 중 백 게이트에 대응하는 영역에 백 게이트에 인가되는 전압을 위한 배선을 형성하는 단계(배선과 백 게이트를 연결하는 단계)와, 복수의 스트링들 각각의 상부 영역 중 채널층에 대응하는 영역에 복수의 스트링들 각각의 비트 라인을 형성하는 단계(채널층과 비트 라인을 연결하는 단계)가 추가적으로 수행됨으로써, 백 게이트에 인가되는 전압을 위한 배선 및 비트 라인이 제조 완료될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-
    을 포함하고,
    상기 채널층은,
    상기 채널층에 의해 적어도 일부분이 감싸진 채 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트와 상기 채널층 사이에 상기 일 방향으로 연장 형성되는 절연막을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    대상 메모리 셀에 대한 프로그램 동작 시 상기 백 게이트에는,
    상기 채널층에 채널을 형성하거나 상기 채널층을 부스팅시키는 패스 전압이 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하는 선택된 스트링에 포함되는 상기 채널층은,
    상기 선택된 스트링의 비트 라인에 접지 전압이 인가되고, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 프로그램 전압이 인가되며, 상기 백 게이트에 상기 패스 전압이 인가되는 동시에 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 나머지 메모리 셀들에 대응하는 워드 라인들이 플로팅(Floating)됨에 따라, 상기 대상 메모리 셀에 대한 프로그램 동작을 위한 채널을 형성하는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제2항에 있어서,
    상기 복수의 스트링들 중 상기 대상 메모리 셀에 대응하지 않는 비선택된 스트링에 포함되는 상기 채널층은,
    상기 비선택된 스트링의 비트 라인에 전원 전압이 인가되고 상기 비선택된 스트링의 SSL(String Selection Line)에 전원 전압이 인가되어 상기 비선택된 스트링 자체가 플로팅되는 동시에 상기 백 게이트에 상기 패스 전압이 인가됨에 따라 부스팅되어, 상기 대상 메모리 셀에 대한 프로그램 전압에 의해 상기 비선택된 스트링에 포함되는 메모리 셀들이 프로그램되는 것을 방지하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제1항에 있어서,
    상기 절연막 중 상기 복수의 워드 라인들의 하단에 배치되는 GSL(Ground Selection Line)에 대응하는 영역 또는 상기 채널층 중 상기 GSL에 대응하는 영역은,
    상기 GSL에서의 누설 전류를 방지하기 위한 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제1항에 있어서,
    상기 백 게이트는,
    상기 복수의 워드 라인들에 대응되는 상기 채널층의 내부 영역에 걸쳐 연장 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 제6항에 있어서,
    상기 백 게이트는,
    상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채, 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 위치하는 상기 백 게이트를 위한 기판까지 연장 형성되며,
    상기 백 게이트를 위한 기판은,
    상기 복수의 스트링들의 방열을 위해 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제6항에 있어서,
    상기 백 게이트는,
    상기 복수의 스트링들이 연장 형성된 상기 기판을 관통한 채, 상기 복수의 스트링들이 연장 형성된 상기 기판의 하부에 수평 방향으로 배치되는 백 게이트 플레이트까지 연장 형성되며,
    상기 백 게이트 플레이트는,
    상기 복수의 워드 라인들과 상기 기판의 사이에서 상기 복수의 워드 라인들의 필름 스트레스(Film Stress)를 완화하여 상기 기판의 와페이지(Warpage)를 방지하는 역할을 하는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제1항에 있어서,
    상기 복수의 메모리 셀들에 대한 판독 동작 시 상기 백 게이트에는,
    상기 복수의 메모리 셀들에 대한 프로그램 속도를 개선하도록 상기 복수의 메모리 셀들의 문턱 전압을 증가시키기 위한 프로그램 향상 전압이 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제1항에 있어서,
    소거 동작 시 상기 백 게이트에는,
    상기 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 전압이 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 제1항에 있어서,
    대상 메모리 셀에 대한 프로그램 동작 시 상기 백 게이트에는,
    상기 프로그램 동작에서 상기 채널층에 인버젼(Inversion)을 형성하고 상기 대상 메모리 셀의 프로그램 속도를 개선하기 위한 프로그램 강화 전압이 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  12. 제1항에 있어서,
    소거 동작 시 상기 백 게이트에는,
    상기 복수의 스트링들에 포함되는 메모리 셀들에 대한 소거 동작을 투 스텝으로 수행하기 위한 전압들이 인가되는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성됨-를 준비하는 단계;
    상기 홀 내에 내부 홀을 포함하는 절연막을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 절연막의 내부 홀에 도전성 물질로 상기 백 게이트를 상기 일 방향으로 연장 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  14. 제13항에 있어서,
    상기 복수의 스트링들 각각의 상부 영역 중 상기 백 게이트에 대응하는 영역에 상기 백 게이트에 인가되는 전압을 위한 배선을 형성하는 단계; 및
    상기 복수의 스트링들 각각의 상부 영역 중 상기 채널층에 대응하는 영역에 상기 복수의 스트링들 각각의 비트 라인을 형성하는 단계
    를 더 포함하는 3차원 플래시 메모리의 제조 방법,
  15. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들, 상기 복수의 희생층들 사이에 교번하며 적층되는 복수의 절연층들 및 상기 복수의 희생층들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 반도체 구조체에서 상기 채널층에는 홀(Hole)이 상기 일 방향으로 연장 형성됨-를 준비하는 단계;
    상기 채널층의 홀을 통해 상기 복수의 희생층들을 제거하는 단계;
    상기 복수의 희생층들이 제거된 공간에 도전성 물질로 복수의 워드 라인들을 형성하는 단계;
    상기 홀 내에 내부 홀을 포함하는 절연막을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 절연막의 내부 홀에 상기 도전성 물질로 백 게이트를 상기 일 방향으로 연장 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
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