WO2022030766A1 - 개선된 3차원 플래시 메모리 - Google Patents

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WO2022030766A1
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cell string
flash memory
memory
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송윤흡
심재민
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한양대학교 산학협력단
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    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Definitions

  • the following embodiments relate to an improved three-dimensional flash memory and an operating method thereof.
  • Flash memory is an electrically erasable and programmable read only memory (EEPROM), which electrically controls input and output of data by means of Fowler-Nordheimtunneling (FN tunneling) or hot electron injection. .
  • EEPROM electrically erasable and programmable read only memory
  • the flash memory has a three-dimensional structure in which memory cells are stacked in a vertical direction, and the number of stacked layers is rapidly increased, and thus the degree of integration is improving.
  • the degree of integration is further improved.
  • the horizontal portion 111 of the memory cell string 110 has a structure including a channel layer and a charge storage layer in the same way as the vertical portion 112 , so a 3D flash to which the conventional BICs structure is applied.
  • the memory 100 has a problem in that cell characteristics are deteriorated because the process of manufacturing the horizontal portion 111 on the substrate is very complicated.
  • the three-dimensional flash memory 100 to which the conventional BICs structure is applied cannot support a bulk erase operation, and thus may have a disadvantage in that it is difficult to manage erase operation characteristics.
  • the conventional 3D flash memory 1000 has an unselected memory cell string 1010 that does not include a target memory cell that is a target of a program operation as shown in FIG. 10 for explaining a problem with the conventional 3D flash memory.
  • the boosting efficiency of the cell is reduced and the cell characteristics and reliability are deteriorated.
  • the boosting efficiency of the unselected memory cell string 1010 is lower than that of the memory cell string 1020 in which the length is not extended during a program operation due to an increase in the number of memory cells as the length of the cell string is extended. When it is reduced to 1/2, it may cause a problem in that cell characteristics and reliability are deteriorated.
  • the three-dimensional flash memory 2000 is formed to extend in a horizontal direction on a substrate 2005 and includes a plurality of word lines 2010 that are sequentially stacked. , at least one string extending in a vertical direction on the substrate 2005 through the GSL 2020 , the plurality of word lines 2010 , and the GSL 2020 positioned below the plurality of word lines 2010 .
  • 2030 at least one string 2030 includes a channel layer 2031 extending in a vertical direction and a charge storage layer 2032 surrounding the channel layer 2031 ).
  • a problem in that a leakage current is generated in the GSL 2020 may occur.
  • a charge storage layer is located at a position corresponding to the GSL 2020 .
  • a structure in which the 2032 is not disposed (more precisely, a structure in which a nitride layer is not disposed among the ONO layers that are the charge storage layer 2032 at a position corresponding to the GSL 2020), the entire substrate 2005 and the channel layer 2031 ), the above problem could be solved through structural and physical methods such as applying a structure in which all regions corresponding to the GSL 2020 are made of silicon (the other regions of the channel layer 2031 are made of polysilicon).
  • the conventional 3D flash memory has a structure in which the charge storage layer 2032 is not disposed at a position corresponding to the GSL 2020 (more precisely, the GSL) when a COP (Cell On Peri.) structure is applied to improve the degree of integration.
  • the region corresponding to GSL 2020 among the ONO layer, which is the charge storage layer 2032, in which the nitride layer is not disposed) and the channel layer 2031 are made of silicon through epitaxial growth. Since this structure has structural and physical limitations that cannot be applied, there is a need to propose a technique for improving and preventing the leakage current of the GSL in the 3D flash memory to which the COP structure is applied.
  • One embodiment proposes a 3D flash memory that simplifies a manufacturing process while supporting a bulk erase operation based on a BICs structure.
  • a horizontal connector buried in a substrate connects at least one first memory cell string and at least one second memory cell string to form a U-shape while forming a single thin film to form a bulk
  • a three-dimensional flash memory used for the purpose of applying a bulk erase voltage in an erase operation is proposed.
  • some embodiments propose a three-dimensional flash memory having a structure in which at least one first memory cell string and at least one second memory cell string are symmetrical with respect to a horizontal connection part.
  • SUMMARY Embodiments provide a three-dimensional flash memory that improves boosting efficiency in an unselected memory cell string during a program operation in order to solve a problem in which cell characteristics and reliability are deteriorated, and a method of operating the same.
  • some embodiments propose a method of applying a boosting voltage to one or more remaining memory cells excluding the target memory cell during a program operation or a method of simultaneously performing a program operation on at least two or more target memory cells.
  • One embodiment proposes a three-dimensional flash memory that improves the leakage current of the GSL in the COP structure through a method using a memory operation instead of a structural and physical method.
  • one embodiment proposes a three-dimensional flash memory in which a region corresponding to the GSL in the charge storage layer is turned off in a normal state by maintaining the region corresponding to the GSL in the charge storage layer in a programmed state.
  • a 3D flash memory includes: at least one first memory cell string extending in one direction on a substrate and having one end connected to a drain line; at least one second memory cell string extending in the one direction to correspond to the at least one first memory cell string on the substrate and having one end connected to a source line; and a horizontal connection part that connects the at least one first memory cell string and the at least one second memory cell string to each other while being buried in the substrate.
  • the horizontal connection part connects the at least one first memory cell string and the at least one to form a U-shape together with the second memory cell string of
  • the horizontal connection unit may electrically connect the channel layer of the at least one first memory cell string and the channel layer of the at least one second memory cell string.
  • the horizontal connection part may be used for a purpose to which a bulk erase voltage is applied in a bulk erase operation.
  • the horizontal connection unit may include a plurality of first memory cell strings including a plurality of the at least one first memory cell string and a plurality of the at least one second memory cell string including a plurality of strings. It may be characterized in that the second memory cell strings are respectively connected to each other.
  • a plurality of word lines vertically connected to the at least one first memory cell string and a plurality of word lines vertically connected to the at least one second memory cell string are separated from each other. It may be characterized in that it is configured.
  • the at least one first memory cell string and the at least one second memory cell string may be symmetrical with respect to the horizontal connection part.
  • a 3D flash memory may include a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and a plurality of memory cell strings extending in a vertical direction on the substrate through the plurality of word lines, each of the plurality of memory cell strings extending in the vertical direction and enclosing the channel layer and a charge storage layer extending in the vertical direction, wherein the channel layer and the charge storage layer constitute a plurality of memory cells corresponding to the plurality of word lines, wherein the three-dimensional flash memory includes: , in order to improve boosting efficiency in an unselected memory cell string during a program operation, boosting to one or more word lines corresponding to one or more remaining memory cells excluding a target memory cell to be subjected to the program operation among the plurality of memory cells It is characterized in that the voltage is applied.
  • the channel layer included in the unselected memory cell string may include a program voltage applied to a word line corresponding to the target memory cell and a boosting applied to one or more word lines corresponding to the one or more remaining memory cells. It may be characterized in that it is boosted by voltage.
  • the boosting voltage applied to one or more word lines corresponding to the one or more remaining memory cells may have a higher value than a pass voltage for preventing the one or more remaining memory cells from being programmed.
  • the one or more remaining memory cells may be used as dummy cells that are not selected as read targets in a read operation.
  • a three-dimensional flash memory to which a COP structure is applied includes: a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; a ground selection line (GSL) positioned below the plurality of word lines; and at least one string extending in a vertical direction on the substrate through the plurality of word lines and the GSL.
  • the at least one string includes a channel layer extending in the vertical direction and the channel layer surrounding the channel layer.
  • a charge storage layer extending in a vertical direction, wherein the charge storage layer extends from a position corresponding to the plurality of word lines to a position corresponding to the GSL;
  • the area corresponding to is characterized in that it is maintained in a programmed state.
  • a preset period after an initial programming operation is performed on the region corresponding to the GSL in the charge storage layer It may be characterized in that it is refreshed according to the
  • the region corresponding to the GSL in the charge storage layer is maintained in the program state to prevent leakage current in the GSL, thereby maintaining a state having a threshold voltage higher than the reference threshold voltage.
  • the region corresponding to the GSL of the charge storage layer is maintained in a state having the high threshold voltage, and thus is turned off in a normal state.
  • the region corresponding to the GSL in the charge storage layer is turned on in response to a pass voltage being applied to the GSL during a read operation of the 3D flash memory.
  • the horizontal connection part embedded in the substrate connects at least one first memory cell string and at least one second memory cell string to form a U-shape, and is configured as a single thin film to form a bulk in the bulk erase operation.
  • a three-dimensional flash memory used for a purpose to which an erase voltage is applied may be proposed.
  • some embodiments may propose a 3D flash memory that simplifies a manufacturing process while supporting a bulk erase operation based on the BICs structure.
  • some embodiments may propose a three-dimensional flash memory having a structure in which at least one first memory cell string and at least one second memory cell string are symmetrical with respect to a horizontal connection part.
  • one embodiment may propose a three-dimensional flash memory that overcomes the disadvantages of a complicated drain line and source line manufacturing process of the existing BICs structure including asymmetric memory cell strings and the deterioration of memory operation characteristics. .
  • Some embodiments propose a method of applying a boosting voltage to one or more remaining memory cells excluding a target memory cell during a program operation or a method of simultaneously performing a program operation on at least two or more target memory cells during a program operation. It is possible to provide a three-dimensional flash memory that improves boosting efficiency in a selected memory cell string, and a method of operating the same.
  • the exemplary embodiments may solve problems in which cell characteristics and reliability are deteriorated.
  • Embodiments may propose a three-dimensional flash memory that improves the leakage current of the GSL in the COP structure through a method using a memory operation instead of a structural and physical method.
  • one embodiment proposes a three-dimensional flash memory in which the region corresponding to the GSL in the charge storage layer is turned off in a normal state by maintaining the region corresponding to the GSL in the charge storage layer in a programmed state.
  • one embodiment may achieve the technical effect of preventing and improving the leakage current in the GSL while improving the degree of integration.
  • 1A is an X-Z cross-sectional view illustrating a three-dimensional flash memory to which a conventional BICs structure is applied.
  • 1B is an X-Y plan view illustrating a three-dimensional flash memory to which a conventional BICs structure is applied.
  • FIG. 2A is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • 2B is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 3 is a flowchart illustrating an erase operation method of a 3D flash memory according to an exemplary embodiment.
  • 4A to 4B are X-Z cross-sectional views and X-Y plan views for explaining the erase operation method shown in FIG. 3 .
  • FIG. 5 is a flowchart illustrating a program operation method of a 3D flash memory according to an exemplary embodiment.
  • 6A to 6B are X-Z cross-sectional views and X-Y plan views for explaining the program operation method illustrated in FIG. 5 .
  • FIG. 7 is a flowchart illustrating a read operation method of a 3D flash memory according to an exemplary embodiment.
  • 8A to 8B are X-Z cross-sectional views and X-Y plan views for explaining the read operation method shown in FIG. 7 .
  • FIG. 9 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • FIG. 10 is an X-Z cross-sectional view for explaining a problem with a conventional three-dimensional flash memory.
  • FIG. 11 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 12 is an X-Z cross-sectional view illustrating a first method for improving boosting efficiency in an unselected memory cell string in the 3D flash memory shown in FIG. 11 .
  • FIG. 13 is a flowchart illustrating a program operation of a 3D flash memory based on the first method described with reference to FIG. 12 .
  • FIG. 14 is a flowchart illustrating a read operation of a 3D flash memory based on the first method described with reference to FIG. 12 .
  • FIG. 15 is a diagram for explaining voltage application characteristics in the program operation and the read operation described with reference to FIGS. 13 to 14 .
  • FIG. 16 is an X-Z cross-sectional view illustrating a second method for improving boosting efficiency in an unselected memory cell string in the 3D flash memory shown in FIG. 11 .
  • FIG. 17 is a flowchart illustrating a program operation of a 3D flash memory based on the second method described with reference to FIG. 16 .
  • FIG. 18 is a flowchart illustrating a read operation of a 3D flash memory based on the second method described with reference to FIG. 16 .
  • FIG. 19 is a diagram illustrating voltage application characteristics in the program operation and the read operation described with reference to FIGS. 17 to 18 .
  • 20 is an X-Z cross-sectional view illustrating a conventional three-dimensional flash memory.
  • 21 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 22 is an X-Z cross-sectional view illustrating a method of preventing a leakage current of a GSL in a 3D flash memory according to an exemplary embodiment.
  • FIG. 23 is an X-Z cross-sectional view illustrating a change in a region corresponding to a GSL in a charge storage layer during a read operation in a 3D flash memory according to an exemplary embodiment.
  • FIG. 24 is a flowchart illustrating a method of operating a 3D flash memory according to an exemplary embodiment.
  • FIG. 2A is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment
  • FIG. 2B is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 200 includes at least one first memory cell string 210 , at least one second memory cell string 220 , and a horizontal connector 230 . ) is included.
  • At least one first memory cell string 210 is formed to extend in one direction (eg, Z-direction) on the substrate 240 , and has one end (one end positioned opposite to one end contacting the substrate 240 ) a drain line. (250) is connected.
  • the at least one first memory cell string 210 includes a charge storage layer 211 extending in the form of an empty tube on the upper portion of the substrate 240 and filling the inside of the charge storage layer 211 .
  • a channel layer 212 may be included.
  • the charge storage layer 211 is a component for storing charges caused by voltages applied through a plurality of word lines 213 vertically connected to the at least one first memory cell string 210 , and is a three-dimensional flash memory device.
  • 200 serves as a data storage, and may be formed in an oxide-nitride-oxide (ONO) structure, for example.
  • the channel layer 212 is formed of single crystalline silicon or polysilicon, and like the charge storage layer 211 , it is formed in the form of an empty tube and may further include a buried layer (not shown) therein. Accordingly, the at least one first memory cell string 210 may configure memory cells corresponding to each of the plurality of word lines 213 connected in the vertical direction.
  • At least one second memory cell string 220 is formed to extend in one direction (eg, Z direction) to correspond to the at least one first memory cell string 210 on the substrate 240 and has one end (substrate 240 ). One end (located opposite to the one end) in contact with the source line 260 is connected.
  • the fact that the at least one second memory cell string 220 is formed to correspond to the at least one first memory cell string 210 on the substrate 240 means that the at least one second memory cell string on the substrate 240 is formed to correspond to the at least one second memory cell string 210 on the substrate 240 .
  • At least one first memory cell string 210 and at least one second memory cell string 220 are formed so that the position at which the 220 is formed corresponds to the position at which the at least one first memory cell string 210 is formed. means to be
  • the at least one second memory cell string 220 includes a charge storage layer 221 extending in the form of an empty tube on the upper portion of the substrate 240 and a channel filled in the charge storage layer 221 . layer 222 .
  • Each of the charge storage layer 221 and the channel layer 222 has the same structure and function as the charge storage layer 211 and the channel layer 212 of the at least one first memory cell string 210 described above, so a detailed description thereof shall be omitted.
  • the drain line 250 connected to one end of the at least one first memory cell string 210 and the source line 260 connected to one end of the at least one second memory cell string 220 serve as a drain and It is not limited or limited to being fixedly used as each of the source roles, and when any one is used as a drain role, the other one is used as a source role, or when one is used as a source role, the other one is used as a drain role, In some cases, it may be used as a drain role or may be used as a source role. That is, each of the drain line 250 connected to one end of the at least one first memory cell string 210 and the source line 260 connected to one end of the at least one second memory cell string 220 serves as a drain. and a bit line usable as both a source role.
  • drain line 250 connected to the at least one first memory cell string 210 and the source line 260 connected to the at least one second memory cell string 220 are at least one first memory cell One end of the string 210 (one end positioned opposite to the one end contacting the substrate 240 ) and one end of the at least one second memory cell string 220 (one end positioned opposite the one end contacting the substrate 240 ) One end) can be arranged on the same plane as they are located at the same height.
  • drain line 250 connected to the at least one first memory cell string 210 and the source line 260 connected to the at least one second memory cell string 220 are disposed on the same plane,
  • the drain line 250 connected to the at least one first memory cell string 210 and the source line 260 connected to the at least one second memory cell string 220 are formed at the same height so that no layers are formed.
  • the at least one first memory cell string 210 is connected to the drain line 250 means that the channel layer 212 of the at least one first memory cell string 210 is connected to the drain line 250 .
  • the at least one second memory cell string 220 is connected to the source line 260 means that the channel layer 222 and the source line 260 of the at least one second memory cell string 220 are connected to the source line 260 .
  • the channel layer 212 of the at least one first memory cell string 210 is connected to the drain line 250 disposed on the same plane as the source line 260 to be connected to the at least one first memory cell string (
  • the channel layer 222 of the at least one second memory cell string 220 is also formed on the same plane as the drain line 250 on the same plane as the source line ( 250 ).
  • the at least one second memory cell string 220 may be formed at a position shifted from the center of the cross-section on the cross-section to be connected to the 260 .
  • one end of the at least one first memory cell string 210 (one end connected to the drain line 250 ) and one end of the at least one second memory cell string 220 (one end connected to the source line 260 ) As they are positioned at the same height, the at least one first memory cell string 210 and the at least one second memory cell string 220 may be symmetrical with respect to the horizontal connection part 230 .
  • the horizontal connection part 230 is a component that connects at least one first memory cell string 210 and at least one second memory cell string 220 to each other while being buried in the substrate 240 , and thus the horizontal connection part ( 230 forms a U-shape together with at least one first memory cell string 210 and at least one second memory cell string 220 .
  • the horizontal connection unit 230 connects the at least one first memory cell string 210 and the at least one second memory cell string 220 in at least one memory operation (program operation, read operation, and erase operation).
  • a channel layer The channel layer 222 of the at least one second memory cell string 220 may be electrically connected to the 212 .
  • the horizontal connection part 230 is characterized in that it is formed of a single thin film, and the channel layer 212 of the at least one first memory cell string 210 and the channel layer of the at least one second memory cell string 220 are formed. 222 may be formed as a single thin film of material having an electron mobility that allows it to be electrically connected.
  • the horizontal connection part 230 may include silicon, polysilicon, N-type polysilicon, and a conductive material (eg, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper) having a preset electron mobility. or Au (gold), etc.) or may be formed as a single thin film including at least one of an oxide semiconductor.
  • the horizontal connection unit 230 is not limited thereto and may be formed of a multilayer film having a planar shape.
  • the horizontal connection part 230 is formed of a simple thin film structure made of a material having high electron mobility, so that it can be used for applying a bulk erase voltage in a bulk erase operation, and can have a simplified manufacturing process.
  • the horizontal connection unit 230 not only connects one first memory cell string 210 and one second memory cell string 220 to each other, but also connects the plurality of first memory cell strings to the plurality of second memories.
  • Cell strings may be connected to each other.
  • the horizontal connection unit 230 connects the first memory cell string 210 and the second memory cell string 220 to each other and simultaneously connects the first memory cell string 270 and the second memory cell string 280 to each other. can be connected to each other. That is, the horizontal connection unit 230 may be shared by a plurality of first memory cell strings and may be shared by a plurality of second memory cell strings.
  • the 3D flash memory 200 includes at least one first memory cell string 210 , at least one second memory cell string 220 , and a plurality of word lines 213 and 223 in addition to the horizontal connector 230 . It may further include a plurality of insulating layers (not shown) interposed between the plurality of word lines 213 and 223 .
  • the plurality of word lines 213 and 223 are vertically connected to at least one first memory cell string 210 and at least one second memory cell string 220 , and include a conductive material (eg, W (tungsten); Ti (titanium), Ta (tantalum), Cu (copper) or Au (gold)).
  • a plurality of word lines 213 vertically connected to the at least one first memory cell string 210 and a plurality of word lines 223 vertically connected to the at least one second memory cell string 220 . ) may be configured to be separated from each other.
  • the plurality of word lines 213 vertically connected to the at least one first memory cell string 210 are the plurality of word lines vertically connected to the at least one second memory cell string 220 .
  • 223 may be electrically insulated from each other, or may be formed to be physically spaced apart from each other.
  • the at least one first memory cell string 210 and the at least one second memory cell string 220 each have a plurality of separated word lines 213 and 22, respectively.
  • 210 and the at least one second memory cell string 220 may be controlled as one memory cell string, such as vertically stacked.
  • FIG. 3 is a flowchart illustrating an erase operation method of a 3D flash memory according to an exemplary embodiment
  • FIGS. 4A to 4B are X-Z cross-sectional views and X-Y plan views illustrating the erase operation method illustrated in FIG. 3 .
  • the erase operation method described below is based on the assumption that the 3D flash memory described with reference to FIGS. 2A to 2B is a memory operation performed as a main component.
  • a bulk erase voltage (eg, 20V) is applied through the horizontal connection unit 410 in step S310 .
  • step S310 the 3D flash memory uses a drain line and a source line 430 connected to the first memory cell string 420 and the second memory cell string 420 to be erased, and SSL After floating, a ground voltage (eg, 0V) may be applied to the plurality of word lines 440 .
  • a ground voltage eg, 0V
  • the 3D flash memory performs at least one first memory cell string 420 and at least one second memory cell string 430 in step S320 in response to the bulk erase voltage being applied through the horizontal connection unit.
  • An erase operation is performed on a plurality of memory cells included in .
  • FIG. 5 is a flowchart illustrating a program operation method of a 3D flash memory according to an exemplary embodiment
  • FIGS. 6A to 6B are X-Z cross-sectional views and X-Y plan views illustrating the program operation method illustrated in FIG. 5 .
  • the program operation method to be described below assumes that the 3D flash memory described with reference to FIGS. 2A to 2B is a memory operation performed as a main component.
  • a selected memory cell string (target memory cell ( )
  • a ground voltage (eg, 0V) is applied to each of the drain line and the source line 630 connected to the first memory cell string 610 and the second memory cell string 620 including the 605 .
  • the 3D flash memory applies the power voltage Vcc to the SSL of the memory cell strings 610 and 620 selected in step S520 .
  • the 3D flash memory applies a program voltage (Vpgm; for example, 20V) to the word line 640 corresponding to the target memory cell 605 in step S530 and corresponds to the target memory cell 605 .
  • Vpgm program voltage
  • a pass voltage Vpass (eg, 7V) is applied to the word lines 650 that are not used.
  • the 3D flash memory performs a program operation on the target memory cell 605 in operation S540 in response to voltages being applied in operations S510 to S530 .
  • the 3D flash memory uses unselected strings that do not include the target memory cell 605 (the first memory cell string 660 that does not include the target memory cell 605 ). and at the same time turning off SSL of the second memory cell string 670) and applying an unselected program voltage (eg, 10V) to the horizontal connection part 680 of the unselected strings 660 and 670, It is possible to prevent the memory cells included in the unselected strings 660 and 670 from being programmed.
  • an unselected program voltage eg, 10V
  • FIG. 7 is a flowchart illustrating a read operation method of a 3D flash memory according to an exemplary embodiment
  • FIGS. 8A to 8B are X-Z cross-sectional views and X-Y plan views illustrating the read operation method illustrated in FIG. 7 .
  • the read operation method described below assumes that the 3D flash memory described with reference to FIGS. 2A to 2B is a memory operation performed as a main body.
  • a selected memory cell string (target memory cell ( )
  • a ground voltage (eg, 0V) is applied to each of the drain line and the source line 830 connected to the first memory cell string 810 and the second memory cell string 820 including the 805 .
  • the 3D flash memory applies the power voltage Vcc to the SSL of the memory cell strings 810 and 820 selected in step S720 .
  • the 3D flash memory applies a ground voltage (eg, 0V) to the word line 840 corresponding to the target memory cell 805 in step S730 and does not correspond to the target memory cell 805 .
  • a pass voltage Vpass (eg, 7V) is applied to the word lines 850 .
  • the 3D flash memory performs a read operation on the target memory cell 805 in step S740 in response to voltages being applied in steps S710 to S730 .
  • the 3D flash memory uses unselected strings that do not include the target memory cell 805 (the first memory cell string 860 that does not include the target memory cell 805 ). and by turning off SSL of the second memory cell string 870 , it is possible to prevent memory cells included in unselected strings from being read.
  • FIGS. 2A to 2B are a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • a method of manufacturing a 3D flash memory to be described is premised on being performed by an automated and mechanized manufacturing system to manufacture a 3D flash memory having the structure shown in FIGS. 2A to 2B .
  • the manufacturing system forms a horizontal connection part buried in a substrate.
  • the horizontal connection part is composed of a single thin film.
  • the manufacturing system is a material having a predetermined electron mobility (eg, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper) or Au (gold), etc.) or at least one of an oxide semiconductor It is possible to form a horizontal connection part with a single thin film including.
  • the manufacturing system performs at least one memory cell string to control the at least one first memory cell string and the at least one second memory cell string as one memory cell string in a program operation, a read operation, and an erase operation.
  • the horizontal connection part may be buried so that the channel layer of one first memory cell string and the channel layer of at least one second memory cell string are electrically connected.
  • the manufacturing system may form the horizontal connection part using a material having electron mobility to electrically connect the channel layer of at least one first memory cell string and the channel layer of at least one second memory cell string.
  • the horizontal connection unit may be used for a purpose to which a bulk erase voltage is applied in a bulk erase operation.
  • step S920 the manufacturing system extends at least one first memory cell string in one direction on the substrate such that one end is connected to the horizontal connection part and the other end is connected to the drain line.
  • the manufacturing system extends at least one second memory cell string in one direction on the substrate so that one end is connected to the horizontal connection part and the other end is connected to the source line.
  • the manufacturing system includes at least one first memory cell string and at least one first memory cell string so that the at least one first memory cell string and the at least one second memory cell string are symmetrical with respect to the horizontal connection part; At least one second memory cell string may be formed to extend, respectively.
  • the manufacturing system may include at least one second memory cell string such that a drain line connected to one end of the at least one first memory cell string and a source line connected to one end of the at least one second memory cell string are located on the same plane.
  • One end of one memory cell string and one end of at least one second memory cell string may be positioned at the same height.
  • the horizontal connection part, the at least one first memory cell string, and the at least one second memory cell string manufactured through the steps S910 to S930 may form a U-shape.
  • FIG. 11 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 1100 is positioned below the bit line positioned above the plurality of memory cell strings 1110 and 1120 and the plurality of memory cell strings 1110 and 1120 .
  • Components such as a source line and a plurality of insulating layers alternately interposed between the plurality of word lines 1130 may be omitted and described.
  • a 3D flash memory 1100 includes a plurality of word lines 1130 and a plurality of memory cell strings 1110 and 1120 .
  • a plurality of word lines 1130 are sequentially stacked while extending in a horizontal direction (eg, X direction) on the substrate 1105 , respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu ( Copper), Mo (molybdenum), Ru (ruthenium), or Au (gold), such as conductive material (all metal materials capable of forming ALD are included in addition to the metal materials described above), and applying a voltage to the corresponding memory cells
  • a memory operation (such as a read operation, a program operation, and an erase operation) may be performed.
  • a plurality of insulating layers (not shown) formed of an insulating material may be interposed between the plurality of word lines 1130 .
  • a String Selection Line may be disposed at the upper end of the plurality of word lines 1130
  • a Ground Selection Line may be disposed at the lower end of the plurality of word lines 1130 .
  • the plurality of strings 1110 and 1120 pass through the plurality of word lines 1130 and are formed to extend in a vertical direction (eg, Z direction) on the substrate 1105 , and each of the channel layers 1111 and 1121 and By including the charge storage layers 1112 and 1122 , a plurality of memory cells 1140 corresponding to the plurality of word lines 1130 may be configured.
  • the charge storage layers 1112 and 1122 are formed to extend to surround the channel layers 1111 and 1121 , and are a component in which charges generated by voltages applied through the plurality of word lines 1130 are stored. 1100 may serve as a data store.
  • an oxide-nitride-oxide (ONO) layer may be used as the charge storage layers 1112 and 1122 .
  • the channel layers 1111 and 1121 are components that perform a memory operation by a voltage applied through a plurality of word lines 1130, SSL, GSL, and bit lines, and may be formed of crystalline silicon or polysilicon. have.
  • the plurality of strings 1110 and 1120 depends on whether or not they include the target memory cell 1141 that is the target of the program operation. It may be named as a selected memory cell string, and in the case of the memory cell string 1120 that does not include the target memory cell 1141 , it may be named as an unselected memory cell string.
  • a first method of applying a boosting voltage to one or more remaining memory cells 1142 excluding the target memory cell 1141 or at least two or more target memory cells 1141 and 1143 ), the boosting efficiency in the unselected memory cell string 1120 may be improved by performing the program operation based on any one of the second methods of simultaneously performing the program operation on the target.
  • FIG. 12 is an XZ cross-sectional view illustrating a first method for improving boosting efficiency in an unselected memory cell string in the 3D flash memory shown in FIG. 11
  • FIG. 13 is a first method described with reference to FIG. 12
  • the boosting voltage Vboosting is applied to one or more remaining memory cells 1211 excluding the target memory cell 1212 among the plurality of memory cells 1210 .
  • the three-dimensional flash memory 1200 to which the first method of applying the boosting voltage to one or more remaining memory cells 1211 is applied has a word line 1232 corresponding to the target memory cell 1212 to be subjected to the program operation during a program operation.
  • a boosting voltage may be applied to one or more word lines 1231 corresponding to one or more remaining memory cells 1211 among the plurality of word lines 1230 .
  • the channel layer included in the unselected memory cell string 1220 corresponds to the program voltage applied to the word line 1232 corresponding to the target memory cell 1212 and the one or more remaining memory cells 1211 in response thereto. may be boosted by all of the boosting voltages applied to the one or more word lines 1231 , so that boosting efficiency may be doubled compared to the conventional one.
  • the boosting voltage is a voltage having a value greater than the pass voltage Vpass for preventing the one or more remaining memory cells 1211 from being programmed, and has a value similar to the program voltage (located within a range of a preset value based on the program voltage). value) or the same value.
  • the boosting voltage may be set to 20V, which is a value of the program voltage.
  • the one or more remaining memory cells 1211 to which the boosting voltage is applied during the program operation may be used as dummy cells that are not selected as a read target in the read operation.
  • the 3D flash memory 1200 applies a pass voltage Vpass to one or more word lines 1231 corresponding to the one or more remaining memory cells 1211 during a read operation, thereby generating the one or more remaining memory cells 1211 .
  • Vpass pass voltage
  • the 3D flash memory 1200 applies a pass voltage Vpass to one or more word lines 1231 corresponding to the one or more remaining memory cells 1211 during a read operation, thereby generating the one or more remaining memory cells 1211 .
  • At least one dummy cell 1211 is used as a dummy cell without any effect on data storage and reading, and may play a role in improving boosting efficiency in the unselected memory cell string 1220 , when performing a program operation.
  • a program operation using the first method of applying a boosting voltage to one or more remaining memory cells 1211 may be performed as shown in FIG. 13 .
  • the 3D flash memory 1200 is a target memory to be subjected to a program operation among the plurality of memory cells 1210 in order to improve boosting efficiency in the non-selected memory cell string 1220 during the program operation.
  • a boosting voltage may be applied to one or more word lines 1231 corresponding to the one or more remaining memory cells 1211 excluding the cell 1212 .
  • step S1320 the 3D flash memory 1200 performs the program voltage applied to the word line 1232 corresponding to the target memory cell 1212 and one or more words corresponding to the one or more remaining memory cells 1211 .
  • the channel layer included in the unselected memory cell string 1220 may be boosted by the boosting voltage applied to the line 1231 .
  • a read operation performed after the program operation using the first method based on at least one dummy cell 1211 may be performed as shown in FIG. 14 .
  • the 3D flash memory 1200 performs one or more word lines to which a boosting voltage is applied in order to improve boosting efficiency in an unselected memory cell string 1220 during a program operation among the plurality of memory cells 1210 .
  • One or more remaining memory cells 1211 corresponding to 1231 may not be selected as a read target in a read operation.
  • the 3D flash memory 1200 has a pass voltage that prevents the one or more remaining memory cells 1211 from being read into one or more word lines 1231 corresponding to the one or more remaining memory cells 1211 during a read operation. By applying (Vpass), one or more remaining memory cells 1211 may not be selected as a read target.
  • the 3D flash memory 1200 may perform a read operation on the target memory cell 1212 that is the target of the read operation. Since the read operation of the target memory cell 1212 is performed in the same manner as the read operation in the conventional 3D flash memory, a detailed description thereof will be omitted.
  • the program operation and the read operation based on the first method described above may be sequentially performed, and voltage application characteristics applied in the program operation and the read operation are as shown in FIG. 15 .
  • a program voltage Vpgm applied to the word line 1232 corresponding to the target memory cell 1212 is equal to 1510
  • the read voltage Vverify applied to the word line 1232 corresponding to the target memory cell 1212 in the read operation is equal to 1520.
  • a pass voltage Vpass greater than the read voltage value of 1520 may be applied to one or more word lines 1231 corresponding to the one or more remaining memory cells 1211 in the read operation.
  • FIG. 16 is an XZ cross-sectional view illustrating a second method for improving boosting efficiency in an unselected memory cell string in the 3D flash memory shown in FIG. 11
  • FIG. 17 is the second method described with reference to FIG. 16
  • the 3D flash memory 1600 in order to improve boosting efficiency in an unselected memory cell string 1610 during a program operation, at least one of a plurality of memory cells 1620 is provided. Two or more memory cells 1621 and 1622 are selected as target memory cells and a program operation is simultaneously performed on the target memory cells 1621 and 1622 .
  • a target memory among a plurality of word lines 1630 during a program operation may be equally applied to the word lines 1631 and 1632 corresponding to the cells 1621 and 1622 , respectively.
  • the channel layer included in the unselected memory cell string 1610 may be boosted by all of the program voltages applied to the word lines 1631 and 1632 corresponding to the target memory cells 1621 and 1622 in response thereto. Therefore, boosting efficiency can be improved twice compared to the existing one.
  • At least two or more target memory cells 1621 and 1622 may be sequentially read in a read operation.
  • a read voltage Vverify for sequentially reading the target memory cells 1621 and 1622 to the word lines 1631 and 1632 corresponding to the target memory cells 1621 and 1622 is applied.
  • At least two target memory cells 1621 and 1622 may be sequentially read as the pass voltage Vpass is applied to the word line 1632 of the at least one remaining target memory cell 1622 so that it is not read.
  • a read voltage is applied to the word line 1631 corresponding to the first target memory cell 1621 among the target memory cells 1621 and 1622 and A pass voltage is applied to the word line 1632 corresponding to the second target memory cell 1622 to read the first target memory cell 1621 , and then the word line corresponding to the first target memory cell 1621 .
  • a pass voltage is applied to 1631 and a read voltage is applied to the word line 1632 corresponding to the second target memory cell 1622 , so that reading of the second target memory cell 1622 may be performed.
  • a program operation using the second method of simultaneously performing a program operation on at least two target memory cells 1621 and 1622 may be performed as shown in FIG. 17 .
  • the 3D flash memory 1600 performs at least two memory cells 1621 among the plurality of memory cells 1620 in order to improve boosting efficiency in the unselected memory cell string 1610 during a program operation. , 1622) may be selected as target memory cells.
  • the 3D flash memory 1600 applies the same program voltage to the word lines 1631 and 1632 corresponding to the target memory cells 1621 and 1622 among the plurality of word lines 1630 .
  • a program operation may be simultaneously performed on the target memory cells 1621 and 1622 .
  • the 3D flash memory 1600 displays a channel included in the unselected memory cell string 1610 . Layers can be boosted.
  • a read operation performed after a program operation using the second method of simultaneously performing a program operation on at least two target memory cells 1621 and 1622 may be performed as shown in FIG. 18 .
  • the 3D flash memory 1600 may sequentially read the target memory cells 1621 and 1622 on which the program operation is simultaneously performed among the plurality of memory cells 1620 through operation S1810 .
  • the target memory cells 1621 and 1622 are in the word lines 1631 and 1632 corresponding to the target memory cells 1621 and 1622 , respectively.
  • the step of applying a pass voltage to at least one word line 1632 corresponding to the at least one remaining target memory cell 1622 so that the at least one remaining target memory cell 1622 is not read may be configured.
  • the program operation and the read operation based on the second method described above may be sequentially performed, and voltage application characteristics applied in the program operation and the read operation are as shown in FIG. 19 .
  • the program voltage Vpgm applied to the word lines 1631 and 1632 corresponding to the target memory cells 1621 and 1622, respectively is equal to 1910
  • the target memory cells 1621, 1621 the target memory cells 1621, 1621
  • the read voltages Vverify sequentially applied to the word lines 1631 and 1632 corresponding to 1622 are equal to 1920 and 1930.
  • a pass voltage Vpass greater than the read voltage values of 1920 and 1930 may be applied to the remaining memory cells excluding the memory cells to be sequentially read among the target memory cells 1621 and 1622 . .
  • components such as a bit line positioned above at least one string and a source line positioned under the at least one string of the three-dimensional flash memory are omitted for convenience of description. may be shown and described.
  • the 3D flash memory to be described later is not limited thereto and may be configured to include components required for a conventional flash memory.
  • FIG. 21 is an XZ cross-sectional view illustrating a three-dimensional flash memory according to an embodiment
  • FIG. 22 is an XZ cross-sectional view illustrating a method of preventing leakage current of a GSL in a three-dimensional flash memory according to an embodiment
  • FIG. 23 is It is an XZ cross-sectional view for explaining a change in a region corresponding to the GSL in the charge storage layer during a read operation in the 3D flash memory according to an exemplary embodiment.
  • a 3D flash memory 2100 includes a plurality of word lines 2110 , a GSL 2120 positioned below the plurality of word lines 2110 , and at least one string. (2130).
  • the substrate 2105 on which the plurality of word lines 2110, the GSL 2120 positioned below the plurality of word lines 2110, and the at least one string 2130 are formed is made of poly-silicon. can be formed with Although not shown in the drawings, the following substrate 2105 may include at least one peripheral circuit as a COP structure is applied.
  • a plurality of word lines 2110 are sequentially stacked while extending in a horizontal direction (eg, X direction) on the substrate 2105 , respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu ( Copper), Mo (molybdenum), Ru (ruthenium), or Au (gold) is formed of a conductive material (all metal materials capable of forming ALDs are included in addition to the described metal materials), and a voltage is applied to the corresponding memory cells. Memory operations (such as a read operation, a program operation, and an erase operation) may be performed.
  • a plurality of insulating layers 2111 formed of an insulating material may be interposed between the plurality of word lines 2110 .
  • a String Selection Line (SSL) (not shown) may be disposed on the upper portion of the plurality of word lines 2110 , and a Ground Selection Line (GSL) 220 (GSL is a Common Source Line, which is a common source line); A CSL (not shown) may be disposed.
  • SSL String Selection Line
  • GSL Ground Selection Line
  • CSL Common Source Line
  • the at least one string 2130 extends through the plurality of word lines 2110 and the GSL 2120 in a vertical direction (eg, Z direction) on the substrate 2105 , and each of the channel layers 2131 is formed. and a charge storage layer 2132 .
  • the channel layer 2131 may be formed of polysilicon, and may include a buried layer (not shown) therein.
  • the charge storage layer 2132 is formed extending in a vertical direction to surround the channel layer 2131 , and is a component that stores charges from current flowing through the plurality of word lines 2110 , and includes the plurality of word lines 2110 . ) may be extended from a position corresponding to the GSL 2120 to a position corresponding to the GSL 2120 .
  • the charge storage layer 2132 is described as being formed in an oxide-nitride-oxide (ONO) structure, but is not limited thereto, and charges caused by a voltage applied through the plurality of word lines 2110 or A variety of charge storage components can be used that trap holes to maintain the state of the charges.
  • ONO oxide-nitride-oxide
  • the charge storage layer 2132 is described as including only a vertical element extending in a vertical direction (eg, Z direction) orthogonal to the substrate 2105, but is not limited thereto and is not limited thereto.
  • a horizontal element that is parallel and in contact with the plurality of word lines 2110 may be further included.
  • the channel layer 2131 and the charge storage layer 2132 may be referred to as a bar memory cell string constituting a plurality of memory cells corresponding to the plurality of word lines 2110 .
  • the region 2132-1 corresponding to the GSL 2120 of the charge storage layer 2132 is maintained in a programmed state.
  • the region 2132-1 corresponding to the GSL 2120 of the charge storage layer 2132 maintains the programmed state after being programmed as the program voltage Vpgm is applied. It may be maintained in a state having a higher threshold voltage (eg, Vth of 5V) than the reference threshold voltage (eg, Vth of 2V).
  • the reference threshold voltage may mean a minimum voltage value at which the GSL 2120 is turned off in a normal state, or may mean a threshold voltage of each of the plurality of word lines 2110 .
  • the region 2132-1 corresponding to the GSL 2120 of the charge storage layer 2132 is programmed and maintained in a state having a threshold voltage higher than the reference threshold voltage, so that it is turned off in a normal state, Through this, leakage current in the GSL 2120 may be prevented.
  • the region 2132-1 corresponding to the GSL 2120 is programmed and then the region 2132- of the charge storage layer 2132 lapses over time, unless an additional operation is performed. 1), there is a problem that the trapped charge leaks, and accordingly, the programmed state may not be maintained.
  • the region 2132-1 corresponding to the GSL 2120 of the charge storage layer 2132 is maintained in the program state, so that the region 2132-1 corresponding to the GSL 2120 of the charge storage layer 2132 is maintained.
  • it may be refreshed according to a preset period.
  • the region 2132-1 corresponding to the GSL 2120 is initially programmed with the program voltage Vpgm applied, and then the program operation is performed again at a preset cycle such as one week or one month. can be refreshed.
  • the region 2132-1 corresponding to the GSL 2120 of the charge storage layer 2132 may be turned on in some cases to enable a read operation of the 3D flash memory 2100 . More specifically, referring to FIG. 23 , in the charge storage layer 2132 , the region 2132-1 corresponding to the GSL 2120 passes the pass voltage ( Vpass) is turned on in response to being applied, thereby forming a channel in the channel layer 2131 to enable a read operation on a target memory cell.
  • Vpass pass voltage
  • the region 2132-1 corresponding to the GSL 2120 of the charge storage layer 2132 is programmed and refreshed according to a preset period, so that the charge storage layer ( In 2132 ), the region 2132-1 corresponding to the GSL 2120 has a higher threshold voltage than the reference threshold voltage and is turned off in a normal state, thereby preventing and improving leakage current in the GSL 2120 .
  • FIG. 24 is a flowchart illustrating a method of operating a 3D flash memory according to an exemplary embodiment.
  • the operation method to be described below is based on the assumption that the three-dimensional flash memory described with reference to FIGS. 21 to 23 is performed, but is not limited thereto, and various structures in which the charge storage layer extends to a position corresponding to the GSL are formed. This may be performed by a three-dimensional flash memory.
  • An operating method of a 3D flash memory is characterized in that the 3D flash memory maintains a region corresponding to the GSL in the charge storage layer in a programmed state. Accordingly, the 3D flash memory prevents leakage current from the GSL and maintains the region corresponding to the GSL in the charge storage layer in a programmed state, thereby setting the region corresponding to the GSL in the charge storage layer to a threshold voltage higher than the reference threshold voltage. It is maintained in a state of having the current state, and through this, the region corresponding to the GSL in the charge storage layer can be turned off in the normal state.
  • the 3D flash memory performs an operation on a region corresponding to the GSL in the charge storage layer in order to maintain the region corresponding to the GSL in the charge storage layer in a programmed state.
  • the first program operation can be performed.
  • the 3D flash memory may apply a program voltage Vpgm to the GSL to perform a program operation on a region corresponding to the GSL in the charge storage layer to program the region corresponding to the GSL in the charge storage layer.
  • the 3D flash memory may refresh a region corresponding to the GSL in the charge storage layer according to a preset cycle.
  • the 3D flash memory may refresh the region corresponding to the GSL in the charge storage layer by re-performing the program operation on the region corresponding to the GSL in the charge storage layer at a preset cycle such as a week or a month.
  • the 3D flash memory turns on a region corresponding to the GSL in the charge storage layer in response to a pass voltage being applied to the GSL during a read operation to support a read operation for the target memory cell.

Landscapes

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Abstract

개선된 3차원 플래시 메모리 및 그 동작 방법에 관한 것이다.　일 실시예들은 BICs 구조를 기반으로 벌크 소거 동작을 지원하는 가운데 제조 공정을 단순화하는 3차원 플래시 메모리를 제안한다. 또한, 적어도 하나의 제1 메모리 셀 스트링 및 적어도 하나의 제2 메모리 셀 스트링이 수평 연결부를 기준으로 대칭을 이루는 구조의 3차원 플래시 메모리, 구조적 및 물리적 방식 대신에 메모리 동작을 이용하는 방식을 통해, COP 구조에서 GSL의 누설 전류를 개선하는 3차원 플래시 메모리를 제안한다.　또한, 일 실시예들은 셀 특성 및 신뢰성이 열화되는 문제점을 해결하고자, 프로그램 동작 시 비선택된 메모리 셀 스트링에서의 부스팅 효율을 개선하는 3차원 플래시 메모리 및 그 동작 방법을 제공한다.

Description

개선된 3차원 플래시 메모리
아래의 실시예들은 개선된 3차원 플래시 메모리 및 그 동작 방법에 관한 것이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
이러한 플래시 메모리는 수직 방향으로 메모리 셀들이 적층되는 3차원 구조가 적용되었으며, 적층되는 단수가 급격히 증가되어 집적도가 향상되고 있는 추세이다. 또한, 3차원 플래시 메모리에 도 1a 내지 1b와 같은 BICs 구조가 적용됨에 따라 집적도가 더욱 향상되게 되었다.
그러나 기존의 BICs 구조에서 메모리 셀 스트링(110)의 수평 부분(111)이 수직 부분(112)과 동일하게 채널층 및 전하 저장층을 포함하는 구조를 갖는 바, 기존의 BICs 구조가 적용된 3차원 플래시 메모리(100)는 수평 부분(111)을 기판에 제조하는 공정이 매우 복잡하여 셀 특성이 열화되는 문제점을 갖게 된다.
더욱이, 기존의 BICs 구조가 적용된 3차원 플래시 메모리(100)는 벌크 소거 동작을 지원할 수 없어 소거 동작 특성 관리가 어려운 단점을 가질 수 있다.
이에, BICs 구조가 갖는 문제점 및 단점을 해결하기 위한 기술이 제안될 필요가 있다.
또한, 기존의 3차원 플래시 메모리(1000)는, 기존의 3차원 플래시 메모리가 갖는 문제점을 설명하기 위한 도 10과 같이 프로그램 동작의 대상이 되는 대상 메모리 셀을 포함하지 않는 비선택된 메모리 셀 스트링(1010)의 부스팅 효율이 줄어들어 셀 특성 및 신뢰성이 열화되는 문제점을 갖는다. 보다 상세하게, 비선택된 메모리 셀 스트링(1010)은 셀 스트링의 길이가 연장됨에 따른 메모리 셀 개수 증가로 인해, 프로그램 동작 시 부스팅 효율이 길이가 연장되지 않은 메모리 셀 스트링(1020)에 비해 부스팅 효율이 1/2로 줄어들어 셀 특성 및 신뢰성이 열화되는 문제점을 발생시킬 수 있다.
따라서, 설명된 셀 특성 및 신뢰성이 열화되는 문제점을 해결하기 위한 기술이 제안될 필요가 있다.
또한, 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도인 도 20을 참조하면, 3차원 플래시 메모리(2000)는 기판(2005) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(2010), 복수의 워드 라인들(2010)의 하단에 위치하는 GSL(2020), 복수의 워드 라인들(2010) 및 GSL(2020)을 관통하여 기판(2005) 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(2030)(적어도 하나의 스트링(2030)은 수직 방향으로 연장 형성되는 채널층(2031) 및 채널층(2031)을 감싸는 전하 저장층(2032)으로 구성됨)을 포함한다.
이와 같은 구조의 3차원 플래시 메모리(2000)에서는 GSL(2020)에서의 누설 전류가 발생되는 문제점이 발생될 수 있는 바, 기존의 3차원 플래시 메모리는 GSL(2020)에 대응하는 위치에 전하 저장층(2032)을 배치하지 않는 구조(보다 정확하게는 GSL(2020)에 대응하는 위치에 전하 저장층(2032)인 ONO층 중 Nitride층이 배치되지 않는 구조)와 기판(2005) 전체 및 채널층(2031) 중 GSL(2020)에 대응하는 영역 모두를 실리콘으로 구성하는 구조(채널층(2031)의 그 외 영역은 폴리 실리콘으로 구성됨)를 적용하는 것처럼 구조적 및 물리적 방식을 통해 상기 문제점을 해결할 수 있었다.
그러나 기존의 3차원 플래시 메모리는, 집적도 향상을 위해 COP(Cell On Peri.) 구조가 적용될 경우, GSL(2020)에 대응하는 위치에 전하 저장층(2032)을 배치하지 않는 구조(보다 정확하게는 GSL(2020)에 대응하는 위치에 전하 저장층(2032)인 ONO층 중 Nitride층이 배치되지 않는 구조)와 채널층(2031) 중 GSL(2020)에 대응하는 영역을 에피택셜 성장을 통해 실리콘으로 구성하는 구조가 적용될 수 없는 구조적 및 물리적 한계를 갖는 바, COP 구조가 적용된 3차원 플래시 메모리에서 GSL의 누설 전류를 개선 및 방지하는 기술이 제안될 필요가 있다.
일 실시예들은 BICs 구조를 기반으로 벌크 소거 동작을 지원하는 가운데 제조 공정을 단순화하는 3차원 플래시 메모리를 제안한다.
보다 상세하게, 일 실시예들은 기판 내에 매립된 수평 연결부가 적어도 하나의 제1 메모리 셀 스트링 및 적어도 하나의 제2 메모리 셀 스트링을 서로 연결하여 U자 형태를 형성하는 가운데, 단일 박막으로 구성되어 벌크 소거 동작에서 벌크 소거 전압이 인가되는 용도로 사용되는 3차원 플래시 메모리를 제안한다.
또한, 일 실시예들은 적어도 하나의 제1 메모리 셀 스트링 및 적어도 하나의 제2 메모리 셀 스트링이 수평 연결부를 기준으로 대칭을 이루는 구조의 3차원 플래시 메모리를 제안한다.
일 실시예들은 셀 특성 및 신뢰성이 열화되는 문제점을 해결하고자, 프로그램 동작 시 비선택된 메모리 셀 스트링에서의 부스팅 효율을 개선하는 3차원 플래시 메모리 및 그 동작 방법을 제공한다.
이를 위해, 일 실시예들은 프로그램 동작 시 대상 메모리 셀을 제외한 하나 이상의 나머지 메모리 셀에 부스팅 전압을 인가하는 방식 또는 적어도 두 개 이상의 대상 메모리 셀들을 대상으로 프로그램 동작을 동시에 수행하는 방식을 제안한다.
일 실시예들은 구조적 및 물리적 방식 대신에 메모리 동작을 이용하는 방식을 통해, COP 구조에서 GSL의 누설 전류를 개선하는 3차원 플래시 메모리를 제안한다.
보다 상세하게, 일 실시예들은 전하 저장층 중 GSL에 대응하는 영역을 프로그램된 상태로 유지함으로써 전하 저장층 중 GSL에 대응하는 영역을 정상 상태에서 오프(Off)시켜 두는 3차원 플래시 메모리를 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성된 채 일단이 드레인 라인과 연결되는 적어도 하나의 제1 메모리 셀 스트링; 상기 기판 상 상기 적어도 하나의 제1 메모리 셀 스트링에 대응되도록 상기 일 방향으로 연장 형성된 채 일단이 소스 라인과 연결되는 적어도 하나의 제2 메모리 셀 스트링; 및 상기 기판 내에 매립된 채 상기 적어도 하나의 제1 메모리 셀 스트링 및 상기 적어도 하나의 제2 메모리 셀 스트링을 서로 연결시키는 수평 연결부-상기 수평 연결부는 상기 적어도 하나의 제1 메모리 셀 스트링 및 상기 적어도 하나의 제2 메모리 셀 스트링과 함께 U자 형태를 형성함-를 포함하고, 상기 수평 연결부는, 단일 박막으로 구성되는 것을 특징으로 한다.
일 측면에 따르면, 상기 수평 연결부는, 상기 적어도 하나의 제1 메모리 셀 스트링의 채널층과 상기 적어도 하나의 제2 메모리 셀 스트링의 채널층을 전기적으로 연결시키는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 수평 연결부는, 벌크 소거 동작에서 벌크 소거 전압이 인가되는 용도로 사용되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 수평 연결부는, 상기 적어도 하나의 제1 메모리 셀 스트링이 복수 개 구비된 복수의 제1 메모리 셀 스트링들과 상기 적어도 하나의 제2 메모리 셀 스트링이 복수 개 구비된 복수의 제2 메모리 셀 스트링들을 각각 연결시키는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 제1 메모리 셀 스트링과 수직으로 연결되는 복수의 워드 라인들 및 상기 적어도 하나의 제2 메모리 셀 스트링과 수직으로 연결되는 복수의 워드 라인들은, 서로 분리되도록 구성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 제1 메모리 셀 스트링 및 상기 적어도 하나의 제2 메모리 셀 스트링은, 상기 수평 연결부를 기준으로 대칭을 이루는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 3차원 플래시 메모리는, 프로그램 동작 시 비선택된 메모리 셀 스트링에서의 부스팅 효율을 개선하기 위하여, 상기 복수의 메모리 셀들 중 상기 프로그램 동작의 대상이 되는 대상 메모리 셀을 제외한 하나 이상의 나머지 메모리 셀에 대응하는 하나 이상의 워드 라인에 부스팅 전압을 인가하는 것을 특징으로 한다.
일 측면에 따르면, 상기 비선택된 메모리 셀 스트링에 포함되는 채널층은, 상기 대상 메모리 셀에 대응하는 워드 라인에 인가되는 프로그램 전압과 상기 하나 이상의 나머지 메모리 셀에 대응하는 하나 이상의 워드 라인에 인가되는 부스팅 전압에 의해 부스팅되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 하나 이상의 나머지 메모리 셀에 대응하는 하나 이상의 워드 라인에 인가되는 부스팅 전압은, 상기 하나 이상의 나머지 메모리 셀이 프로그램 되지 않도록 하는 패스 전압보다 큰 값을 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 하나 이상의 나머지 메모리 셀은, 판독 동작에서 판독 대상으로 선택되지 않는 더미 셀로 사용되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, COP 구조가 적용된 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 상기 복수의 워드 라인들의 하단에 위치하는 GSL(Ground Selection Line); 및 상기 복수의 워드 라인들 및 상기 GSL을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 위치로부터 상기 GSL에 대응하는 위치까지 연장 형성됨-을 포함하고, 상기 전하 저장층 중 상기 GSL에 대응하는 영역은, 프로그램된 상태로 유지되는 것을 특징으로 한다.
일 측면에 따르면, 상기 전하 저장층 중 상기 GSL에 대응하는 영역은, 상기 프로그램된 상태로 유지되기 위하여, 상기 전하 저장층 중 상기 GSL에 대응하는 영역에 대한 최초 프로그램 동작이 수행된 이후 기 설정된 주기에 따라 리프레시(Refresh)되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 전하 저장층 중 상기 GSL에 대응하는 영역은, 상기 GSL에서의 누설 전류를 방지하기 위하여 상기 프로그램 상태로 유지됨으로써, 기준 문턱 전압보다 높은 문턱 전압을 갖는 상태로 유지되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 전하 저장층 중 상기 GSL에 대응하는 영역은, 상기 높은 문턱 전압을 갖는 상태로 유지됨으로써, 정상 상태에서 오프(Off)되어 있는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 전하 저장층 중 상기 GSL에 대응하는 영역은, 상기 3차원 플래시 메모리의 판독 동작 시 상기 GSL에 패스 전압이 인가됨에 응답하여 턴 온(Turn on)되는 것을 특징으로 할 수 있다.
일 실시예들은 기판 내에 매립된 수평 연결부가 적어도 하나의 제1 메모리 셀 스트링 및 적어도 하나의 제2 메모리 셀 스트링을 서로 연결하여 U자 형태를 형성하는 가운데, 단일 박막으로 구성되어 벌크 소거 동작에서 벌크 소거 전압이 인가되는 용도로 사용되는 3차원 플래시 메모리를 제안할 수 있다.
따라서, 일 실시예들은 BICs 구조를 기반으로 벌크 소거 동작을 지원하는 가운데 제조 공정을 단순화하는 3차원 플래시 메모리를 제안할 수 있다.
또한, 일 실시예들은 적어도 하나의 제1 메모리 셀 스트링 및 적어도 하나의 제2 메모리 셀 스트링이 수평 연결부를 기준으로 대칭을 이루는 구조의 3차원 플래시 메모리를 제안할 수 있다.
이에, 일 실시예들은 비대칭인 메모리 셀 스트링들을 포함하는 기존의 BICs 구조가 갖는 드레인 라인 및 소스 라인 제조 공정이 복잡한 단점 및 메모리 동작 특성이 저하되는 문제점을 극복하는 3차원 플래시 메모리를 제안할 수 있다.
일 실시예들은 프로그램 동작 시 대상 메모리 셀을 제외한 하나 이상의 나머지 메모리 셀에 부스팅 전압을 인가하는 방식 또는 적어도 두 개 이상의 대상 메모리 셀들을 대상으로 프로그램 동작을 동시에 수행하는 방식을 제안함으로써, 프로그램 동작 시 비선택된 메모리 셀 스트링에서의 부스팅 효율을 개선하는 3차원 플래시 메모리 및 그 동작 방법을 제공할 수 있다.
따라서, 일 실시예들은 셀 특성 및 신뢰성이 열화되는 문제점을 해결할 수 있다.
일 실시예들은 구조적 및 물리적 방식 대신에 메모리 동작을 이용하는 방식을 통해, COP 구조에서 GSL의 누설 전류를 개선하는 3차원 플래시 메모리를 제안할 수 있다.
보다 상세하게, 일 실시예들은 전하 저장층 중 GSL에 대응하는 영역을 프로그램된 상태로 유지함으로써 전하 저장층 중 GSL에 대응하는 영역을 정상 상태에서 오프(Off)시켜 두는 3차원 플래시 메모리를 제안할 수 있다.
따라서, 일 실시예들은 집적도를 향상시키는 가운데, GSL에서의 누설 전류를 방지 및 개선하는 기술 효과를 달성할 수 있다.
도 1a는 기존의 BICs 구조가 적용된 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 1b는 기존의 BICs 구조가 적용된 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 2a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작 방법을 나타낸 플로우 차트이다.
도 4a 내지 4b는 도 3에 도시된 소거 동작 방법을 설명하기 위한 X-Z 단면도 및 X-Y 평면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이다.
도 6a 내지 6b는 도 5에 도시된 프로그램 동작 방법을 설명하기 위한 X-Z 단면도 및 X-Y 평면도이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다.
도 8a 내지 8b는 도 7에 도시된 판독 동작 방법을 설명하기 위한 X-Z 단면도 및 X-Y 평면도이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 10은 기존의 3차원 플래시 메모리가 갖는 문제점을 설명하기 위한 X-Z 단면도이다.
도 11은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 12는 도 11에 도시된 3차원 플래시 메모리에서 비선택된 메모리 셀 스트링에서의 부스팅 효율을 개선하기 위한 제1 방식을 설명하기 위한 X-Z 단면도이다.
도 13은 도 12를 참조하여 설명된 제1 방식에 기반한 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 14는 도 12를 참조하여 설명된 제1 방식에 기반한 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이다.
도 15는 도 13 내지 14를 참조하여 설명된 프로그램 동작 및 판독 동작에서의 전압 인가 특성을 설명하기 위한 도면이다.
도 16은 도 11에 도시된 3차원 플래시 메모리에서 비선택된 메모리 셀 스트링에서의 부스팅 효율을 개선하기 위한 제2 방식을 설명하기 위한 X-Z 단면도이다.
도 17은 도 16을 참조하여 설명된 제2 방식에 기반한 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 18은 도 16을 참조하여 설명된 제2 방식에 기반한 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이다.
도 19는 도 17 내지 18을 참조하여 설명된 프로그램 동작 및 판독 동작에서의 전압 인가 특성을 나타낸 도면이다.
도 20은 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 21은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 X-Z 단면도이다.
도 22는 일 실시예에 따른 3차원 플래시 메모리에서 GSL의 누설 전류를 방지하는 방식을 설명하기 위한 X-Z 단면도이다.
도 23은 일 실시예에 따른 3차원 플래시 메모리에서 판독 동작 시 전하 저장층 중 GSL에 대응하는 영역의 변화를 설명하기 위한 X-Z 단면도이다.
도 24는 일 실시예에 따른 3차원 플래시 메모리의 동작 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이고, 도 2b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 2a 내지 2b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는, 적어도 하나의 제1 메모리 셀 스트링(210), 적어도 하나의 제2 메모리 셀 스트링(220) 및 수평 연결부(230)를 포함한다.
적어도 하나의 제1 메모리 셀 스트링(210)은, 기판(240) 상 일 방향(예컨대, Z 방향)으로 연장 형성된 채 일단(기판(240)과 접촉되는 일단의 반대편에 위치하는 일단)이 드레인 라인(250)과 연결된다.
이 때, 적어도 하나의 제1 메모리 셀 스트링(210)은, 기판(240)의 상부에 내부가 빈 튜브 형태로 연장 형성되는 전하 저장층(211) 및 전하 저장층(211)의 내부에 채워지는 채널층(212)을 포함할 수 있다. 전하 저장층(211)은 적어도 하나의 제1 메모리 셀 스트링(210)과 수직으로 연결되는 복수의 워드 라인들(213)을 통해 인가되는 전압에 의한 전하가 저장되는 구성요소로서, 3차원 플래시 메모리(200)에서 데이터 저장소의 역할을 하며, 일례로 ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 채널층(212)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되며, 전하 저장층(211)과 마찬가지로 내부가 빈 튜브 형태로 형성되어 그 내부에 매립막(미도시)을 더 포함할 수 있다. 이에, 적어도 하나의 제1 메모리 셀 스트링(210)은 수직 방향으로 연결되는 복수의 워드 라인들(213) 각각에 대응하는 메모리 셀들을 구성할 수 있다.
적어도 하나의 제2 메모리 셀 스트링(220)은, 기판(240) 상 적어도 하나의 제1 메모리 셀 스트링(210)에 대응되도록 일 방향(예컨대, Z 방향)으로 연장 형성된 채 일단(기판(240)과 접촉되는 일단의 반대편에 위치하는 일단)이 소스 라인(260)과 연결된다.
여기서, 적어도 하나의 제2 메모리 셀 스트링(220)이 기판(240) 상 적어도 하나의 제1 메모리 셀 스트링(210)에 대응되도록 형성된다는 것은, 기판(240) 상 적어도 하나의 제2 메모리 셀 스트링(220)이 형성되는 위치와 적어도 하나의 제1 메모리 셀 스트링(210)이 형성된 위치가 대응되도록 적어도 하나의 제1 메모리 셀 스트링(210) 및 적어도 하나의 제2 메모리 셀 스트링(220)이 형성되는 것을 의미한다.
마찬가지로, 적어도 하나의 제2 메모리 셀 스트링(220)은, 기판(240)의 상부에 내부가 빈 튜브 형태로 연장 형성되는 전하 저장층(221) 및 전하 저장층(221)의 내부에 채워지는 채널층(222)을 포함할 수 있다. 전하 저장층(221) 및 채널층(222) 각각은 구조 및 기능이 전술된 적어도 하나의 제1 메모리 셀 스트링(210)의 전하 저장층(211) 및 채널층(212)과 동일하므로 그 상세한 설명을 생략하기로 한다.
이 때, 적어도 하나의 제1 메모리 셀 스트링(210)의 일단에 연결되는 드레인 라인(250) 및 적어도 하나의 제2 메모리 셀 스트링(220)의 일단에 연결되는 소스 라인(260)은 드레인 역할 및 소스 역할 각각으로 고정되어 사용되는 것으로 제한되거나 한정되지 않고, 어느 하나가 드레인 역할로 사용될 경우 나머지 하나가 소스 역할로 사용되거나 어느 하나가 소스 역할로 사용될 경우 나머지 하나가 드레인 역할로 사용되는 것과 같이, 경우에 따라 드레인 역할로 사용되거나 소스 역할로 사용될 수도 있다. 즉, 적어도 하나의 제1 메모리 셀 스트링(210)의 일단에 연결되는 드레인 라인(250) 및 적어도 하나의 제2 메모리 셀 스트링(220)의 일단에 연결되는 소스 라인(260) 각각은, 드레인 역할 및 소스 역할 모두로 사용 가능한 비트 라인일 수 있다.
또한, 적어도 하나의 제1 메모리 셀 스트링(210)과 연결되는 드레인 라인(250) 및 적어도 하나의 제2 메모리 셀 스트링(220)과 연결되는 소스 라인(260)은, 적어도 하나의 제1 메모리 셀 스트링(210)의 일단(기판(240)과 접촉되는 일단의 반대편에 위치하는 일단) 및 적어도 하나의 제2 메모리 셀 스트링(220)의 일단(기판(240)과 접촉되는 일단의 반대편에 위치하는 일단)이 동일한 높이에 위치함에 따라, 동일한 평면 상에 배치될 수 있다. 이하, 적어도 하나의 제1 메모리 셀 스트링(210)과 연결되는 드레인 라인(250) 및 적어도 하나의 제2 메모리 셀 스트링(220)과 연결되는 소스 라인(260)이 동일한 평면 상에 배치된다는 것은, 적어도 하나의 제1 메모리 셀 스트링(210)과 연결되는 드레인 라인(250) 및 적어도 하나의 제2 메모리 셀 스트링(220)과 연결되는 소스 라인(260)이 형성되는 높이가 동일하여 층을 이루지 않음을 의미하며, 적어도 하나의 제1 메모리 셀 스트링(210)이 드레인 라인(250)과 연결된다는 것은 적어도 하나의 제1 메모리 셀 스트링(210)의 채널층(212)과 드레인 라인(250)이 연결되는 것을 의미하고, 적어도 하나의 제2 메모리 셀 스트링(220)이 소스 라인(260)과 연결된다는 것은 적어도 하나의 제2 메모리 셀 스트링(220)의 채널층(222)과 소스 라인(260)이 연결되는 것을 의미한다.
따라서, 적어도 하나의 제1 메모리 셀 스트링(210)의 채널층(212)은, 소스 라인(260)과 동일한 평면 상에 배치되는 드레인 라인(250)과 연결되도록 적어도 하나의 제1 메모리 셀 스트링(210)의 단면 상 단면 중심으로부터 어긋난 위치에 형성될 수 있으며, 적어도 하나의 제2 메모리 셀 스트링(220)의 채널층(222)도, 드레인 라인(250)과 동일한 평면 상에 배치되는 소스 라인(260)과 연결되도록 적어도 하나의 제2 메모리 셀 스트링(220)의 단면 상 단면 중심으로부터 어긋난 위치에 형성될 수 있다.
이처럼 적어도 하나의 제1 메모리 셀 스트링(210)의 일단(드레인 라인(250)과 연결되는 일단) 및 적어도 하나의 제2 메모리 셀 스트링(220)의 일단(소스 라인(260)과 연결되는 일단)이 동일한 높이에 위치함에 따라, 적어도 하나의 제1 메모리 셀 스트링(210) 및 적어도 하나의 제2 메모리 셀 스트링(220)은 수평 연결부(230)를 기준으로 대칭을 이룰 수 있다.
수평 연결부(230)는 기판(240) 내에 매립된 채 적어도 하나의 제1 메모리 셀 스트링(210) 및 적어도 하나의 제2 메모리 셀 스트링(220)을 서로 연결시키는 구성요소로서, 이에 따라 수평 연결부(230)는 적어도 하나의 제1 메모리 셀 스트링(210) 및 적어도 하나의 제2 메모리 셀 스트링(220)과 함께 U자 형태를 형성한다. 보다 상세하게, 수평 연결부(230)는 적어도 하나의 제1 메모리 셀 스트링(210) 및 적어도 하나의 제2 메모리 셀 스트링(220)이 메모리 동작(프로그램 동작, 판독 동작 및 소거 동작)에서 적어도 하나의 제1 메모리 셀 스트링(210) 및 적어도 하나의 제2 메모리 셀 스트링(220)이 수직으로 적층된 것과 같은 하나의 메모리 셀 스트링으로 제어되도록 적어도 하나의 제1 메모리 셀 스트링(210)의 채널층(212)과 적어도 하나의 제2 메모리 셀 스트링(220)의 채널층(222)을 전기적으로 연결시킬 수 있다.
특히, 수평 연결부(230)는 단일 박막으로 구성되는 것을 특징으로 하며, 적어도 하나의 제1 메모리 셀 스트링(210)의 채널층(212)과 적어도 하나의 제2 메모리 셀 스트링(220)의 채널층(222)이 전기적으로 연결되도록 하는 전자 이동도를 갖는 물질의 단일 박막으로 형성될 수 있다. 일례로, 수평 연결부(230)는 기 설정된 전자 이동도를 갖는 실리콘, 폴리 실리콘, N 타입 폴리 실리콘, 도전성 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 등) 또는 산화물 반도체 중 적어도 하나를 포함하는 단일 박막으로 형성될 수 있다. 그러나 수평 연결부(230)는 이에 제한되거나 한정되지 않고 평면 형상의 다층막으로 구성될 수도 있다.
이와 같이 수평 연결부(230)는, 높은 전자 이동도를 갖는 물질의 단순한 박막 구조로 형성됨으로써 벌크 소거 동작에서 벌크 소거 전압이 인가되는 용도로 사용될 수 있으며, 단순화된 제조 공정을 갖게 될 수 있다.
또한, 수평 연결부(230)는 하나의 제1 메모리 셀 스트링(210) 및 하나의 제2 메모리 셀 스트링(220)을 서로 연결시키는 것에 그치지 않고, 복수의 제1 메모리 셀 스트링들을 복수의 제2 메모리 셀 스트링들과 서로 연결시킬 수 있다. 예를 들어, 수평 연결부(230)는 제1 메모리 셀 스트링(210) 및 제2 메모리 셀 스트링(220)을 서로 연결시키는 동시에 제1 메모리 셀 스트링(270)과 제2 메모리 셀 스트링(280)을 서로 연결시킬 수 있다. 즉, 수평 연결부(230)는, 복수의 제1 메모리 셀 스트링들에 의해 공유되고, 복수의 제2 메모리 셀 스트링들에 의해 공유될 수 있다.
3차원 플래시 메모리(200)는, 적어도 하나의 제1 메모리 셀 스트링(210), 적어도 하나의 제2 메모리 셀 스트링(220) 및 수평 연결부(230) 이외에도 복수의 워드 라인들(213, 223)을 더 포함할 수 있으며, 복수의 워드 라인들(213, 223) 사이에 개재되는 복수의 절연층들(미도시)을 더 포함할 수 있다. 복수의 워드 라인들(213, 223)은 적어도 하나의 제1 메모리 셀 스트링(210) 및 적어도 하나의 제2 메모리 셀 스트링(220)과 수직으로 연결되며, 도전성 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금))로 형성될 수 있다.
특히, 적어도 하나의 제1 메모리 셀 스트링(210)에 수직으로 연결되는 복수의 워드 라인들(213) 및 적어도 하나의 제2 메모리 셀 스트링(220)에 수직으로 연결되는 복수의 워드 라인들(223)은, 서로 분리되도록 구성될 수 있다. 예를 들어, 적어도 하나의 제1 메모리 셀 스트링(210)에 수직으로 연결되는 복수의 워드 라인들(213)은 적어도 하나의 제2 메모리 셀 스트링(220)에 수직으로 연결되는 복수의 워드 라인들(223)과 전기적으로 서로 절연되거나, 물리적으로 이격되도록 형성될 수 있다.
따라서, 적어도 하나의 제1 메모리 셀 스트링(210) 및 적어도 하나의 제2 메모리 셀 스트링(220)은 각기 분리된 복수의 워드 라인들(213, 22)을 갖는, 적어도 하나의 제1 메모리 셀 스트링(210) 및 적어도 하나의 제2 메모리 셀 스트링(220)이 수직으로 적층된 것과 같은 하나의 메모리 셀 스트링으로 제어될 수 있다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작 방법을 나타낸 플로우 차트이고, 도 4a 내지 4b는 도 3에 도시된 소거 동작 방법을 설명하기 위한 X-Z 단면도 및 X-Y 평면도이다. 이하 설명되는 소거 동작 방법은 도 2a 내지 2b를 참조하여 설명된 3차원 플래시 메모리가 주체로 수행되는 메모리 동작인 것을 전제로 한다.
도 3, 4a 내지 4b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리는, 단계(S310)에서 수평 연결부(410)를 통해 벌크 소거 전압(일례로, 20V)을 인가한다.
이 때, 단계(S310)에서 3차원 플래시 메모리는, 소거 대상이 되는 제1 메모리 셀 스트링(420) 및 제2 메모리 셀 스트링(420)와 연결되는 드레인 라인 및 소스 라인(430)과, SSL을 플로팅시키고, 복수의 워드 라인들(440)에 접지 전압(일례로, 0V)을 인가할 수 있다.
그 후, 3차원 플래시 메모리는, 수평 연결부를 통해 벌크 소거 전압이 인가됨에 응답하여, 단계(S320)에서 적어도 하나의 제1 메모리 셀 스트링(420) 및 적어도 하나의 제2 메모리 셀 스트링(430)에 포함되는 복수의 메모리 셀들에 대한 소거 동작을 수행한다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이고, 도 6a 내지 6b는 도 5에 도시된 프로그램 동작 방법을 설명하기 위한 X-Z 단면도 및 X-Y 평면도이다. 이하 설명되는 프로그램 동작 방법은 도 2a 내지 2b를 참조하여 설명된 3차원 플래시 메모리가 주체로 수행되는 메모리 동작인 것을 전제로 한다.
도 5, 6a 내지 6b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리는, 단계(S510)에서 프로그램 동작의 대상이 되는 대상 메모리 셀(605)을 포함하는 선택된 메모리 셀 스트링(대상 메모리 셀(605)을 포함하는 제1 메모리 셀 스트링(610) 및 제2 메모리 셀 스트링(620))과 연결되는 드레인 라인 및 소스 라인(630) 각각에 접지 전압(일례로, 0V)을 인가한다.
이어서, 3차원 플래시 메모리는, 단계(S520)에서 선택된 메모리 셀 스트링(610, 620)의 SSL에 전원 전압(Vcc)을 인가한다.
그 다음, 3차원 플래시 메모리는, 단계(S530)에서 대상 메모리 셀(605)에 대응하는 워드 라인(640)에 프로그램 전압(Vpgm; 일례로, 20V)을 인가하고 대상 메모리 셀(605)에 대응하지 않은 워드 라인들(650)에 패스 전압(Vpass; 일례로, 7V)을 인가한다.
그 후, 3차원 플래시 메모리는, 단계들(S510 내지 S530)에서 전압들이 인가됨에 응답하여, 단계(S540)에서 대상 메모리 셀(605)에 대한 프로그램 동작을 수행한다.
이 때, 별도의 단계로 도시되지는 않았으나, 3차원 플래시 메모리는 대상 메모리 셀(605)를 포함하지 않는 비선택된 스트링들(대상 메모리 셀(605)를 포함하지 않는 제1 메모리 셀 스트링(660) 및 제2 메모리 셀 스트링(670))의 SSL을 오프(Off)시키는 동시에, 비선택된 스트링들(660, 670)의 수평 연결부(680)에 비선택 프로그램 전압(일례로, 10V)을 인가함으로써, 비선택된 스트링들(660, 670)에 포함되는 메모리 셀들이 프로그램되는 것을 방지할 수 있다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이고, 도 8a 내지 8b는 도 7에 도시된 판독 동작 방법을 설명하기 위한 X-Z 단면도 및 X-Y 평면도이다. 이하 설명되는 판독 동작 방법은 도 2a 내지 2b를 참조하여 설명된 3차원 플래시 메모리가 주체로 수행되는 메모리 동작인 것을 전제로 한다.
도 7, 8a 내지 8b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리는, 단계(S710)에서 판독 동작의 대상이 되는 대상 메모리 셀(805)을 포함하는 선택된 메모리 셀 스트링(대상 메모리 셀(805)을 포함하는 제1 메모리 셀 스트링(810) 및 제2 메모리 셀 스트링(820))과 연결되는 드레인 라인 및 소스 라인(830) 각각에 접지 전압(일례로, 0V)을 인가한다.
이어서, 3차원 플래시 메모리는, 단계(S720)에서 선택된 메모리 셀 스트링(810, 820)의 SSL에 전원 전압(Vcc)을 인가한다.
그 다음, 3차원 플래시 메모리는, 단계(S730)에서 대상 메모리 셀(805)에 대응하는 워드 라인(840)에 접지 전압(일례로, 0V)을 인가하고 대상 메모리 셀(805)에 대응하지 않은 워드 라인들(850)에 패스 전압(Vpass; 일례로, 7V)을 인가한다.
그 후, 3차원 플래시 메모리는, 단계들(S710 내지 S730)에서 전압들이 인가됨에 응답하여, 단계(S740)에서 대상 메모리 셀(805)에 대한 판독 동작을 수행한다.
이 때, 별도의 단계로 도시되지는 않았으나, 3차원 플래시 메모리는 대상 메모리 셀(805)를 포함하지 않는 비선택된 스트링들(대상 메모리 셀(805)를 포함하지 않는 제1 메모리 셀 스트링(860) 및 제2 메모리 셀 스트링(870))의 SSL을 오프(Off)시킴으로써, 비선택된 스트링들에 포함되는 메모리 셀들이 판독되는 것을 방지할 수 있다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 설명되는 3차원 플래시 메모리의 제조 방법은, 도 2a 내지 2b와 같은 구조의 3차원 플래시 메모리를 제조하고자 자동화 및 기계화된 제조 시스템에 의해 수행되는 것을 전제로 한다.
도 9를 참조하면, 단계(S910)에서 제조 시스템은, 기판 내에 수평 연결부를 매립 형성한다. 특히, 단계(S910)에서 제조 시스템, 수평 연결부를 단일 박막으로 구성함을 특징으로 한다. 일례로, 제조 시스템은 기 설정된 전자 이동도를 갖는 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 등) 또는 산화물 반도체 중 적어도 하나를 포함하는 단일 박막으로 수평 연결부를 형성할 수 있다.
또한, 단계(S910)에서 제조 시스템은, 적어도 하나의 제1 메모리 셀 스트링 및 적어도 하나의 제2 메모리 셀 스트링이 프로그램 동작, 판독 동작 및 소거 동작에서 하나의 메모리 셀 스트링으로 제어되도록 하기 위하여, 적어도 하나의 제1 메모리 셀 스트링의 채널층과 적어도 하나의 제2 메모리 셀 스트링의 채널층이 전기적으로 연결되도록 수평 연결부를 매립 형성할 수 있다. 일례로, 제조 시스템은 적어도 하나의 제1 메모리 셀 스트링의 채널층과 적어도 하나의 제2 메모리 셀 스트링의 채널층이 전기적으로 연결되도록 하는 전자 이동도를 갖는 물질로 수평 연결부를 형성할 수 있다. 이에, 수평 연결부는 벌크 소거 동작에서 벌크 소거 전압이 인가되는 용도로 사용될 수 있다.
이어서, 단계(S920)에서 제조 시스템은, 일단이 수평 연결부와 연결되는 동시에 다른 일단이 드레인 라인과 연결되도록 기판 상 일 방향으로 적어도 하나의 제1 메모리 셀 스트링을 연장 형성한다.
그 후, 단계(S930)에서 제조 시스템은, 일단이 수평 연결부와 연결되는 동시에 다른 일단이 소스 라인과 연결되도록 기판 상 일 방향으로 적어도 하나의 제2 메모리 셀 스트링을 연장 형성한다.
이 때, 단계들(S920 내지 S930)에서 제조 시스템은, 적어도 하나의 제1 메모리 셀 스트링 및 적어도 하나의 제2 메모리 셀 스트링이 수평 연결부를 기준으로 대칭을 이루도록 적어도 하나의 제1 메모리 셀 스트링 및 적어도 하나의 제2 메모리 셀 스트링을 각각 연장 형성할 수 있다. 예를 들어, 제조 시스템은, 적어도 하나의 제1 메모리 셀 스트링의 일단에 연결되는 드레인 라인과 적어도 하나의 제2 메모리 셀 스트링의 일단에 연결되는 소스 라인이 동일한 평면 상에 위치하도록 적어도 하나의 제1 메모리 셀 스트링의 일단 및 적어도 하나의 제2 메모리 셀 스트링의 일단을 동일한 높이에 위치시킬 수 있다.
이에, 단계들(S910 내지 S930)를 통해 제조되는 수평 연결부, 적어도 하나의 제1 메모리 셀 스트링 및 적어도 하나의 제2 메모리 셀 스트링은, U자 형태를 형성할 수 있다.
도 11은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다. 이하, 3차원 플래시 메모리(1100)는 설명의 편의를 위해, 복수의 메모리 셀 스트링들(1110, 1120)의 상부에 위치하는 비트 라인, 복수의 메모리 셀 스트링들(1110, 1120)의 하부에 위치하는 소스 라인, 복수의 워드 라인들(1130)의 사이에 교번하며 개재되는 복수의 절연층들 등의 구성요소가 생략된 채 도시 및 설명될 수 있다.
도 11을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1100)는, 복수의 워드 라인들(1130) 및 복수의 메모리 셀 스트링들(1110, 1120)을 포함한다.
복수의 워드 라인들(1130)은 기판(1105) 상 수평 방향(예컨대, X 방향)으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(1130)의 사이에는 절연 물질로 형성되는 복수의 절연층들(미도시)이 개재될 수 있다.
이러한 복수의 워드 라인들(1130)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
복수의 스트링들(1110, 1120)은 복수의 워드 라인들(1130)을 관통하여 기판(1105) 상 수직 방향(예컨대, Z 방향)으로 연장 형성되는 가운데, 각각이 채널층(1111, 1121) 및 전하 저장층(1112, 1122)을 포함함으로써, 복수의 워드 라인들(1130)에 대응하는 복수의 메모리 셀들(1140)을 구성할 수 있다.
전하 저장층(1112, 1122)은 채널층(1111, 1121)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(1130)을 통해 인가되는 전압에 의한 전하가 저장되는 구성요소로서, 3차원 플래시 메모리(1100)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(1112, 1122)으로는 ONO(Oxide-Nitride-Oxide)층이 사용될 수 있다.
채널층(1111, 1121)은 복수의 워드 라인들(1130), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, 딘결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다.
이 때, 복수의 스트링들(1110, 1120)은, 프로그램 동작의 대상이 되는 대상 메모리 셀(1141)을 포함하는지 여부에 따라, 대상 메모리 셀(1141)을 포함하는 메모리 셀 스트링(1110)의 경우 선택된 메모리 셀 스트링으로 명명될 수 있으며, 대상 메모리 셀(1141)을 포함하지 않는 메모리 셀 스트링(1120)의 경우 비선택된 메모리 셀 스트링으로 명명될 수 있다.
이와 같은 구조의 3차원 플래시 메모리(1100)는, 대상 메모리 셀(1141)을 제외한 하나 이상의 나머지 메모리 셀(1142)에 부스팅 전압을 인가하는 제1 방식 또는 적어도 두 개 이상의 대상 메모리 셀들(1141, 1143)을 대상으로 프로그램 동작을 동시에 수행하는 제2 방식 중 어느 하나의 방식에 기반하여, 프로그램 동작을 수행함으로써, 비선택된 메모리 셀 스트링(1120)에서의 부스팅 효율을 개선할 수 있다.
제1 방식을 활용하는 것에 대해서는 아래의 도 12 내지 15를 참조하여 설명하고, 제2 방식을 활용하는 것에 대해서는 아래의 도 16 내지 19를 참조하여 설명하기로 한다.
도 12는 도 11에 도시된 3차원 플래시 메모리에서 비선택된 메모리 셀 스트링에서의 부스팅 효율을 개선하기 위한 제1 방식을 설명하기 위한 X-Z 단면도이고, 도 13은 도 12를 참조하여 설명된 제1 방식에 기반한 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이며, 도 14는 도 12를 참조하여 설명된 제1 방식에 기반한 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이고, 도 15는 도 13 내지 14를 참조하여 설명된 프로그램 동작 및 판독 동작에서의 전압 인가 특성을 설명하기 위한 도면이다.
도 12를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1200)는, 복수의 메모리 셀들(1210)을 구성함에 있어, 프로그램 동작 시 비선택된 메모리 셀 스트링(1220)에서의 부스팅 효율을 개선하기 위하여 복수의 메모리 셀들(1210) 중 대상 메모리 셀(1212)을 제외한 하나 이상의 나머지 메모리 셀(1211)에 부스팅 전압(Vboosting)을 인가하는 것을 특징으로 한다.
하나 이상의 나머지 메모리 셀(1211)에 부스팅 전압을 인가하는 제1 방식을 적용한 3차원 플래시 메모리(1200)는, 프로그램 동작 시 프로그램 동작의 대상이 되는 대상 메모리 셀(1212)에 대응하는 워드 라인(1232)에 프로그램 전압(Vpgm)을 인가할 때, 복수의 워드 라인들(1230) 중 하나 이상의 나머지 메모리 셀(1211)에 대응하는 하나 이상의 워드 라인(1231)에는 부스팅 전압을 인가할 수 있다.
따라서, 비선택된 메모리 셀 스트링(1220)에 포함되는 채널층은, 이에 응답하여 대상 메모리 셀(1212)에 대응하는 워드 라인(1232)에 인가되는 프로그램 전압과 하나 이상의 나머지 메모리 셀(1211)에 대응하는 하나 이상의 워드 라인(1231)에 인가되는 부스팅 전압 모두에 의해 부스팅될 수 있어, 부스팅 효율이 기존에 비해 2배로 개선될 수 있다.
이 때, 부스팅 전압은 하나 이상의 나머지 메모리 셀(1211)이 프로그램 되지 않도록 하는 패스 전압(Vpass)보다 큰 값을 갖는 전압으로서, 프로그램 전압과 유사한 값(프로그램 전압을 기준으로 기 설정된 값의 범위 내에 위치하는 값) 또는 동일한 값을 가질 수 있다. 일례로, 부스팅 전압은 프로그램 전압의 값인 20V로 설정될 수 있다.
여기서, 프로그램 동작 시 부스팅 전압이 인가되는 하나 이상의 나머지 메모리 셀(1211)은, 판독 동작에서 판독 대상으로 선택되지 않는 더미 셀로 사용될 수 있다. 예를 들어, 3차원 플래시 메모리(1200)는 판독 동작 시 하나 이상의 나머지 메모리 셀(1211)에 대응하는 하나 이상의 워드 라인(1231)에 패스 전압(Vpass)을 인가함으로써, 하나 이상의 나머지 메모리 셀(1211)이 판독 대상으로 선택되지 않는 더미 셀로 사용되도록 할 수 있다.
이처럼 적어도 하나의 더미 셀(1211)은 데이터 저장 및 판독에 어떠한 영향도 없이 더미 셀로 사용되는 가운데 비선택된 메모리 셀 스트링(1220)에서의 부스팅 효율을 개선하는 역할을 담당할 수 있는 바, 프로그램 동작 시 하나 이상의 나머지 메모리 셀(1211)에 부스팅 전압을 인가하는 제1 방식을 활용한 프로그램 동작은 도 13과 같이 수행될 수 있다.
단계(S1310)에서 3차원 플래시 메모리(1200)는, 프로그램 동작 시 비선택된 메모리 셀 스트링(1220)에서의 부스팅 효율을 개선하기 위하여, 복수의 메모리 셀들(1210) 중 프로그램 동작의 대상이 되는 대상 메모리 셀(1212)을 제외한 하나 이상의 나머지 메모리 셀(1211)에 대응하는 하나 이상의 워드 라인(1231)에 부스팅 전압을 인가할 수 있다.
이에, 단계(S1320)에서 3차원 플래시 메모리(1200)는, 대상 메모리 셀(1212)에 대응하는 워드 라인(1232)에 인가되는 프로그램 전압과 하나 이상의 나머지 메모리 셀(1211)에 대응하는 하나 이상의 워드 라인(1231)에 인가되는 부스팅 전압에 의해, 비선택된 메모리 셀 스트링(1220)에 포함되는 채널층을 부스팅시킬 수 있다.
또한, 적어도 하나의 더미 셀(1211)에 기반하는 제1 방식을 활용한 프로그램 동작 이후에 수행되는 판독 동작은 도 14와 같이 수행될 수 있다.
단계(S1410)에서 3차원 플래시 메모리(1200)는, 복수의 메모리 셀들(1210) 중 프로그램 동작 시 비선택된 메모리 셀 스트링(1220)에서의 부스팅 효율을 개선하기 위하여 부스팅 전압이 인가된 하나 이상의 워드 라인(1231)에 대응하는 하나 이상의 나머지 메모리 셀(1211)을 판독 동작에서 판독 대상으로 선택하지 않을 수 있다. 보다 상세하게, 3차원 플래시 메모리(1200)는 판독 동작 시 하나 이상의 나머지 메모리 셀(1211)에 대응하는 하나 이상의 워드 라인(1231)에, 하나 이상의 나머지 메모리 셀(1211)이 판독되지 않도록 하는 패스 전압(Vpass)을 인가함으로써, 하나 이상의 나머지 메모리 셀(1211)을 판독 대상으로 선택하지 않을 수 있다.
따라서, 단계(S1420)에서 3차원 플래시 메모리(1200)는, 판독 동작의 대상이 되는 대상 메모리 셀(1212)에 대한 판독 동작을 수행할 수 있다. 대상 메모리 셀(1212)에 대한 판독 동작은 기존의 3차원 플래시 메모리에서의 판독 동작과 동일하게 수행되므로 이에 대한 상세한 설명은 생략하기로 한다.
설명된 제1 방식에 기반한 프로그램 동작과 판독 동작은 순차적으로 수행될 수 있으며, 프로그램 동작과 판독 동작에서 인가되는 전압 인가 특성은 도 15와 같다. 예를 들어, 프로그램 동작에서 대상 메모리 셀(1212)에 대응하는 워드 라인(1232)에 인가되는 프로그램 전압(Vpgm)(하나 이상의 나머지 메모리 셀(1211)에 대응하는 하나 이상의 워드 라인(1231)에 인가되는 부스팅 전압)은 1510과 같으며, 판독 동작에서 대상 메모리 셀(1212)에 대응하는 워드 라인(1232)에 인가되는 판독 전압(Vverify)은 1520과 같다. 이 때, 판독 동작에서 하나 이상의 나머지 메모리 셀(1211)에 대응하는 하나 이상의 워드 라인(1231)에는 1520의 판독 전압의 값보다 큰 패스 전압(Vpass)이 인가될 수 있다.
도 16은 도 11에 도시된 3차원 플래시 메모리에서 비선택된 메모리 셀 스트링에서의 부스팅 효율을 개선하기 위한 제2 방식을 설명하기 위한 X-Z 단면도이고, 도 17은 도 16을 참조하여 설명된 제2 방식에 기반한 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이며, 도 18은 도 16을 참조하여 설명된 제2 방식에 기반한 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이고, 도 19는 도 17 내지 18을 참조하여 설명된 프로그램 동작 및 판독 동작에서의 전압 인가 특성을 나타낸 도면이다.
도 16을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(1600)는, 프로그램 동작 시 비선택된 메모리 셀 스트링(1610)에서의 부스팅 효율을 개선하기 위하여, 복수의 메모리 셀들(1620) 중 적어도 두 개 이상의 메모리 셀들(1621, 1622)을 대상 메모리 셀들로 선택하고 대상 메모리 셀들(1621, 1622)을 대상으로 프로그램 동작을 동시에 수행함을 특징으로 한다.
이처럼 적어도 두 개 이상의 대상 메모리 셀들(1621, 1622)을 대상으로 프로그램 동작을 동시에 수행하는 제2 방식을 적용한 3차원 플래시 메모리(1600)에서는, 프로그램 동작 시 복수의 워드 라인들(1630) 중 대상 메모리 셀들(1621, 1622)에 대응하는 워드 라인들(1631, 1632)에 프로그램 전압(Vpgm)을 동일하게 각각 인가할 수 있다.
따라서, 비선택된 메모리 셀 스트링(1610)에 포함되는 채널층은, 이에 응답하여 대상 메모리 셀들(1621, 1622)에 대응하는 워드 라인(1631, 1632)에 인가되는 프로그램 전압들 모두에 의해 부스팅될 수 있어, 부스팅 효율이 기존에 비해 2배로 개선될 수 있다.
여기서, 적어도 두 개 이상의 대상 메모리 셀들(1621, 1622)은 판독 동작에서 순차적으로 판독될 수 있다. 보다 상세하게, 판독 동작 시 대상 메모리 셀들(1621, 1622)에 대응하는 워드 라인들(1631, 1632)에 대상 메모리 셀들(1621, 1622)이 각기 순차적인 판독 대상이 되기 위한 판독 전압(Vverify)이 순차적으로 인가되고, 대상 메모리 셀들(1621, 1622) 중 판독 대상이 되는 어느 하나의 대상 메모리 셀(1621)을 제외한 판독 전압이 인가되지 않는 적어도 하나의 나머지 대상 메모리 셀(1622)에 대응하는 적어도 하나의 워드 라인(1632)에 적어도 하나의 나머지 대상 메모리 셀(1622)이 판독되지 않도록 패스 전압(Vpass)이 인가됨으로써, 적어도 두 개 이상의 대상 메모리 셀들(1621, 1622)은 순차적으로 판독될 수 있다.
예를 들어, 대상 메모리 셀들(1621, 1622)이 두 개 포함되는 경우, 대상 메모리 셀들(1621, 1622) 중 제1 대상 메모리 셀(1621)에 대응하는 워드 라인(1631)에 판독 전압이 인가되고 제2 대상 메모리 셀(1622)에 대응하는 워드 라인(1632)에 패스 전압이 인가되어 제1 대상 메모리 셀(1621)에 대한 판독이 이루어진 뒤, 제1 대상 메모리 셀(1621)에 대응하는 워드 라인(1631)에 패스 전압이 인가되고 제2 대상 메모리 셀(1622)에 대응하는 워드 라인(1632)에 판독 전압이 인가되어 제2 대상 메모리 셀(1622)에 대한 판독이 이루어질 수 있다.
이와 같이 적어도 두 개 이상의 대상 메모리 셀들(1621, 1622)을 대상으로 프로그램 동작을 동시에 수행하는 제2 방식을 활용한 프로그램 동작은 도 17과 같이 수행될 수 있다.
단계(S1710)에서 3차원 플래시 메모리(1600)는, 프로그램 동작 시 비선택된 메모리 셀 스트링(1610)에서의 부스팅 효율을 개선하기 위하여, 복수의 메모리 셀들(1620) 중 적어도 두 개 이상의 메모리 셀들(1621, 1622)을 대상 메모리 셀들로 선택할 수 있다.
이에, 단계(S1720)에서 3차원 플래시 메모리(1600)는, 복수의 워드 라인들(1630) 중 대상 메모리 셀들(1621, 1622)에 대응하는 워드 라인들(1631, 1632)에 프로그램 전압을 동일하게 각각 인가함으로써, 대상 메모리 셀들(1621, 1622)을 대상으로 프로그램 동작을 동시에 수행할 수 있다. 대상 메모리 셀들(1621, 1622)에 대응하는 워드 라인들(1631, 1632)에 프로그램 전압이 동일하게 각각 인가됨에 의해, 3차원 플래시 메모리(1600)는 비선택된 메모리 셀 스트링(1610)에 포함되는 채널층을 부스팅시킬 수 있다.
또한, 적어도 두 개 이상의 대상 메모리 셀들(1621, 1622)을 대상으로 프로그램 동작을 동시에 수행하는 제2 방식을 활용한 프로그램 동작 이후에 수행되는 판독 동작은 도 18과 같이 수행될 수 있다.
3차원 플래시 메모리(1600)는 단계(S1810)를 통해, 복수의 메모리 셀들(1620) 중 프로그램 동작을 동시에 수행한 대상 메모리 셀들(1621, 1622)을 순차적으로 판독할 수 있다.
보다 상세하게, 3차원 플래시 메모리(1600)는 단계(S1810)를 판독 동작 시 대상 메모리 셀들(1621, 1622)에 대응하는 워드 라인들(1631, 1632)에 대상 메모리 셀들(1621, 1622)이 각기 순차적인 판독 대상이 되기 위한 판독 전압(Vverify)을 순차적으로 인가하는 단계와, 대상 메모리 셀들(1621, 1622) 중 판독 대상이 되는 어느 하나의 대상 메모리 셀(1621)을 제외한 판독 전압이 인가되지 않는 적어도 하나의 나머지 대상 메모리 셀(1622)에 대응하는 적어도 하나의 워드 라인(1632)에, 적어도 하나의 나머지 대상 메모리 셀(1622)이 판독되지 않도록 패스 전압을 인가하는 단계로 구성할 수 있다.
설명된 제2 방식에 기반한 프로그램 동작과 판독 동작은 순차적으로 수행될 수 있으며, 프로그램 동작과 판독 동작에서 인가되는 전압 인가 특성은 도 19와 같다. 예를 들어, 프로그램 동작에서 대상 메모리 셀들(1621, 1622)에 대응하는 워드 라인들(1631, 1632)에 각각 인가되는 프로그램 전압(Vpgm)은 1910과 같으며, 판독 동작에서 대상 메모리 셀들(1621, 1622)에 대응하는 워드 라인들(1631, 1632)에 순차적으로 인가되는 판독 전압(Vverify)은 1920, 1930과 같다. 이 때, 판독 동작에서 대상 메모리 셀들(1621, 1622) 중 순차적인 판독의 대상이 되는 메모리 셀을 제외한 나머지 메모리 셀에는 1920, 1930의 판독 전압의 값보다 큰 패스 전압(Vpass)이 인가될 수 있다.
이하, 3차원 플래시 메모리를 나타낸 X-Z 단면도에서는 3차원 플래시 메모리가 설명의 편의를 위해 적어도 하나의 스트링의 상부에 위치하는 비트 라인, 적어도 하나의 스트링의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 통상의 플래시 메모리에 요구되는 구성요소들을 포함하도록 구성될 수 있다.
도 21은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 X-Z 단면도이고, 도 22는 일 실시예에 따른 3차원 플래시 메모리에서 GSL의 누설 전류를 방지하는 방식을 설명하기 위한 X-Z 단면도이며, 도 23은 일 실시예에 따른 3차원 플래시 메모리에서 판독 동작 시 전하 저장층 중 GSL에 대응하는 영역의 변화를 설명하기 위한 X-Z 단면도이다.
도 21을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(2100)는 복수의 워드 라인들(2110), 복수의 워드 라인들(2110)의 하단에 위치하는 GSL(2120) 및 적어도 하나의 스트링(2130)을 포함한다.
복수의 워드 라인들(2110), 복수의 워드 라인들(2110)의 하단에 위치하는 GSL(2120) 및 적어도 하나의 스트링(2130)이 형성되는 기판(2105)은, 폴리 실리콘(Poly-silicon)으로 형성될 수 있다. 도면에는 도시되지 않았으나, 이하 기판(2105)은 COP 구조가 적용됨에 따라 적어도 하나의 주변 회로를 포함할 수 있다.
복수의 워드 라인들(2110)은 기판(2105) 상 수평 방향(예컨대, X 방향)으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)이 수행되도록 할 수 있다. 이러한 복수의 워드 라인들(2110)의 사이에는 절연 물질로 형성되는 복수의 절연층들(2111)이 개재될 수 있다.
이러한 복수의 워드 라인들(2110)의 상단에는 SSL(String Selection Line)(미도시)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)(220)(GSL은 공통 소스 라인인 Common Source Line; CSL(미도시)과 연결됨)이 배치될 수 있다.
적어도 하나의 스트링(2130)은 복수의 워드 라인들(2110) 및 GSL(2120)을 관통하여 기판(2105) 상 수직 방향(예컨대, Z 방향)으로 연장 형성되는 가운데, 각각이 채널층(2131) 및 전하 저장층(2132)을 포함할 수 있다.
채널층(2131)은 폴리 실리콘으로 형성될 수 있으며, 그 내부에 매립막(미도시)을 포함할 수 있다. 전하 저장층(2132)은 채널층(2131)을 감싸도록 수직 방향으로 연장 형성된 채 복수의 워드 라인들(2110)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 복수의 워드 라인들(2110)에 대응하는 위치로부터 GSL(2120)에 대응하는 위치까지 연장 형성될 수 있다.
이하, 전하 저장층(2132)은 ONO(Oxide-Nitride-Oxide)의 구조로 형성되는 것으로 설명되나, 이에 제한되거나 한정되지 않고, 복수의 워드 라인들(2110)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하여 전하들의 상태를 유지하는 다양한 전하 저장 구성요소가 사용될 수 있다.
또한, 이하 전하 저장층(2132)은 기판(2105)에 대해 직교하는 수직 방향(예컨대, Z 방향)으로 연장 형성되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(2105)과 평행하며 복수의 워드 라인(2110)들과 접촉되는 수평 요소도 더 포함할 수 있다.
이와 같은 채널층(2131) 및 전하 저장층(2132)은, 복수의 워드 라인들(2110)에 대응하는 복수의 메모리 셀들을 구성하는 바 메모리 셀 스트링으로 명명될 수 있다.
특히, 일 실시예에 따른 3차원 플래시 메모리(2100)에서는, 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)이 프로그램된 상태로 유지되는 것을 특징으로 한다. 이와 관련하여 도 22를 참조하면, 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)은, 프로그램 전압(Vpgm)이 인가됨에 따라 프로그램된 이후 프로그램된 상태를 유지함으로써, 기준 문턱 전압(예컨대, 2V의 Vth)보다 높은 문턱 전압(예컨대, 5V의 Vth)을 갖는 상태로 유지될 수 있다. 여기서, 기준 문턱 전압은 GSL(2120)이 정상 상태에서 오프(Off)되는 최소 전압 값을 의미할 수 있으며, 복수의 워드 라인들(2110) 각각의 문턱 전압을 의미할 수도 있다.
이처럼 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)은, 프로그램되어 기준 문턱 전압보다 높은 문턱 전압을 갖는 상태로 유지됨으로써, 정상 상태에서 오프(Off)되어 있게 되고, 이를 통해 GSL(2120)에서의 누설 전류가 방지될 수 있다.
이 때, 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)은 프로그램된 이후 별도의 추가적인 작업이 없는 경우, 시간 경과에 따라 전하 저장층(2132)의 영역(2132-1)에 트랩된 전하가 누설되는 문제가 발생되고, 이에 따라 프로그램된 상태가 유지되지 않게 될 수 있다.
따라서, 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)은 프로그램 상태로 유지되기 위하여, 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)에 대한 최초 프로그램 동작이 수행된 이후 기 설정된 주기에 따라 리프레시(Refresh)될 수 있다. 예를 들어, 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)은 프로그램 전압(Vpgm)이 인가되어 최초 프로그램된 이후, 일주일 또는 한달 등 기 설정된 주기로 재차 프로그램 동작이 수행되어 리프레시될 수 있다.
또한, 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)은 3차원 플래시 메모리(2100)의 판독 동작이 가능하도록 경우에 따라 턴 온(Turn on)될 수 있다. 보다 상세하게, 도 23을 참조하면, 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)은 3차원 플래시 메모리(2100)의 판독 동작 시 GSL(2120)에 패스 전압(Vpass)이 인가됨에 응답하여 턴 온됨으로써, 대상 메모리 셀에 대한 판독 동작이 가능하도록 채널층(2131)에 채널을 형성할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(2100)는, 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)을 프로그램하고 기 설정된 주기에 따라 리프레시하여, 전하 저장층(2132) 중 GSL(2120)에 대응하는 영역(2132-1)이 기준 문턱 전압보다 높은 문턱 전압을 가져 정상 상태에서 오프되어 있도록 함으로써, GSL(2120)에서의 누설 전류를 방지 및 개선할 수 있다.
이와 같은 3차원 플래시 메모리(2100)의 동작에 대해서는 아래에서 설명하기로 한다.
도 24는 일 실시예에 따른 3차원 플래시 메모리의 동작 방법을 나타낸 플로우 차트이다. 이하, 설명되는 동작 방법은 도 21 내지 23을 참조하여 설명된 3차원 플래시 메모리에 의해 수행됨을 전제로 하나, 이에 제한되거나 한정되지 않고 전하 저장층이 GSL에 대응하는 위치까지 연장 형성되는 다양한 구조의 3차원 플래시 메모리에 의해서 수행될 수 있다.
일 실시예에 따른 3차원 플래시 메모리의 동작 방법은, 3차원 플래시 메모리가 전하 저장층 중 GSL에 대응하는 영역을 프로그램된 상태로 유지함을 특징으로 한다. 이에, 3차원 플래시 메모리는 GSL에서의 누설 전류를 방지하기 하여 전하 저장층 중 GSL에 대응하는 영역을 프로그램 상태로 유지함으로써, 전하 저장층 중 GSL에 대응하는 영역을 기준 문턱 전압보다 높은 문턱 전압을 갖는 상태로 유지하고, 이를 통해 전하 저장층 중 GSL에 대응하는 영역을 정상 상태에서 오프(Off)시켜 둘 수 있다.
보다 상세하게, 도 24를 참조하면, 단계(S2410)에서 3차원 플래시 메모리는, 전하 저장층 중 GSL에 대응하는 영역을 프로그램된 상태로 유지하기 위하여, 전하 저장층 중 GSL에 대응하는 영역에 대한 최초 프로그램 동작을 수행할 수 있다. 일례로, 3차원 플래시 메모리는 GSL에 프로그램 전압(Vpgm)을 인가하여 전하 저장층 중 GSL에 대응하는 영역에 대한 프로그램 동작을 수행하여, 전하 저장층 중 GSL에 대응하는 영역을 프로그램할 수 있다.
이후, 단계(S2420)에서 3차원 플래시 메모리는, 전하 저장층 중 GSL에 대응하는 영역을 기 설정된 주기에 따라 리프레시(Refresh)할 수 있다. 일례로, 3차원 플래시 메모리는 일주일 또는 한달 등 기 설정된 주기로 전하 저장층 중 GSL에 대응하는 영역에 대한 프로그램 동작을 재차 수행하여 전하 저장층 중 GSL에 대응하는 영역을 리프레시할 수 있다.
또한, 도면에는 도시되지 않았으나, 3차원 플래시 메모리는 판독 동작 시 GSL에 패스 전압이 인가됨에 응답하여, 전하 저장층 중 GSL에 대응하는 영역을 턴 온 시켜 대상 메모리 셀에 대한 판독 동작이 가능하도록 지원할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 기판 상 일 방향으로 연장 형성된 채 일단이 드레인 라인과 연결되는 적어도 하나의 제1 메모리 셀 스트링;
    상기 기판 상 상기 적어도 하나의 제1 메모리 셀 스트링에 대응되도록 상기 일 방향으로 연장 형성된 채 일단이 소스 라인과 연결되는 적어도 하나의 제2 메모리 셀 스트링; 및
    상기 기판 내에 매립된 채 상기 적어도 하나의 제1 메모리 셀 스트링 및 상기 적어도 하나의 제2 메모리 셀 스트링을 서로 연결시키는 수평 연결부-상기 수평 연결부는 상기 적어도 하나의 제1 메모리 셀 스트링 및 상기 적어도 하나의 제2 메모리 셀 스트링과 함께 U자 형태를 형성함-
    를 포함하고,
    상기 수평 연결부는,
    단일 박막으로 구성되는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 수평 연결부는,
    상기 적어도 하나의 제1 메모리 셀 스트링의 채널층과 상기 적어도 하나의 제2 메모리 셀 스트링의 채널층을 전기적으로 연결시키는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제1항에 있어서,
    상기 수평 연결부는,
    벌크 소거 동작에서 벌크 소거 전압이 인가되는 용도로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 수평 연결부는,
    상기 적어도 하나의 제1 메모리 셀 스트링이 복수 개 구비된 복수의 제1 메모리 셀 스트링들과 상기 적어도 하나의 제2 메모리 셀 스트링이 복수 개 구비된 복수의 제2 메모리 셀 스트링들을 각각 연결시키는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제1항에 있어서,
    상기 적어도 하나의 제1 메모리 셀 스트링과 수직으로 연결되는 복수의 워드 라인들 및 상기 적어도 하나의 제2 메모리 셀 스트링과 수직으로 연결되는 복수의 워드 라인들은,
    서로 분리되도록 구성되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제1항에 있어서,
    상기 적어도 하나의 제1 메모리 셀 스트링 및 상기 적어도 하나의 제2 메모리 셀 스트링은,
    상기 수평 연결부를 기준으로 대칭을 이루는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함하며, 상기 채널층 및 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-
    을 포함하고,
    상기 3차원 플래시 메모리는,
    프로그램 동작 시 비선택된 메모리 셀 스트링에서의 부스팅 효율을 개선하기 위하여, 상기 복수의 메모리 셀들 중 상기 프로그램 동작의 대상이 되는 대상 메모리 셀을 제외한 하나 이상의 나머지 메모리 셀에 대응하는 하나 이상의 워드 라인에 부스팅 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제7항에 있어서,
    상기 비선택된 메모리 셀 스트링에 포함되는 채널층은,
    상기 대상 메모리 셀에 대응하는 워드 라인에 인가되는 프로그램 전압과 상기 하나 이상의 나머지 메모리 셀에 대응하는 하나 이상의 워드 라인에 인가되는 부스팅 전압에 의해 부스팅되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제7항에 있어서,
    상기 하나 이상의 나머지 메모리 셀에 대응하는 하나 이상의 워드 라인에 인가되는 부스팅 전압은,
    상기 하나 이상의 나머지 메모리 셀이 프로그램 되지 않도록 하는 패스 전압보다 큰 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제7항에 있어서,
    상기 하나 이상의 나머지 메모리 셀은,
    판독 동작에서 판독 대상으로 선택되지 않는 더미 셀로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  11. COP 구조가 적용된 3차원 플래시 메모리에서,
    기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들;
    상기 복수의 워드 라인들의 하단에 위치하는 GSL(Ground Selection Line); 및
    상기 복수의 워드 라인들 및 상기 GSL을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함하고, 상기 전하 저장층은 상기 복수의 워드 라인들에 대응하는 위치로부터 상기 GSL에 대응하는 위치까지 연장 형성됨-
    을 포함하고,
    상기 전하 저장층 중 상기 GSL에 대응하는 영역은,
    프로그램된 상태로 유지되는 것을 특징으로 하는 3차원 플래시 메모리.
  12. 제11항에 있어서,
    상기 전하 저장층 중 상기 GSL에 대응하는 영역은,
    상기 프로그램된 상태로 유지되기 위하여, 상기 전하 저장층 중 상기 GSL에 대응하는 영역에 대한 최초 프로그램 동작이 수행된 이후 기 설정된 주기에 따라 리프레시(Refresh)되는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 제11항에 있어서,
    상기 전하 저장층 중 상기 GSL에 대응하는 영역은,
    상기 GSL에서의 누설 전류를 방지하기 위하여 상기 프로그램 상태로 유지됨으로써, 기준 문턱 전압보다 높은 문턱 전압을 갖는 상태로 유지되는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 제13항에 있어서,
    상기 전하 저장층 중 상기 GSL에 대응하는 영역은,
    상기 높은 문턱 전압을 갖는 상태로 유지됨으로써, 정상 상태에서 오프(Off)되어 있는 것을 특징으로 하는 3차원 플래시 메모리.
  15. 제11항에 있어서,
    상기 전하 저장층 중 상기 GSL에 대응하는 영역은,
    상기 3차원 플래시 메모리의 판독 동작 시 상기 GSL에 패스 전압이 인가됨에 응답하여 턴 온(Turn on)되는 것을 특징으로 하는 3차원 플래시 메모리.
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