TW201835925A - 非揮發性半導體記憶裝置 - Google Patents

非揮發性半導體記憶裝置 Download PDF

Info

Publication number
TW201835925A
TW201835925A TW107105944A TW107105944A TW201835925A TW 201835925 A TW201835925 A TW 201835925A TW 107105944 A TW107105944 A TW 107105944A TW 107105944 A TW107105944 A TW 107105944A TW 201835925 A TW201835925 A TW 201835925A
Authority
TW
Taiwan
Prior art keywords
bit line
voltage
control circuit
transistor
read bit
Prior art date
Application number
TW107105944A
Other languages
English (en)
Other versions
TWI660354B (zh
Inventor
吉田信司
柳沢一正
佐藤修一
谷口泰弘
Original Assignee
日商芙洛提亞股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商芙洛提亞股份有限公司 filed Critical 日商芙洛提亞股份有限公司
Publication of TW201835925A publication Critical patent/TW201835925A/zh
Application granted granted Critical
Publication of TWI660354B publication Critical patent/TWI660354B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本發明提出一種可謀求較先前更小型化之非揮發性半導體記憶裝置。於非揮發性半導體記憶裝置1中，具有於寫入位元線PGP0(PGP1)及讀取位元線BLP間配置記憶胞3a(3b)之構成，且由鄰接之記憶胞3a、3b共有設置於鄰接之記憶胞3a、3b間之讀取位元線BLP。因此，於非揮發性半導體記憶裝置1中，與先前之構成相比，可將讀取位元線減少相當於由鄰接之記憶胞3a、3b共有讀取位元線BLP之量，進而亦可減少連接於該讀取位元線之控制電路或感測放大器電路之面積，因此可相應地謀求較先前小型化。

Description

非揮發性半導體記憶裝置
本發明係關於一種非揮發性半導體記憶裝置。
單層多晶矽閘極構造之非揮發性半導體記憶裝置作為可藉由一般之CMOS(Complementary Metal-Oxide-Semiconductor：互補金屬氧化物半導體)製程簡單製造之記憶裝置而已知。作為此種非揮發性半導體記憶裝置，於專利文獻1揭示有一種記憶裝置，其具備具有共有浮動閘極之記憶體電晶體、耦合電容器、及電荷注入區域之電容器的記憶胞，且具有連接於電荷注入區域之電容器之寫入位元線、及連接於記憶體電晶體之讀取位元線。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2005-175411號公報
[發明所欲解決之問題] 然而，於專利文獻1之非揮發性半導體記憶裝置中，因於每個記憶胞行設置有寫入位元線與讀取位元線，故控制之位元線之條數變多，相應地，位元線控制電路或感測放大器電路等周邊電路複雜化，面積增大，而有難以謀求小型化之問題。 因此，本發明係考慮以上方面而完成者，目的在於提出一種可謀求較先前小型化之非揮發性半導體記憶裝置。 [解決問題之技術手段] 為了解決該課題，於本發明之非揮發性半導體記憶裝置中，其特徵在於具有：複數條寫入位元線，其等於行方向延伸設置；複數條讀取位元線，其等於行方向延伸設置；複數條第1開關閘極線，其等於列方向延伸設置；複數條第2開關閘極線，其等於列方向延伸設置；及複數個記憶胞，其等配置於上述寫入位元線及上述讀取位元線間，且連接於上述寫入位元線及上述讀取位元線；且各上述記憶胞具備：程式電晶體；控制電容器；讀電晶體；及開關電晶體，其源汲極之一者連接於上述讀電晶體之源汲極之一者，且串聯連接於該讀電晶體；且上述程式電晶體、上述控制電容器、及上述讀電晶體共有浮動閘極；於上述程式電晶體之源汲極連接有上述寫入位元線，於上述開關電晶體之源汲極之另一者連接有上述讀取位元線；上述讀取位元線由列方向上鄰接之一上述記憶胞及另一上述記憶胞共有；且於上述一記憶胞之上述開關電晶體之閘極連接有上述第1開關閘極線，於上述另一記憶胞之上述開關電晶體之閘極連接有上述第2開關閘極線。 [發明之效果] 根據本發明，於非揮發性半導體記憶裝置中，與先前之構成相比，可將讀取位元線減少相當於由鄰接之記憶胞共有讀取位元線之量，進而亦可減少連接於該讀取位元線之控制電路或感測放大器電路之面積，因此可相應地謀求較先前小型化。
以下，對用以實施本發明之形態進行說明。另，說明採用以下所示之順序。 ＜1.非揮發性半導體記憶裝置之構成＞ ＜2.關於3種電荷泵＞ ＜3.作用及效果＞ ＜4.設置了差動感測電路及電流感測電路之非揮發性半導體記憶裝置＞ ＜5.其他＞ (1)非揮發性半導體記憶裝置之構成 圖1表示本發明之非揮發性半導體記憶裝置1之電路構成。於非揮發性半導體記憶裝置1，設置有於列方向C及行方向L以矩陣狀配置有複數個記憶胞3a、3b、3c、3d…之記憶胞陣列2。另，於圖1中僅表示排列於列方向C之4個記憶胞3a、3b、3c、3d，關於配置於其他列之其他記憶胞予以省略。 若著眼於記憶胞3a之構成，則記憶胞3a具備控制電容器5、程式電晶體6、讀電晶體7、開關電晶體8、及抹除電容器9，且由控制電容器5、程式電晶體6、讀電晶體7、及抹除電容器9共有1個浮動閘極FG。 控制電容器5形成於P型井W1。於該P型井W1，經由未圖示之高濃度N型擴散層而連接有控制閘極線CG。控制閘極線CG之電位傳遞至P型井W1，進而藉由電容耦合而傳遞至浮動閘極FG。控制電容器5之浮動閘極FG與井W1之間之電容相對於控制電容器5之浮動閘極FG與井W1之間之電容、後述之程式電晶體6之浮動閘極FG與井W2之間之電容、後述之抹除電容器9之浮動閘極FG與井W3之間之電容、後述之讀電晶體7之浮動閘極FG與井W3之間之電容之合計之比即電容耦合比α較佳設定為超過0.9。傳遞至浮動閘極FG之電位以α×Vcg表示。若將α設定為超過0.9，則控制閘極線CG之電位Vcg之大部分傳遞至浮動閘極FG。以下，為了簡化說明，將α認為大致為1，控制閘極線之電位Vcg藉由電容耦合傳遞至浮動閘極FG，浮動閘極FG之電位成為Vcg。 程式電晶體6係形成於N型井W2之P型MOS。於程式電晶體6，於源汲極即高濃度P型擴散層連接有寫入位元線PGP0。又，可自基板電壓線NW對形成有程式電晶體6之N型井W2施加特定之電壓。 抹除電容器9形成於與形成有控制電容器5之P型井W1不同之P型井W3。於該P型井W3，經由未圖示之高濃度N型擴散層而連接有抹除閘極線EG。抹除閘極線EG之電位傳遞至P型井W3。若將電容耦合比α設定為超過0.9，則抹除電容器9之浮動閘極FG與井W3之間之電容相對於控制電容器5之浮動閘極FG與井W1之間之電容、程式電晶體6之浮動閘極FG與井W2之間之電容、抹除電容器9之浮動閘極FG與井W3之間之電容、後述之讀電晶體7之浮動閘極FG與井W3之間之電容之合計之比成為0.1以下，因此自抹除閘極線EG傳遞至浮動閘極之電位減小至可無視之程度。 讀電晶體7係形成於形成有抹除電容器9之P型井W3之N型MOS。讀電晶體7具有源汲極之一者連接於開關電晶體8之源汲極之一者，且該開關電晶體8串聯連接之構成。又，於讀電晶體7之源汲極之另一者即高濃度N型擴散層連接有源極線SL。開關電晶體8係形成於形成有抹除電容器9之P型井W3之N型MOS。於開關電晶體8，於源汲極之另一者即高濃度N型擴散層連接有讀取位元線BLP，於閘極連接有第1開關閘極線RG0。開關電晶體8藉由接通斷開動作，可使讀取位元線BLP與讀電晶體7電性連接，或阻斷電性連接。 於非揮發性半導體記憶裝置1，連接於排列於行方向L之各記憶胞3a、…(於圖1中僅記述第1列之記憶胞3a、3b、3c、3d)之寫入位元線PGP0於行方向L延伸設置。寫入位元線PGP0連接於排列於行方向L之各記憶胞3a、…之程式電晶體6之源汲極即高濃度P型擴散層。寫入位元線PGP0、PGP1、PGN1、PGN0設置於每個記憶胞行。 於非揮發性半導體記憶裝置1，連接於排列於行方向L之各記憶胞3a、…之讀取位元線BLP於行方向L延伸設置。讀取位元線BLP連接於排列於行方向L之各記憶胞3a、…之開關電晶體8之源汲極之另一者即高濃度N型擴散層。讀取位元線BLP相對於鄰接之2行記憶胞行(配置有記憶胞3a之記憶胞行、及配置有與該記憶胞3a鄰接之另一記憶胞3b之記憶胞行)設置1條。 鄰接之記憶胞3a、3b以行方向L為對象軸而線對稱地配置，一記憶胞3a之開關電晶體8之源汲極之另一者、與另一記憶胞3b之開關電晶體8之源汲極之另一者成為共通之源汲極。於非揮發性半導體記憶裝置1中，於該共通之源汲極(亦稱為共通源汲極)連接有讀取位元線BLP，由鄰接之記憶胞行共有1條讀取位元線BLP。如此，於非揮發性半導體記憶裝置1中，相對於2條寫入位元線PGP0、PGP1(PGN1、PGN0)設置有1條讀取位元線BLP(BLN)。 於非揮發性半導體記憶裝置1中，於2條寫入位元線PGP0、PGP1間配置有1條讀取位元線BLP之構成以行方向L為對象軸而線對稱地配置。如此，於非揮發性半導體記憶裝置1中，可依序排列配置寫入位元線PGP0、讀取位元線BLP、寫入位元線PGP1、寫入位元線PGN1、讀取位元線BLN、寫入位元線PGN0。 非揮發性半導體記憶裝置1具有於排列於列方向C之記憶胞3a、3b、3c、3d連接有抹除閘極線EG之構成，且由記憶胞3a、3b、3c、3d共有相同之抹除閘極線EG。抹除閘極線EG連接於排列於列方向C之各記憶胞3a、3b、3c、3d之抹除電容器9之高濃度N型擴散層。於排列於列方向C之記憶胞3a、3b、3c、3d連接有源極線SL，由記憶胞3a、3b、3c、3d共有相同之源極線SL。源極線SL連接於排列於列方向C之各記憶胞3a、3b、3c、3d之讀電晶體7之源汲極之另一者即高濃度N型擴散層。 非揮發性半導體記憶裝置1具有於排列於列方向C之記憶胞3a、3b、3c、3d連接有控制閘極線CG之構成，且由記憶胞3a、3b、3c、3d共有相同之控制閘極線CG。控制閘極線CG連接於排列於列方向C之各記憶胞3a、3b、3c、3d之控制電容器5之高濃度N型擴散層。 於非揮發性半導體記憶裝置1，於列方向C設置有第1開關閘極線RG0及第2開關閘極線RG1。第1開關閘極線RG0連接於共有讀取位元線BLP(BLN)之記憶胞3a、3b(3c、3d)中之一記憶胞3a(3d)。第2開關閘極線RG1連接於與連接有第1開關閘極線RG0之記憶胞3a(3d)共有讀取位元線BLP(BLN)之另一記憶胞3b(3c)。 本實施形態之情形，共有讀取位元線BLP之記憶胞3a、3b中之一記憶胞3a於開關電晶體8之閘極連接有第1開關閘極線RG0，可基於自該第1開關閘極線RG0施加之電壓而使開關電晶體8進行接通斷開動作。與一記憶胞3a共有讀取位元線BLP之另一記憶胞3b於開關電晶體8之閘極連接有第2開關閘極線RG1，可基於自該第2開關閘極線RG1施加之電壓而使開關電晶體8進行接通斷開動作。 因此，記憶胞3a、3b雖共有1條讀取位元線BLP，但藉由使各開關電晶體8個別地進行接通斷開動作，可僅將記憶胞3a、3b之任一者之讀電晶體7對讀取位元線BLP電性連接。 於非揮發性半導體記憶裝置1，於寫入位元線PGP0、PGP1、PGN1、PGN0連接有寫入位元線控制電路15，於資料之寫入動作或刪除動作時，可自該寫入位元線控制電路15對各寫入位元線PGP0、PGP1、PGN1、PGN0個別地施加特定之電壓。又，於非揮發性半導體記憶裝置1，於讀取位元線BLP、BPN連接有讀取位元線控制電路16，於資料之讀取動作時，可自該讀取位元線控制電路16對各讀取位元線BLP、BPN個別地施加例如讀取電壓。 此處，於圖2表示對選擇記憶胞之浮動閘極FG注入電荷而寫入資料之資料寫入動作時、或判定是否對選擇記憶胞之浮動閘極FG注入有電荷之資料讀取動作時、自浮動閘極FG內提取電荷之資料刪除動作時施加至各配線之電壓之一例。 例如說明於記憶胞3a寫入資料之情形。對連接有寫入資料之記憶胞3a(以下亦稱為寫入選擇記憶胞)之控制閘極線CG(以下亦稱為寫入選擇控制閘極線)，施加負的電壓Vn(例如-8[V])。藉此，包含寫入選擇記憶胞之記憶胞列之P型井W1之電位成為電壓Vn，藉由電容耦合而浮動閘極FG之電位成為電壓Vn。 對連接有寫入選擇記憶胞之寫入位元線PGP0(以下亦稱為寫入選擇位元線)，自寫入位元線控制電路15施加正的高電壓之電壓Vp(例如12[V])。藉此，包含寫入選擇記憶胞之記憶胞行之程式電晶體6之通道之電位成為電壓Vp。於寫入選擇記憶胞之程式電晶體6中，藉由電位成為電壓Vn之浮動閘極FG、與電壓Vp之通道之間之電位差，而利用通道效應將電荷注入至浮動閘極FG。 例如說明讀取記憶胞3a之資料之情形。對連接有讀取資料之記憶胞3a(以下亦稱為讀取選擇記憶胞)之讀取位元線BLP(以下亦稱為讀取選擇位元線)，施加電源電壓Vdd(例如1.5[V])。對共有讀取位元線BLP之記憶胞3a、3b中連接於讀取選擇記憶胞3a之第1開關閘極線RG0施加電源電壓Vdd(例如1.5[V])。 藉此，讀取選擇記憶胞3a之開關電晶體8進行接通動作，使讀電晶體7與讀取選擇位元線BLP電性連接。另一方面，於與讀取選擇記憶胞3a共有讀取選擇位元線BLP之另一記憶胞3b(以下亦稱為讀取非選擇記憶胞)，自第2開關閘極線RG1對開關電晶體8之閘極施加0[V]。藉此，讀取非選擇記憶胞3b之開關電晶體8進行斷開動作，阻斷讀電晶體7與讀取選擇位元線BLP之電性連接。 資料之刪除動作時，對控制閘極線CG施加電壓Vp(例如12[V])。藉此，P型井W1之電位成為電壓Vp，藉由電容耦合而浮動閘極FG之電位成為電壓Vp。對抹除閘極線EG施加電壓Vn(例如-8[V])，P型井W3之電位成為電壓Vn。藉此，藉由浮動閘極FG與井W3之間之電位差，而利用通道效應自浮動閘極FG提取電荷。 寫入位元線控制電路15必須對寫入選擇位元線施加產生通道效應所需之高電壓之電壓Vp。因此，寫入位元線控制電路15可藉由能施加高電壓之電壓Vp之高耐壓電晶體而構成。 資料寫入動作時及資料刪除動作時，記憶胞3a、3b、3c、3d之各開關電晶體8藉由來自第1開關閘極線RG0及第2開關閘極線RG1之電壓(例如0[V])而進行斷開動作，阻斷讀電晶體7與讀取位元線BLP、BLN之電性連接。藉此，於非揮發性半導體記憶裝置1中，資料寫入時或資料刪除時，可阻止施加至記憶胞3a、3b、3c、3d之高電壓傳遞至與讀取位元線BLP、BLN相連之讀取位元線控制電路16。 藉此，讀取位元線控制電路16如圖2所示，於資料讀取動作時，將電源電壓Vdd以下之讀取位元電壓施加至讀取位元線BLP、BPN，故可藉由低耐壓之核心MOS電晶體構成。如此，可使構成讀取位元線控制電路16之電晶體之閘極絕緣膜之膜厚較構成寫入位元線控制電路15之電晶體之閘極絕緣膜之膜厚薄，相應地，可實現讀取位元線控制電路16之面積縮小、資料讀取動作時之高速動作。 (2)關於3種電荷泵 如對與圖1之對應部分標註相同符號表示之圖3所示，於非揮發性半導體記憶裝置1，設置有產生執行上述之資料之寫入動作、資料之刪除動作、及資料之讀取動作時所需之電壓的第1電荷泵電路22、第2電荷泵電路23、及第3電荷泵電路24。 於控制閘極線CG，連接有控制閘極線控制電路18(圖3中記述為CG控制電路)，可自該控制閘極線控制電路18施加電壓。於基板電壓線NW，連接有基板電壓線控制電路19(圖3中記述為NW控制電路)，可自該基板電壓線控制電路19施加電壓。於抹除閘極線EG，連接有抹除閘極線控制電路20(圖3中記述為EG控制電路)，可自該抹除閘極線控制電路20施加電壓。 第1電荷泵電路22、第2電荷泵電路23、及第3電荷泵電路24分別產生不同之電壓值之電壓。第1電荷泵電路22產生高電壓之電壓Vp(圖2)，連接於寫入位元線控制電路15、控制閘極線控制電路18及基板電壓線控制電路19，且對寫入位元線PGP0、PGP1、PGN1、PGN0、控制閘極線CG及基板電壓線NW施加電壓Vp。 第2電荷泵電路23連接於寫入位元線控制電路15，產生電壓Vi，且對寫入位元線PGP0、PGP1、PGN1、PGN0施加電壓Vi(圖2)。又，第3電荷泵電路24連接於控制閘極線控制電路18與抹除閘極線控制電路20，產生負的電壓Vn(圖2)，且對控制閘極線CG與抹除閘極線EG施加電壓Vn。 於非揮發性半導體記憶裝置1中，例如資料之刪除動作時，如上所述，對控制閘極線CG施加電壓Vp(例如12[V])，P型井W1之電位成為電壓Vp，藉由電容耦合而浮動閘極FG之電位成為電壓Vp。於資料之刪除動作時，對抹除閘極線EG施加電壓Vn(例如-8[V])，P型井W3之電位成為電壓Vn。藉此，於非揮發性半導體記憶裝置1中，浮動閘極FG與井W3之間之電位差成為20[V]，藉由通道效應而自浮動閘極FG提取電荷。 此時，對讀取位元線BLP、BLN及源極線SL施加0[V]。對連接有讀取位元線BLP、BLN之開關電晶體8之源汲極即高濃度N型擴散層、與連接有源極線SL之讀電晶體7之源汲極即高濃度N型擴散層施加0[V]，對P型井W3施加電壓Vn(例如-8[V])。因此，高濃度N型擴散層與P型井W3之間之接合耐壓為8[V]以上即足夠。 另一方面，對N型井W2，自基板電壓線NW施加電壓Vp(例如12[V])。例如，若假設對寫入位元線PGP0、PGP1、PGN1、PGN0施加0[V]，則會對程式電晶體6之源汲極即高濃度P型擴散層施加0[V]，高濃度P型擴散層與N型井W2之間之接合耐壓必須成為12[V]以上。相對於此，於本發明中，藉由使用低於電壓Vp之正的電壓Vi作為施加至寫入位元線PGP0、PGP1、PGN1、PGN0之電壓，而不需要例如12[V]以上之較高之接合耐壓。具體而言，藉由使用電壓Vi(例如4[V])，高濃度P型擴散層與N型井W2之間之電位差成為8[V]，因而接合耐壓為8[V]以上即足夠。 電壓Vi於由一般之CMOS反相器構成例如控制電壓Vi之寫入位元線控制電路15之情形，最大可容許至該CMOS反相器之NMOS電晶體中之高濃度N型擴散層與P型井之間之接合耐壓。電壓Vp最大可容許至於電壓Vi加上連接有寫入位元線PGP0、PGP1、PGN1、PGN0之高濃度P型擴散層與N型井W2之接合耐壓而得之電壓。即，可容許至上述CMOS反相器之NMOS電晶體中之高濃度N型擴散層與P型井之間之接合耐壓、與連接有寫入位元線PGP0、PGP1、PGN1、PGN0之高濃度P型擴散層與N型井W2之接合耐壓之合計電壓。負的電壓Vn於由一般之CMOS反相器構成例如控制電壓Vn之控制閘極線控制電路18或抹除閘極線控制電路20之情形時，最大可容許至該CMOS反相器之PMOS電晶體之高濃度P型擴散層與N型井之間之接合耐壓。 例如，將高濃度N型擴散層與P型井之間之接合耐壓設為8[V]，將高濃度P型擴散層與N型井之間之接合耐壓設為-8[V]。於不使用電壓Vi之情形時，可施加於記憶胞3a、3b、3c、3d之電壓成為正電壓側之接合耐壓與負電壓側之接合耐壓之合計，最大為16[V]，為接合耐壓之絕對值之大致2倍。於本發明中，藉由使用電壓Vi，可施加於記憶胞3a、3b、3c、3d之電壓成為正電壓側之接合耐壓之2倍與負電壓側之接合耐壓之合計，最大為24[V]，可施加接合耐壓之絕對值之大致3倍之電壓。 使第1電荷泵電路22、第2電荷泵電路23、及第3電荷泵電路24同時動作，且藉由各第1電荷泵電路22、第2電荷泵電路23、及第3電荷泵電路24，分別產生電壓Vp、電壓Vi、電壓Vn，藉此，可如上所述對記憶胞3a、3b、3c、3d施加至接合耐壓之3倍之電壓。 (3)作用及效果 於以上構成中，於非揮發性半導體記憶裝置1中，具有於寫入位元線PGP0(PGP1)及讀取位元線BLP間配置記憶胞3a(3b)之構成，且由鄰接之記憶胞3a、3b共有設置於鄰接之記憶胞3a、3b間之讀取位元線BLP。因此，於非揮發性半導體記憶裝置1中，與先前之構成相比，可將讀取位元線減少相當於由鄰接之記憶胞3a、3b共有讀取位元線BLP之量，進而亦可減少連接於該讀取位元線之控制電路或感測放大器電路之面積，因此可相應地謀求較先前更為小型化。 又，於非揮發性半導體記憶裝置1中，與第1開關閘極線RG0分開設置第2開關閘極線RG1，且對共有讀取位元線BLP之記憶胞3a、3b之開關電晶體8，分別連接不同之第1開關閘極線RG0及第2開關閘極線RG1。藉此，於非揮發性半導體記憶裝置1中，即便由鄰接之記憶胞3a、3b共有讀取位元線BLP，亦可僅使該記憶胞3a、3b中之一開關電晶體8進行接通動作，藉此可僅使一記憶胞3a(3b)連接於讀取位元線BLP，因此可分別個別地讀取各記憶胞3a、3b之資料。 (4)設置有差動感測電路及電流感測電路之非揮發性半導體記憶裝置 其次，針對於讀取位元線控制電路16設置差動感測電路，且與差動感測電路分開而將電流感測電路設置於讀取位元線BLP、BLN之非揮發性半導體記憶裝置，以下進行說明。如對與圖1之對應部分標註相同符號表示之圖4所示，本實施形態之情形，於非揮發性半導體記憶裝置31，於讀取位元線BLP、BLN設置有差動感測電路32及電流感測電路33a、33b。 差動感測電路32連接於一讀取位元線BLP與另一讀取位元線BLN，於資料讀取動作時，可檢測一讀取位元線BLP與另一讀取位元線BLN之電流差。資料讀取動作時，未圖示之讀取位元線控制電路可基於由差動感測電路32檢測出之一讀取位元線BLP與另一讀取位元線BLN之電流差，而判定是否對記憶胞3a、3b、3c、3d之浮動閘極FG注入有電荷。 例如，共有一讀取位元線BLP之記憶胞3a、3b中之一記憶胞3a電性連接於一讀取位元線BLP之情形，於藉由差動感測電路32與該一讀取位元線BLP對比電位差之另一讀取位元線BLN，電性連接有與該一記憶胞3a共有第1開關閘極線RG0之記憶胞3d。此時，由於差動感測電路32利用讀取位元線BLP、BLN之電流差而判定是否對記憶胞3a、3d之浮動閘極FG注入有電荷，故僅可判斷該等2個記憶胞3a、3d之相對之差，而無法判斷是否蓄積有將來保持電荷所需之足夠之電荷量的絕對之量。 電流感測電路33a、33b分別連接於讀取位元線BLP、BLN，於資料之讀取動作時，可一面將電流流動於各讀取位元線BLP、BLN，一面獨立地檢測是否對各記憶胞3a、3d(3b、3c)之浮動閘極FG注入有電荷。 此處，於差動感測電路32與電流感測電路33a、33b，連接有切換控制電路34，可基於來自該切換控制電路34之控制信號，與讀取位元線BLP、BLN電性連接，或電性阻斷。於電流感測電路33a、33b中，可定量地評估記憶胞3a、3b、3c、3d之臨限值電壓。因此，例如，於非揮發性半導體記憶裝置31中，可進行如下動作：於出貨檢查時，使用電流感測電路33a、33b，執行確認記憶胞3a、3b、3c、3d是否正常動作之測試動作，於通常使用時(一般使用者之資料之寫入動作時、資料之讀取動作時、及資料之刪除動作時)使用差動感測電路32進行資料之讀取。 例如，通常使用時，切換控制電路34使電流感測電路33a、33b內之開關進行斷開動作，阻斷該電流感測電路33a、33b與讀取位元線BLP、BPN之電性連接，使電流感測電路33a、33b與讀取位元線BLP、BPN為非連接。 切換控制電路34於測試使用時，對電流感測電路33a、33b送出連接信號，且對差動感測電路32送出切斷信號。藉此，電流感測電路33a、33b切換內部之開關，電性連接於讀取位元線BLP、BPN。另一方面，差動感測電路32切換內部之開關，阻斷與讀取位元線BLP、BPN之電性連接。 如此，於非揮發性半導體記憶裝置31中，可於通常使用時，使電流感測電路33a、33b不對一般使用者使用開放，僅於測試使用時，使用電流感測電路33a、33b進行記憶胞3a、3b、3c、3d之正常動作確認。另，於上述之非揮發性半導體記憶裝置31中，亦由鄰接之記憶胞3a、3b共有讀取位元線BLP，而可獲得與上述之非揮發性半導體記憶裝置1相同之效果。 (5)其他 另，於上述之實施形態中，對設置了抹除電容器9之記憶胞3a、3b、3c、3d進行了敍述，但本發明並未限於此，亦可採用未設置抹除電容器之記憶胞。 又，作為其他實施形態，亦可為使構成記憶胞之控制電容器5、程式電晶體6、讀電晶體7、開關電晶體8及抹除電容器9之N型、P型之導電型相反之電晶體。
1‧‧‧非揮發性半導體記憶裝置
2‧‧‧記憶胞陣列
3a‧‧‧記憶胞
3b‧‧‧記憶胞
3c‧‧‧記憶胞
3d‧‧‧記憶胞
5‧‧‧控制電容器
6‧‧‧程式電晶體
7‧‧‧讀電晶體
8‧‧‧開關電晶體
9‧‧‧抹除電容器
15‧‧‧寫入位元線控制電路
16‧‧‧讀取位元線控制電路
18‧‧‧控制閘極線控制電路
19‧‧‧基板電壓線控制電路
20‧‧‧抹除閘極線控制電路
22‧‧‧第1電荷泵電路
23‧‧‧第2電荷泵電路
24‧‧‧第3電荷泵電路
31‧‧‧非揮發性半導體記憶裝置
32‧‧‧差動感測電路
33a‧‧‧電流感測電路
33b‧‧‧電流感測電路
34‧‧‧切換控制電路
BLN‧‧‧讀取位元線
BLP‧‧‧讀取位元線
C‧‧‧列方向
CG‧‧‧控制閘極線
EG‧‧‧抹除閘極線
FG‧‧‧浮動閘極
L‧‧‧行方向
NW‧‧‧基板電壓線
PGN0‧‧‧寫入位元線
PGN1‧‧‧寫入位元線
PGP0‧‧‧寫入位元線
PGP1‧‧‧寫入位元線
RG0‧‧‧第1開關閘極線
RG1‧‧‧第2開關閘極線
SL‧‧‧源極線
Vdd‧‧‧電源電壓
Vi‧‧‧電壓
Vn‧‧‧電壓
Vp‧‧‧電壓
W1‧‧‧井
W2‧‧‧井
W3‧‧‧井
圖1係表示本發明之非揮發性半導體記憶裝置之電路構成之電路圖。 圖2係表示資料寫入動作時、資料讀取動作時、及資料刪除動作時施加至各配線之電壓之一例的表。 圖3係表示設置了3種電荷泵之非揮發性半導體記憶裝置之電路構成之電路圖。 圖4係表示設置了差動感測電路及電流感測電路之非揮發性半導體記憶裝置之電路構成之電路圖。

Claims (5)

  1. 一種非揮發性半導體記憶裝置，其特徵在於具有： 複數條寫入位元線，其等於行方向延伸設置； 複數條讀取位元線，其等於行方向延伸設置； 複數條第1開關閘極線，其等於列方向延伸設置； 複數條第2開關閘極線，其等於列方向延伸設置；及 複數個記憶胞，其等配置於上述寫入位元線及上述讀取位元線間，且連接於上述寫入位元線及上述讀取位元線；且 各上述記憶胞具備： 程式電晶體； 控制電容器； 讀電晶體；及 開關電晶體，其源汲極之一者連接於上述讀電晶體之源汲極之一者，且串聯連接於該讀電晶體；且 上述程式電晶體、上述控制電容器、及上述讀電晶體共有浮動閘極； 於上述程式電晶體之源汲極連接有上述寫入位元線，於上述開關電晶體之源汲極之另一者連接有上述讀取位元線； 上述讀取位元線由列方向上鄰接之一上述記憶胞及另一上述記憶胞共有；且 於上述一記憶胞之上述開關電晶體之閘極連接有上述第1開關閘極線，於上述另一記憶胞之上述開關電晶體之閘極連接有上述第2開關閘極線。
  2. 如請求項1之非揮發性半導體記憶裝置，其具備： 差動感測電路，其連接於一上述讀取位元線與另一上述讀取位元線；及 電流感測電路，其設置於各上述讀取位元線，且連接於該讀取位元線。
  3. 如請求項2之非揮發性半導體記憶裝置，其具備： 切換控制電路，其於通常使用時，使上述電流感測電路非連接於上述讀取位元線，於測試使用時，使上述電流感測電路連接於上述讀取位元線。
  4. 如請求項1至3中任一項之非揮發性半導體記憶裝置，其中 構成連接於上述讀取位元線之讀取線控制電路的電晶體之閘極絕緣膜之膜厚，薄於構成連接於上述寫入位元線之寫入位元線控制電路的電晶體之閘極絕緣膜之膜厚。
  5. 如請求項1至3中任一項之非揮發性半導體記憶裝置，其具備： 第1電荷泵電路，其連接於與上述寫入位元線連接之寫入位元線控制電路、對上述程式電晶體之井施加電壓之基板電壓線控制電路、及對上述控制電容器之井施加電壓之控制閘極線控制電路，且產生施加於上述寫入位元線控制電路、上述基板電壓線控制電路、及上述控制閘極線控制電路之第1電壓； 第2電荷泵電路，其連接於上述寫入位元線控制電路，且產生施加於上述寫入位元線控制電路之第2電壓；及 第3電荷泵電路，其連接於上述控制閘極線控制電路，且產生施加於上述控制閘極線控制電路之第3電壓；且 上述第1電壓為正的電壓，上述第2電壓為電壓值低於上述第1電壓之正的電壓，上述第3電壓為負的電壓。
TW107105944A 2017-03-24 2018-02-22 非揮發性半導體記憶裝置 TWI660354B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-059316 2017-03-24
JP2017059316A JP6276447B1 (ja) 2017-03-24 2017-03-24 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201835925A true TW201835925A (zh) 2018-10-01
TWI660354B TWI660354B (zh) 2019-05-21

Family

ID=61158423

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107105944A TWI660354B (zh) 2017-03-24 2018-02-22 非揮發性半導體記憶裝置

Country Status (8)

Country Link
US (1) US11127469B2 (zh)
JP (1) JP6276447B1 (zh)
KR (1) KR102540105B1 (zh)
CN (1) CN110419080B (zh)
IL (1) IL269012B2 (zh)
SG (1) SG11201907886QA (zh)
TW (1) TWI660354B (zh)
WO (1) WO2018173513A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10692557B1 (en) 2019-04-11 2020-06-23 Micron Technology, Inc. Reference voltage management
CN111402943B (zh) * 2020-06-02 2020-09-04 深圳市芯天下技术有限公司 减少非型闪存读操作泵面积方法、系统、储存介质和终端
US11069743B1 (en) * 2020-06-09 2021-07-20 Globalfoundries Singapore Pte. Ltd. Non-volatile memory elements with a multi-level cell configuration

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2554620B2 (ja) * 1985-12-12 1996-11-13 株式会社東芝 不揮発性半導体記憶装置
US6903964B2 (en) * 2002-06-28 2005-06-07 Freescale Semiconductor, Inc. MRAM architecture with electrically isolated read and write circuitry
JP2005175411A (ja) 2003-12-12 2005-06-30 Genusion:Kk 半導体装置、及びその製造方法
JP2006031795A (ja) * 2004-07-14 2006-02-02 Renesas Technology Corp 不揮発性半導体記憶装置
JP4683995B2 (ja) * 2005-04-28 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4800109B2 (ja) 2005-09-13 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US7391647B2 (en) * 2006-04-11 2008-06-24 Mosys, Inc. Non-volatile memory in CMOS logic process and method of operation thereof
JP5556873B2 (ja) * 2012-10-19 2014-07-23 株式会社フローディア 不揮発性半導体記憶装置
JP6069137B2 (ja) * 2013-09-04 2017-02-01 株式会社フローディア 不揮発性半導体記憶装置
KR20150054225A (ko) * 2013-11-11 2015-05-20 삼성전자주식회사 로직 임베디드 불휘발성 메모리 장치
JP6235901B2 (ja) 2013-12-27 2017-11-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6280428B2 (ja) * 2014-04-18 2018-02-14 株式会社フローディア 不揮発性半導体記憶装置
KR102554495B1 (ko) * 2016-01-22 2023-07-12 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이

Also Published As

Publication number Publication date
JP6276447B1 (ja) 2018-02-07
KR102540105B1 (ko) 2023-06-08
SG11201907886QA (en) 2019-10-30
IL269012A (en) 2019-10-31
IL269012B1 (en) 2023-08-01
IL269012B2 (en) 2023-12-01
CN110419080B (zh) 2023-06-20
KR20190130465A (ko) 2019-11-22
CN110419080A (zh) 2019-11-05
US11127469B2 (en) 2021-09-21
WO2018173513A1 (ja) 2018-09-27
TWI660354B (zh) 2019-05-21
US20200075105A1 (en) 2020-03-05
JP2018163711A (ja) 2018-10-18

Similar Documents

Publication Publication Date Title
JP6911075B2 (ja) 相補的電圧源を使用した分割ゲートフラッシュメモリシステム
TWI641115B (zh) 記憶體單元及記憶體陣列
US6421293B1 (en) One-time programmable memory cell in CMOS technology
US8000139B2 (en) Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general purpose CMOS technology with thick gate oxide
JP5235422B2 (ja) 不揮発性半導体記憶装置
US9613709B2 (en) Dual non-volatile memory cell comprising an erase transistor
US6243292B1 (en) Nonvolatile semiconductor memory device capable of reducing memory array area
CN107430891B (zh) 用于抑制对闪存存储器系统中的未被选择的位线进行编程的方法和设备
US8363475B2 (en) Non-volatile memory unit cell with improved sensing margin and reliability
TWI660354B (zh) 非揮發性半導體記憶裝置
US9747053B1 (en) Apparatus and method for EEPROM select transistor breakdown voltage management
US7558111B2 (en) Non-volatile memory cell in standard CMOS process
JP2001067885A (ja) フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法
US6819594B2 (en) Electrically erasable programmable logic device
US7138817B2 (en) Method and apparatus for testing defective portion of semiconductor device
US9837158B2 (en) Nonvolatile memory device and method of programming the same
TWI618065B (zh) 電性可程式化唯讀記憶體單元陣列、操作其之方法以及包含其之記憶體裝置
TWI569377B (zh) 非揮發性記憶體單元
US8908412B2 (en) Array architecture for reduced voltage, low power, single poly EEPROM
KR20020058460A (ko) 비휘발성 메모리 소자
JP2013218779A (ja) 不揮発性半導体記憶装置