KR102540105B1 - 불휘발성 반도체 기억 장치 - Google Patents

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Abstract

종래보다도 소형화를 도모할 수 있는 불휘발성 반도체 기억 장치를 제안한다. 불휘발성 반도체 기억 장치(1)에서는, 기입 비트선 PGP0(PGP1) 및 판독 비트선 BLP 사이에 메모리 셀(3a(3b))을 배치한 구성을 갖고, 인접하는 메모리 셀(3a, 3b) 사이에 설치된 판독 비트선 BLP를, 인접한 메모리 셀(3a, 3b)에서 공유하도록 했다. 따라서, 불휘발성 반도체 기억 장치(1)에서는, 인접하는 메모리 셀(3a, 3b)에서 판독 비트선 BLP를 공유시킨 분만큼, 종래의 구성보다도 판독 비트선을 저감시킬 수 있고, 또한 당해 판독 비트선에 접속되는 제어 회로나 센스 앰프 회로의 면적도 저감시킬 수 있으므로, 그만큼, 종래보다도 소형화를 도모할 수 있다.

Description

불휘발성 반도체 기억 장치
본 발명은 불휘발성 반도체 기억 장치에 관한 것이다.
단층 폴리실리콘 게이트 구조의 불휘발성 반도체 기억 장치는, 일반적인 CMOS(Complementary Metal-Oxide-Semiconductor) 프로세스에 의해 간단하게 제조할 수 있는 기억 장치로서 알려져 있다. 이러한 불휘발성 반도체 기억 장치로서, 특허문헌 1에는, 플로팅 게이트를 공유하는 메모리 트랜지스터와, 커플링 캐패시터와, 전하 주입 영역의 캐패시터를 갖는 메모리 셀을 구비하고, 전하 주입 영역의 캐패시터에 접속된 기입 비트선과, 메모리 트랜지스터에 접속된 판독 비트선을 갖는 기억 장치가 개시되어 있다.
일본 특허 공개 제2005-175411호 공보
그러나, 특허문헌 1에 있어서의 불휘발성 반도체 기억 장치에서는, 메모리 셀열마다 기입 비트선과 판독 비트선이 설치되어 있는 점에서, 제어하는 비트선의 개수가 많아져, 그만큼, 비트선 제어 회로나 센스 앰프 회로 등의 주변 회로가 복잡화되고, 면적이 증대되어, 소형화를 도모하기 어렵다는 문제가 있었다.
그래서, 본 발명은 이상의 점을 고려하여 이루어진 것으로, 종래보다도 소형화를 도모할 수 있는 불휘발성 반도체 기억 장치를 제안하는 것을 목적으로 한다.
이러한 과제를 해결하기 위하여, 본 발명에 의한 불휘발성 반도체 기억 장치에서는, 열방향으로 연장 설치된 복수의 기입 비트선과, 열방향으로 연장 설치된 복수의 판독 비트선과, 행방향으로 연장 설치된 복수의 제1 스위치 게이트선과, 행방향으로 연장 설치된 복수의 제2 스위치 게이트선과, 상기 기입 비트선 및 상기 판독 비트선 사이에 배치되고, 상기 기입 비트선 및 상기 판독 비트선에 접속된 복수의 메모리 셀을 갖고, 각 상기 메모리 셀은, 프로그램 트랜지스터와, 컨트롤 캐패시터와, 리드 트랜지스터와, 소스 드레인의 한쪽이 상기 리드 트랜지스터의 소스 드레인의 한쪽에 접속되고, 해당 리드 트랜지스터에 직렬 접속된 스위치 트랜지스터를 구비하고, 상기 프로그램 트랜지스터, 상기 컨트롤 캐패시터 및 상기 리드 트랜지스터는 플로팅 게이트를 공유하고 있으며, 상기 프로그램 트랜지스터의 소스 드레인에는 상기 기입 비트선이 접속되고, 상기 스위치 트랜지스터의 소스 드레인의 다른 쪽에는 상기 판독 비트선이 접속되고, 상기 판독 비트선은, 행방향으로 인접하는 하나의 상기 메모리 셀 및 다른 상기 메모리 셀에서 공유되고, 상기 하나의 메모리 셀의 상기 스위치 트랜지스터의 게이트에는 상기 제1 스위치 게이트선이 접속되고, 상기 다른 메모리 셀의 상기 스위치 트랜지스터의 게이트에는 상기 제2 스위치 게이트선이 접속되어 있는 것을 특징으로 한다.
본 발명에 따르면, 불휘발성 반도체 기억 장치에 있어서, 인접하는 메모리 셀에서 판독 비트선을 공유시킨 분만큼, 종래의 구성보다도 판독 비트선을 저감시킬 수 있고, 또한 당해 판독 비트선에 접속되는 제어 회로나 센스 앰프 회로의 면적도 저감시킬 수 있으므로, 그만큼, 종래보다도 소형화를 도모할 수 있다.
도 1은 본 발명의 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 회로도이다.
도 2는 데이터 기입 동작 시, 데이터 판독 동작 시, 및 데이터 소거 동작 시에 있어서의 각 배선에 인가되는 전압의 일례를 나타낸 표이다.
도 3은 3종류의 차지 펌프를 설치한 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 회로도이다.
도 4는 차동 센스 회로 및 전류 센스 회로를 설치한 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 회로도이다.
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또한, 설명은 이하에 기재하는 순서로 한다.
<1. 불휘발성 반도체 기억 장치의 구성>
<2. 3종류의 차지 펌프에 대하여>
<3. 작용 및 효과>
<4. 차동 센스 회로 및 전류 센스 회로를 설치한 불휘발성 반도체 기억 장치>
<5. 기타>
(1) 불휘발성 반도체 기억 장치의 구성
도 1은 본 발명에 의한 불휘발성 반도체 기억 장치(1)의 회로 구성을 도시하고 있다. 불휘발성 반도체 기억 장치(1)에는, 행방향 C 및 열방향 L로 복수의 메모리 셀(3a, 3b, 3c, 3d…)이 매트릭스 형상으로 배치된 메모리 셀 어레이(2)가 설치되어 있다. 또한, 도 1에서는 행방향 C로 배열된 4개의 메모리 셀(3a, 3b, 3c, 3d)만을 도시하고, 다른 행에 배치된, 그 밖의 메모리 셀에 대해서는 생략하고 있다.
메모리 셀(3a)의 구성을 주목하면, 메모리 셀(3a)은, 컨트롤 캐패시터(5)와, 프로그램 트랜지스터(6)와, 리드 트랜지스터(7)와, 스위치 트랜지스터(8)와, 이레이즈 캐패시터(9)를 구비하고 있고, 컨트롤 캐패시터(5), 프로그램 트랜지스터(6), 리드 트랜지스터(7) 및 이레이즈 캐패시터(9)에서 하나의 플로팅 게이트 FG를 공유하고 있다.
컨트롤 캐패시터(5)는 P형의 웰 W1에 형성되어 있다. 이 P형의 웰 W1에는, 도시하지 않은 고농도 N형 확산층을 개재시켜 컨트롤 게이트선 CG가 접속되어 있다. 컨트롤 게이트선 CG의 전위는, P형의 웰 W1로 전달되고, 또한 용량 결합에 의해 플로팅 게이트 FG로 전달된다. 컨트롤 캐패시터(5)의 플로팅 게이트 FG와 웰 W1 사이의 용량, 후술하는 프로그램 트랜지스터(6)의 플로팅 게이트 FG와 웰 W2 사이의 용량, 후술하는 이레이즈 캐패시터(9)의 플로팅 게이트 FG와 웰 W3 사이의 용량, 후술하는 리드 트랜지스터(7)의 플로팅 게이트 FG와 웰 W3 사이의 용량의 합계에 대한, 컨트롤 캐패시터(5)의 플로팅 게이트 FG와 웰 W1 사이의 용량의 비인 용량 결합비 α는 0.9를 초과하도록 설정하는 것이 바람직하다. 플로팅 게이트 FG에 전달되는 전위는 α×Vcg로 표현된다. α를 0.9를 초과하도록 설정하면, 컨트롤 게이트선 CG의 전위 Vcg의 대부분이 플로팅 게이트 FG에 전달된다. 이하에서는, 설명을 간단하게 하기 위하여, α는 거의 1이라고 생각하고, 컨트롤 게이트선의 전위 Vcg가, 용량 결합에 의해 플로팅 게이트 FG에 전달되어, 플로팅 게이트 FG의 전위가 Vcg가 되는 것으로 했다.
프로그램 트랜지스터(6)는 N형의 웰 W2에 형성된 P형 MOS이다. 프로그램 트랜지스터(6)에는, 소스 드레인인 고농도 P형 확산층에 기입 비트선 PGP0이 접속되어 있다. 또한, 프로그램 트랜지스터(6)가 형성된 N형의 웰 W2에는, 기판 전압선 NW로부터 소정의 전압이 인가될 수 있다.
이레이즈 캐패시터(9)는, 컨트롤 캐패시터(5)가 형성된 P형의 웰 W1과는 상이한, P형의 웰 W3에 형성되어 있다. 이 P형의 웰 W3에는, 도시하지 않은 고농도 N형 확산층을 개재시켜 이레이즈 게이트선 EG가 접속되어 있다. 이레이즈 게이트선 EG의 전위는 P형의 웰 W3으로 전달된다. 용량 결합비 α를, 0.9를 초과하도록 설정하면, 컨트롤 캐패시터(5)의 플로팅 게이트 FG와 웰 W1 사이의 용량, 프로그램 트랜지스터(6)의 플로팅 게이트 FG와 웰 W2 사이의 용량, 이레이즈 캐패시터(9)의 플로팅 게이트 FG와 웰 W3 사이의 용량, 후술하는 리드 트랜지스터(7)의 플로팅 게이트 FG와 웰 W3 사이의 용량의 합계에 대한, 이레이즈 캐패시터(9)의 플로팅 게이트 FG와 웰 W3 사이의 용량의 비는 0.1 이하가 되기 때문에, 이레이즈 게이트선 EG로부터 플로팅 게이트에 전달되는 전위는 무시할 수 있을 정도로 작아진다.
리드 트랜지스터(7)는, 이레이즈 캐패시터(9)가 형성된 P형의 웰 W3에 형성된 N형 MOS이다. 리드 트랜지스터(7)는, 소스 드레인의 한쪽이 스위치 트랜지스터(8)의 소스 드레인의 한쪽에 접속되어 있고, 당해 스위치 트랜지스터(8)가 직렬 접속된 구성을 갖는다. 또한, 리드 트랜지스터(7)의 소스 드레인의 다른 쪽인 고농도 N형 확산층에는 소스선 SL이 접속되어 있다. 스위치 트랜지스터(8)는, 이레이즈 캐패시터(9)가 형성된 P형의 웰 W3에 형성된 N형 MOS이다. 스위치 트랜지스터(8)에는, 소스 드레인의 다른 쪽인 고농도 N형 확산층에 판독 비트선 BLP가 접속되고, 게이트에 제1 스위치 게이트선 RG0이 접속되어 있다. 스위치 트랜지스터(8)는 온/오프 동작함으로써, 판독 비트선 BLP와 리드 트랜지스터(7)를 전기적으로 접속시키거나, 혹은 전기적인 접속을 차단할 수 있다.
불휘발성 반도체 기억 장치(1)에는, 열방향 L로 배열되는 각 메모리 셀(3a, …)(도 1에서는 1행째의 메모리 셀(3a, 3b, 3c, 3d)만 표기)에 접속된 기입 비트선 PGP0이, 열방향 L로 연장 설치되어 있다. 기입 비트선 PGP0는, 열방향 L로 배열되는 각 메모리 셀(3a, …)의 프로그램 트랜지스터(6)의 소스 드레인인 고농도 P형 확산층에 접속되어 있다. 기입 비트선 PGP0, PGP1, PGN1, PGN0은, 메모리 셀열마다 설치되어 있다.
불휘발성 반도체 기억 장치(1)에는, 열방향 L로 배열되는 각 메모리 셀(3a, …)에 접속된 판독 비트선 BLP가, 열방향 L로 연장 설치되어 있다. 판독 비트선 BLP는, 열방향 L로 배열되는 각 메모리 셀(3a, …)의 스위치 트랜지스터(8)의 소스 드레인의 다른 쪽인 고농도 N형 확산층에 접속되어 있다. 판독 비트선 BLP는, 인접하는 2열의 메모리 셀열(메모리 셀(3a)이 배치된 메모리 셀열과, 당해 메모리 셀(3a)과 인접하는 다른 메모리 셀(3b)가 배치된 메모리 셀열)에 대하여 1개 설치되어 있다.
인접하는 메모리 셀(3a, 3b)은 열방향 L을 대상축으로 하여 선 대칭으로 배치되고, 하나의 메모리 셀(3a)의 스위치 트랜지스터(8)의 소스 드레인의 다른 쪽과, 다른 메모리 셀(3b)의 스위치 트랜지스터(8)의 소스 드레인의 다른 쪽이 공통의 소스 드레인으로 되어 있다. 불휘발성 반도체 기억 장치(1)에서는, 이 공통의 소스 드레인(공통 소스 드레인이라고도 칭한다)에 판독 비트선 BLP가 접속되고, 인접하는 메모리 셀열에서 1개의 판독 비트선 BLP를 공유하고 있다. 이리하여, 불휘발성 반도체 기억 장치(1)에서는, 2개의 기입 비트선 PGP0, PGP1(PGN1, PGN0)에 대하여, 1개의 판독 비트선 BLP(BLN)가 설치되어 있다.
불휘발성 반도체 기억 장치(1)에서는, 2개의 기입 비트선 PGP0, PGP1 사이에 1개의 판독 비트선 BLP가 배치된 구성이, 열방향 L을 대상축으로 하여 선 대칭으로 배치된다. 이리하여 불휘발성 반도체 기억 장치(1)에서는, 기입 비트선 PGP0, 판독 비트선 BLP, 기입 비트선 PGP1, 기입 비트선 PGN1, 판독 비트선 BLN, 기입 비트선 PGN0이 이 순으로 나란히 배치될 수 있다.
불휘발성 반도체 기억 장치(1)는, 행방향 C로 배열되는 메모리 셀(3a, 3b, 3c, 3d)에 이레이즈 게이트선 EG가 접속된 구성을 갖고, 메모리 셀(3a, 3b, 3c, 3d)에서 동일한 이레이즈 게이트선 EG를 공유하고 있다. 이레이즈 게이트선 EG는, 행방향 C로 배열되는 각 메모리 셀(3a, 3b, 3c, 3d)의 이레이즈 캐패시터(9)의 고농도 N형 확산층에 접속되어 있다. 행방향 C로 배열되는 메모리 셀(3a, 3b, 3c, 3d)에는 소스선 SL이 접속되고, 메모리 셀(3a, 3b, 3c, 3d)에서 동일한 소스선 SL을 공유하고 있다. 소스선 SL은, 행방향 C로 배열되는 각 메모리 셀(3a, 3b, 3c, 3d)의 리드 트랜지스터(7)의 소스 드레인의 다른 쪽인 고농도 N형 확산층에 접속되어 있다.
불휘발성 반도체 기억 장치(1)는, 행방향 C로 배열되는 메모리 셀(3a, 3b, 3c, 3d)에 컨트롤 게이트선 CG가 접속된 구성을 갖고, 메모리 셀(3a, 3b, 3c, 3d)에서 동일한 컨트롤 게이트선 CG를 공유하고 있다. 컨트롤 게이트선 CG는, 행방향 C로 배열되는 각 메모리 셀(3a, 3b, 3c, 3d)의 컨트롤 캐패시터(5)의 고농도 N형 확산층에 접속되어 있다.
불휘발성 반도체 기억 장치(1)에는, 제1 스위치 게이트선 RG0 및 제2 스위치 게이트선 RG1이 행방향 C로 설치되어 있다. 제1 스위치 게이트선 RG0는, 판독 비트선 BLP(BLN)를 공유하는 메모리 셀(3a, 3b(3c, 3d)) 중 하나의 메모리 셀(3a(3d))에 접속되어 있다. 제2 스위치 게이트선 RG1은, 제1 스위치 게이트선 RG0이 접속된 메모리 셀(3a(3d))과 판독 비트선 BLP(BLN)를 공유하는, 다른 메모리 셀(3b(3c))에 접속되어 있다.
이 실시 형태의 경우, 판독 비트선 BLP를 공유하는 메모리 셀(3a, 3b) 중 하나의 메모리 셀(3a)은, 스위치 트랜지스터(8)의 게이트에 제1 스위치 게이트선 RG0이 접속되어 있고, 당해 제1 스위치 게이트선 RG0으로부터 인가되는 전압을 기초로 스위치 트랜지스터(8)가 온 오프 동작할 수 있다. 하나의 메모리 셀(3a)과 판독 비트선 BLP를 공유하는, 다른 메모리 셀(3b)은, 스위치 트랜지스터(8)의 게이트에 제2 스위치 게이트선 RG1이 접속되어 있고, 당해 제2 스위치 게이트선 RG1로부터 인가되는 전압을 기초로 스위치 트랜지스터(8)가 온 오프 동작할 수 있다.
따라서, 메모리 셀(3a, 3b)은, 1개의 판독 비트선 BLP를 공유하지만, 각 스위치 트랜지스터(8)를 개별로 온 오프 동작시킴으로써, 메모리 셀(3a, 3b)의 어느 한쪽의 리드 트랜지스터(7)만을 판독 비트선 BLP에 대하여 전기적으로 접속할 수 있다.
불휘발성 반도체 기억 장치(1)에는, 기입 비트선 PGP0, PGP1, PGN1, PGN0에 기입 비트선 제어 회로(15)가 접속되어 있고, 데이터의 기입 동작이나 소거 동작 시, 당해 기입 비트선 제어 회로(15)로부터 각 기입 비트선 PGP0, PGP1, PGN1, PGN0에 소정의 전압이 개별로 인가될 수 있다. 또한, 불휘발성 반도체 기억 장치(1)에는, 판독 비트선 BLP, BPN에 판독 비트선 제어 회로(16)가 접속되어 있고, 데이터의 판독 동작 시, 당해 판독 비트선 제어 회로(16)로부터 각 판독 비트선 BLP, BPN에, 예를 들어 판독 전압이 개별로 인가될 수 있다.
여기서, 선택 메모리 셀의 플로팅 게이트 FG에 전하를 주입하여 데이터를 기입하는 데이터 기입 동작 시나, 선택 메모리 셀의 플로팅 게이트 FG에 전하가 주입되어 있는지 여부를 판정하는 데이터 판독 동작 시, 플로팅 게이트 FG 내로부터 전하를 방출하는 데이터 소거 동작 시에 있어서의 각 배선에 인가되는 전압의 일례를 도 2에 도시한다.
예를 들어 메모리 셀(3a)에 데이터를 기입하는 경우를 설명한다. 데이터를 기입하는 메모리 셀(3a)(이하, 기입 선택 메모리 셀이라고도 칭한다)이 접속된 컨트롤 게이트선 CG(이하, 기입 선택 컨트롤 게이트선이라고도 칭한다)에, 부(-)의 전압 Vn(예를 들어 -8[V])이 인가된다. 이에 의해, 기입 선택 메모리 셀을 포함하는 메모리 셀행의 P형의 웰 W1의 전위가 전압 Vn이 되고, 용량 결합에 의해 플로팅 게이트 FG의 전위가 전압 Vn이 된다.
기입 선택 메모리 셀이 접속된 기입 비트선 PGP0(이하, 기입 선택 비트선이라고도 칭한다)에는, 기입 비트선 제어 회로(15)로부터 정(+)의 고전압의 전압 Vp(예를 들어 12[V])가 인가된다. 이에 의해, 기입 선택 메모리 셀을 포함하는 메모리 셀열의 프로그램 트랜지스터(6)의 채널의 전위가 전압 Vp가 된다. 기입 선택 메모리 셀의 프로그램 트랜지스터(6)에서는, 전위가 전압 Vn이 된 플로팅 게이트 FG와, 전압 Vp의 채널 사이의 전위차에 따라, 터널 효과에 의해 전하가 플로팅 게이트 FG에 주입된다.
예를 들어 메모리 셀(3a)의 데이터를 판독하는 경우를 설명한다. 데이터를 판독하는 메모리 셀(3a)(이하, 판독 선택 메모리 셀이라고도 칭한다)이 접속된 판독 비트선 BLP(이하, 판독 선택 비트선이라고도 칭한다)에는, 전원 전압 Vdd(예를 들어 1.5[V])가 인가된다. 판독 비트선 BLP를 공유하는 메모리 셀(3a, 3b) 중 판독 선택 메모리 셀(3a)에 접속된 제1 스위치 게이트선 RG0에는 전원 전압 Vdd(예를 들어 1.5[V])가 인가된다.
이에 의해, 판독 선택 메모리 셀(3a)의 스위치 트랜지스터(8)는, 온 동작하여, 리드 트랜지스터(7)와 판독 선택 비트선 BLP를 전기적으로 접속시킨다. 한편, 판독 선택 메모리 셀(3a)과 판독 선택 비트선 BLP를 공유하는 다른 메모리 셀(3b)(이하, 판독 비선택 메모리 셀이라고도 칭한다)에는, 제2 스위치 게이트선 RG1로부터 스위치 트랜지스터(8)의 게이트로 0[V]가 인가된다. 이에 의해, 판독 비선택 메모리 셀(3b)의 스위치 트랜지스터(8)는 오프 동작하여, 리드 트랜지스터(7)와 판독 선택 비트선 BLP의 전기적인 접속을 차단시킨다.
데이터의 소거 동작 시, 컨트롤 게이트선 CG에는, 전압 Vp(예를 들어 12[V])가 인가된다. 이에 의해, P형의 웰 W1의 전위가 전압 Vp가 되고, 용량 결합에 의해 플로팅 게이트 FG의 전위가 전압 Vp가 된다. 이레이즈 게이트선 EG에는 전압 Vn(예를 들어 -8[V])이 인가되어, P형의 웰 W3의 전위가 전압 Vn이 된다. 이에 의해, 플로팅 게이트 FG와 웰 W3 사이의 전위차에 의해, 터널 효과에 의해 플로팅 게이트 FG로부터 전하가 방출된다.
기입 비트선 제어 회로(15)는 기입 선택 비트선에, 터널 효과를 발생시키기 위하여 필요한 고전압의 전압 Vp를 인가할 필요가 있다. 그로 인해, 기입 비트선 제어 회로(15)는, 고전압의 전압 Vp의 인가가 가능한 고내압 트랜지스터에 의해 구성될 수 있다.
데이터 기입 동작 시 및 데이터 소거 동작 시, 메모리 셀(3a, 3b, 3c, 3d)의 각 스위치 트랜지스터(8)는, 제1 스위치 게이트선 RG0 및 제2 스위치 게이트선 RG1로부터의 전압(예를 들어 0[V])에 의해 오프 동작하여, 리드 트랜지스터(7)와 판독 비트선 BLP, BLN의 전기적인 접속을 차단한다. 이에 의해, 불휘발성 반도체 기억 장치(1)에서는, 데이터 기입 시나 데이터 소거 시, 메모리 셀(3a, 3b, 3c, 3d)에 인가된 고전압이 판독 비트선 BLP, BLN에 연결되는 판독 비트선 제어 회로(16)에 전달되는 것이 저지될 수 있다.
이에 의해, 판독 비트선 제어 회로(16)는, 도 2에 도시한 바와 같이 데이터 판독 동작 시, 전원 전압 Vdd 이하의 판독 비트 전압을 판독 비트선 BLP, BPN에 인가하는 점에서, 저내압의 코어 MOS 트랜지스터에 의해 구성할 수 있다. 이리하여, 판독 비트선 제어 회로(16)를 구성하는 트랜지스터의 게이트 절연막의 막두께를, 기입 비트선 제어 회로(15)를 구성하는 트랜지스터의 게이트 절연막의 막두께보다도 얇게 할 수 있어, 그만큼, 판독 비트선 제어 회로(16)의 면적 축소, 데이터 판독 동작 시에 있어서의 고속 동작을 실현할 수 있다.
(2) 3종류의 차지 펌프에 대하여
도 1과의 대응 부분에 동일 부호를 부여하여 도시하는 도 3과 같이, 불휘발성 반도체 기억 장치(1)에는, 상술한 데이터의 기입 동작, 데이터의 소거 동작 및 데이터의 판독 동작을 실행할 때에 필요한 전압을 생성하는, 제1 차지 펌프 회로(22), 제2 차지 펌프 회로(23) 및 제3 차지 펌프 회로(24)가 설치되어 있다.
컨트롤 게이트선 CG에는, 컨트롤 게이트선 제어 회로(18)(도 3 중, CG 제어 회로라고 표기)가 접속되어, 당해 컨트롤 게이트선 제어 회로(18)로부터 전압이 인가될 수 있다. 기판 전압선 NW에는, 기판 전압선 제어 회로(19)(도 3 중, NW 제어 회로라고 표기)가 접속되어, 당해 기판 전압선 제어 회로(19)로부터 전압이 인가될 수 있다. 이레이즈 게이트선 EG에는, 이레이즈 게이트선 제어 회로(20)(도 3 중, EG 제어 회로라고 표기)가 접속되어, 당해 이레이즈 게이트선 제어 회로(20)로부터 전압이 인가될 수 있다.
제1 차지 펌프 회로(22), 제2 차지 펌프 회로(23) 및 제3 차지 펌프 회로(24)는, 각각 상이한 전압값의 전압을 생성한다. 제1 차지 펌프 회로(22)는, 고전압의 전압 Vp(도 2)를 생성하고, 기입 비트선 제어 회로(15)와 컨트롤 게이트선 제어 회로(18)와 기판 전압선 제어 회로(19)에 접속되어 있고, 기입 비트선 PGP0, PGP1, PGN1, PGN0과 컨트롤 게이트선 CG와 기판 전압선 NW에 전압 Vp를 인가한다.
제2 차지 펌프 회로(23)는, 기입 비트선 제어 회로(15)에 접속되어 있고, 전압 Vi를 생성하여, 기입 비트선 PGP0, PGP1, PGN1, PGN0에 전압 Vi(도 2)를 인가한다. 또한, 제3 차지 펌프 회로(24)는, 컨트롤 게이트선 제어 회로(18)와 이레이즈 게이트선 제어 회로(20)에 접속되어 있고, 부(-)의 전압 Vn(도 2)을 생성하여, 컨트롤 게이트선 CG와 이레이즈 게이트선 EG에 전압 Vn을 인가한다.
불휘발성 반도체 기억 장치(1)에서는, 예를 들어 데이터의 소거 동작 시, 상술한 바와 같이, 컨트롤 게이트선 CG에 전압 Vp(예를 들어 12[V])가 인가되어, P형의 웰 W1의 전위가 전압 Vp가 되고, 용량 결합에 의해 플로팅 게이트 FG의 전위가 전압 Vp가 된다. 데이터의 소거 동작 시에는, 이레이즈 게이트선 EG에 전압 Vn(예를 들어 -8[V])이 인가되어, P형의 웰 W3의 전위가 전압 Vn이 된다. 이에 의해, 불휘발성 반도체 기억 장치(1)에서는, 플로팅 게이트 FG와 웰 W3 사이의 전위차가 20[V]가 되고, 터널 효과에 의해 플로팅 게이트 FG로부터 전하가 방출된다.
이때, 판독 비트선 BLP, BLN 및 소스선 SL에는 0[V]가 인가된다. 판독 비트선 BLP, BLN이 접속된 스위치 트랜지스터(8)의 소스 드레인인 고농도 N형 확산층과, 소스선 SL이 접속된 리드 트랜지스터(7)의 소스 드레인인 고농도 N형 확산층에 0[V]가 인가되고, P형의 웰 W3에 전압 Vn(예를 들어 -8[V])이 인가된다. 그로 인해, 고농도 N형 확산층과 P형의 웰 W3 사이의 접합 내압이 8[V] 이상이면 충분한다.
한편, N형의 웰 W2에는, 기판 전압선 NW로부터, 전압 Vp(예를 들어 12[V])가 인가된다. 예를 들어, 가령, 기입 비트선 PGP0, PGP1, PGN1, PGN0에 0[V]가 인가되면, 프로그램 트랜지스터(6)의 소스 드레인인 고농도 P형 확산층에 0[V]가 인가되게 되어, 고농도 P형 확산층과 N형의 웰 W2 사이의 접합 내압이 12[V] 이상 필요해진다. 이에 반하여, 본 발명에서는, 기입 비트선 PGP0, PGP1, PGN1, PGN0에 인가하는 전압으로서, 전압 Vp보다도 낮은 정(+)의 전압 Vi를 사용함으로써, 예를 들어 12[V] 이상이라는 높은 접합 내압을 불필요로 하고 있다. 구체적으로는, 전압 Vi(예를 들어 4[V])를 사용함으로써, 고농도 P형 확산층과 N형의 웰 W2 사이의 전위차는 8[V]가 되므로, 접합 내압이 8[V] 이상이면 충분해진다.
전압 Vi는, 예를 들어 전압 Vi를 제어하는 기입 비트선 제어 회로(15)를, 일반적인 CMOS 인버터로 구성하는 경우, 최대, 당해 CMOS 인버터의 NMOS 트랜지스터에 있어서의 고농도 N형 확산층과 P형의 웰 사이의 접합 내압까지 허용할 수 있다. 전압 Vp는, 최대, 전압 Vi에, 기입 비트선 PGP0, PGP1, PGN1, PGN0이 접속된 고농도 P형 확산층과 N형의 웰 W2의 접합 내압을 가한 전압까지 허용 가능해진다. 즉, 상기한 CMOS 인버터의 NMOS 트랜지스터에 있어서의 고농도 N형 확산층과 P형의 웰 사이의 접합 내압과, 기입 비트선 PGP0, PGP1, PGN1, PGN0이 접속된 고농도 P형 확산층과 N형의 웰 W2의 접합 내압의 합계의 전압까지 허용 가능해진다. 부(-)의 전압 Vn은, 예를 들어 전압 Vn을 제어하는 컨트롤 게이트선 제어 회로(18)나 이레이즈 게이트선 제어 회로(20)를, 일반적인 CMOS 인버터로 구성하는 경우, 최대, 당해 CMOS 인버터의 PMOS 트랜지스터에 있어서의 고농도 P형 확산층과 N형의 웰 사이의 접합 내압까지 허용할 수 있다.
예를 들어, 고농도 N형 확산층과 P형의 웰 사이의 접합 내압을 8[V], 고농도 P형 확산층과 N형의 웰 사이의 접합 내압을 -8[V]로 한다. 전압 Vi를 사용하지 않는 경우에는, 메모리 셀(3a, 3b, 3c, 3d)에 인가 가능한 전압은, 정전압측의 접합 내압과 부전압측의 접합 내압의 합계가 되어, 최대 16[V]가 되고, 접합 내압의 절댓값의 거의 2배이다. 본 발명에서는, 전압 Vi를 사용함으로써, 메모리 셀(3a, 3b, 3c, 3d)에 인가 가능한 전압은, 정전압측의 접합 내압의 2배와 부전압측의 접합 내압의 합계가 되어, 최대 24[V]가 되고, 접합 내압의 절댓값의 거의 3배의 전압의 인가가 가능해진다.
제1 차지 펌프 회로(22), 제2 차지 펌프 회로(23) 및 제3 차지 펌프 회로(24)를 동시에 동작시켜, 각 제1 차지 펌프 회로(22), 제2 차지 펌프 회로(23) 및 제3 차지 펌프 회로(24)에 의해, 각각 전압 Vp, 전압 Vi, 전압 Vn을 생성함으로써, 전술한 바와 같이 접합 내압의 3배의 전압까지 메모리 셀(3a, 3b, 3c, 3d)에 인가하는 것이 가능해진다.
(3) 작용 및 효과
이상의 구성에 있어서, 불휘발성 반도체 기억 장치(1)에서는, 기입 비트선 PGP0(PGP1) 및 판독 비트선 BLP 사이에 메모리 셀(3a(3b))을 배치한 구성을 갖고, 인접하는 메모리 셀(3a, 3b) 사이에 설치된 판독 비트선 BLP를, 인접한 메모리 셀(3a, 3b)에서 공유하도록 했다. 따라서, 불휘발성 반도체 기억 장치(1)에서는, 인접하는 메모리 셀(3a, 3b)에서 판독 비트선 BLP를 공유시킨 분만큼, 종래의 구성보다도 판독 비트선을 저감시킬 수 있고, 또한 당해 판독 비트선에 접속되는 제어 회로나 센스 앰프 회로의 면적도 저감시킬 수 있으므로, 그만큼, 종래보다도 소형화를 도모할 수 있다.
또한, 불휘발성 반도체 기억 장치(1)에서는, 제1 스위치 게이트선 RG0와는 별도로 제2 스위치 게이트선 RG1을 설치하고, 판독 비트선 BLP를 공유하는 메모리 셀(3a, 3b)의 스위치 트랜지스터(8)에 대하여, 각각 상이한 제1 스위치 게이트선 RG0 및 제2 스위치 게이트선 RG1을 접속하도록 했다. 이에 의해, 불휘발성 반도체 기억 장치(1)에서는, 인접하는 메모리 셀(3a, 3b)에서 판독 비트선 BLP를 공유시켜도, 당해 메모리 셀(3a, 3b) 중 한쪽의 스위치 트랜지스터(8)만을 온 동작시킴으로써, 하나의 메모리 셀(3a(3b))만을 판독 비트선 BLP에 접속시킬 수 있으므로, 각 메모리 셀(3a, 3b)의 데이터를 각각 개별로 판독할 수 있다.
(4) 차동 센스 회로 및 전류 센스 회로를 설치한 불휘발성 반도체 기억 장치
이어서, 판독 비트선 제어 회로(16)에 차동 센스 회로를 설치함과 함께, 차동 센스 회로와는 별도로 전류 센스 회로를 판독 비트선 BLP, BLN에 설치한 불휘발성 반도체 기억 장치에 대하여 이하 설명한다. 도 1과의 대응 부분에 동일 부호를 부여하여 도시하는 도 4와 같이, 이 실시 형태의 경우, 불휘발성 반도체 기억 장치(31)에는, 차동 센스 회로(32) 및 전류 센스 회로(33a, 33b)가 판독 비트선 BLP, BLN에 설치되어 있다.
차동 센스 회로(32)는, 하나의 판독 비트선 BLP와 다른 판독 비트선 BLN에 접속되어 있고, 데이터 판독 동작 시, 하나의 판독 비트선 BLP와 다른 판독 비트선 BLN의 전류차를 검출할 수 있다. 데이터 판독 동작 시, 도시하지 않은 판독 비트선 제어 회로는, 차동 센스 회로(32)에 의해 검출한, 하나의 판독 비트선 BLP와 다른 판독 비트선 BLN의 전류차를 기초로, 메모리 셀(3a, 3b, 3c, 3d)의 플로팅 게이트 FG에 전하가 주입되어 있는지 여부를 판정할 수 있다.
예를 들어, 하나의 판독 비트선 BLP를 공유하는 메모리 셀(3a, 3b) 중 하나의 메모리 셀(3a)이 하나의 판독 비트선 BLP에 전기적으로 접속된 경우, 차동 센스 회로(32)에 의해 당해 하나의 판독 비트선 BLP와 전위차를 대비하는 다른 판독 비트선 BLN에는, 당해 하나의 메모리 셀(3a)과 제1 스위치 게이트선 RG0을 공유하는 메모리 셀(3d)이 전기적으로 접속된다. 이때, 차동 센스 회로(32)는, 판독 비트선 BLP, BLN의 전류차를 이용하여 메모리 셀(3a, 3d)의 플로팅 게이트 FG에 전하가 주입되어 있는지 여부를 판정하기 때문에, 이들 2개의 메모리 셀(3a, 3d)의 상대적인 차밖에 판단할 수 없어, 전하를 장래적으로 유지하기에 충분한 전하량이 축적되어 있는지 여부라고 하는 절대적인 양의 판단을 할 수 없다.
전류 센스 회로(33a, 33b)는, 판독 비트선 BLP, BLN의 각각에 접속되어 있어, 데이터의 판독 동작 시, 각 판독 비트선 BLP, BLN에 전류를 흘리면서, 각 메모리 셀(3a, 3d(3b, 3c))의 플로팅 게이트 FG에 전하가 주입되어 있는지 여부를 독립적으로 검출할 수 있다.
여기서, 차동 센스 회로(32)와 전류 센스 회로(33a, 33b)에는, 전환 제어 회로(34)가 접속되어 있고, 당해 전환 제어 회로(34)로부터의 제어 신호에 기초하여, 판독 비트선 BLP, BLN과 전기적으로 접속되거나, 혹은 전기적으로 차단될 수 있다. 전류 센스 회로(33a, 33b)에서는, 메모리 셀(3a, 3b, 3c, 3d)의 역치 전압을 정량적으로 평가할 수 있다. 그래서, 예를 들어 불휘발성 반도체 기억 장치(31)에서는, 출하 검사 시에, 전류 센스 회로(33a, 33b)를 사용하여, 메모리 셀(3a, 3b, 3c, 3d)이 정상적으로 동작할지 여부를 확인하는 테스트 동작을 실행하고, 통상 사용 시(일반 유저에 의한 데이터의 기입 동작 시, 데이터의 판독 동작 시, 및 데이터의 소거 동작 시)에는 차동 센스 회로(32)를 사용하여 데이터의 판독을 행하는, 동작이 가능하다.
예를 들어, 통상 사용 시, 전환 제어 회로(34)는, 전류 센스 회로(33a, 33b)내의 스위치를 오프 동작으로 하여, 당해 전류 센스 회로(33a, 33b)와 판독 비트선 BLP, BPN의 전기적인 접속을 차단시켜, 전류 센스 회로(33a, 33b)와 판독 비트선 BLP, BPN을 비접속으로 한다.
전환 제어 회로(34)는, 테스트 사용 시, 전류 센스 회로(33a, 33b)에 접속 신호를 송출함과 함께, 차동 센스 회로(32)에 절단 신호를 송출한다. 이에 의해, 전류 센스 회로(33a, 33b)는, 내부의 스위치가 전환되어, 판독 비트선 BLP, BPN에 전기적으로 접속된다. 한편, 차동 센스 회로(32)는, 내부의 스위치가 전환되어, 판독 비트선 BLP, BPN과의 전기적인 접속이 차단된다.
이렇게 불휘발성 반도체 기억 장치(31)에서는, 통상 사용 시, 전류 센스 회로(33a, 33b)를 일반 유저에 사용 개방시키지 않고, 테스트 사용 시에만, 전류 센스 회로(33a, 33b)를 사용하여, 메모리 셀(3a, 3b, 3c, 3d)의 정상 동작 확인을 행할 수 있다. 또한, 상술한 불휘발성 반도체 기억 장치(31)에 있어서도, 인접한 메모리 셀(3a, 3b)에서, 판독 비트선 BLP를 공유시키고 있어, 상술한 불휘발성 반도체 기억 장치(1)와 마찬가지의 효과를 발휘할 수 있다.
(5) 기타
또한, 상술한 실시 형태에 있어서는, 이레이즈 캐패시터(9)를 설치한 메모리 셀(3a, 3b, 3c, 3d)에 대하여 설명했지만, 본 발명은 이에 한정하지 않고, 이레이즈 캐패시터가 설치되어 있지 않은 메모리 셀로 해도 된다.
또한, 그 밖의 실시의 형태로서는, 메모리 셀을 구성하는, 컨트롤 캐패시터(5), 프로그램 트랜지스터(6), 리드 트랜지스터(7), 스위치 트랜지스터(8) 및 이레이즈 캐패시터(9)의 N형, P형의 도전형을 반대로 한 트랜지스터여도 된다.
1, 31: 불휘발성 반도체 기억 장치
3a, 3b, 3c, 3d: 메모리 셀
5: 컨트롤 캐패시터
6: 프로그램 트랜지스터
7: 리드 트랜지스터
8: 스위치 트랜지스터
15: 기입 비트선 제어 회로
16: 판독 비트선 제어 회로
32: 차동 센스 회로
33a, 33b: 전류 센스 회로
FG: 플로팅 게이트
BLP, BLN: 판독 비트선
PGP0, PGP1, PGN1, PGN0: 기입 비트선
RG0: 제1 스위치 게이트선
RG1: 제2 스위치 게이트선
SL0: 제1 소스선
SL1: 제2 소스선

Claims (5)

  1. 열방향으로 연장 설치된 복수의 기입 비트선과,
    열방향으로 연장 설치된 복수의 판독 비트선과,
    행방향으로 연장 설치된 복수의 제1 스위치 게이트선과,
    행방향으로 연장 설치된 복수의 제2 스위치 게이트선과,
    상기 기입 비트선 및 상기 판독 비트선 사이에 배치되고, 상기 기입 비트선 및 상기 판독 비트선에 접속된 복수의 메모리 셀을 갖고,
    각 상기 메모리 셀은,
    프로그램 트랜지스터와,
    컨트롤 캐패시터와,
    리드 트랜지스터와,
    소스 드레인의 한쪽이 상기 리드 트랜지스터의 소스 드레인의 한쪽에 접속되고, 해당 리드 트랜지스터에 직렬 접속된 스위치 트랜지스터를 구비하고,
    상기 프로그램 트랜지스터, 상기 컨트롤 캐패시터 및 상기 리드 트랜지스터는 플로팅 게이트를 공유하고 있으며,
    상기 프로그램 트랜지스터의 소스 드레인에는 상기 기입 비트선이 접속되고, 상기 스위치 트랜지스터의 소스 드레인의 다른 쪽에는 상기 판독 비트선이 접속되고,
    상기 판독 비트선은, 행방향으로 인접하는 제1 메모리 셀 및 제2 메모리 셀에서 공유되고, 상기 제1 메모리 셀의 상기 스위치 트랜지스터의 소스 드레인의 다른 쪽 및 상기 제2 메모리 셀의 상기 스위치 트랜지스터의 소스 드레인의 다른 쪽이 1개의 상기 판독 비트선에 접속되고,
    상기 제1 메모리 셀의 상기 스위치 트랜지스터의 게이트에는 상기 제1 스위치 게이트선이 접속되고, 상기 제2 메모리 셀의 상기 스위치 트랜지스터의 게이트에는 상기 제2 스위치 게이트선이 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 하나의 상기 판독 비트선과 다른 상기 판독 비트선에 접속된 차동 센스 회로와,
    각 상기 판독 비트선에 설치되고, 해당 판독 비트선에 접속된 전류 센스 회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서, 통상 사용 시, 상기 전류 센스 회로를 상기 판독 비트선에 비접속시키고, 테스트 사용 시, 상기 전류 센스 회로를 상기 판독 비트선에 접속시키는 전환 제어 회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 판독 비트선에 접속된 판독 선 제어 회로를 구성하는 트랜지스터의 게이트 절연막의 막두께가, 상기 기입 비트선에 접속된 기입 비트선 제어 회로를 구성하는 트랜지스터의 게이트 절연막의 막두께보다도 얇은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기입 비트선에 접속된 기입 비트선 제어 회로와, 상기 프로그램 트랜지스터의 웰에 전압을 인가하는 기판 전압선 제어 회로와, 상기 컨트롤 캐패시터의 웰에 전압을 인가하는 컨트롤 게이트선 제어 회로에 접속되고, 상기 기입 비트선 제어 회로, 상기 기판 전압선 제어 회로 및 상기 컨트롤 게이트선 제어 회로에 인가하는 제1 전압을 생성하는 제1 차지 펌프 회로와,
    상기 기입 비트선 제어 회로에 접속되고, 상기 기입 비트선 제어 회로에 인가하는 제2 전압을 생성하는 제2 차지 펌프 회로와,
    상기 컨트롤 게이트선 제어 회로에 접속되고, 상기 컨트롤 게이트선 제어 회로에 인가하는 제3 전압을 생성하는 제3 차지 펌프 회로를 구비하고,
    상기 제1 전압은 정(+)의 전압이며, 상기 제2 전압은 상기 제1 전압보다도 전압값이 낮은 정(+)의 전압이며, 상기 제3 전압은 부(-)의 전압인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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