JP2554620B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2554620B2 JP2554620B2 JP27783385A JP27783385A JP2554620B2 JP 2554620 B2 JP2554620 B2 JP 2554620B2 JP 27783385 A JP27783385 A JP 27783385A JP 27783385 A JP27783385 A JP 27783385A JP 2554620 B2 JP2554620 B2 JP 2554620B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は不揮発性半導体記憶装置に係り、特に浮遊ゲ
ートを共有する２つのトランジスタの一方のドレインが
書き込み用、他方のドレインが読み出し用に分離されて
いる紫外線消去・再書き込み可能な読み出し専用メモリ
（EPROM）に関する。
ートを共有する２つのトランジスタの一方のドレインが
書き込み用、他方のドレインが読み出し用に分離されて
いる紫外線消去・再書き込み可能な読み出し専用メモリ
（EPROM）に関する。
第５図はEPROMにおいて通常用いられているセルトラ
ンジスタを示しており、51はＰ形基板、52はドレイン
（n+領域）、53はソース（n+領域）、54は基板上の絶縁
膜、55は浮遊ゲート、56は制御ゲートである。このセル
トランジスタは、ドレインとソースとの間に高電圧を印
加してドレイン近傍のチャネルにホットエレクトロンを
発生させると同時に制御ゲート56に高電位を印加し、ホ
ットエレクトロンを浮遊ゲート55中に注入して閾値電圧
の変化を生じさせることによって書き込みが可能であ
る。
ンジスタを示しており、51はＰ形基板、52はドレイン
（n+領域）、53はソース（n+領域）、54は基板上の絶縁
膜、55は浮遊ゲート、56は制御ゲートである。このセル
トランジスタは、ドレインとソースとの間に高電圧を印
加してドレイン近傍のチャネルにホットエレクトロンを
発生させると同時に制御ゲート56に高電位を印加し、ホ
ットエレクトロンを浮遊ゲート55中に注入して閾値電圧
の変化を生じさせることによって書き込みが可能であ
る。
第６図は上記セルトランジスタを使用した従来のEPRO
M回路の一部を示しており、セルトランジスタ61のドレ
インにビット線62を接続し、その制御ゲートにワード線
63を接続しており、上記ビット線62を読み出し、書き込
みに共通に使用している。この場合、読み出し時間は書
き込み時間に比べて長いので、読み出し時におけるホッ
トエレクトロンの注入により誤って書き込みが進行する
おそれがあり、これを避けるためにビット線62にビット
線クランプ回路64を接続しておき、ビット線電位（即ち
ドレイン電位）を電源電位よりかなり低い値（たとえば
１〜2v）に設定している。
M回路の一部を示しており、セルトランジスタ61のドレ
インにビット線62を接続し、その制御ゲートにワード線
63を接続しており、上記ビット線62を読み出し、書き込
みに共通に使用している。この場合、読み出し時間は書
き込み時間に比べて長いので、読み出し時におけるホッ
トエレクトロンの注入により誤って書き込みが進行する
おそれがあり、これを避けるためにビット線62にビット
線クランプ回路64を接続しておき、ビット線電位（即ち
ドレイン電位）を電源電位よりかなり低い値（たとえば
１〜2v）に設定している。
しかし、ビット線電位を低くクランプすることによっ
てメモリセル電流の大きさを十分にとれなくなり、ビッ
ト線クランプ回路64をビット線62に接続することによっ
てビット線62に付随する容量が大きくなるので、ビット
線電位の振幅変化速度がスタティック型ランダムアクセ
スメモリ（SRAM）等に比べて遅くなるという欠点があっ
た。
てメモリセル電流の大きさを十分にとれなくなり、ビッ
ト線クランプ回路64をビット線62に接続することによっ
てビット線62に付随する容量が大きくなるので、ビット
線電位の振幅変化速度がスタティック型ランダムアクセ
スメモリ（SRAM）等に比べて遅くなるという欠点があっ
た。
本発明は上記の事情に鑑みてなされたもので、高速書
き込みおよび高速読み出しが可能な不揮発性半導体記憶
装置を提供するものである。
き込みおよび高速読み出しが可能な不揮発性半導体記憶
装置を提供するものである。
本発明は、浮遊ゲートを共有し、互いに分離された２
つのドレインの一方が読み出しビット線に接続されると
共に他方のドレインが書き込みビット線に接続される２
つのトランジスタを不揮発性メモリセルそれぞれが有す
る不揮発性半導体記憶装置において、前記読み出しビッ
ト線側の読み出し用トランジスタを書き込みビット線側
の書き込み用トランジスタよりもホットエレクトロン注
入速度が遅くなるように形成し、前記読み出しビット線
にビット線電位引き上げ回路を接続してなることを特徴
とするものである。
つのドレインの一方が読み出しビット線に接続されると
共に他方のドレインが書き込みビット線に接続される２
つのトランジスタを不揮発性メモリセルそれぞれが有す
る不揮発性半導体記憶装置において、前記読み出しビッ
ト線側の読み出し用トランジスタを書き込みビット線側
の書き込み用トランジスタよりもホットエレクトロン注
入速度が遅くなるように形成し、前記読み出しビット線
にビット線電位引き上げ回路を接続してなることを特徴
とするものである。
したがって、書き込みビット線には読み出し用トラン
ジスタに制約されずに所要の書き込み電圧を与えること
ができるので高速書き込みが可能であり、読み出し用ト
ランジスタはホットエレクトロン注入速度が遅いので読
み出しビット線の電位を引き上げることによって読み出
し時のセル電流が大きくなり、しかも読み出しビット線
の読み出し電位がクランプされることなくセンスアンプ
に伝達されるので高速読み出しが可能になる。
ジスタに制約されずに所要の書き込み電圧を与えること
ができるので高速書き込みが可能であり、読み出し用ト
ランジスタはホットエレクトロン注入速度が遅いので読
み出しビット線の電位を引き上げることによって読み出
し時のセル電流が大きくなり、しかも読み出しビット線
の読み出し電位がクランプされることなくセンスアンプ
に伝達されるので高速読み出しが可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明
する。第１図はEPROMの一部を示しており、11および12
は浮遊ゲート13を共有する読み出し用メモリセルトラン
ジスタおよび書き込み用メモリセルトランジスタであ
り、ドレインが分離された上記２個のトランジスタ11,1
2により１つのメモリセルが構成されており、それぞれ
の制御ゲート14が１本のワード線15に共通に接続されて
いる。上記読み出し用トランジスタ11のソースはVSS電
源（接地電位）に接続され、そのドレインは読み出しビ
ット線16に接続されており、このビット線16の一端側は
読み出しビット線用カラム選択スイッチ用トランジスタ
17を介したのちビット線電位クランプ回路を介すること
なく直接にセンスアンプに接続されており、さらに上記
センスアンプ入力側のビット線には通常オン型の負荷用
トランジスタ18を介してVDD電源が接続されている。ま
た、前記読み出しビット線16の他端側には通常オン型の
ビット線電位引き上げ用のトランジスタ（たとえばドレ
イン・ゲート相互が接続されたＮチャネルエンハンスメ
ント型MOSトランジスタ）19を介してVDD電源が接続され
ている。一方、前記書き込み用トランジスタ12のソース
はVSS電源に接続され、そのドレインは書き込みビット
線20に接続されており、このビット線20の一端側は書き
込みビット線用カラム選択スイッチ用トランジスタ21を
介して書き込み回路に接続されている。
する。第１図はEPROMの一部を示しており、11および12
は浮遊ゲート13を共有する読み出し用メモリセルトラン
ジスタおよび書き込み用メモリセルトランジスタであ
り、ドレインが分離された上記２個のトランジスタ11,1
2により１つのメモリセルが構成されており、それぞれ
の制御ゲート14が１本のワード線15に共通に接続されて
いる。上記読み出し用トランジスタ11のソースはVSS電
源（接地電位）に接続され、そのドレインは読み出しビ
ット線16に接続されており、このビット線16の一端側は
読み出しビット線用カラム選択スイッチ用トランジスタ
17を介したのちビット線電位クランプ回路を介すること
なく直接にセンスアンプに接続されており、さらに上記
センスアンプ入力側のビット線には通常オン型の負荷用
トランジスタ18を介してVDD電源が接続されている。ま
た、前記読み出しビット線16の他端側には通常オン型の
ビット線電位引き上げ用のトランジスタ（たとえばドレ
イン・ゲート相互が接続されたＮチャネルエンハンスメ
ント型MOSトランジスタ）19を介してVDD電源が接続され
ている。一方、前記書き込み用トランジスタ12のソース
はVSS電源に接続され、そのドレインは書き込みビット
線20に接続されており、このビット線20の一端側は書き
込みビット線用カラム選択スイッチ用トランジスタ21を
介して書き込み回路に接続されている。
第２図は、前記読み出し用トランジスタ11および書き
込み用トランジスタ12からなるメモリセルのパターンの
一部を示しており、22は読み出し用トランジスタ11のド
レイン領域、23は浮遊ゲート、24は制御ゲート、25はソ
ース領域（VSS電源ライン）、26は書き込み用トランジ
スタ12のドレイン領域である。この場合、書き込み用ト
ランジスタ12のドレイン領域26は従来通り高濃度拡散層
n+よりなるが、読み出し用トランジスタ11はたとえば第
３図に示すようにLDD（Lightly Doped Drain）構造から
なり、ドレイン領域22が低濃度拡散層n-および高濃度拡
散層n+を有することによって浮遊ゲート31へのホットエ
レクトロンの注入を抑制するようになっている。なお、
第３図中、32はＰ型基板、33は絶縁膜、34は制御ゲー
ト、35はソース領域である。
込み用トランジスタ12からなるメモリセルのパターンの
一部を示しており、22は読み出し用トランジスタ11のド
レイン領域、23は浮遊ゲート、24は制御ゲート、25はソ
ース領域（VSS電源ライン）、26は書き込み用トランジ
スタ12のドレイン領域である。この場合、書き込み用ト
ランジスタ12のドレイン領域26は従来通り高濃度拡散層
n+よりなるが、読み出し用トランジスタ11はたとえば第
３図に示すようにLDD（Lightly Doped Drain）構造から
なり、ドレイン領域22が低濃度拡散層n-および高濃度拡
散層n+を有することによって浮遊ゲート31へのホットエ
レクトロンの注入を抑制するようになっている。なお、
第３図中、32はＰ型基板、33は絶縁膜、34は制御ゲー
ト、35はソース領域である。
上記構成のEPROMにおいては、上記メモリセルへの書
き込みに際しては書き込みビット線用カラム選択スイッ
チ用トランジスタ21を選択してオン状態にして書き込み
ビット線20に高電圧を印加すると共に、ワード線15を選
択して制御ゲート14に高電圧を印加することによって従
来通り高速に書き込みを行なうことができる。また、上
記メモリセルからの読み出しに際しては、読み出しビッ
ト線用カラム選択スイッチ用トランジスタ17を選択して
オン状態にしてワード線15を選択して制御ゲート14に読
み出し電圧を印加することによって従来通り読み出しを
行なうことができる。この場合、読み出しビット線16は
ビット線電位引き上げ用トランジスタ19によって従来よ
りもビット線電位が高く保持されているので、セル電流
が十分にとれると共に読み出しビット線16に付随する拡
散層容量が低減される。しかも、読み出しビット線16に
読み出された電位は、従来のようなビット線電位クラン
プ回路（第６図64）を介することなく直接にセンスアン
プに伝達されるので、従来よりも高速の読み出しが可能
である。
き込みに際しては書き込みビット線用カラム選択スイッ
チ用トランジスタ21を選択してオン状態にして書き込み
ビット線20に高電圧を印加すると共に、ワード線15を選
択して制御ゲート14に高電圧を印加することによって従
来通り高速に書き込みを行なうことができる。また、上
記メモリセルからの読み出しに際しては、読み出しビッ
ト線用カラム選択スイッチ用トランジスタ17を選択して
オン状態にしてワード線15を選択して制御ゲート14に読
み出し電圧を印加することによって従来通り読み出しを
行なうことができる。この場合、読み出しビット線16は
ビット線電位引き上げ用トランジスタ19によって従来よ
りもビット線電位が高く保持されているので、セル電流
が十分にとれると共に読み出しビット線16に付随する拡
散層容量が低減される。しかも、読み出しビット線16に
読み出された電位は、従来のようなビット線電位クラン
プ回路（第６図64）を介することなく直接にセンスアン
プに伝達されるので、従来よりも高速の読み出しが可能
である。
また、上記読み出し用トランジスタ11に比べて書き込
み用トランジスタ12のチャネル濃度を濃く、あるいはチ
ャネル長を短かく、あるいはチャネル加速電圧を大き
く、あるいはドレイン拡散層深さを浅くすることによっ
て、書き込み用トランジスタ12におけるホットエレクト
ロン注入速度と読み出し用トランジスタ11におけるホッ
トエレクトロン注入速度との間に差を持たせるようにし
てもよい。
み用トランジスタ12のチャネル濃度を濃く、あるいはチ
ャネル長を短かく、あるいはチャネル加速電圧を大き
く、あるいはドレイン拡散層深さを浅くすることによっ
て、書き込み用トランジスタ12におけるホットエレクト
ロン注入速度と読み出し用トランジスタ11におけるホッ
トエレクトロン注入速度との間に差を持たせるようにし
てもよい。
第４図は上記実施例を応用したEPROMの一部を示して
おり、上記実施例の回路の２組をペアとして使用し、２
本の書き込みビット線20,▲▼に相補的な書き込み
データDin,▲▼を加えて書き込みを行ない、２本
の読み出しビット線16,▲▼に読み出された相補的
な読み出しデータDout,▲▼を１個のセンスア
ンプ41の差動入力として導くようにしたものであり、第
４図において第１図中と同一部分には同一符号を付して
その説明を省略する。
おり、上記実施例の回路の２組をペアとして使用し、２
本の書き込みビット線20,▲▼に相補的な書き込み
データDin,▲▼を加えて書き込みを行ない、２本
の読み出しビット線16,▲▼に読み出された相補的
な読み出しデータDout,▲▼を１個のセンスア
ンプ41の差動入力として導くようにしたものであり、第
４図において第１図中と同一部分には同一符号を付して
その説明を省略する。
このように１つのメモリセルにドレインが分離された
読み出し用トランジスタ、書き込み用トランジスタを各
２個（計４個のトランジスタ）使用した４トランジスタ
セルは、1985 ISSCC TECHNICAL DIGEST P.162 S.PATLAK
等により発表されているが、これは読み出し用トランジ
スタと書き込み用トランジスタとが同じ特性のものであ
る。これに対して本発明では、読み出し用トランジスタ
と書き込み用トランジスタとはホットエレクトロン注入
速度差が生じるように特性上の差異を有しており、これ
に伴って読み出しビット線16,▲▼にビット線電位
引き上げ用トランジスタ19,19が接続されているので、
上記ビット線16,▲▼の読み出しデータDout,▲
▼が差動的にセンス増幅されることによって一層高
速の読み出しが可能になっている。
読み出し用トランジスタ、書き込み用トランジスタを各
２個（計４個のトランジスタ）使用した４トランジスタ
セルは、1985 ISSCC TECHNICAL DIGEST P.162 S.PATLAK
等により発表されているが、これは読み出し用トランジ
スタと書き込み用トランジスタとが同じ特性のものであ
る。これに対して本発明では、読み出し用トランジスタ
と書き込み用トランジスタとはホットエレクトロン注入
速度差が生じるように特性上の差異を有しており、これ
に伴って読み出しビット線16,▲▼にビット線電位
引き上げ用トランジスタ19,19が接続されているので、
上記ビット線16,▲▼の読み出しデータDout,▲
▼が差動的にセンス増幅されることによって一層高
速の読み出しが可能になっている。
さらに、上記４トランジスタセルを用いたEPROMに、S
RAMで用いられているアドレス変化検出によってメモリ
セル選択を開始する技術を採用することによって一層の
高速化を図ることが可能になる。
RAMで用いられているアドレス変化検出によってメモリ
セル選択を開始する技術を採用することによって一層の
高速化を図ることが可能になる。
上述したように本発明の不揮発性半導体記憶装置によ
れば、浮遊ゲートを共有し互いにドレインが分離された
読み出し用トランジスタおよび書き込み用トランジスタ
をホットエレクトロン注入速度が相異なるように形成
し、読み出しビット線の電位を引き上げるようにしたの
で、高速書き込みおよび高速読み出しが可能になる。
れば、浮遊ゲートを共有し互いにドレインが分離された
読み出し用トランジスタおよび書き込み用トランジスタ
をホットエレクトロン注入速度が相異なるように形成
し、読み出しビット線の電位を引き上げるようにしたの
で、高速書き込みおよび高速読み出しが可能になる。
第１図は本発明のEPROMの一実施例の一部を示す回路
図、第２図は第１図中のメモリセルトランジスタのパタ
ーンの一例を示す図、第３図は第２図中の読み出し用ト
ランジスタのＸ−Ｘ線に沿う断面構造を示す図、第４図
は本発明の応用例に係るEPROMの一部を示す回路図、第
５図は従来のEPROMのメモリセルを示す断面図、第６図
は従来のEPROMの一部を示す回路図である。 11……読み出し用トランジスタ、12……書き込み用トラ
ンジスタ、13……浮遊ゲート、16……読み出しビット
線、17……書き込みビット線、19……読み出しビット線
電位引き上げ用トランジスタ、22,26……ドレイン、23
……浮遊ゲート。
図、第２図は第１図中のメモリセルトランジスタのパタ
ーンの一例を示す図、第３図は第２図中の読み出し用ト
ランジスタのＸ−Ｘ線に沿う断面構造を示す図、第４図
は本発明の応用例に係るEPROMの一部を示す回路図、第
５図は従来のEPROMのメモリセルを示す断面図、第６図
は従来のEPROMの一部を示す回路図である。 11……読み出し用トランジスタ、12……書き込み用トラ
ンジスタ、13……浮遊ゲート、16……読み出しビット
線、17……書き込みビット線、19……読み出しビット線
電位引き上げ用トランジスタ、22,26……ドレイン、23
……浮遊ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大塚 伸朗 川崎市幸区小向東芝町１番地 株式会社 東芝総合研究所内 (56)参考文献 特開 昭59−117270（ＪＰ，Ａ) 特開 昭59−126674（ＪＰ，Ａ) 特開 昭60−150297（ＪＰ，Ａ) 特開 昭60−164997（ＪＰ，Ａ)
Claims (6)
- 【請求項１】浮遊ゲートを共有し、互いに分離されたド
レインを有する２つのトランジスタからなる不揮発性メ
モリセルと、上記不揮発性メモリセルの一方のトランジ
スタのドレインに接続された読み出しビット線と、上記
読み出しビット線に接続され、この読み出しビット線に
常時電源電圧を供給するビット線電位引き上げ用のトラ
ンジスタと、上記不揮発性メモリセルの他方のトランジ
スタのドレインに接続された書き込みビット線と、上記
不揮発性メモリセルからの読み出しデータを検出するセ
ンスアンプと、上記読み出しビット線と上記センスアン
プとの間に接続された読み出し用カラム選択スイッチ手
段と、上記センスアンプに接続され、このセンスアンプ
の入力に常時電源電圧を供給する負荷用のトランジスタ
と、上記不揮発性メモリセルに対してデータの書き込み
を行う書き込み回路と、上記書き込みビット線と上記書
き込み回路との間に接続された書き込み用カラム選択ス
イッチ手段とを具備し、上記不揮発性メモリセルの上記
２つのトランジスタは読み出しビット線にドレインが接
続されているトランジスタにおけるホットエレクトロン
注入速度の方が書き込みビット線にドレインが接続され
ているトランジスタにおけるホットエレクトロン注入速
度よりも遅くなるように形成されていることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項２】前記不揮発性メモリセルの前記２つのトラ
ンジスタのうち読み出しビット線にドレインが接続され
ているトランジスタのドレイン拡散層濃度が、書き込み
ビット線にドレインが接続されているトランジスタのド
レイン拡散層濃度よりも薄いことを特徴とする特許請求
の範囲第１項記載の不揮発性半導体記憶装置。 - 【請求項３】前記不揮発性メモリセルの前記２つのトラ
ンジスタのうち書き込みビット線にドレインが接続され
ているトランジスタのチャネル濃度が、読み出しビット
線にドレインが接続されているトランジスタのチャネル
濃度よりも濃いことを特徴とする特許請求の範囲第１項
記載の不揮発性半導体記憶装置。 - 【請求項４】前記不揮発性メモリセルの前記２つのトラ
ンジスタのうち書き込みビット線にドレインが接続され
ているトランジスタのチャネル長が、読み出しビット線
にドレインが接続されているトランジスタのチャネル長
よりも短いことを特徴とする特許請求の範囲第１項記載
の不揮発性半導体記憶装置。 - 【請求項５】前記不揮発性メモリセルの前記２つのトラ
ンジスタのうち書き込みビット線にドレインが接続され
ているトランジスタのチャネル加速電圧が、読み出しビ
ット線にドレインが接続されているトランジスタのチャ
ネル加速電圧よりも大きくされてなることを特徴とする
特許請求の範囲第１項記載の不揮発性半導体記憶装置。 - 【請求項６】前記不揮発性メモリセルの前記２つのトラ
ンジスタのうち書き込みビット線にドレインが接続され
ているトランジスタのドレイン拡散深さが、読み出しビ
ット線にドレインが接続されているトランジスタのドレ
イン拡散深さよりも浅いことを特徴とする特許請求の範
囲第１項記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27783385A JP2554620B2 (ja) | 1985-12-12 | 1985-12-12 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27783385A JP2554620B2 (ja) | 1985-12-12 | 1985-12-12 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139199A JPS62139199A (ja) | 1987-06-22 |
| JP2554620B2 true JP2554620B2 (ja) | 1996-11-13 |
Family
ID=17588900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27783385A Expired - Fee Related JP2554620B2 (ja) | 1985-12-12 | 1985-12-12 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554620B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5005155A (en) * | 1988-06-15 | 1991-04-02 | Advanced Micro Devices, Inc. | Optimized electrically erasable PLA cell for minimum read disturb |
| JPH0330373A (ja) * | 1989-06-27 | 1991-02-08 | Toshiba Corp | 半導体不揮発性記憶装置 |
| JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
| JPH09198880A (ja) * | 1996-01-22 | 1997-07-31 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2008257804A (ja) * | 2007-04-05 | 2008-10-23 | Renesas Technology Corp | 半導体装置 |
| JP2009239161A (ja) * | 2008-03-28 | 2009-10-15 | Genusion Inc | 不揮発性半導体記憶装置及びその使用方法 |
| US7773424B2 (en) * | 2008-05-23 | 2010-08-10 | Freescale Semiconductor, Inc. | Circuit for and an electronic device including a nonvolatile memory cell and a process of forming the electronic device |
| JP6276447B1 (ja) * | 2017-03-24 | 2018-02-07 | 株式会社フローディア | 不揮発性半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117270A (ja) * | 1982-12-24 | 1984-07-06 | Mitsubishi Electric Corp | 浮遊ゲ−ト型不揮発性ｍｏｓ半導体メモリ装置 |
| JPS59126674A (ja) * | 1983-01-10 | 1984-07-21 | Toshiba Corp | 情報記憶用半導体装置 |
-
1985
- 1985-12-12 JP JP27783385A patent/JP2554620B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62139199A (ja) | 1987-06-22 |
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