JPS59117270A - 浮遊ゲ−ト型不揮発性ｍｏｓ半導体メモリ装置 - Google Patents
浮遊ゲ−ト型不揮発性ｍｏｓ半導体メモリ装置Info
- Publication number
- JPS59117270A JPS59117270A JP57231701A JP23170182A JPS59117270A JP S59117270 A JPS59117270 A JP S59117270A JP 57231701 A JP57231701 A JP 57231701A JP 23170182 A JP23170182 A JP 23170182A JP S59117270 A JPS59117270 A JP S59117270A
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- JP
- Japan
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- transistor
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- floating gate
- memory device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は浮遊ゲート型下揮発性ＭＯ８半導体メモリ装
置、特にその読み出し時における書き込み現象（以下リ
フトライトと呼ぶ）防止に関するものである。
置、特にその読み出し時における書き込み現象（以下リ
フトライトと呼ぶ）防止に関するものである。
従来例によるこの種の半導体メモリ装置の構成平面を第
１図に、その■−■線部断面を第２図にそれぞれ示す。
１図に、その■−■線部断面を第２図にそれぞれ示す。
これらの各図において、符号（１）はシリコン基板、（
２）はこの基板（１）上にメモリセル分離用に形成され
たフィールド酸化シリコン膜、（３）はとのフィールド
酸化シリコン膜（２）間の基板（１）上に形成された第
１ゲート酸化シリコン膜、（４）は浮遊ゲート多結晶シ
リコン膜、（５）は第２ゲート酸化シリコン膜、（６）
は制御電極多結晶シリコン膜であシ、また（７）はこれ
らの各膜（３）ないしく６）によって構成される２層多
結晶シリコンゲート領域、（８）および（９）は前記シ
リコン基板（１）とは逆導電型の不純物拡散によって形
成されたドレイン部およびソース部である。
２）はこの基板（１）上にメモリセル分離用に形成され
たフィールド酸化シリコン膜、（３）はとのフィールド
酸化シリコン膜（２）間の基板（１）上に形成された第
１ゲート酸化シリコン膜、（４）は浮遊ゲート多結晶シ
リコン膜、（５）は第２ゲート酸化シリコン膜、（６）
は制御電極多結晶シリコン膜であシ、また（７）はこれ
らの各膜（３）ないしく６）によって構成される２層多
結晶シリコンゲート領域、（８）および（９）は前記シ
リコン基板（１）とは逆導電型の不純物拡散によって形
成されたドレイン部およびソース部である。
しかしてこの従来構成にあって、紫外線消去型でｎチャ
ネル型の場合、装置への書き込みは、制御電極多結晶シ
リコン膜（６）とドレイン部（８）に、例えば２０Ｖ程
度の高電圧を印加して、浮遊ゲート多結晶シリコン膜（
５）にアバランシェ現象による電子の注入をなして行な
い、またその読み出しは、制御電極多結晶シリコン膜（
６）に、例えば５■程度の電圧をかけたとき、浮遊ゲー
ト多結晶シリコン膜（４）に電子が蓄積されているかど
うかによシ、ソース部（９）、ドレイン部（８）間を流
れる電流値が変化することで行なっているのであるが、
この書き込みと読み出しとを同一のドレイン部（８）に
よシ行なうために、集積度を向上させる目的でこのソー
ス部（９）、ドレイン部（８）の間隔を短かくすればす
る＃１と、両部（９） 、 （８）間の電界強度が高く
なってホットエレクトロンを発生し易くなシ、電子を蓄
積していないトランジスタを読み出す場合に、ソフトラ
イトと呼ばれる書き込み現象が起シ易くなるなどの欠点
があった。
ネル型の場合、装置への書き込みは、制御電極多結晶シ
リコン膜（６）とドレイン部（８）に、例えば２０Ｖ程
度の高電圧を印加して、浮遊ゲート多結晶シリコン膜（
５）にアバランシェ現象による電子の注入をなして行な
い、またその読み出しは、制御電極多結晶シリコン膜（
６）に、例えば５■程度の電圧をかけたとき、浮遊ゲー
ト多結晶シリコン膜（４）に電子が蓄積されているかど
うかによシ、ソース部（９）、ドレイン部（８）間を流
れる電流値が変化することで行なっているのであるが、
この書き込みと読み出しとを同一のドレイン部（８）に
よシ行なうために、集積度を向上させる目的でこのソー
ス部（９）、ドレイン部（８）の間隔を短かくすればす
る＃１と、両部（９） 、 （８）間の電界強度が高く
なってホットエレクトロンを発生し易くなシ、電子を蓄
積していないトランジスタを読み出す場合に、ソフトラ
イトと呼ばれる書き込み現象が起シ易くなるなどの欠点
があった。
この発明は従来のこのような欠点に鑑み、１つのメモリ
セルに浮遊ゲート多結晶シリコン膜を共有するところの
、書き込み易い書き込み専用トランジスタと、書き込み
にくい読み出し専用トランジスタとを個別に配置するこ
とによシ、書き込み特性が良好で、かつソフトライトの
起シにくい紫外線消去型による不揮発性ＭＯ８半導体メ
モリ装置を提供するものである。
セルに浮遊ゲート多結晶シリコン膜を共有するところの
、書き込み易い書き込み専用トランジスタと、書き込み
にくい読み出し専用トランジスタとを個別に配置するこ
とによシ、書き込み特性が良好で、かつソフトライトの
起シにくい紫外線消去型による不揮発性ＭＯ８半導体メ
モリ装置を提供するものである。
以下、この発明に係わる半導体メモリ装置の一実施例に
つき、第３図ないし第５図を参照して詳細に説明する。
つき、第３図ないし第５図を参照して詳細に説明する。
第３図はこの実施例装置の構成平面図、第４図はそのＩ
Ｖ−ＩＶ線部断面図をそれぞれに示している。
Ｖ−ＩＶ線部断面図をそれぞれに示している。
これらの各図において、符号０１Ｊはシリコン基板、Ｃ
１２１はこの基板（１１）上にあって、各メモリセル分
離用に形成されたフィールド酸化シリコン膜、Ｑ３１は
これらのフィールド酸化シリコン膜ａ：ａ、（１４間に
あって、書き込み専用トランジスタと読み出し専用トラ
ンジスタとを分離するために別に形成されたフィールド
酸化シリコン膜、ａ４）および０９は書き込み専用トラ
ンジスタおよび読み出し専用トランジスタのそれぞれ第
１ゲート酸化シリコン膜、（１６１は書き込み専用トラ
ンジスタと読み出し専用トランジスタとに共通の浮遊ゲ
ート多結晶シリコン膜、Ｑ？）。
１２１はこの基板（１１）上にあって、各メモリセル分
離用に形成されたフィールド酸化シリコン膜、Ｑ３１は
これらのフィールド酸化シリコン膜ａ：ａ、（１４間に
あって、書き込み専用トランジスタと読み出し専用トラ
ンジスタとを分離するために別に形成されたフィールド
酸化シリコン膜、ａ４）および０９は書き込み専用トラ
ンジスタおよび読み出し専用トランジスタのそれぞれ第
１ゲート酸化シリコン膜、（１６１は書き込み専用トラ
ンジスタと読み出し専用トランジスタとに共通の浮遊ゲ
ート多結晶シリコン膜、Ｑ？）。
θ〜はこの浮遊ゲート多結晶シリコン膜（１６１上に順
次に形成された第２ゲート酸化シリコン膜、および制御
電極多結晶シリコン膜であシ、また（１９１はこれらの
各層０４）ないし舟によって構成される２層多結晶シリ
コンゲート領域、備は前記シリコン基板０υとは逆導電
型の不純物拡散によって形成された書き込み専用トラン
ジスタと読み出し専用トランジスタとに共通のソース部
、ｅυおよび（２２＋は同様に基板０υとは逆導電型の
不純物拡散によって形成され、かつ前記フィールド酸化
シリコン膜（１３）により分離された書き込み専用トラ
ンジスタおよび読み出し専用トランジスタのそれぞれド
レイン部である。
次に形成された第２ゲート酸化シリコン膜、および制御
電極多結晶シリコン膜であシ、また（１９１はこれらの
各層０４）ないし舟によって構成される２層多結晶シリ
コンゲート領域、備は前記シリコン基板０υとは逆導電
型の不純物拡散によって形成された書き込み専用トラン
ジスタと読み出し専用トランジスタとに共通のソース部
、ｅυおよび（２２＋は同様に基板０υとは逆導電型の
不純物拡散によって形成され、かつ前記フィールド酸化
シリコン膜（１３）により分離された書き込み専用トラ
ンジスタおよび読み出し専用トランジスタのそれぞれド
レイン部である。
さらにここで前記２層多結晶シリコン膜ゲート領域０９
は、書き込み専用トランジスタのソース部（イ）とドレ
イン部Ｃυとの間隔を例えば３．５μｍ、読み出し専用
トランジスタのソース部（イ）とドレイン部０１）との
間隔を例えば５μｍとなるように形成しである。
は、書き込み専用トランジスタのソース部（イ）とドレ
イン部Ｃυとの間隔を例えば３．５μｍ、読み出し専用
トランジスタのソース部（イ）とドレイン部０１）との
間隔を例えば５μｍとなるように形成しである。
従ってこの実施例構成にあって、装置が紫外線消去型で
ｎチャネル型の場合、装置への書き込みは、制御電極多
結晶シリコン膜叫と書き込み専用トランジスタのドレイ
ン部ｃ！ｖに、例えば２０Ｖ程度の高電圧を印加して、
浮遊ゲート多結晶シリコン膜（Ｌηにアバランシェ現象
による電子の注入をなして行なうが、このとき、書き込
み専用トランジスタのソース部（２０１とドレイン部Ｑ
υとの間隔を、前記のように３．５μｍ程度に短かくし
ておくことで、容易に電子の注入がなされ、かつこの注
入される電子は浮遊ゲートが共通であるために、読み出
し専用側にも分布されることになる。そしてこのために
その読み出しは、制御電極多結晶シリコン膜ａ樟に、例
えば５■程度の電圧をかけたときに、浮遊ゲート多結晶
シリコン膜（１７）に電子が蓄積されているかどうかを
、読み出し専用トランジスタのソース部（２０，１とド
レイン部（２２１間を流れる電流値の変化によって判断
するが、このとき、読み出し専用トランジスタのソース
部翰とドレイン部（２２１との間隔を、前記のように５
μｍ程度に長く形成しておくことで、両部（イ）、（２
つ間の電界強度を弱くシ、これによって電子の蓄積され
ていないトランジスタを読み出すときに起るソフトライ
トを極力減少させ得るのである。
ｎチャネル型の場合、装置への書き込みは、制御電極多
結晶シリコン膜叫と書き込み専用トランジスタのドレイ
ン部ｃ！ｖに、例えば２０Ｖ程度の高電圧を印加して、
浮遊ゲート多結晶シリコン膜（Ｌηにアバランシェ現象
による電子の注入をなして行なうが、このとき、書き込
み専用トランジスタのソース部（２０１とドレイン部Ｑ
υとの間隔を、前記のように３．５μｍ程度に短かくし
ておくことで、容易に電子の注入がなされ、かつこの注
入される電子は浮遊ゲートが共通であるために、読み出
し専用側にも分布されることになる。そしてこのために
その読み出しは、制御電極多結晶シリコン膜ａ樟に、例
えば５■程度の電圧をかけたときに、浮遊ゲート多結晶
シリコン膜（１７）に電子が蓄積されているかどうかを
、読み出し専用トランジスタのソース部（２０，１とド
レイン部（２２１間を流れる電流値の変化によって判断
するが、このとき、読み出し専用トランジスタのソース
部翰とドレイン部（２２１との間隔を、前記のように５
μｍ程度に長く形成しておくことで、両部（イ）、（２
つ間の電界強度を弱くシ、これによって電子の蓄積され
ていないトランジスタを読み出すときに起るソフトライ
トを極力減少させ得るのである。
ここで第５図にはチャネル長５μｍと３．５μｍとの読
み出し専用トランジスタの書き込み易さの違いを示しで
ある。この第５図中、縦軸には記憶に必要なだけの電子
を蓄積するのにかかる時間を対数目盛でとシ、横軸には
制御電極多結晶シリコン膜とドレイン部にかける電圧を
とってあシ、チャネル長５μｍの場合をグラフ（Ａ）に
、同３．５μｍの場合をグラフ（Ｂ）にそれぞれあられ
している。
み出し専用トランジスタの書き込み易さの違いを示しで
ある。この第５図中、縦軸には記憶に必要なだけの電子
を蓄積するのにかかる時間を対数目盛でとシ、横軸には
制御電極多結晶シリコン膜とドレイン部にかける電圧を
とってあシ、チャネル長５μｍの場合をグラフ（Ａ）に
、同３．５μｍの場合をグラフ（Ｂ）にそれぞれあられ
している。
なお前記実施例においては、書き込み専用トランジスタ
のチャネル長を、読み出し専用トランジスタのチャネル
長よシも短かくしているが、例えば第１．第２ゲート酸
化シリコン膜の膜厚を変えるなどによシ、書き込み専用
トランジスタの方を、読み出し専用トランジスタよシも
書き込み易くしても同様な効果が得られる。
のチャネル長を、読み出し専用トランジスタのチャネル
長よシも短かくしているが、例えば第１．第２ゲート酸
化シリコン膜の膜厚を変えるなどによシ、書き込み専用
トランジスタの方を、読み出し専用トランジスタよシも
書き込み易くしても同様な効果が得られる。
以上詳述したようにこの発明によれば、紫外線消去型の
不揮発性ＭＯ８半導体メモリ装置において、１つのメモ
リセルに浮遊ゲートを共有する書き込み専用トランジス
タと読み出し専用トランジスタとを個別に形成させ、か
つ書き込み専用トランジスタ側を、読み出し専用トラン
ジスタ側よりも書き込み易く構成したので、読み出しの
際のソフトライトｆ防止でき、併せてその書き込み特性
を向上し得る特長がある。
不揮発性ＭＯ８半導体メモリ装置において、１つのメモ
リセルに浮遊ゲートを共有する書き込み専用トランジス
タと読み出し専用トランジスタとを個別に形成させ、か
つ書き込み専用トランジスタ側を、読み出し専用トラン
ジスタ側よりも書き込み易く構成したので、読み出しの
際のソフトライトｆ防止でき、併せてその書き込み特性
を向上し得る特長がある。
第１図は従来例による紫外線消去型の不揮発性ＭＯ８半
導体メモリ装置を示す平面構成図、第２図は第１図■−
■線部の断面図、第３図はこの発明の一実施例による同
上メモリ装置を示す平面構成図、第４図は第３図ＩＶ−
ＩＶ線部の断面図、第５図は同上書き込み易さを比較し
て示す説明図である。 ａυ・・・・シリコン基Ｌ （１２１・・・・メモリセ
ル分離用フィールド酸化シリコン膜、θ更・・・・書き
込み、読み出し分離用フィールド酸化シリコン膜、ａ褐
および（四・・・・書き込みおよび読み出し専用トラン
ジスタの第１ゲート酸化シリコン膜、α６）・・・・浮
遊ゲート多結晶シリコン膜、αη・・・・第２ゲート酸
化シリコン膜、Ｑ８１・・・・制御電極多結晶シリコン
膜、α９・・・・２層多結晶シリコンゲート領域、（イ
）・・・・ソース部、ｅυおよび＠・・・・書き込みお
よび読み出し専用トランジスタのドレイン部。 代理人 葛 野 信 − 第１図 ９ 第２図 第３図 第４図 ８ 第５図 １？応み電奥［Ｖ］ 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−２３１７０１号２
、発明の名称 浮遊ゲート型子揮発性ＭＯ８半導体メモリ装置３、補正
をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１１明細書第１頁第２０行の「リフライト」を「ンフ
ライト」と補正する。 （２）同書第３頁第１行のｒ （５１Ｊをｒ （４１ｊ
と補正する。 （３）同省第４頁第７行の「第５図」を「第４図」と補
正する。 （４）同書第６頁第５行および第１４行の「（１７）」
をそれぞれｒ（１６）Ｊと補正する。 以 上
導体メモリ装置を示す平面構成図、第２図は第１図■−
■線部の断面図、第３図はこの発明の一実施例による同
上メモリ装置を示す平面構成図、第４図は第３図ＩＶ−
ＩＶ線部の断面図、第５図は同上書き込み易さを比較し
て示す説明図である。 ａυ・・・・シリコン基Ｌ （１２１・・・・メモリセ
ル分離用フィールド酸化シリコン膜、θ更・・・・書き
込み、読み出し分離用フィールド酸化シリコン膜、ａ褐
および（四・・・・書き込みおよび読み出し専用トラン
ジスタの第１ゲート酸化シリコン膜、α６）・・・・浮
遊ゲート多結晶シリコン膜、αη・・・・第２ゲート酸
化シリコン膜、Ｑ８１・・・・制御電極多結晶シリコン
膜、α９・・・・２層多結晶シリコンゲート領域、（イ
）・・・・ソース部、ｅυおよび＠・・・・書き込みお
よび読み出し専用トランジスタのドレイン部。 代理人 葛 野 信 − 第１図 ９ 第２図 第３図 第４図 ８ 第５図 １？応み電奥［Ｖ］ 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−２３１７０１号２
、発明の名称 浮遊ゲート型子揮発性ＭＯ８半導体メモリ装置３、補正
をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１１明細書第１頁第２０行の「リフライト」を「ンフ
ライト」と補正する。 （２）同書第３頁第１行のｒ （５１Ｊをｒ （４１ｊ
と補正する。 （３）同省第４頁第７行の「第５図」を「第４図」と補
正する。 （４）同書第６頁第５行および第１４行の「（１７）」
をそれぞれｒ（１６）Ｊと補正する。 以 上
Claims (2)
- （１）１つの浮遊ゲートを共有するように配置した書き
込み専用と読み出し専用との各ドレイン領域によシ、書
き込み専用トランジスタと読み出し専用トランジスタと
を個別に形成し、これら両トランジスタにより１つのメ
モリセルを構成したことを特徴とする浮遊ゲート型下揮
発性ＭＯ８半導体メモリ装置。 - （２）！’キ込み専用トランジスタのほうを、読み出し
専用トランジスタよりも書き込み易く形成したことを特
徴とする特許請求の範囲第１項記載の浮遊ゲート型下揮
発性ＭＯ８半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231701A JPS59117270A (ja) | 1982-12-24 | 1982-12-24 | 浮遊ゲ−ト型不揮発性ｍｏｓ半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231701A JPS59117270A (ja) | 1982-12-24 | 1982-12-24 | 浮遊ゲ−ト型不揮発性ｍｏｓ半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117270A true JPS59117270A (ja) | 1984-07-06 |
Family
ID=16927641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231701A Pending JPS59117270A (ja) | 1982-12-24 | 1982-12-24 | 浮遊ゲ−ト型不揮発性ｍｏｓ半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117270A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139199A (ja) * | 1985-12-12 | 1987-06-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH02159071A (ja) * | 1988-11-29 | 1990-06-19 | Samsung Electron Co Ltd | 不揮発性半導体記憶素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277681A (en) * | 1975-12-24 | 1977-06-30 | Seiko Epson Corp | Nonvolatile memory device |
| JPS5678170A (en) * | 1979-11-12 | 1981-06-26 | Fujitsu Ltd | Semiconductor memory |
-
1982
- 1982-12-24 JP JP57231701A patent/JPS59117270A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277681A (en) * | 1975-12-24 | 1977-06-30 | Seiko Epson Corp | Nonvolatile memory device |
| JPS5678170A (en) * | 1979-11-12 | 1981-06-26 | Fujitsu Ltd | Semiconductor memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139199A (ja) * | 1985-12-12 | 1987-06-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH02159071A (ja) * | 1988-11-29 | 1990-06-19 | Samsung Electron Co Ltd | 不揮発性半導体記憶素子 |
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