JP3425578B2 - 不揮発性メモリ - Google Patents

不揮発性メモリ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリに関
する。
【０００２】
【従来の技術】従来から、浮遊ゲートを有するＦＥＴを
メモリセルとして用いた不揮発性メモリが知られてい
る。
【０００３】図４は、従来の不揮発性メモリの構造を示
す概略図である。
【０００４】以下に、この図４を用いて、埋め込み拡散
層で形成されたサブビット線５６とサブソース線５８と
の間に、複数のメモリセル６４が並列に配置されている
不揮発性メモリの構造を説明する。
【０００５】複数のメモリセル６４は、サブビット線５
６とサブソース線５８との間に接続されており、それぞ
れのメモリセル６４に対しては、ワード線５０、ビット
線選択トランジスタ６０およびソース線選択トランジス
タ６２を制御することによって選択的に書き込み、読み
出しを行うことができる。
【０００６】たとえば、メモリセル６４に対する書き込
みは、浮遊ゲートに電子を注入することによって行う。
浮遊ゲートに蓄えられている電子の量によってメモリセ
ル６４のしきい値電圧が変化し、このしきい値電圧によ
ってメモリセル６４に記憶された値が区別される。
【０００７】
【発明が解決しようとする課題】図４に示すような構造
を持つ、従来の不揮発性メモリを単純に微細化していっ
た場合、サブソース線５８は、その幅が細くなることに
よって抵抗値が大きくなってしまう。サブソース線５８
の抵抗値が大きくなると、ソース線選択トランジスタ６
２から遠くなるにつれてメモりセル６４の読み出し時の
ソース電位が高くなり、実質的なしきい値電圧の増加を
引き起こし、ソース線選択トランジスタ６２から近いメ
モリセル６４とソース線選択トランジスタ２２から遠い
メモリセル６４との間でしきい値電圧の差が大きくなっ
てしまう。
【０００８】したがって、単純な相似縮小による微細化
では、複数のメモリセル６４の間でしきい値電圧のばら
つきが大きくなり、問題となっていた。
【０００９】本発明は上記の点にかんがみてなされたも
ので、サブソース線の抵抗値を増加させることなく微細
化が可能な不揮発性メモリを提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するために、浮遊ゲートを有するＦＥＴをメモリセル
として用い、サブビット線とサブソース線との間に前記
メモリセルが複数個並列に配置されて成る不揮発性メモ
リにおいて、前記サブソース線の抵抗値を前記サブビッ
ト線の抵抗値よりも小さくしたことを特徴とする。
【００１１】すなわち、本発明は、埋め込み拡散層で形
成されたサブビット線とサブソース線との間に、複数の
メモリセルが並列に配置されている不揮発性メモリにお
いて、サブビット線の拡散層の幅がサブソース線の拡散
層の幅よりも細いことを特徴とする。
【００１２】この構造によって、埋め込み拡散層のサブ
ソース線の抵抗値の増加によるビット線方向のメモリセ
ル間のしきい値電圧ばらつきを抑えながら、素子の微細
化を行うことができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
【００１４】図１は、本発明による不揮発性メモリの一
実施の形態の構造を示す概略図である。
【００１５】図１に示すように、本実施の形態の不揮発
性メモリは、埋め込み拡散層で形成されたサブビット線
１６とサブソース線１８との間に、複数のメモリセル２
４が並列に配置されて構成される。
【００１６】図２は、図１に示した不揮発性メモリの回
路図である。
【００１７】また、図３は、図１に示した不揮発性メモ
リの断面図であり、（ａ）は図１に示したＡ−Ａ’断面
図であり、（ｂ）は図１に示したＢ−Ｂ’断面図であ
る。
【００１８】図１では、複数のメモリセル２４が、サブ
ビット線１６とサブソース線１８との間に接続されてお
り、それぞれのメモリセル２４は、ワード線１０、ビッ
ト線選択トランジスタ２０およびソース線選択トランジ
スタ２２を制御することによって、選択的に書き込み、
読み出しを行うことができる。
【００１９】本実施の形態では、サブビット線１６の拡
散層の幅Ｗｂが、サブソース線１８の拡散層の幅Ｗｓよ
りも細い（Ｗｂ＜Ｗｓ）ことを特徴としている。このよ
うな構造にすることによって、サブビット線１６の拡散
層の幅Ｗｂを細くした分だけサブソース線１８の拡散層
の幅Ｗｓを太くすることができ、不揮発性メモリを微細
化した際に、サブソース線１８の抵抗値を従来よりも小
さく抑えることができる。
【００２０】すなわち、本実施の形態によれば、サブビ
ット線１６の拡散層の幅Ｗｂを狭くすることによってサ
ブソース線１８の拡散層の幅Ｗｓを広くすることがで
き、素子の微細化を進めながら、サブソース線１８の抵
抗値の増加によるサブビット線１６方向のメモリセル２
４間のしきい値電圧のばらつきを抑えることができる。
【００２１】なお、上述の実施の形態では、明確にふれ
なかったが、１つのメモリセルの浮遊ゲートに蓄えられ
ている電子の量の違いによるメモリセルのしきい値電圧
の違いで複数の値を記憶する多値メモリの場合には、し
きい値電圧のばらつきをより抑える必要があり、本発明
を適用することによる効果は大変に大きなものである。
【００２２】また、上述の実施の形態では、フラッシュ
メモリの構造を用いて説明したが、本発明はこれに限ら
れるものではなく、埋め込み拡散層で形成されたサブビ
ット線とサブソース線との間に、複数のメモリセルが並
列に配置されている不揮発性メモリであれば、別のメモ
リセル構造を持つものであってもよい。
【００２３】
【発明の効果】以上説明したように本発明によれば、サ
ブビット線の幅を狭くすることによってサブソース線の
幅を広くすることができ、素子の微細化を進めながら、
サブソース線の抵抗値の増加によって複数のメモリセル
の間でしきい値電圧がばらつくことを抑えることができ
る。
【００２４】すなわち、本発明によれば、サブソース線
の抵抗値を増加させることなく微細化が可能な不揮発性
メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明による不揮発性メモリの一実施の形態の
構造を示す概略図である。
【図２】図１に示した不揮発性メモリの回路図である。
【図３】図１に示した不揮発性メモリの断面図であり、
（ａ）は図１に示したＡ−Ａ’断面図であり、（ｂ）は
図１に示したＢ−Ｂ’断面図である。
【図４】従来の不揮発性メモリの構造を示す概略図であ
る。
【符号の説明】
１０ ワード線 １２ メインビット線 １４ メインソース線 １６ サブビット線 １８ サブソース線 ２０ ビット線選択トランジスタ ２２ ソース線選択トランジスタ ２４ メモリセル ２６ 分離領域 ２８ａ、２８ｂ コンタクト ３０ ＯＮＯ膜 ３２ 浮遊ゲート ３４ トンネル酸化膜 ３６ シリコン基板 ３８ 素子分離領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 浮遊ゲートを有するＦＥＴをメモリセル
    として用い、サブビット線とサブソース線との間に前記
    メモリセルが複数個並列に配置されて成る不揮発性メモ
    リにおいて、前記サブソース線の抵抗値を前記サブビッ
    ト線の抵抗値よりも小さくしたことを特徴とする不揮発
    性メモリ。
  2. 【請求項２】 前記サブソース線の幅を前記サブビット
    線の幅よりも広くしたことを特徴とする請求項１に記載
    の不揮発性メモリ。
  3. 【請求項３】 前記サブソース線および前記サブビット
    線が分離領域によって分離された埋め込み拡散層によっ
    て形成されていることを特徴とする請求項２に記載の不
    揮発性メモリ。
  4. 【請求項４】 前記不揮発性メモリが前記メモリセルの
    しきい値電圧の違いによって複数の値を記憶する多値メ
    モリであることを特徴とする請求項３に記載の不揮発性
    メモリ。
  5. 【請求項５】 前記不揮発性メモリがフラッシュメモリ
    であることを特徴とする請求項３に記載の不揮発性メモ
    リ。
  6. 【請求項６】 浮遊ゲートを有するＦＥＴをメモリセル
    として用い、サブビット線とサブソース線との間に前記
    メモリセルが複数個並列に配置されて成る不揮発性メモ
    リの微細化方法において、前記サブソース線および前記
    サブビット線を分離領域によって分離された埋め込み拡
    散層によって形成し、前記サブソース線の幅を前記サブ
    ビット線の幅よりも広くすることによって、前記サブソ
    ース線の抵抗値を前記サブビット線の抵抗値よりも小さ
    くしたことを特徴とする不揮発性メモリの微細化方法。
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