JP2003282742A

JP2003282742A - 半導体記憶装置及び書き込みと読み出しの制御方法

Info

Publication number: JP2003282742A
Application number: JP2002080675A
Authority: JP
Inventors: Teiichiro Nishisaka; 禎一郎西坂; Toshikatsu Jinbo; 敏且神保; Shigeki Kono; 隆樹河野
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-03-22
Filing date: 2002-03-22
Publication date: 2003-10-03

Abstract

(57)【要約】【課題】埋め込み導電層を用いたプログラム可能な半導
体記憶装置において、埋め込み導電層による抵抗値を低
減し選択トランジスタを高耐圧化できる半導体記憶装置
の提供。【解決手段】メモリセルアレイ領域をなす基板表面に複
数本並行に延在されてなる導電領域１０４を備え、２本
の導電領域の一端同士を導電領域１０４Ａで接続してＵ
字形状の１組の副ビット線をなし、１組の副ビット線は
選択トランジスタ１０２を介して主ビット線１０１に接
続され、複数の選択トランジスタが前記メモリセルアレ
イの両側に対向して配置され、隣合う２本の導電領域の
間に設けられたゲート絶縁膜を覆って導電領域の長手方
向に直交する方向に延在されワード線をなすゲート電極
１１０を備え、一側の選択トランジスタに接続される１
組の副ビット線をなす２本の導電領域の間に、他側の複
数の選択トランジスタに接続される複数組の副ビット線
をなす導電領域の各一本が配置され、１組の副ビット線
をなす導電領域の対は各々の両端が前記基板上層の配線
１１２を介して互いに接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に書き換え可能な不揮発性半導体記憶装置とそ
の書き込みと読み出しの制御方法に関する。

【０００２】

【従来の技術】メモリセルアレイのビット線を基板表面
に設けた不純物導電領域で構成した半導体記憶装置にお
いては、メモリセルを分離するトランジスタ間の分離領
域がなくメモリセルのサイズを小さくできることから、
メモリ容量の増大に適している。しかしながら、ビット
線をシリコン基板に設けた不純物導電領域で形成してい
るため、ビット線の抵抗値や寄生容量等により高速動作
に適応できず、メモリ容量の増大によりビット線が長く
なり高速動作は困難となる。さらに、ビット線長の増大
により、ビット線の抵抗値によるメモリセルへ印加され
る書き込み電圧の低下等の問題もある。

【０００３】例えば特開平６−２８３６８９号公報に
は、導電領域で構成したビット線の抵抗を下げ高速動作
を可能とするマスクＲＯＭの構成が開示されている。図
１４は、半導体メモリ装置のメモリセル部分の平面図で
ある。図１５は、その回路構成を示す図である。Ｐ型の
シリコン基板の表面部分には、メモリセルトランジスタ
のソースあるいはドレインとして働く複数のＮ型の導電
領域（Ｎ＋拡散層）１１が一定の間隔をおいて互いに並
行に配列されている。導電領域１１はメモリセル領域を
横切るようにして配置され、それぞれ２列おきに一方の
端部が、Ｎ型の接続導電領域１２に連続することでＵ字
状に接続される。各接続導電領域１２の外周には、独立
したＮ型の補助導電領域１３が接続導電領域１２から一
定の距離だけ離れて配置される。これら各導電領域１
１、１２、１３が形成されたシリコン基板１０上には、
ゲート絶縁膜を介して、多結晶シリコンからなる複数の
ゲート電極１５が導電領域１１と交差して互いに平行に
配列される。ゲート電極１５はワード線となるもので、
行アドレスデータにより指定される行に選択的に所定の
電圧が与えられる。また、これらのゲート電極１５の両
側には、同様に多結晶シリコンからなる選択ゲート電極
１６が、接続導電領域１２と補助導電領域１３とに跨る
ようにそれぞれ配列される。これにより、選択ゲート電
極１６をゲートとし、接続導電領域１２及び補助導電領
域１３をソース及びドレインとする選択トランジスタＴ
２が形成される。この選択トランジスタＴ２について
は、導電領域１１の一方の側で４列毎に設けられること
になるため、補助導電領域１３の大きさ次第でゲート幅
を広く設定でき、抵抗値を十分に小さく設定することが
できる。

【０００４】なお、これらの選択トランジスタＴ２で
は、隣り合うものが共通のゲート電極で駆動されること
から、互いの導電領域１１間の導通を防止するように、
各選択トランジスタＴ２の間にＰ型の不純物領域１９が
形成される。この素子分離はイオン注入等で形成され
る。

【０００５】各メモリセルを構成するトランジスタＴ１
では、行毎に連続するゲート電極１５がワード線ＷＬを
成し、行アドレスデータに基づく選択信号によって選択
的に活性化される。同様にして、選択トランジスタＴ２
は、ゲート電極１５の両側で各選択ゲート電極１６が共
通となっており、この選択ゲート電極１６が選択制御線
ＳＬを成している。そしてアルミニウム配線１８は、主
ビット線ＢＬを成し、列アドレスデータに基づく選択信
号を受けて選択的に活性化される。即ち、アドレスデー
タに対応して２本のアルミ配線１８を指定して電源電位
及び接地電位をそれぞれに印加すると共に、指定される
アルミ配線１８に接続される選択トランジスタＴ２をオ
ンして、導電領域１１をアルミ配線１８に接続すると、
隣り合う２列の導電領域１１が選択的に活性化される。
各アルミニウム配線１８については、選択状態のときに
印加される電圧が電源電圧または接地電圧のいずれかに
固定されていず、選択するビット線ＢＬの組み合わせに
よって、電源電圧と接地電圧とを切り換えるようにして
いる。

【０００６】ビット線ＢＬの選択は、隣り合った一対、
または間に１本おいた一対のいずれかで行われる。した
がって、導電領域１１の選択とゲート電極１５の選択と
の組み合わせにより、行列配置されるトランジスタＴ１
の中の１つがアドレスデータに応じて指定され、このと
きのＭＯＳトランジスタＴ１のオン／オフによる導電領
域１１の電位変動が、アルミ配線（主ビット線）に選択
的に接続されるセンスアンプ（不図示）により判定され
る。

【０００７】ところで、図１４、図１５に示された半導
体記憶装置のメモリセルは読み出し専用であり、書き込
みは行われない。ＥＥＰＲＯＭ（電気的に消去、及び書
き換え可能な読み出し専用メモリ）等、書き込みを行う
構成の場合、メモリセルトランジスタのソース又はドレ
インには高電圧が印加されることになる。選択トランジ
スタのオン抵抗を小さくし、書き込み時の電流低下を抑
制するために、高耐圧トランジスタとする場合、選択ト
ランジスタの素子分離用の不純物層で接合耐圧が低下
し、選択トランジスタのブレークダウンが生じる。

【０００８】

【発明が解決しようとする課題】したがって、本発明が
解決しようとする課題は、不純物による導電層を用いた
プログラム可能な半導体記憶装置において、メモリセル
が接続する不純物による導電層による抵抗値を低減する
とともに、選択トランジスタを高耐圧化できる半導体記
憶装置を提供することにある。

【０００９】本発明が解決しようとする他の課題は、書
き込み時の電圧低下を抑止するとともに、読み出し電流
の低下を抑止可能とした構成の半導体記憶装置及びその
書き込み及び読み出し方法を提供することにある。

【００１０】

【課題を解決するための手段】上記課題の少なくとも一
つを解決するための手段を提供する本発明の一つのアス
ペクトに係る半導体記憶装置は、メモリセルアレイ領域
をなす基板表面に複数本並行に延在されてなる導電領域
を備え、２本の前記導電領域の一端同士を接続して１組
の副ビット線をなし、前記１組の副ビット線は選択トラ
ンジスタを介して主ビット線に接続され、複数の前記選
択トランジスタが前記メモリセルアレイの両側に配置さ
れており、前記導電領域の長手方向に直交する方向に延
在されワード線をなすゲート電極を備え、前記メモリセ
ルアレイの一側の選択トランジスタに接続される１組の
副ビット線の間に、前記メモリセルアレイの他側の複数
の選択トランジスタにそれぞれ接続される複数組の副ビ
ット線の各一本が配置されており、前記選択トランジス
タがフィールド酸化膜で素子分離されている。本発明に
おいて、前記１組の副ビット線を構成する２本の前記導
電領域の一端同士が、前記基板表面の導電領域を介して
接続されている。

【００１１】本発明の一つのアスペクトに係る半導体記
憶装置は、メモリセルアレイ領域をなす基板表面に複数
本並行に延在されてなる導電領域を備え、２本の導電領
域（「第１、第２の導電領域」という）の一端同士を、
前記第１、第２の導電領域に直交する方向に配設される
導電領域（「第３の導電領域」という）で接続して１組
の副ビット線をなし、前記１組の副ビット線は選択トラ
ンジスタを介して主ビット線に接続され、複数の前記選
択トランジスタが前記メモリセルアレイの両側に配置さ
れており、並行に延在されてなる前記第１、第２の導電
領域のの長手方向に直交する方向に延在されワード線を
なすゲート電極を備え、一側の選択トランジスタに接続
される１組の副ビット線をなす前記第１、第２の導電領
域の間には、他側の複数の選択トランジスタにそれぞれ
接続される複数組の副ビット線のそれぞれについて前記
第１と第２の導電領域のいずれかが配置されており、１
組の副ビット線をなす前記第１、第２の導電領域は、そ
れぞれ、その長手方向の両端が前記基板上層の配線を介
して互いに接続されている。

【００１２】本発明において、前記選択トランジスタに
位置する側の端部同士が前記第３の導電領域で接続され
１組の副ビット線をなす２本の導電領域は、前記選択ト
ランジスタ側に位置する端部とは、長手方向に反対側の
他側の端部同士が、前記基板上層の配線を介して、互い
に接続される構成としてもよい。

【００１３】本発明において、前記選択トランジスタに
位置する側の端部同士が前記第３の導電領域で接続され
１組の副ビット線をなす２本の導電領域の対に対して、
それぞれの長手方向の両端部にわたって延在される、基
板上層の配線を備え、基板上層の配線は、前記導電領域
の両端の他、両端の間の少なくとも一つの箇所で前記導
電領域に接続される構成としてもよい。

【００１４】本発明の一つのアスペクトに係る半導体記
憶装置は、前記１組の副ビット線を構成する２本の前記
導電領域のうち一の導電領域の一側の端部と、他の導電
領域の、前記一側とは前記導電領域の長手方向に反対側
に位置する他側端部とが、基板上層の配線を介して互い
に接続されている。

【００１５】本発明のさらに別のアスペクトに係る半導
体記憶装置は、前記メモリセルアレイにおいて、一の導
電領域の一側の端部と、他の導電領域の、前記一側とは
長手方向に反対側に位置する他側端部とが、基板上層の
配線で互いに接続されて１組の副ビット線をなす導電領
域対が、複数段設けられており、前記１つの選択トラン
ジスタに共通に接続される各段の導電領域は、それぞ
れ、前記１つの選択トランジスタと前記段の導電領域の
一端との間に配置されている各段の前記配線を介して前
記１つの選択トランジスタに接続される構成としてもよ
い。

【００１６】図１４等に示したＵ字形状の導電領域の構
成を例えば書き換え可能な不揮発性半導体記憶装置に適
用した場合、書き込み電流の減少等の対策が必要である
ことを、本発明者は知見した。本発明の他のアスペクト
に係る方法は、基板表面に並行に延在されてなる第１、
第２の導電領域からなる対を接続して１組の副ビット線
を形成し、それぞれの副ビット線の組を対応する主ビッ
ト線に接続する選択トランジスタがメモリセルアレイの
両側に配置されており、前記メモリセルアレイの一側と
他側に配置される選択トランジスタに接続される複数組
の副ビット線が互いに入れ違いで配置されてなる半導体
記憶装置の書き込みの制御方法であって、選択されたメ
モリセルに対応する相隣る２列の導電領域のうちの一方
の導電領域にグランド電位、他の導電領域に所定の正電
圧を印加し、前記メモリセルに対応するゲート電極に所
定の正電圧を印加し、前記メモリセルへの書き込みを行
う場合、前記正電圧を印加する前記他の導電領域の隣の
導電領域と、前記正電圧を印加する他の導電領域と対を
なして１組の副ビット線を構成する導電領域の隣の導電
領域のうち、前記一方の導電領域以外の導電領域を有す
る副ビット線を構成する導電領域に、前記他の導電領域
に印加される前記正電圧とグランド電位との間の電圧を
印加する。

【００１７】本発明の他のアスペクトに係る方法は、基
板表面に並行に延在されてなる第１、第２の導電領域か
らなる対を接続して１組の副ビット線を形成し、それぞ
れの副ビット線の組を対応する主ビット線に接続する選
択トランジスタがメモリセルアレイの両側に配置されて
おり、前記メモリセルアレイの一側と他側に配置される
選択トランジスタに接続される複数組の副ビット線が互
いに入れ違いで配置されてなる半導体記憶装置の読み出
しの制御方法であって、選択されたメモリセルに対応す
る相隣る２列の導電領域のうち一方の導電領域にグラン
ド電位、他の導電領域に所定の正電圧を印加し、前記メ
モリセルに対応するゲート電極に所定の正電圧を印加
し、前記メモリセルの読み出しを行う場合、前記正電圧
を印加する前記他の導電領域の隣の導電領域と、前記正
電圧を印加する他の導電領域と対をなして１組の副ビッ
ト線を構成する導電領域の隣の導電領域のうち、前記一
方の導電領域以外の導電領域を有する副ビット線を構成
する導電領域に、前記他の導電領域と同レベルの正電圧
を印加する。

【００１８】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明に係る半導体記憶装置は、その一実施の形
態において、図１を参照すると、基板表面において一つ
の方向に沿って互いに分離されて並行に延在されている
複数本の導電領域（１０４）を備え、２本の導電領域
（１０４）を対（例えばａ，ａ）として、導電領域対の
一端同士を、基板表面に、導電領域（１０４）と直交す
る方向に設けられる導電領域（１０４Ａ）で接続して１
組の副ビット線を形成している。導電領域（１０４）と
導電領域（１０４Ａ）はともに基板表面に形成された不
純物拡散層、例えばＮ＋拡散層よりなる。１組の副ビッ
ト線は、その２次元形状がＵ字形状のパターンとされて
いる。すなわち、メモリセルアレイ内を副ビット線とし
て延在される２本の導電領域（１０４、例えばａ，ａ）
は、Ｕ字形状の２本の拡延部をなし、導電領域（１０４
Ａ）は、Ｕ字形状の底部をなす。複数本互いに並行に延
在されてなる導電領域（１０４）の長手方向に直交する
方向にワード線をなすゲート電極（１１０）が複数本配
設されており、相隣る２本の導電領域（１０４）とこれ
と交差するゲート電極（１１０）が、メモリセルＭＣを
構成している。

【００１９】１組の副ビット線を対応する主ビット線
（１０１）に接続する選択トランジスタ（１０２）が、
メモリセルアレイの両側にそれぞれ配置されており、メ
モリセルアレイの一側に配置される選択トランジスタ
（１０２）に接続される複数組の副ビット線と、メモリ
セルアレイの他側に配置される選択トランジスタ（１０
２）に接続される複数組の副ビット線とが互いに入れ違
いで配置されている。

【００２０】メモリセルアレイの一側の選択トランジス
タ（１０２）を介して主ビット線（１０１）に接続され
る１組の副ビット線を構成する互いに並行な２本の導電
領域（１組の副ビット線を構成する互いに並行な２本の
導電領域を「第１、第２の導電領域」という）に着目す
ると、第１、第２の導電領域（ａ、ａ）間の領域には、
この１組の副ビット線が接続される選択トランジスタに
対向する側の選択トランジスタを介して、相隣る２本の
主ビット線にそれぞれ接続される２組の副ビット線のそ
れぞれについて、第１、第２導電領域のいずれか１本
（ｂ、ｃ）の計２本が等間隔で配置されており、これら
は、ａ，ｂ、ｃ、ａの順で配設されている。１組の副ビ
ット線をなす導電領域対同士は、好ましくは、導電領域
（１０４Ａ）において、抵抗のほぼ等しい中間の箇所
で、選択トランジスタ（１０２）のソース又はドレイン
拡散層（Ｎ＋拡散層）に接続される。

【００２１】このように、本発明の一実施の形態におい
ては、基板表面に互いに分離して並行に延在されている
２本の導電領域（１０４）からなる対について、それぞ
れの長手方向の端部のうち、対応する選択トランジスタ
（１０２）側に位置する端部同士を、２本の導電領域
（１０４）に直交する導電領域（１０４Ａ）で接続し
て、１組の副ビット線を形成し、１本の主ビット線に対
応する１組の副ビット線（ａ、ａ）の間に、他側の選択
トランジスタにそれぞれ接続される複数組の副ビット線
の各１本（ｂ、ｃ）が配置されるレイアウト構成とする
ことで、副ビット線をなす導電領域の抵抗を低減し、記
憶容量の増大、チップ面積の低減を可能としている。こ
の実施の形態においては、１組の副ビットをなす導電領
域について、対応する選択トランジスタ（１０２）から
の遠端部の距離は、副ビット線を１本で構成した場合
の、半分となり、したがって、抵抗値も半分となる。

【００２２】本発明は、その好ましい実施の形態におい
て、選択トランジスタ（１０２）間の素子分離がフィー
ルド酸化膜（１０６）で行われており、高耐圧化を可能
とし、メモリセルへの書き込み電流の減少を抑止可能と
している。

【００２３】本発明は、その好ましい別の実施の形態に
おいて、図６及び図７を参照すると、１組の副ビット線
をなす２本の導電領域（１０４）の対は、対応する選択
トランジスタ（１０２）側に位置する端部（「一側端
部」という）同士が、導電領域（１０４Ａ）で接続され
るとともに、導電領域（１０４）の対のそれぞれは、一
側端部と、該一側端部と長手方向に反対側に位置する他
側端部とが、導電領域（１０４）の長手方向に沿って、
基板上の配線層（１Ａｌ）に設けられている配線（１１
２）を介して接続される構成としてもよい。

【００２４】本発明は、その好ましい別の実施の形態に
おいて、図１０を参照すると、１組の副ビット線をなす
２本の導電領域（１０４）の対は、対応する選択トラン
ジスタ（１０２）側に位置する端部（「一側端部」とい
う）同士が、導電領域（１０４Ａ）で接続されるととも
に、１組の副ビット線の２本の導電領域（１０４）のそ
れぞれの長手方向に沿って、基板上の配線層（１Ａｌ）
に設けられている配線（１１２）を備えており、配線
（１１２）は、対応する導電領域（１０４）の長手方向
の両端部においてコンタクト（１１１）で接続されると
ともに、前記導電領域の長手方向両端部の間の、１又は
複数の箇所で、対応する導電領域に、コンタクト（１１
１）で接続される。

【００２５】本発明は、その好ましい別の実施の形態に
おいて、図１１を参照すると、１組の副ビット線をなす
２本の導電領域（１０４）の対は、対応する選択トラン
ジスタ（１０２）側に位置する端部（「一側端部」とい
う）同士が、導電領域（１０４Ａ）で接続されるととも
に、該一側端部とは長手方向の反対側に位置する他側端
部同士が、基板上の配線層（１Ａｌ）の配線（１０５）
を介して互いに接続されている。

【００２６】本発明は、その好ましい別の実施の形態に
おいて、図１２を参照すると、一側の選択トランジスタ
に接続される１組の副ビット線をなす２本の導電領域
（１０４）の間に、他側の複数の選択トランジスタにそ
れぞれ接続される複数組の副ビット線をなす導電領域の
各一本が配置されているセルアレイ（Ｎ本のワード線か
らなる）を、メモリセルアレイの両側の前記選択トラン
ジスタの間に複数段（Ｍ組）備え、同一の主ビット線に
選択トランジスタを介して接続される、各段の副ビット
線に対して、基板上層で、一側の選択トランジスタ（１
０２）から副ビット線の導電領域の長手方向に沿って延
在される配線（１１２）（「メタル副ビット配線」とも
いう）を備え、同一の主ビット線に接続される、各段の
副ビット線のそれぞれは、Ｕ字形状の底部をなす導電領
域（１０４Ａ）側に設けられたコンタクト（１１１）
で、配線（１１２）とそれぞれ接続される。

【００２７】本発明は、その好ましい別の実施の形態に
おいて、図１３を参照すると、メモリセルアレイの一側
の選択トランジスタに接続される１組の副ビット線をな
す２本の導電領域（１０４）の間に、メモリセルアレイ
の他側の複数の選択トランジスタにそれぞれ接続される
複数組の副ビット線をなす導電領域の各一本が配置され
ているセルアレイ（それぞれＮ本のワード線を有する）
を、メモリセルアレイの両側の選択トランジスタの間に
複数段（Ｍ組）備えている。同一の主ビット線（１０
１）に選択トランジスタを介して接続される、各段の副
ビット線に対して、基板上層で、一側の選択トランジス
タ（１０２）から、導電領域（１０４）の長手方向に沿
って延在される配線（１１３）を備え、同一の主ビット
線に接続される、各段の副ビット線は、Ｕ字形状の底部
をなす導電領域（１０４Ａ）側に位置するコンタクト
（１１１）で、配線（１１３）とそれぞれ接続されてい
る。１つの主ビット線に選択トランジスタを介して接続
される各段の副ビット線をなす導電領域（１０４）対
は、導電領域（１０４Ａ）で接続される側の端部とは反
対側に位置する端部同士が、基板上層の配線（１０５）
を介して接続されている。

【００２８】本発明は、その好ましい別の実施の形態に
おいて、図１６を参照すると、１組の副ビット線を構成
する２本の導電領域（１０４）のうち一の導電領域の一
側の端部と、他の導電領域の該一側とは導電領域の長手
方向に反対側に位置する他側端部とが、基板上層を該導
電領域に対して斜めに配設されている配線（１１２）を
介して互いに接続されている。かかる構成により、メモ
リセルトランジスタを構成する２つの拡散層にそれぞれ
接続する副ビット線の抵抗（選択トランジスタから該メ
モリセルの拡散層までの導電領域の抵抗値）の和は、メ
モリセルの位置によらずに一定となる。

【００２９】本発明は、その好ましい別の実施の形態に
おいて、図１８を参照すると、メモリセルアレイにおい
て、１組の副ビット線をなす２本の前記導電領域が、複
数のワード線を単位に、複数段設けられており、各段に
おいて、前記１組の副ビット線をなす２本の導電領域の
一の導電領域の一側の端部と、他の導電領域の該一側と
は長手方向に反対側に位置する他側端部とが、基板上層
の配線（１１２）で互いに接続されており、前記各段の
前記１組の副ビット線は、前記１組の副ビット線をなす
一の導電領域の一端と、前記１組の副ビット線に対応す
る前記選択トランジスタ（１０２）との間の各段にそれ
ぞれ配設されている前記配線を介して、前記選択トラン
ジスタ（１０２）に共通に接続されている。さらに、１
組の副ビット線をなす各段の２本の導電領域について相
隣る段の各１本ずつの導電領域は共通の端部を有し、該
共通の端部でコンタクト（１１１）を介して配線（１１
２）に接続されている。

【００３０】この実施の形態の半導体記憶装置は、各段
において、メモリセルトランジスタを構成する２つの拡
散層に接続する副ビット線の抵抗（選択トランジスタか
ら該メモリセルの拡散層までの導電領域の抵抗値）の和
は、メモリセルの位置によらずに一定となる。メモリセ
ルアレイを複数のワード線毎に分割しており、メモリセ
ルトランジスタの２つの拡散層に接続する副ビット線の
抵抗の和は、各段のワード線の本数に対応した抵抗値と
なり、複数段の構成をとらず、１組の副ビットをなす２
本の導電領域をメモリセルアレイ全体に延在されて、２
本の導電領域の端部を対角線状に接続する構成（図１６
参照）と比べて、メモリセルトランジスタの２つの拡散
層に接続する副ビット線の抵抗の和を減少させている。

【００３１】本発明に係る方法は、その好ましい別の実
施の形態において、上記した半導体記憶装置のプログラ
ムにあたり、選択されたメモリセルに対応する相隣る２
列の導電領域のうち、一方の導電領域（例えば図８
（ａ）の(3)；図８では数字を丸印で囲んで表してい
る）にグランド電位、他の導電領域（図８（ａ）の
(4)）に所定の正電圧Ｈを印加し、選択された前記メモ
リセルに対応するゲート電極（１１０）（ワード線）を
所定の電圧Ｖｇとし、メモリセルへの書き込みを行う場
合、正電圧Ｈを印加する該他の導電領域（図８（ａ）の
(4)）の隣の導電領域（図８（ａ）の(3)と(5)）と、正
電圧Ｈを印加する該他の導電領域（図８（ａ）の(4)）
と対をなして１組の副ビット線を構成する導電領域（図
８（ａ）の(1)）の隣の導電領域（図８（ａ）の-(8)と
(2)）のうち、前記一方の導電領域（図８（ａ）の(3)）
以外の導電領域を有する副ビット線を構成する導電領域
（図８（ａ）の-(8)、(2)、(5)）に対して、正電圧Ｈと
グランド電位の間の電圧（例えば中間電圧Ｍ）を印加す
る、かかる書き込み制御を行う。かかる制御により、隣
接セルへのプログラムを抑止する。

【００３２】本発明に係る方法は、その好ましい別の実
施の形態において、上記した半導体記憶装置の読み出し
（例えば図９の(4)Ｌノード）にあたり、選択されたメ
モリセルに対応する相隣る２列の導電領域のうち一方の
導電領域（図９（ａ）の(4)）にグランド電位、他方の
導電領域（図９（ａ）の(3)）に所定の正電圧Ｈを印加
し、前記メモリセルに対応するゲート電極（１１０）
（ワード線）に所定の正電圧Ｖｇを印加し、前記メモリ
セルの読み出しを行う場合、前記正電圧Ｈを印加する他
方の導電領域（図９（ａ）の(3)）の隣の導電領域（図
９（ａ）の(2)と(4)）と、正電圧Ｈを印加する他の導電
領域（図９（ａ）の(3)）と対をなして１組の副ビット
線を構成する導電領域（図９（ａ）の(6)）の隣の導電
領域（図９（ａ）の(5)と(7)）のうち、前記一方の導電
領域（図９（ａ）の(4)）以外の導電領域を有する副ビ
ット線を構成する導電領域（図８（ａ）の(2)、(5)、
(7)）に対して、前記他方の導電領域（図９（ａ）の
(3)）と同レベルの正電圧Ｈを印加する。かかる制御に
より、読みだし時、前記他方の導電領域（図９（ａ）の
(3)）から導電領域（図９（ａ）の(1)）への電流の流れ
こみは防止される。

【００３３】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく本発明の実施例について図面を参照し
て説明する。図１は、本発明に係る半導体記憶装置のレ
イアウト構成の一例を模式的に示す図であり、書き換え
可能な不揮発性半導体記憶装置のメモリセルアレイの一
部（ブロック）が示されている。本発明は、その一実施
例において、図１を参照すると、複数のメモリセルＭＣ
がアレイ状に配置されるメモリセルアレイは、主ビット
線と副ビット線の階層ビット線構造を有する。副ビット
線は、例えばシリコン基板表面上に形成されるＮ＋拡散
層よりなる導電領域（「Ｎ＋埋め込み線」ともいう）１
０４を、複数本互いに分離して並行に延在して形成され
る。アルミ配線等からなる主ビット線１０１は、基板上
に設けられる配線層上にパターン形成されており、選択
制御線をゲートに入力してオン・オフ制御される選択ト
ランジスタ（「ブロックセレクタトランジスタ」、「ブ
ロック選択トランジスタ」ともいう）１０２を介して副
ビット線と接続される構成とされている。

【００３４】より詳細には、図１を参照すると、基板表
面のメモリセルアレイ領域上に、メモリセルアレイの一
側から対向する側に、複数本、並行に延在されてなる第
１群の導電領域（例えばａ、ａ…）を備え、メモリセル
アレイの他側から一側に、複数本、並行に延在されてな
る第２群の導電領域（例えばｂ、ｃ、…）を備えてい
る。

【００３５】これら導電領域１０４の延在方向と直交す
る方向に、互いに並行に延在されてなる複数本（Ｎ本）
のゲート電極１１０が、ゲート絶縁膜（図１では、後述
されるＯＮＯ膜２０２）の上に、形成されている。

【００３６】導電領域１０４は、同一群に属する２本の
導電領域が１組で副ビット線をなし、１組の副ビット線
をなす２本の導電領域は、選択トランジスタ１０２側に
位置する側の端部同士が、基板表面の導電領域１０４Ａ
を介して互いに接続されており、導電領域１０４Ａはそ
の一側が選択トランジスタ１０２の一方の拡散層１０８
に接続されるという具合にパターン形成されており、選
択トランジスタ１０２の他方の拡散層１０７には基板上
層の第１アルミ配線層の主ビット線１０１がコンタクト
で接続されている。

【００３７】２本で一つの副ビット線をなす導電領域１
０４の対の各々は、対応する選択トランジスタ１０２側
に位置する端部同士が、基板表面上の導電領域１０４Ａ
で互いに接続されている。１組の副ビット線をなす２本
の導電領域１０４とこれらを接続する導電領域１０４Ａ
は、基板表面（２次元平面上）でほぼＵ字形状をなして
いる。導電領域１０４の対はＵ字形状の２本の拡延部を
なし、導電領域１０４ＡはＵ字形状の底部をなしてい
る。

【００３８】１組の副ビット線をなす第１群の２本の導
電領域ａ、ａの間には、該１組の副ビット線が接続され
る選択トランジスタ１０２と反対側の選択トランジスタ
を介して相隣る２本の主ビット線にそれぞれ接続され
る、２本の副ビット線をなす導電領域対の各１本ｂ、ｃ
の、計２本が配置され、これらの導電領域は、ａ、ｂ、
ｃ、ａの順で同一ピッチで配置されている。このような
副ビット線のパターンが、対向配置される選択トランジ
スタの間で繰り返される。

【００３９】各導電領域１０４が形成された基板上に
は、ゲート絶縁膜、あるいはＯＮＯ膜２０２を介して、
例えば多結晶シリコン上とソース／ドレイン拡散層の両
方に自己整合的に金属シリサイドを形成したサリサイド
構成の複数（Ｎ本）のゲート電極１１０が、導電領域１
０４と交差して互いに平行に配列される。ゲート電極１
１０はワード線となるもので、ロウデコーダ（不図示）
により指定される行に、選択的に所定の電圧が与えられ
る。また、Ｎ本のゲート電極１１０の両側（図１のメモ
リセルアレイの上下両側）には、例えば多結晶シリコン
あるいは上記と同様金属サリサイド構成からなる選択ゲ
ート電極１０３が、互いに離間した拡散層１０７と拡散
層１０８とに跨るようにそれぞれ配列される。選択ゲー
ト電極１０３をゲートとし、拡散層１０７及び拡散層１
０８をソース及びドレインとする選択トランジスタ１０
２が形成される。

【００４０】この実施例において、選択トランジスタ１
０２間の素子分離はフィールド酸化膜１０６で行われて
いる。このため、イオン注入等によって形成される不純
物領域による素子分離と比べて、選択トランジスタ１０
２を高耐圧化でき、書き込み時の書き込み対象のメモリ
セルの導電領域に供給される電圧低下を抑制することが
できる。

【００４１】メモリセルＭＣを構成するトランジスタ
は、行（ロウ）毎に、共通に配置されるゲート電極１１
０がワード線ＷＬを成し、ロウデコーダ（不図示）によ
って選択的に活性化される。選択トランジスタ１０２
は、メモリセルアレイの両側で各選択ゲート電極１０３
が共通となっており、この選択ゲート電極１０３が選択
制御線ＳＬを成している。

【００４２】第１アルミ配線層（１Ａｌ）の主ビット線
１０１は、不図示のカラムデコーダに基づくカラム選択
信号を受けて選択的に活性化される。即ち、アドレスデ
ータに対応して、例えば２本の主ビット線を指定して電
源電位及び接地電位をそれぞれに印加すると共に、指定
される主ビット線１０１に接続される選択トランジスタ
１０２をオンして、副ビット線をなす導電領域１０４を
主ビット線１０１に接続し、隣り合う２列の導電領域１
０４が選択的に活性化される。

【００４３】基板上層の第１アルミ配線層（２Ａｌ）の
主ビット線１０１は、コンタクトにより選択トランジス
タ１０２の拡散層１０７と接続されており、選択トラン
ジスタ１０２の拡散層１０８は、そのまま基板表面内で
延在され、導電領域１０４Ａを形成し、互いに並行な２
本の導電領域対１０４に分岐している。これらの導電領
域１０４、１０４Ａは、拡散層１０７、１０８と同時に
基板表面に形成される。

【００４４】この実施例では、メモリセルＭＣは、隣合
う導電領域１０４の隙間のチャネル領域に、第１の酸化
膜と、窒化膜と、第２の酸化膜とが重なるように形成さ
れてなるＯＮＯ（oxide−nitride−oxide）膜２０２を
有している。ＯＮＯ膜は、電子捕獲用膜として作用し記
憶ノードを形成する。ＯＮＯ膜の第２の酸化膜の上に導
電領域の長手方向と直交する向きにゲート電極１１０
が、一行の複数のメモリセルに共通に形成され、ワード
線を構成している。

【００４５】図２は、図１にレイアウトの一例を示した
本発明の一実施例のメモリセルアレイの回路構成を示す
図である。図２において、１０１は主ビット線、１０２
は選択トランジスタ、１０３は選択制御線ＳＬ、１０４
は副ビット線（導電領域）、１０５は副ビット線の導電
領域を接続する配線、１１０はワード線ＷＬである。選
択制御線ＳＬがＨｉｇｈレベルのとき、選択トランジス
タ１０２が導通し、主ビット線１０１は１組の副ビット
線１０４に接続される。複数のメモリセルＭＣがアレイ
状に配置されるメモリセルアレイの一側の第１群の選択
トランジスタの一つをなす選択トランジスタＴｒＡを介
して主ビット線Ａに接続される１組の副ビット線を構成
し、左右で１対をなす第１、第２の導電領域（ａ、ａ）
の間の領域には、他側に位置する第２群の選択トランジ
スタをなす選択トランジスタＴｒＢ、ＴｒＣを介して２
本の主ビット線Ｂ、Ｃに接続される２組の副ビット線の
それぞれについて第１、第２の導電領域のいずれかが
（図２では、右導電領域ｂ、左導電領域ｃの各１本）、
１組の副ビット線をなす第１、第２の導電領域（ａ、
ａ）の内側に設けられている。

【００４６】メモリセルアレイの一側の配置される他の
選択トランジスタＴｒＢ、ＴｒＣに接続される導電領域
対ｂ、ｃについても、それぞれの間に、他側の選択トラ
ンジスタに接続される２組の副ビット線の導電領域対の
各１本が配置されるという構造を有し、複数組の副ビッ
ト線を入れ替えて配置するレイアウト構成がワード線方
向に沿って繰り返される。

【００４７】例えばワード線ＷＬ８にゲート電極が接続
され、導電領域ａとｂに接続するメモリセルを選択する
場合、選択ゲート電極ＳＬをＨｉｇｈレベルとし、当該
ブロックが選択され、ワード線ＷＬ８がＨｉｇｈレベル
とされ、主ビット線ＡとＢに電源電位又はグランド電位
が供給される。以下、本発明の一実施例で用いられるメ
モリセルＭＣの一例として、ＭＯＮＯＳ（metal-ONO−s
ilicon）型メモリセルについてその構成及び動作の一例
を説明しておく。

【００４８】図３は、ＭＯＮＯＳ型のメモリセルの構成
を模式的に示す図である。シリコン基板２０１には、ソ
ース又はドレインとなるＮ＋拡散層２０４が設けられて
おり、その上に絶縁酸化膜２０３が形成され、基板２０
１露出面と絶縁酸化膜２０３の側縁部に跨ってＯＮＯ膜
２０２が形成されており、Ｎ＋拡散層２０４の長手方向
と直交する方向にゲート電極２０５が配設されている。
ＯＮＯ膜の各Ｎ＋拡散層２０４端部が電子をトラップす
る記憶ノード２０６となり、一つのセルに２ビットの情
報が格納される。ＯＮＯ膜は、第１層の酸化膜（例えば
シリコン酸化膜）、第２層の窒化膜（例えばシリコン窒
化膜）、第３層の酸化膜（例えばシリコン酸化膜）より
なる。ＯＮＯ膜を備えたメモリセルの詳細については、
例えば特表２００１−５１２２９０号公報の記載等が参
照される。

【００４９】図４は、メモリセルのプログラム（書き込
み）を説明するための模式図である。２つの記憶ノード
のうち書き込む側の一の記憶ノード側のＮ＋拡散層２０
４に書き込み電圧Ｖｄを与え、他の記憶ノード側のＮ＋
拡散層２０４には０Ｖを与え、ゲート電極２０５にＶｇ
（１０Ｖ）を与えることで、ＯＮＯ膜の窒化膜に、チャ
ネル・ホットエレクトロンが流入し、電子トラップ領域
に局所的に捕獲される。図４（ａ）に示すように、図で
左側ビットの記憶ノードを書き込む場合、左側の導電領
域をＶｄ＝５Ｖ、ゲート電極２０５をＶｇ＝１０Ｖ、右
側のＮ＋拡散層２０４を０Ｖとする。図４（ｂ）に示す
ように、左側のビットを書き込んだ後に、右側ビットの
記憶ノードに書き込む場合、右側のＮ＋拡散層２０４を
Ｖｄ＝５Ｖ、ゲート電極２０５をＶｇ＝１０Ｖ、左側の
Ｎ＋拡散層２０４を０Ｖとする。なお、窒化膜は非導電
性であることから、捕獲された電荷は、高電圧が印加さ
れる導電領域の近傍に局在し、局在された電子トラップ
領域を構成し、チャネル全長のうち、電子トラップ領域
の下方の部分だけしきい値電圧が上昇し（例えば４
Ｖ）、ゲート下方に延長するチャネル全長のうちの残り
の部分では、しきい値電圧はほとんど変わらない。

【００５０】図５は、メモリセルのリード（読み出し）
を説明するための模式図である。リード時には、２つの
記憶ノードのうち読み出す側の一の記憶ノード側の導電
領域に０Ｖを与え、他の記憶ノード側の導電領域には
１．５から２Ｖを与え、ゲート電極に３Ｖ〜４Ｖを与え
る。図５（ａ）に示すように、左側ビットの記憶ノード
を読み出す場合、左側のＮ＋拡散層２０４に０Ｖを与
え、右側のＮ＋拡散層２０４にはＶｄ＝１．５から２Ｖ
を与え、ゲート電極にＶｇ＝３Ｖから４Ｖを与える。図
５（ｂ）に示すように、右側ビットの記憶ノードを読み
出す場合、右側のＮ＋拡散層２０４に０Ｖを与え、左側
のＮ＋拡散層２０４にはＶｄ＝１．５から２Ｖを与え、
ゲート電極にＶｇ＝３Ｖから４Ｖを与える。

【００５１】読み出し時、ゲート電圧とＶｄを導電領域
に印加すると、電子は、０Ｖが印加される導電領域側か
ら引き出され、ドレインに向かって流れ始める。既書き
込み状態であれば、読み出し時にチャネル電流は全く流
れないか、流れたとしても僅かな電流しか流れない。す
なわち、ゲート電極に３Ｖ〜４Ｖ、Ｖｄ＝２Ｖ、読み出
しノードの導電領域を接地すると、ＯＮＯ膜のうち、電
荷を捕獲していない部分の真下に位置するチャネルの部
分には反転状態が発生し、電子トラップ領域の真下のチ
ャネル部分は非導通状態（非反転状態）となる。すなわ
ち、読み出す側の記憶ノード（リードノード）に電子が
トラップされていない場合、Ｖｄ＝１．５〜２Ｖが印加
される導電領域から０Ｖの導電領域側にチャネル電流は
流れる。一の記憶ノードに電子がトラップされている
と、Ｖｄ＝１．５〜２Ｖが印加される導電領域から０Ｖ
の導電領域側に、チャネル電流は流れない。なお、メモ
リセルの２つのＮ＋拡散層２０４は、一般のＭＯＳトラ
ンジスタのように、ソース、ドレインは固定されない。

【００５２】次に本発明の第２の実施例について説明す
る。図６は、本発明の第２の実施例のレイアウト構成を
説明するための図である。図７は、図６の構成を等価回
路で示した図である。図６及び図７を参照すると、この
実施例は、主ビット線１０１に選択トランジスタ１０２
を介して接続される１組の副ビット線をなす導電領域１
０４の対は、選択トランジスタ１０２の側に位置する一
側の端部と、該一側の端部とは長手方向に反対側に位置
する他側端部とが、第１アルミ配線層（１Ａｌ）に、当
該導電領域に沿って設けられた一つの配線１１２と、コ
ンタクト１１１で接続されている。この実施例では、主
ビット線１０１は第２アルミ配線層に形成されている。

【００５３】このように、本実施例においては、導電領
域１０４の長手方向の両端を、第１アルミ配線層に形成
された配線１１２を介して接続したものであり、これ以
外の構成は、前記実施例と同様とされている。すなわ
ち、１組の副ビット線をなす導電領域対は、対応する選
択トランジスタ１０２の側に位置する一側の端部同士が
導電領域１０４Ａで接続されており、メモリセルＭＣは
ＯＮＯ膜２０２を有する構成とされている。

【００５４】図７を参照すると、一側の選択トランジス
タ１０２に遠端のワード線ＷＬ８に接続するメモリセル
ＭＣ８の拡散層と選択トランジスタ１０２との間の抵抗
はアルミ配線１１２による抵抗値のみとされ、実質的に
無視され、一側の選択トランジスタ１０２に遠端のワー
ド線ＷＬ１に接続するメモリセルＭＣ１の拡散層の抵抗
値と同一とされる。

【００５５】ワード線Ｗｎ（ｎ＝１〜８）に接続するメ
モリセルの拡散層の抵抗は、副ビット線のメモリセル間
の抵抗値をＲとすると、ｎＲと（８−ｎ）Ｒの抵抗が並
列に接続されたものと等価となり、合成抵抗は、ｎ（８
−ｎ）Ｒ／８となる。

【００５６】したがって、合成抵抗は、ワード線ＷＬ４
（ｎ＝４）で、最大値２Ｒとなり、副ビット線の抵抗値
を低減している。因みに、比較例として、例えばＮ＋拡
散層等の導電領域で構成される副ビット線に、１６個の
メモリセルを接続した場合、遠端部での拡散層の抵抗
は、１６Ｒとなる。

【００５７】本実施例によれば、選択トランジスタを高
耐圧化して選択トランジスタのオン抵抗を低減し、書き
込み時の電流低下を抑止するとともに、素子分離をフィ
ールド酸化膜で行っており耐圧低下を防止している。さ
らに、不純物拡散層よりなる導電領域１０４の長手方向
の両端をアルミ配線１１２で結線しているため、抵抗を
下げ、書き込み時の電位降下を抑制している。

【００５８】図８は、本発明の実施例におけるメモリセ
ルのプログラム動作を説明するための図である。図８
（ａ）に示すように、メモリセルアレイの一側の主ビッ
ト線１０１に接続される１組の副ビット線の左導電領域
(1)（図では数字を丸印で囲んで示してある）、右導電
領域(4)(これらは１０４Ａで接続される）の間には、対
向する側の副ビットの右、左の導電領域(2)、(3)が、図
の左から(1)、(2)、(3)、(4)の順番で等間隔で配置され
ており、同様にして、１組の副ビット線の左右の導電領
域(5)、(8)の間には、対向する側の副ビット線の右、左
の導電領域(6)、(7)が、図の左から(5)、(6)、(7)、(8)
の順番で等間隔で配置されている。

【００５９】図８において、ゲート電極１１０下部の、
導電領域−(7）と−(8)の間、導電領域−(8)と(1)の
間、導電領域(1)と(2)の間、導電領域(2)と(3)の間、導
電領域(3)と(4)の間、導電領域(4)と(5)の間、導電領域
(5)と(6)の間、導電領域(6)と(7)の間、導電領域(7)と
(8)の間、導電領域(8)と＋(1)、導電領域+(1)と＋(２)
の間のＯＮＯ膜の下がチャネルとなる。副ビット線の各
導電領域に対応した左右の記憶ノードをそれぞれＬ、Ｒ
で表している。

【００６０】図８（ｂ）は、図８（ａ）の導電領域に対
応した左右の記憶ノードのプログラムの動作を一覧でま
とめた図である。図中、第１欄は書き込む記憶ノードを
示し（(1)Ｒは導電領域(1)のＲノードへの書き込み）、
第２欄は選択されバイアスされる導電領域対、−(7)か
ら＋(2)の各欄は、各導電領域の印加電圧（Ｈは５Ｖ、
Ｌは０Ｖ、Ｍは中間電圧２．５Ｖ）を示し、導電領域間
の矢印は電流の向きを示す。

【００６１】例えば、(4)Ｌの記憶ノードにデータをプ
ログラムする場合、導電領域(4)（導電領域(1)）をＨ
（５Ｖ）、導電領域(3)をＬ（０Ｖ）、ゲート電圧Ｖｇ
を１０Ｖとする。これにより、(4)Ｌの記憶ノードに電
子をトラップさせ、書き込みを行う。

【００６２】すなわち選択トランジスタ１０２がオンさ
れ、図示されないカラム選択信号により、２本の主ビッ
ト線（導電領域(4)、(3)にそれぞれ接続する主ビット
線）を選択し、主ビット線に接続されるセンスアンプの
駆動回路から、２本の主ビット線に電圧Ｈ（５Ｖ）、Ｌ
（０Ｖ）を供給する。各導電領域へ供給される電圧は、
選択トランジスタ１０２をオンとして主ビット線から供
給される。

【００６３】このとき、導電領域(1)にも、Ｈ（５Ｖ）
が印加されるため、(3)Ｌの記憶ノードに書き込みが行
われないように、導電領域(1)に隣接する列の導電領域
(2)に中間電圧Ｍ（２．５Ｖ）を印加する。Ｈ（５Ｖ）
が印加される導電領域(4)に隣接する列の導電領域(5)に
も中間電圧Ｍを印加する。導電領域(4)と対をなして１
組の副ビット線を構成する導電領域(1)に隣接する列の
導電領域-(8)にも中間電圧Ｍを印加する。

【００６４】ここで、比較例として、導電領域(2)に、
中間電圧Ｍ（２．５Ｖ）を印加しない場合について説明
しておく。この場合、導電領域(3)には、０Ｖが印加さ
れており、高電圧Ｈ（５Ｖ）が印加される導電領域(1)
との間のポテンシャル差により、導電領域(1)のＲノー
ド、導電領域(2)のＲのノードに書き込まれる可能性が
ある。また導電領域(6)が０Ｖ（グランド電位）である
ため、導電領域(5)のＲノード等に書き込みが行われる
可能性もある。

【００６５】これに対して、本実施例によれば、高電圧
Ｈ（５Ｖ）が印加される導電領域の隣の列の副ビット線
の導電領域には、中間電圧Ｍが印加されるため、他セル
への書き込みは回避される。

【００６６】なお、導電領域(7)、+(1)、+(2)はフロー
ティング（Ｆ）とされており、この場合、選択トランジ
スタ１０２を介して接続する主ビット線を駆動するドラ
イバは例えばオフ状態（出力がハイインピーダンス状
態）とされる。

【００６７】以上、(4)Ｌノードへの書き込みについて
説明したが、他のノードへの書き込みも上記と同様な方
法で行われる。なお、図８（ｂ）に示した、書き込み対
象のセルの導電領域と、他の副ビット線の導電領域に印
加する電圧との対応関係を例えばテーブルデータとして
読み出し専用記憶装置に格納しておき、半導体記憶装置
内部の書き込み回路（不図示）は、選択されたメモリセ
ルと、上記テーブルデータの内容（テーブルルックアッ
プ法）に基づき、選択された主ビット線と、隣接する主
ビット線を必要な電圧で駆動する構成としてもよいこと
は勿論である。

【００６８】次に本発明の一実施例における記憶ノード
の読み出しについて図９を参照して説明する。

【００６９】図９において、(4)のＬノードのデータを
読み出す場合、導電領域(3)、(4)に接続する選択トラン
ジスタが選択され（オンし）、導電領域(3)にＨ（１．
５Ｖ）を印加し、導電領域(4)をＬ（０Ｖ）とし、ゲー
ト電極１１０をＶｇ＝４Ｖとする。前述したように、電
子が捕獲されていない場合、導電領域(3)から導電領域
(4)へチャネル電流が流れる。

【００７０】このとき、導電領域(3)から反対方向（逆
方向：すなわち、(3)から(1)の方向）への電流リークを
防止するため、導電領域(3)に隣接する列の導電領域(2)
を、当該導電領域(3)と等電位のＨ（１．５Ｖ）とす
る。また、導電領域(3)と対をなし１組の副ビット線を
構成する導電領域(6)の隣の列の導電領域(5)、(7)に
も、Ｈ（１．５Ｖ）を印加する。かかる読み出し制御に
より、メモリセルの読み出し電流の減少を抑止すること
ができる。なお、Ｈ（１．５Ｖ）が印加される導電領域
-(7)とグランド電位Ｌが印加される導電領域(1)の間の
導電領域-(8)はフローティング状態Ｆとされており、Ｈ
（１．５Ｖ）が印加される導電領域(8)と導電領域+(2)
の間の導電領域+(1)はフローティング状態Ｆとされてい
る。

【００７１】次に、本発明の他の実施例について説明す
る。図１０は、本発明の第３の実施例のレイアウト構成
を示す図である。図１０を参照すると、この実施例は、
１組の副ビット線の２本の導電領域１０４のそれぞれの
長手方向に沿って、第１アルミ配線層（１Ａｌ）に延在
される２本の配線１１２を備えており、それぞれの配線
１１２は、対応する導電領域１０４の長手方向の両端に
おいて、コンタクト１１１で接続されるとともに、導電
領域１０４の長手方向両端の間の１又は複数の箇所（図
では２箇所）で、対応する導電領域に、コンタクト１１
１で接続される。導電領域１０４は、その長手方向に、
Ｍ組（図では３組）に分割されており、分割単位の各組
の導電領域に対して、それぞれＮ本のワード線（ゲート
電極）が交差して配置されており、コンタクト１１１の
間の導電領域に、Ｎ個のメモリセルが接続される構成と
される。

【００７２】Ｍ組の各導電領域１０４は、それぞれの長
手方向の両端部が、配線１１２にコンタクト１１１で接
続されており、一側の選択トランジスタからみて最遠端
部のＭ組目のＮ番目のワード線に接続されるメモリセル
の拡散層の抵抗値は、一側の選択トランジスタからみて
近端部の１組目のＮ番目のワード線に接続されるメモリ
セルの拡散層の抵抗値と等しい。

【００７３】本実施例では、導電領域の長手方向に沿っ
て複数箇所でアルミ配線１１２に結線し、選択トランジ
スタに接続する構成としたことにより、メモリセルに接
続する導電領域１０４の抵抗値を低減している。このた
め、メモリセルアレイの両側の選択トランジスタ間にメ
モリセルを多数配列しても、メモリセルに接続される導
電領域の抵抗値は増大せず、プログラム時の書き込み電
流の低下（書き込み電圧の低下）が抑止される。

【００７４】また本実施例においても、前記実施例と同
様、フィールド酸化膜１０６によって選択トランジスタ
１０２間の素子分離が行われており、選択トランジスタ
１０２を高耐圧化でき、書き込み時の書き込み対象のメ
モリセルの導電領域１０４に供給される電圧低下を抑制
することができる。なお、図１０において、選択制御線
１０３がメモリセルアレイの一側と他側に２本ずつ図示
されているが、１０３Ａ、１０３Ｂは、隣りのセルアレ
イブロック用の選択制御線である。

【００７５】この実施例においても、図８及び図９を参
照して説明した書き込み時における他のセルへの書き込
み防止、読み出し時の逆方向への電流リークの防止対策
が施されて、書き込み、読み出しが行われる。

【００７６】次に、本発明の第４の実施例について説明
する。図１１は、本発明の第４の実施例のレイアウト構
成を示す図である。図１１を参照すると、この実施例
は、１組の副ビット線をなす導電領域１０４の対は、対
応する選択トランジスタ１０２側に位置している一端同
士が導電領域１０４Ａで接続されており、該一端とは長
手方向に反対側に位置する端部同士（すなわち、Ｕ字形
状の副ビット線の開放端同士）が、第１アルミ配線層
（１Ａｌ）の配線１０５を介して、互いに接続される。
主ビット線１０１は、第２アルミ配線層（２Ａｌ）に形
成されている。主ビット線１０１は、スルーホール１０
９を介してアルミ配線層（１Ａｌ）に接続され、さら
に、コンタクト（不図示）を介して選択トランジスタ１
０２の拡散層１０７に接続される。

【００７７】この実施例において、導電領域１０４と交
差するワード線（ゲート電極）は１６本とされ、ｎ番目
のワード線に接続されるメモリセルの副ビット線の抵抗
値は、選択トランジスタ側からみて、ｎＲと、（１６−
ｎ）Ｒ＋１６Ｒの並列抵抗となり、合成抵抗は、ｎ（３２−ｎ）Ｒ／３２となる。

【００７８】選択トランジスタ１０２側からみて最も遠
端のメモリセルは、ｎ＝１６であり、この時の副ビット
線の抵抗値は８Ｒとなる。すなわち、図１に示した実施
例の構成と比較して、副ビット線の抵抗値を半分に低減
している。

【００７９】この実施例においても、図８及び図９を参
照して説明した書き込み時における他のセルへの書き込
み防止、読み出し時の逆方向への電流リークの防止対策
が施されて、書き込み、読み出しが行われる。

【００８０】次に、本発明の第５の実施例について説明
する。図１２は、本発明の第５の実施例のレイアウト構
成を示す図である。図１２を参照すると、この実施例
は、選択制御線１０３でオン・オフ制御される一側の選
択トランジスタ１０２に接続される１組の副ビット線を
構成する２本の導電領域１０４（それぞれの一端が第３
の導電領域１０４Ａで接続されている）の間の領域に、
他側の複数の選択トランジスタにそれぞれ接続される複
数組の副ビット線をなす導電領域の各一本が配置されて
いる構成の分割セルアレイ（それぞれＮ本のワード線か
らなる）を、メモリセルアレイ両側の選択トランジスタ
１０２の間に複数組（Ｍ組）備え、同一の主ビット線１
０１に選択トランジスタ１０２を介して接続される、異
なる組に属する複数の副ビット線に対して、一側の選択
トランジスタ１０２から、副ビット線の導電領域１０４
の長手方向に沿って、第１アルミ配線層（１Ａｌ）上に
延在されている配線１１２（「メタル副ビット配線」と
もいう）を備えており、同一の主ビット線１０１に接続
される、異なる組の各副ビット線は、Ｕ字形状の底部を
なす導電領域１０４Ａ側に位置するコンタクト１１１
で、第１アルミ配線層の配線１１２とそれぞれ接続され
る。Ｍ組のセルアレイのそれぞれの導電領域対の接続部
をなす第３の導電領域１０４Ａが、配線１１２で接続さ
れている。主ビット線１０１は、第２アルミ配線層（２
Ａｌ）に形成されており、スルーホール１０９を介して
アルミ配線層（１Ａｌ）に接続され、さらに、コンタク
ト（不図示）を介して選択トランジスタ１０２の拡散層
１０７に接続される。

【００８１】このように、本実施例は、メモリセルアレ
イの両側の選択トランジスタの間に、副ビット線をなす
Ｕ字形状の導電領域を複数組（Ｍ組）備え、各段のＵ字
形状同士を、共通のアルミ配線（メタル副ビット線）に
接続する構成としたことにより、導電領域の配線間隔が
小さくなった場合でも、金属配線で接続することが可能
とされ、メモリセルアレイ両側の選択トランジスタの間
にメモリセルを多数配列しても、導電領域の抵抗の増大
は抑止され、プログラム時の書き込み電流（書き込み電
圧）の低下が回避される。

【００８２】この実施例においても、図８及び図９を参
照して説明した書き込み時における他のセルへの書き込
み防止、読み出し時の逆方向への電流リークの防止対策
が施されて、書き込み、読み出しが行われる。

【００８３】次に、本発明の第６の実施例について説明
する。図１３は、本発明の第６の実施例のレイアウト構
成を示す図である。図１３を参照すると、この実施例
は、選択制御線１０３でオン・オフ制御される一側の選
択トランジスタ１０２に接続される１組の副ビット線を
なす２本の導電領域１０４の間に、他側の複数の選択ト
ランジスタにそれぞれ接続される複数組の副ビット線を
なす導電領域の各一本が配置されている構成の分割セル
アレイ（それぞれがＮ本のワード線を有する）を、メモ
リセルアレイの両側の選択トランジスタ１０２の間に、
複数組（Ｍ組）備えている。

【００８４】この実施例では、同一の主ビット線１０１
に選択トランジスタ１０２を介して接続される、各組に
属する複数の副ビット線に対して、第２アルミ配線層
（２Ａｌ）に、一側の選択トランジスタ１０２側に位置
する側から、副ビット線の導電領域１０４の長手方向に
沿って延在されて形成される配線１１３を備えている。
同一の主ビット線１０１に接続される、各組に属する複
数の副ビット線の各々は、１組の副ビット線をなす２本
の導電領域１０４の対を接続する第３の導電領域１０４
Ａ側に位置するコンタクト（不図示）とスルーホール１
０９を介して第２アルミ配線層の配線１１３に接続され
ている。また、各組の副ビット線をなす導電領域１０４
の対の、第３の導電領域１０４Ａで接続される側と、反
対側の端部同士が、第１アルミ配線層（１Ａｌ）の配線
１０５にコンタクト１１１で接続されている。主ビット
線１０１は、例えば第３アルミ配線層（３Ａｌ）に設け
られ、スルーホール１０９とコンタクト（不図示）を介
して選択トランジスタ１０２に接続される。

【００８５】この実施例によれば、同一の主ビット線１
０１に接続されるＭ組の副ビット線について、それぞれ
の一端（導電領域１０４Ａで接続される端部）の電位を
同一とするとともに、他側の端部同士を配線１０５で接
続することで、各組におけるメモリセルの拡散層（副ビ
ット線）の抵抗値を低減させている。

【００８６】すなわち、本実施例によれば、副ビット線
をなすＵ字形状の導電領域の開放端同士を、例えば第１
配線層の金属配線で接続したことにより、寄生抵抗を低
減するとともに、同一の選択トランジスタ、したがって
同一の主ビット線に接続される複数組の副ビット線同士
を、第２配線層の金属配線で接続したことにより、セル
アレイのサイズの縮減を図ることができるとともに、メ
モリセルアレイ両側の選択トランジスタの間にメモリセ
ルを多数配列しても、導電領域の抵抗の増大は抑止さ
れ、プログラム時の書き込み電流（書き込み電圧）の低
下が回避される。

【００８７】なお、メモリセルの構成は前記第１の実施
例と同様、ＯＮＯ膜を備えた構成とされ、１セル二ビッ
トの記憶データを保持するものとする。

【００８８】この実施例においても、図８及び図９を参
照して説明した書き込み時における他のセルへの書き込
み防止、読み出し時の逆方向への電流リークの防止対策
が施されて、書き込み、読み出しが行われる。

【００８９】本発明のさらに別の実施例について説明す
る。図１６は、本発明の第７の実施例のレイアウト構成
を示す図である。図１７は、図１６に示した構成の等価
回路を示す図である。図１６において、図１と同等の要
素には同一の参照符号が付されている。この実施例は、
図１等に示した前記実施例のように、２本の導電領域を
基板表面の導電領域で接続して１組の副ビット線を形成
するという構成に代え、互いに離間して配置される２本
の導電領域のそれぞれの端部同士を、対角線状に基板上
層の配線で接続して、１組の副ビット線を形成してい
る。

【００９０】より詳細には、図１６を参照すると、メモ
リセルアレイ領域をなす基板表面に複数本並行に延在さ
れてなる導電領域１０４を備え、２本の導電領域１０４
が１組の副ビット線をなし、１組の副ビット線は選択ト
ランジスタ１０２を介して対応する主ビット線１０１に
接続されており、複数の選択トランジスタ１０２が、メ
モリセルアレイの両側に配置されている。

【００９１】１組の副ビット線をなす２本の導電領域１
０４のうちの第１の導電領域の選択トランジスタ１０２
に接続される一側の端部と、第２の導電領域の該一側と
は長手方向に反対側に位置する他側端部とが、それぞれ
コンタクト１１１を介して、第１アルミ配線層の配線１
１２に接続されている。１組の副ビット線をなす導電領
域の対の端部同士を接続する配線１１２は、導電領域１
０４のなす列に対して斜めに配設されている。なお、１
０１は第２アルミ配線層（２Ａｌ）の主ビット線、１０
７、１０８は、トランジスタ１０２の拡散層、１０３
は、選択トランジスタ１０２のゲート電極をなし、ブロ
ック選択制御を行う制御ゲート電極である。また１０６
は、フィールド酸化膜による素子分離領域、１１０は、
ワード線をなすゲート電極、２０２は、ゲート電極直下
のＯＮＯ膜を表している。

【００９２】この実施例においても、メモリセルアレイ
の一側の選択トランジスタ１０２に接続され、互いに配
線１１２で互いに接続された１組の副ビット線をなす導
電領域対ａ、ａの間には、メモリセルアレイの他側の複
数の選択トランジスタにそれぞれ接続される複数組の副
ビット線のそれぞれの１本の導電領域ｂ、ｃが配置され
ている。

【００９３】図１７に例示される回路図においても、選
択トランジスタ１０２（ＴｒＡ）に接続される１組の副
ビット線をなす導電領域対ａ、ａの間に、選択トランジ
スタ１０２（ＴｒＢ、ＴｒＣ）にそれぞれ接続される副
ビット線ｂ、ｃの各一本とが配置されており、１組の副
ビット線をなす導電領域対ａ、ａのうち、一の導電領域
１０４の選択トランジスタＴｒＡに接続する側の端部
と、他の導電領域１０４の選択トランジスタＴｒＡとは
反対側の端部同士が、副ビット線ｂ、ｃを跨いで上層に
配設されている配線１１２を介して接続されていること
がわかる。この配線１１２は、２本の導電領域対が形成
する、矩形形状の対向する１組の端部（点）同士を接続
する対角線として配線されている。かかる構成の本実施
例によれば、メモリセルアレイの任意の位置（行、列）
のメモリセルに対して、その位置によらず、メモリセル
トランジスタのソース、ドレイン（２本の導電領域）の
抵抗和が同じとなり、メモリセル電流（書き込み電流、
読み出し電流）の位置依存性がなくなる。

【００９４】例えば、副ビット線の導電領域ａ、ｂを拡
散層対（ソース／ドレイン）としワード線ＷＬ８に接続
されるメモリセルＭＣ８が選択されたとき、メモリセル
ＭＣ８の副ビット線ａ側の拡散層は、選択トランジスタ
ＴｒＡに導電領域１０４の抵抗８Ｒ（ただし、Ｒは副ビ
ット線をなす導電領域のメモリセル間の抵抗値であり、
８Ｒは８個分の抵抗Ｒを直列接続したもの）を介して接
続され、メモリセルＭＣ８の副ビット線ｂ側の拡散層
は、選択トランジスタＴｒＢに直接接続され、メモリセ
ルＭＣ８に接続される導電領域ａ、ｂの抵抗値の和は８
Ｒとされる。また副ビット線の導電領域ａ、ｂを拡散層
対としワード線ＷＬ７に接続されるメモリセルＭＣ７の
副ビット線ａ側の拡散層は、選択トランジスタＴｒＡに
抵抗７Ｒ（７個の抵抗Ｒを直列接続したもの）を介して
接続されており、メモリセルＭＣ７の副ビット線ｂ側の
拡散層は、選択トランジスタＴｒＢに抵抗Ｒを介して接
続されており、メモリセルＭＣ７に接続される導電領域
ａ、ｂの抵抗値の和は８Ｒとされる。同様に、副ビット
線の導電領域ａ、ｂを拡散層対（ソース／ドレイン）と
し、ワード線ＷＬ１に接続されるメモリセルＭＣ１の副
ビット線ａの拡散層は、選択トランジスタＴｒＡに導電
領域１０４の抵抗８Ｒ（ただし、Ｒは副ビット線をなす
導電領域のメモリセル間の抵抗値であり、８Ｒは８個分
の抵抗Ｒを直列接続したもの）を介して接続され、メモ
リセルの副ビット線ｃ側の拡散層は、選択トランジスタ
ＴｒＣに直接接続され、メモリセルＭＣ８に接続される
導電領域ａ、ｃの抵抗値の和は８Ｒとされる。

【００９５】以上の通り、副ビット線の長手方向に着目
してメモリセルの拡散層の抵抗値がワード線の位置によ
らず、同一とされている。副ビット線ｂとｃ間のメモリ
セルについても同様とされる。

【００９６】この実施例においても、前述したように、
選択された列の隣り列の副ビット線の電圧を制御するこ
とで、書き込み時における他のセルへの書き込み防止、
書き込み電流の減少抑制、読み出し時の逆方向への電流
リークの防止、干渉電流の低減を図り、書き込み、読み
出しが行われる。そして、フィールド酸化膜１０６で選
択トランジスタ１０２間の素子分離が行われているた
め、選択トランジスタを高耐圧化でき、書き込み時の書
き込み電流、書き込み電圧の低下を抑制することができ
る。

【００９７】次に、本発明の第８の実施例について説明
する。図１８は、本発明の第８の実施例のレイアウト構
成を示す図である。図１９は、図１７に示した構成の等
価回路を示す図である。図１８において、図１６と同等
の要素には同一の参照符号が付されている。

【００９８】図１８及び図１９を参照すると、この実施
例においては、図１６及び図１７に示した第７の実施例
の構成、すなわち、１組の副ビット線をなす２本の導電
領域のうち一の導電領域の一端と、他の導電領域の他端
とが互いに、基板上層の配線１１２を介して接続されて
いる導電領域１０４の対を、メモリセルアレイ内に、複
数段備えた構成としたものである。図１８に示す例で
は、４本のワード線を単位に４段の構成とされている。
すなわち、ワード線ＷＬ１〜ＷＬ４が１段目、ワード線
ＷＬ５〜ＷＬ８が２段目、ワード線ＷＬ９〜ＷＬ１２が
３段目、ワード線ＷＬ１３〜ＷＬ１６が４段目を構成し
ている。

【００９９】１つの選択トランジスタ１０２を介して１
つの主ビット線１０１に接続され１組の副ビット線をな
す複数段の導電領域対について相隣る２段の各１本の導
電領域同士は、共通の端部において、共通のコンタクト
１１１を介して、配線（１１２）に接続されている。

【０１００】導電領域１０４のａについてみると、１段
目（ワード線ＷＬ１〜ＷＬ４に対応）に設けられる配線
１１２は、１段目の左上（選択トランジスタ１０２の拡
散層にコンタクトで接続される）から右下に斜め方向に
延在されてコンタクト１１１を介して、導電領域１０４
のａに接続されている。１段目の右下のコンタクト１１
１は、１段目の１つの導電領域と、該１つの導電領域の
延長線上にある２段目の１つの導電領域とで共用されて
いる。配線１１２は、１段目と２段目で共有されるコン
タクト１１１から、２段目の左下のコンタクト１１１
（３段目と共用される）に、１段目とは逆方向に斜めに
延在され、さらに、２段目のコンタクト１１１から、３
段目の右下のコンタクト１１１に延在され、さらに４段
目の左下のコンタクト１１１に延在されており、メモリ
セルアレイを、複数段にわたって、並列に配置される２
本の導電領域の端部を結ぶ配線１１２は、折れ線状に、
蛇行して配設されている。

【０１０１】図１９を参照すると、１段目（ワード線Ｗ
Ｌ１〜ＷＬ４よりなる）の、導電領域ａ、ｂの間におい
て、ワード線ＷＬ１に接続するメモリセルＭＣ１の導電
領域ａは、そのまま選択トランジスタ１０２（ＴｒＡ）
に接続されており、導電領域ｂは抵抗４Ｒ（ただし、Ｒ
は副ビット線をなす導電領域のメモリセル間の抵抗値で
あり、４ＲはＲを４個直列接続したもの）を介して、対
応する選択トランジスタ１０２（ＴｒＢ）に接続されて
おり、メモリセルＭＣ１のソース、ドレイン拡散層にそ
れぞれ接続される導電領域の抵抗の和は４Ｒとなる。ワ
ード線ＷＬ１〜ＷＬ４からなる１段目の導電領域ａ、ｂ
の間において、ワード線ＷＬ２〜ＷＬ４に接続するメモ
リセルＭＣ２〜ＭＣ４のソース、ドレイン拡散層の導電
領域の抵抗の和も４Ｒとなり、段内のメモリセルにおい
て、メモリセルのソース、ドレイン拡散層の導電領域の
抵抗の和も４Ｒとなり、場所に依存しない。

【０１０２】ワード線ＷＬ５〜ＷＬ８、ワード線ＷＬ９
〜ＷＬ１２、ワード線ＷＬ１３〜ＷＬ１６の２〜４段目
のそれぞれの段の各メモリセルにおいて、そのソース、
ドレイン拡散層の導電領域の抵抗の和も４Ｒとなる。

【０１０３】このように、本実施例によれば、メモリセ
ルアレイが、複数のワード線を単位にまとめてサブアレ
イ（段）に区分されており、サブアレイ毎に、一端と他
端が、対角線状の上層配線で介して接続され１組の副ビ
ット線をなす導電領域１０４の対を備え、各サブアレイ
の該上層配線が１本の配線をなして、対応する選択トラ
ンジスタに接続されている構成とされ、メモリセルのソ
ース、ドレイン拡散層に接続する２本の導電領域の選択
トランジスタまでの抵抗値の和が、当該メモリセルのメ
モリセルアレイ内での位置（アドレス）によらず、一定
とされる。かかる構成の本実施例によれば、メモリセル
アレイのどのメモリセルに対しても、その位置（行、
列）によらず、メモリセルトランジスタのソース、ドレ
イン（２本の導電領域）の抵抗和が同じとなり、メモリ
セル電流（書き込み電流、読み出し電流）の位置依存性
がなくなる。

【０１０４】そして、本実施例によれば、メモリセルア
レイを複数のワード線毎に分割したため、ワード線の本
数１６本（ＷＬ１〜ＷＬ１６）のメモリセルアレイに対
して、各メモリトランジスタのソース、ドレイン（２本
の導電領域）の抵抗和は４Ｒとされ、図１６に示した実
施例よりも低抵抗とされる。すなわち、図１６の実施例
では、ワード線の本数１６本のメモリセルアレイに対し
て各メモリトランジスタのソース、ドレイン（２本の導
電領域）の抵抗和は１６Ｒとされる。

【０１０５】この実施例においても、前述したように、
選択された列の隣り列の副ビット線の電圧を制御するこ
とで、書き込み時における他のセルへの書き込み防止、
書き込み電流の減少抑制、読み出し時の逆方向への電流
リークの防止、干渉電流の低減を図り、書き込み、読み
出しが行われる。またフィールド酸化膜１０６で選択ト
ランジスタ１０２間の素子分離が行われているため、選
択トランジスタを高耐圧化でき、書き込み時の書き込み
電流、書き込み電圧の低下を抑制することができる。

【０１０６】以上本発明を上記実施例に即して説明した
が、本発明は上記実施例の構成にのみ限定されるもので
なく、本願特許請求の範囲の各請求項の発明の範囲内
で、当業者であればなし得るであろう各種変形、修正を
含むことは勿論である。例えばプログラム、リード可能
な不揮発性半導体記憶装置を例に説明したが、読み出し
専用の半導体記憶装置にも適用可能である。また、１セ
ルに２ビットを独立に記憶する電子トラップ領域を２つ
有するＯＮＯ膜を備えたメモリセルについて説明した
が、本発明はかかる構成に限定されるものでなく、１セ
ルに１ビットを記憶する構成であってもよく、さらに、
ＭＯＳトランジスタ、任意のＭＯＮＯＳ型トランジス
タ、スタックゲート型トランジスタについても適用でき
る。また基板上層に設けられる配線は、アルミ配線に限
定されるものでなく、低抵抗の任意の金属配線が適用可
能であることは勿論である。

【０１０７】

【発明の効果】以上説明したように、本発明によれば、
１組の副ビット線を、互いに接続されている２本の導電
領域で構成し、複数組の副ビット線を入れ違いに配置し
たことにより、選択トランジスタから遠端部での導電領
域の抵抗値を低減しながら、メモリ容量の増大に対して
チップ面積の増大を抑止することができる。さらに、本
発明によれば、選択トランジスタの素子分離をフィール
ド酸化膜で行うことで、選択トランジスタの高耐圧化が
実現され、書き込み時のメモリセルへの書き込み電流
（書き込み電圧）の低下を抑制することができる。

【０１０８】また本発明によれば、１組の副ビット線を
なす導電領域の長手方向の両端を配線で接続する構成と
し、選択トランジスタからメモリセルまでの導電領域の
抵抗値を低減している。

【０１０９】また本発明によれば、１組の副ビット線を
なすＵ字状の導電領域の開放端同士を配線で接続する構
成とし、選択トランジスタからメモリセルまでの導電領
域の抵抗値を低減している。

【０１１０】さらに本発明によれば、メモリセルアレイ
両側の選択トランジスタ間に、同一の主ビット線に接続
される副ビット線をなす導電領域対を、複数組に、分割
して備え、分割単位の各組の導電領域対を、基板上層の
配線によって互いに接続することで、サイズの縮減を可
能とするとともに、メモリセルアレイ両側の選択トラン
ジスタの間にメモリセルを多数配列した場合にも、書き
込み時の書き込み電流（電圧）の低下を抑止することが
できる。

【０１１１】また本発明によれば、フィールド酸化膜で
選択トランジスタ間の素子分離が行われているため、選
択トランジスタを高耐圧化でき、書き込み時の書き込み
電流、書き込み電圧の低下を抑制することができる。

【０１１２】さらに本発明によれば、書き込み時、隣接
する導電領域等に所定の電圧を印加することで、他セル
への書き込みの抑止を図ることができる。

【０１１３】また本発明によれば、読み出し時、隣接す
る導電領域等に所定の電圧を印加することで、読み出し
電流の低下を抑止することができる。

【０１１４】さらに、本発明によれば１組の副ビット線
をなす２本の導電領域について、一つの導電領域の一側
の端部と、他の導電領域の反対側の端部を、基板上層の
配線で対角線をなすように接続したことにより、メモリ
セルアレイ内でのメモリセルの拡散層の抵抗の和の位置
依存性が解消され、読み出し電流、書き込み電流の位置
依存性がなくなり、読み出し書き込み特性を向上させる
ことができる。

【０１１５】さらに、本発明によれば、メモリセルアレ
イを複数のワード線毎に分割したサブアレイ毎に、１組
の副ビット線をなす２本の導電領域について、一つの導
電領域の一側の端部と、他の導電領域の反対側の端部
を、基板上層の配線で対角線をなすように接続したこと
により、メモリセルアレイ内でのメモリセルの拡散層の
抵抗の和の位置依存性が解消され、拡散層の抵抗の和を
縮減することができる、という効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例のレイアウト構成を示す図で
ある。

【図２】本発明の一実施例の回路構成を示す図である。

【図３】ＯＮＯ膜を備え、２ビットト記憶ノードを有す
るメモリセルの構成を模式的に示す図である。

【図４】図３のメモリセルのプログラムを説明する図で
ある。

【図５】図３のメモリセルの読み出しを説明する図であ
る。

【図６】本発明の第２の実施例のレイアウト構成を示す
図である。

【図７】本発明の第２の実施例の回路構成を示す図であ
る。

【図８】本発明の一実施例における書き込みを説明する
ための図である。

【図９】本発明の一実施例における読み出しを説明する
ための図である。

【図１０】本発明の第３の実施例のレイアウト構成を示
す図である。

【図１１】本発明の第４の実施例のレイアウト構成を示
す図である。

【図１２】本発明の第５の実施例のレイアウト構成を示
す図である。

【図１３】本発明の第６の実施例のレイアウト構成を示
す図である。

【図１４】従来の不揮発性半導体記憶装置のレイアウト
を示す図である。

【図１５】従来の不揮発性半導体記憶装置の回路構成を
示す図である。

【図１６】本発明の第７の実施例のレイアウト構成を示
す図である。

【図１７】本発明の第７の実施例の回路構成を示す図で
ある。

【図１８】本発明の第８の実施例のレイアウト構成を示
す図である。

【図１９】本発明の第８の実施例の回路構成を示す図で
ある。

【符号の説明】

１１導電領域１５ゲート電極１４絶縁膜２０コンタクト１２接続導電領域１３補助導電領域１６選択ゲート電極１８アルミ配線１９不純物領域１０１主ビット線１０２選択トランジスタ（ブロック選択トランジス
タ）１０３ゲート電極（ブロック選択線ＳＬ）１０４導電領域（副ビット線）１０５配線１０６フィールド酸化膜１０７、１０８拡散層１０９スルーホール（ＴＨ）１１０ゲート電極（ワード線ＷＬ）１１１コンタクト１１２配線１１３配線２０１半導体基板２０２ＯＮＯ膜２０３絶縁酸化膜２０４Ｎ＋拡散層２０５ゲート電極２０６記憶ノード

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者河野隆樹東京都港区芝五丁目７番１号日本電気株式会社内Ｆターム(参考） 5B025 AC04 AD04 AD05 AE05 AE08 5F083 EP18 EP22 ER02 ER05 GA02 GA24 JA35 JA53 KA06 KA08 LA12 LA16 ZA21 5F101 BA45 BB02 BC11 BD10 BD33 BE02 BE05 BF05

Claims

【特許請求の範囲】

【請求項１】メモリセルアレイ領域をなす基板表面に複
数本並行に延在されてなる導電領域を備え、２本の前記導電領域の一端同士を接続して１組の副ビッ
ト線をなし、前記１組の副ビット線は選択トランジスタを介して主ビ
ット線に接続され、複数の前記選択トランジスタが前記メモリセルアレイの
両側に配置されており、前記導電領域の長手方向に直交する方向に延在されワー
ド線をなすゲート電極を備え、前記メモリセルアレイの一側の選択トランジスタに接続
される１組の副ビット線の間に、前記メモリセルアレイ
の他側の複数の選択トランジスタにそれぞれ接続される
複数組の副ビット線の各一本が配置されており、前記選択トランジスタがフィールド酸化膜で素子分離さ
れている、ことを特徴とする半導体記憶装置。
【請求項２】前記１組の副ビット線を構成する２本の前
記導電領域の一端同士が、前記基板表面の導電領域を介
して接続されている、ことを特徴とする請求項１に記載
の半導体記憶装置。
【請求項３】メモリセルアレイ領域をなす基板表面に複
数本並行に延在されてなる導電領域を備え、２本の前記導電領域（「第１、第２の導電領域」とい
う）の一端同士を、前記第１、第２の導電領域に直交す
る方向に配設される導電領域（「第３の導電領域」とい
う）で接続して１組の副ビット線をなし、前記１組の副ビット線は選択トランジスタを介して主ビ
ット線に接続され、複数の前記選択トランジスタが前記メモリセルアレイの
両側に配置されており、並行に延在されてなる前記第１、第２の導電領域の長手
方向に直交する方向に延在されワード線をなすゲート電
極を備え、前記メモリセルアレイの一側の選択トランジスタに接続
される１組の副ビット線をなす前記第１、第２の導電領
域の間には、前記メモリセルアレイの他側の複数の選択
トランジスタにそれぞれ接続される複数組の副ビット線
のそれぞれについて前記第１と第２の導電領域のいずれ
かが配置されており、１組の副ビット線をなす前記第１、第２の導電領域は、
それぞれ、その長手方向の両端が、前記基板上層の配線
を介して互いに接続されている、ことを特徴とする半導
体記憶装置。
【請求項４】メモリセルアレイ領域をなす基板表面に複
数本並行に延在されてなる導電領域を備え、２本の導電領域（「第１、第２の導電領域」という）の
一端同士を、前記第１、第２の導電領域に直交する方向
に配設される導電領域（「第３の導電領域」という）で
接続して１組の副ビット線をなし、前記１組の副ビット線は選択トランジスタを介して主ビ
ット線に接続され、複数の前記選択トランジスタが前記メモリセルアレイの
両側に配置されており、並行に延在されてなる前記第１、第２の導電領域の長手
方向に直交する方向に延在されワード線をなすゲート電
極を備え、前記メモリセルアレイの一側の選択トランジスタに接続
される１組の副ビット線をなす前記第１、第２の導電領
域の間には、前記メモリセルアレイの他側の複数の選択
トランジスタにそれぞれ接続される複数組の副ビット線
のそれぞれについて前記第１と第２の導電領域のいずれ
かが配置されており、基板上層に、前記１組の副ビット線をなす前記第１と第
２の導電領域の長手方向に沿って延在される配線をそれ
ぞれ備え、前記１組の副ビット線をなす前記第１と第２の導電領域
の長手方向に沿って延在される配線は、それぞれ、前記
１組の副ビット線をなす前記第１、第２の導電領域の長
手方向の両端において接続されるとともに、前記第１、
第２の導電領域の長手方向両端の間の１又は複数の箇所
で対応する導電領域に接続される、ことを特徴とする半
導体記憶装置。
【請求項５】メモリセルアレイ領域をなす基板表面に複
数本並行に延在されてなる導電領域を備え、２本の導電領域（「第１、第２の導電領域」という）の
一端同士を、前記第１、第２の導電領域に直交する方向
に配設される導電領域（「第３の導電領域」という）で
接続して１組の副ビット線をなし、前記１組の副ビット線は選択トランジスタを介して主ビ
ット線に接続され、複数の前記選択トランジスタが前記メモリセルアレイの
両側に配置されており、並行に延在されてなる前記第１、第２の導電領域の長手
方向に直交する方向に延在されワード線をなすゲート電
極を備え、一側の選択トランジスタに接続される１組の副ビット線
をなす前記第１、第２の導電領域の間には、他側の複数
の選択トランジスタにそれぞれ接続される複数組の副ビ
ット線のそれぞれについて前記第１と第２の導電領域の
いずれかが配置されており、前記１組の副ビット線をなす第１、第２の導電領域は、
前記第３の導電領域で接続される一端とは長手方向の反
対側に位置する端部同士が、基板上層の配線を介して互
いに接続される、ことを特徴とする半導体記憶装置。
【請求項６】メモリセルアレイ領域をなす基板表面に複
数本並行に延在されてなる導電領域を備え、２本の導電領域（「第１、第２の導電領域」という）の
一端同士を、前記第１、第２の導電領域に直交する方向
に配設される導電領域（「第３の導電領域」という）で
接続して１組の副ビット線をなし、前記第１、第２の導
電領域はＵ字形状の２本の拡延部をなし、前記第３の導
電領域はＵ字形状の底部をなし、前記１組の副ビット線は選択トランジスタを介して主ビ
ット線に接続され、複数の前記選択トランジスタが前記メモリセルアレイの
両側に配置されており、並行に延在されてなる前記第１、第２の導電領域の長手
方向に直交する方向に延在されワード線をなすゲート電
極を備え、前記メモリセルアレイの一側の選択トランジスタに接続
される１組の副ビット線をなす前記第１、第２の導電領
域の間には、前記メモリセルアレイの他側の複数の選択
トランジスタにそれぞれ接続される複数組の副ビット線
のそれぞれについて前記第１と第２の導電領域のいずれ
かが配置されているセルアレイの単位を、前記メモリセ
ルアレイの一側の前記選択トランジスタと他側の前記選
択トランジスタとの間に、複数段備え、同一の主ビット線に前記選択トランジスタを介して接続
される各段の副ビット線に対して、基板上層で、前記選
択トランジスタの側から前記選択トランジスタに対して
前記メモリセルアレイの他側に位置する選択トランジス
タの側に、前記各段の副ビット線にわたって延在される
配線を備え、同一の主ビット線に前記選択トランジスタを介して接続
される各段の副ビット線は、Ｕ字形状の底部をなす第３
の導電領域側に位置する所定箇所で、前記配線と、それ
ぞれ接続される、ことを特徴とする半導体記憶装置。
【請求項７】前記メモリセルアレイの一側の前記選択ト
ランジスタに接続されるＵ字形状の１組の副ビット線の
２本の導電領域の間に、前記メモリセルアレイの他側の
前記選択トランジスタに接続されるＵ字形状の複数組の
副ビット線の２本の導電領域のうちの各１本が配置され
ており、隣合う２つの組のそれぞれの副ビット線は、Ｕ字形状の
底部をなす第３の導電領域同士が前記配線への接続領域
を介して相対して接続されており、前記接続領域で前記
配線に接続され、対応する選択トランジスタに接続され
ている、ことを特徴とする請求項６に記載の半導体記憶
装置。
【請求項８】メモリセルアレイ領域をなす基板表面に複
数本並行に延在されてなる導電領域を備え、２本の導電領域（「第１、第２の導電領域」という）の
一端同士を、前記第１、第２の導電領域に直交する方向
に配設される導電領域（「第３の導電領域」という）で
接続して１組の副ビット線をなし、前記第１、第２の導
電領域はＵ字形状の２本の拡延部をなし、前記第３の導
電領域はＵ字形状の底部をなし、前記１組の副ビット線は選択トランジスタを介して主ビ
ット線に接続され、複数の前記選択トランジスタが前記メモリセルアレイの
両側に配置されており、並行に延在されてなる前記第１、第２の導電領域の長手
方向に直交する方向に延在されワード線をなすゲート電
極を備え、前記メモリセルアレイの一側の選択トランジスタに接続
される１組の副ビット線をなす２本の導電領域の間に、
前記メモリセルアレイの他側の複数の選択トランジスタ
にそれぞれ接続される複数組の副ビット線をなす導電領
域の各一本が配置されているセルアレイの単位を、前記
メモリセルアレイの両側の前記選択トランジスタの間
に、複数段備え、同一の主ビット線に前記選択トランジスタを介して接続
される各段の副ビット線に対して、基板上層で、前記選
択トランジスタから各段の前記副ビット線の長手方向に
沿って延在される配線を備え、同一の主ビット線に接続される各段の前記副ビット線
は、Ｕ字形状の底部をなす第３の導電領域側に位置する
所定の箇所で、前記配線と、それぞれ接続され、各段の複数の副ビット線の前記第１、第２の導電領域の
ぞれぞれは、前記第１、第２の導電領域の端部のうち、
前記第３の導電領域に接続される側の端部とは長手方向
に反対側に位置する端部同士が、基板上層の配線を介し
て、互いに接続されている、ことを特徴とする半導体記
憶装置。
【請求項９】複数のメモリセルがアレイ状に配置される
メモリセルアレイと、前記メモリセルアレイの一側と前記一側に対向する他側
に配置される複数の選択トランジスタと、を備え、基板表面に並行に配設されている２本の導電領域（「第
１、第２の導電領域」という）は、それぞれの端部同士
が、前記基板表面の第３の導電領域で接続されて１組の
副ビット線をなし、前記１組の副ビット線は対応する前
記選択トランジスタを介して主ビット線に接続され、前
記メモリセルアレイの一側の前記選択トランジスタに接
続される１組の副ビット線をなす導電領域対の間の領域
には、前記メモリセルアレイの他側の前記選択トランジ
スタを介して相隣る２本の主ビット線にそれぞれ接続さ
れる２組の副ビット線をなす導電領域対の各１本が設け
られており、１組の副ビット線をなす導電領域対のそれ
ぞれの長手方向の両端部が、基板上層の配線を介して、
互いに接続されている、ことを特徴とする半導体記憶装
置。
【請求項１０】前記１組の副ビット線をなす前記第１、
第２の導電領域に対して長手方向に沿って延在される第
１、第２の配線を基板上層に備え、前記第１、第２の配
線は、それぞれ、前記第１、第２の導電領域の長手方向
の両端と、該両端の間の少なくとも一箇所で、前記第
１、第２の導電領域に接続されている、ことを特徴とす
る請求項９に記載の半導体記憶装置。
【請求項１１】複数のメモリセルがアレイ状に配置され
るメモリセルアレイと、前記メモリセルアレイの一側と
前記一側に対向する他側に配置される複数の選択トラン
ジスタと、を備え、基板表面に並行に配設されている２
本の導電領域（「第１、第２の導電領域」という）は、
それぞれの端部同士が、前記基板表面の第３の導電領域
で接続されて１組の副ビット線をなし、前記１組の副ビ
ット線は対応する前記選択トランジスタを介して主ビッ
ト線に接続され、前記メモリセルアレイの一側の選択ト
ランジスタに接続される１組の副ビット線をなす導電領
域対の間の領域には、前記メモリセルアレイの他側の選
択トランジスタを介して相隣る２本の主ビット線にそれ
ぞれ接続される２組の副ビット線をなす導電領域対の各
１本が設けられており、１組の副ビット線をなす前記第１、第２の導電領域は、
前記第３の導電領域と接続する側の端部とは長手方向に
反対側に位置する端部同士が、基板上層の配線を介して
互いに接続されている、ことを特徴とする半導体記憶装
置。
【請求項１２】複数のメモリセルがアレイ状に配置され
るメモリセルアレイと、前記メモリセルアレイの一側と前記一側に対向する他側
に配置される複数の選択トランジスタと、を備え、基板表面に並行に配設されている２本の導電領域（「第
１、第２の導電領域」という）は、それぞれの端部同士
が、前記基板表面の第３の導電領域で接続されて１組の
副ビット線をなし、前記１組の副ビット線は対応する前記選択トランジスタ
を介して主ビット線に接続され、前記メモリセルアレイの一側の選択トランジスタに接続
される１組の副ビット線をなす導電領域対の間の領域に
は、前記メモリセルアレイの他側の選択トランジスタを
介して相隣る２本の主ビット線にそれぞれ接続される２
組の副ビット線をなす導電領域対の各１本が設けられて
いるセルアレイの単位を、前記メモリセルアレイの一側
の選択トランジスタと他側の選択トランジスタとの間
に、複数段備え、前記各段において、同一の主ビット線に接続される副ビ
ット線をなす導電領域対同士は、基板上層の配線を介し
て互いに接続されている、ことを特徴とする半導体記憶
装置。
【請求項１３】前記各段の副ビット線をなす前記第１、
第２の導電領域は、前記第３の導電領域と接続する側の
端部とは長手方向に反対側に位置する端部同士が、基板
上層の配線を介して互いに接続されている、ことを特徴
とする請求項１２に記載の半導体記憶装置。
【請求項１４】前記１組の副ビット線を構成する２本の
前記導電領域のうち一の導電領域の一側の端部と、他の
導電領域の、前記一側とは前記導電領域の長手方向に反
対側に位置する他側端部とが、基板上層の配線を介して
互いに接続されている、ことを特徴とする請求項１に記
載の半導体記憶装置。
【請求項１５】メモリセルアレイ領域をなす基板表面に
複数本並行に延在されてなる導電領域を備え、２本の前記導電領域が１組の副ビット線をなし、前記１組の副ビット線は選択トランジスタを介して対応
する主ビット線に接続され、前記メモリセルアレイの両側には複数の前記選択トラン
ジスタが配置されており、１組の副ビット線をなす２本の前記導電領域（「第１、
第２の導電領域」という）のうち、前記第１の導電領域
の前記選択トランジスタに接続される一側の端部と、前
記第２の導電領域の前記一側とは長手方向に反対側に位
置する他側端部とが、基板上層の配線を介して、互いに
接続されており、並行に延在されてなる前記第１、第２の導電領域の長手
方向に直交する方向に延在されワード線をなすゲート電
極を備え、前記メモリセルアレイの一側の選択トランジスタに接続
される１組の副ビット線をなす前記第１、第２の導電領
域の間には、前記メモリセルアレイの他側の複数の選択
トランジスタにそれぞれ接続される複数組の副ビット線
のそれぞれについて前記第１と第２の導電領域のいずれ
かが配置されている、ことを特徴とする半導体記憶装
置。
【請求項１６】前記メモリセルアレイにおいて、一の導
電領域の一側の端部と、他の導電領域の、前記一側とは
長手方向に反対側に位置する他側端部とが、基板上層の
配線で互いに接続されて１組の副ビット線をなす導電領
域対が、複数段設けられており、前記１つの選択トランジスタに共通に接続される各段の
導電領域は、それぞれ、前記１つの選択トランジスタと
前記段の導電領域の一端との間に配置されている各段の
前記配線を介して前記１つの選択トランジスタに接続さ
れている、ことを特徴とする請求項１又は１４に記載の
半導体記憶装置。
【請求項１７】メモリセルアレイ領域をなす基板表面に
複数本並行に延在されてなる導電領域を備え、２本の前記導電領域が１組の副ビット線をなし、前記１
組の副ビット線は選択トランジスタを介して対応する主
ビット線に接続され、前記メモリセルアレイの両側には複数の前記選択トラン
ジスタが配置されており、並行に延在されてなる前記第１、第２の導電領域の長手
方向に直交する方向に延在されワード線をなすゲート電
極を備え、前記メモリセルアレイの前記両側の間において、前記１
組の副ビット線をなす２本の前記導電領域が、複数のワ
ード線を単位に、複数段設けられており、各段において、前記１組の副ビット線をなす２本の前記
導電領域の一の導電領域の一側の端部と、他の導電領域
の、前記一側とは長手方向に反対側に位置する他側端部
とが、基板上層の配線で互いに接続されており、前記各段の前記１組の副ビット線は、前記１組の副ビッ
ト線をなす一の導電領域の一端と、前記１組の副ビット
線に対応する前記選択トランジスタとの間の各段にそれ
ぞれ配設されている前記配線を介して、前記選択トラン
ジスタに共通に接続され、１組の副ビット線をなす各段の２本の導電領域について
相隣る段の各１本ずつの導電領域は共通の端部を有し、
前記共通の端部でコンタクトを介して、前記配線に接続
されており、前記メモリセルアレイの一側の選択トランジスタに接続
される１組の副ビット線をなす２本の導電領域の間に
は、前記メモリセルアレイの他側の複数の選択トランジ
スタにそれぞれ接続される複数組の副ビット線のそれぞ
れについて前記第１と第２の導電領域のいずれかが配置
されている、ことを特徴とする半導体記憶装置。
【請求項１８】前記選択トランジスタがフィールド酸化
膜で素子分離されている、ことを特徴とする請求項３乃
至１７のいずれか一に記載の半導体記憶装置。
【請求項１９】選択されたメモリセルに対応する相隣る
２列の導電領域のうちの一方の導電領域にグランド電
位、他の導電領域に所定の正電圧を印加し、前記メモリ
セルに対応するゲート電極に所定の正電圧を印加して、
前記メモリセルへの書き込みを行う場合、前記正電圧を
印加する前記他の導電領域の隣の導電領域と、前記正電
圧を印加する他の導電領域と対をなして１組の副ビット
線を構成する導電領域の隣の導電領域のうち、前記一方
の導電領域以外の導電領域を有する副ビット線を構成す
る導電領域に、前記他の導電領域に印加する前記正電圧
とグランド電位との間の電圧を印加する手段を備えてい
る、ことを特徴とする請求項１乃至１８のいずれか一に
記載の半導体記憶装置。
【請求項２０】選択されたメモリセルに対応する相隣る
２列の導電領域のうち一方の導電領域にグランド電位、
他の導電領域に所定の正電圧を印加し、前記メモリセル
に対応するゲート電極に所定の正電圧を印加し、前記メ
モリセルの読み出しを行う場合、前記正電圧を印加する
前記他の導電領域の隣の導電領域と、前記正電圧を印加
する他の導電領域と対をなして１組の副ビット線を構成
する導電領域の隣の導電領域のうち、前記一方の導電領
域以外の導電領域を有する副ビット線を構成する導電領
域に、前記他の導電領域と同レベルの正電圧を印加する
手段を備えている、ことを特徴とする請求項１乃至１８
のいずれか一に記載の半導体記憶装置。
【請求項２１】請求項１乃至１８のいずれか一に記載の
半導体装置において、隣合う列の導電領域を２つの拡散層とするメモリセル
が、前記基板表面とゲート電極との間に、第１の酸化
膜、窒化膜、第２の酸化膜よりなるＯＮＯ膜を有する、
書き換え可能な不揮発性半導体記憶装置。
【請求項２２】一つの前記メモリセルあたり記憶ノード
を２つ備え、一つの前記メモリセルあたり２ビットのデ
ータを記憶する、請求項２１に記載の書き換え可能な不
揮発性半導体記憶装置。
【請求項２３】基板表面に並行に延在されてなる第１、
第２の導電領域からなる対を接続して１組の副ビット線
を形成し、それぞれの副ビット線の組を対応する主ビット線に接続
する選択トランジスタがメモリセルアレイの両側に配置
されており、前記メモリセルアレイの一側と他側に配置される選択ト
ランジスタにそれぞれ接続される複数組の副ビット線が
互いに入れ違いで配置されてなる半導体記憶装置の書き
込みの制御方法であって、選択されたメモリセルに対応する相隣る２列の導電領域
のうちの一方の導電領域にグランド電位、他の導電領域
に所定の正電圧を印加し、前記メモリセルに対応するゲ
ート電極に所定の正電圧を印加し、前記メモリセルへの
書き込みを行う場合、前記正電圧を印加する前記他の導
電領域の隣の導電領域と、前記正電圧を印加する他の導
電領域と対をなして１組の副ビット線を構成する導電領
域の隣の導電領域のうち、前記一方の導電領域以外の導
電領域を有する副ビット線を構成する導電領域に、前記
他の導電領域に印加する前記正電圧とグランド電位との
間の電圧を印加する、ことを特徴とする半導体記憶装置
の書き込み制御方法。
【請求項２４】基板表面に並行に延在されてなる第１、
第２の導電領域からなる対を接続して１組の副ビット線
を形成し、それぞれの副ビット線の組を対応する主ビット線に接続
する選択トランジスタがメモリセルアレイの両側に配置
されており、前記メモリセルアレイの一側と他側に配置される選択ト
ランジスタにそれぞれ接続される複数組の副ビット線が
互いに入れ違いで配置されてなる半導体記憶装置の読み
出しの制御方法であって、選択されたメモリセルに対応する相隣る２列の導電領域
のうち一方の導電領域にグランド電位、他の導電領域に
所定の正電圧を印加し、前記メモリセルに対応するゲー
ト電極に所定の正電圧を印加し、前記メモリセルの読み
出しを行う場合、前記正電圧を印加する前記他の導電領
域の隣の導電領域と、前記正電圧を印加する他の導電領
域と対をなして１組の副ビット線を構成する導電領域の
隣の導電領域のうち、前記一方の導電領域以外の導電領
域を有する副ビット線を構成する導電領域に、前記他の
導電領域と同レベルの正電圧を印加する、ことを特徴と
する半導体記憶装置の読み出し制御方法。
【請求項２５】前記１組の副ビット線の間の領域に、前
記１組の副ビット線が接続される選択トランジスタの他
側の選択トランジスタを介して相隣る２本の主ビット線
にそれぞれ接続される２組の副ビット線の各１本の計２
本が設けられている、ことを特徴とする請求項２３に記
載の半導体記憶装置の書き込み制御方法。
【請求項２６】前記１組の副ビット線の間の領域に、前
記１組の副ビット線が接続される選択トランジスタの他
側の選択トランジスタを介して相隣る２本の主ビット線
にそれぞれ接続される２組の副ビット線の各１本の計２
本が設けられている、ことを特徴とする請求項２４に記
載の半導体記憶装置の読み出し制御方法。
【請求項２７】前記１組の副ビット線を構成する２本の
前記導電領域の一端同士が、前記基板表面の導電領域を
介して接続されている、ことを特徴とする請求項２３に
記載の半導体記憶装置の書き込み制御方法。
【請求項２８】前記１組の副ビット線を構成する２本の
前記導電領域のうち一の導電領域の一側の端部と、他の
導電領域の、前記一側とは前記導電領域の長手方向に反
対側に位置する他側端部とが、基板上層の配線を介して
互いに接続されている、ことを特徴とする請求項２３に
記載の半導体記憶装置の書き込み制御方法。
【請求項２９】前記１組の副ビット線を構成する２本の
前記導電領域の一端同士が、前記基板表面の導電領域を
介して接続されている、ことを特徴とする請求項２４に
記載の半導体記憶装置の読み出し制御方法。
【請求項３０】前記１組の副ビット線を構成する２本の
前記導電領域のうち一の導電領域の一側の端部と、他の
導電領域の、前記一側とは前記導電領域の長手方向に反
対側に位置する他側端部とが、基板上層の配線を介して
互いに接続されている、ことを特徴とする請求項２４に
記載の半導体記憶装置の読み出し制御方法。