JP2000294658A - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧化と小型化とを同時に実現できるＥＥ
ＰＲＯＭとして機能する不揮発性半導体記憶装置及びそ
の駆動方法を提供する。 【解決手段】 Ｐ型ウェル２の上に、メモリトランジス
タＴrmとセレクトトランジスタＴrsとからなるメモリセ
ルがマトリックス状に配置されている。Ｐ型Ｓｉ基板１
内で、Ｐ型ウェル２は、Ｎ型ウェル１７及び深いＮ型ウ
ェル１８により、ワード線に沿った方向において８ビッ
ト毎に電気的に分離され、Ｐ型ウェル２の分離された各
部分の電圧を個別に制御できるように構成されている。
消去時には、選択されたメモリセルにおいて制御ゲート
電極１０ａに負の電圧をＰ型ウェル２に正の電圧を印加
する。書き込み時には、選択されたメモリセルにおいて
制御ゲート電極１０ａに正の電圧をドレイン拡散層３に
負の電圧を印加する。負の電圧を利用できるので、低電
圧化と昇圧回路の簡素化とが実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に浮遊ゲート電極及び制御ゲート電極の２層
ゲート電極を有する浮遊ゲート電極型不揮発性半導体記
憶装置及びその駆動方法に関するものである。

【０００２】

【従来の技術】近年、ＩＣカードなどの電子機器の高機
能化に伴い、低電圧下で動作する１Ｍｂｉｔ級の大容量
ＥＥＰＲＯＭに対する要望が強くなっている。ここで、
ＥＥＰＲＯＭ（Ｅlectrically-Ｅrasable Ｐrogrammabl
e ＲＯＭ) とは、１ｂｙｔｅ（８ｂｉｔ）程度の小ブロ
ック毎に電気的書き換えが可能な浮遊ゲート電極型不揮
発性半導体記憶装置をさしている。

【０００３】以下、従来のＥＥＰＲＯＭの構造と動作を
説明する。

【０００４】図２０ａは、従来のＥＥＰＲＯＭのセルの
平面図である。図２０ｂは図２０ａのXXb-XXb 線におけ
る断面図、図２０ｃは図２０ａのXXc-XXc 線における断
面図である。図２０ａ〜図２０ｃに示すように、Ｐ型Ｓ
ｉ基板１０１内には、Ｐ型不純物をドープしてなるＰ型
ウェル１０２が形成されており、Ｐ型ウェル１０２内に
は、高濃度のＮ型不純物がドープされたドレイン拡散層
１０３と中間拡散層１０４とソース拡散層１０５とが、
互いに離間して形成されている。そして、溝型の素子分
離絶縁膜１１１により囲まれる領域にメモリセルが配置
されており、メモリセルは、ドレイン拡散層１０３と中
間層１０４との間に形成されたセレクトトランジスタＴ
rsと、中間拡散層１０４とソース拡散層１０５との間に
形成されたメモリトランジスタＴrmとを有している。

【０００５】上記メモリトランジスタＴmsは、一部がト
ンネル絶縁膜１０７となっているシリコン酸化膜からな
る第１のゲート絶縁膜１２０と、第１のポリシリコン膜
からなる浮遊ゲート電極１０８と、容量絶縁膜１０９
と、第２のポリシリコン膜からなる制御ゲート電極１１
０ａとを下方から順次積層してなるゲート構造を有して
おり、浮遊ゲート電極型不揮発性半導体記憶装置であ
る。ここで、第１のゲート絶縁膜１２０は厚みが約３０
ｎｍのシリコン酸化膜からなり、トンネル絶縁膜１０７
は厚みが約９ｎｍのシリコン酸化膜からなっている。そ
して、トンネル絶縁膜１０７は中間拡散層１０４上に設
けられている。また、制御ゲート電極１１０ａと中間拡
散層１０４，ソース拡散層１０５との間には、第２のゲ
ート絶縁膜１０６ａが介在している。

【０００６】ここで、トンネル絶縁膜１０７は、浮遊ゲ
ート電極１０８の下面全体，つまりＳｉ基板１０１のチ
ャネル領域の全面上に設けてもよいが、このようにチャ
ネル領域の一部の上のみにトンネル絶縁膜１０７を設け
ることにより、容量結合比の向上による書き換え電圧の
低電圧化、及びトンネル領域をマスク工程で確定するこ
とによる書き換え特性の安定化を図ることができる。

【０００７】一方、セレクトトランジスタＴrsは、第２
のポリシリコン膜からなるゲート電極１１０ｂと、シリ
コン酸化膜からなるゲート絶縁膜１０６ｂとを有する一
般的なＭＯＳトランジスタ構造を有している。

【０００８】図２１は、このＥＥＰＲＯＭのセルアレイ
の一部を示す回路図である。同図において、Ｔrwはメモ
リワード線選択用セレクトトランジスタである。

【０００９】図２２は、このＥＥＰＲＯＭのセルアレイ
の一部を示す平面図である。同図において、１１５はコ
ンタクト、１１６は金属配線である。

【００１０】図２１及び図２２を参照しながら、このＥ
ＥＰＲＯＭのセルアレイの回路構成及び平面構造につい
て説明する。メモリセルのドレイン拡散層１０５はビッ
ト線ＢＬ−０，１，…に接続され、ソース拡散層１０３
はソース線ＳＬ−０，１に接続されている。メモリトラ
ンジスタＴrmの制御ゲート電極１１０ａはメモリワード
線ＭＷ−０，１，２に接続され、セレクトトランジスタ
Ｔrsのゲート電極１１０ｂはセレクトワード線ＳＷ−
０，１，２に接続されている。ここで、メモリワード線
ＭＷ−０，１，２は８ビットごとに分割されており、例
えば１つのメモリワード線ＭＷ−０内の分割された１つ
の部分が８本のビット線ＢＬ−０〜７と交差するように
なっている。そして、メモリワード線選択用セレクトト
ランジスタＴrwとワード線ＷＬ−０，１とにより、各メ
モリワード線ＭＷ−０，０，１，２の分割された各部分
への独立な電圧制御が可能となっている。なお、ここで
は、８ビット毎に書き換え可能な場合の接続方法を示し
たが、メモリワード線ＭＷ−０，１，２に接続されるビ
ット数を変更すれば、独立に書き換え可能なビット数も
変更可能である。例えば、ＥＣＣ（ＥrrorＣhecking an
d Ｃorrecting）機能を持たせるために、８ビット分の
データを１２ビットで記憶させるよう１２ビットづつに
分割することもしばしば行われる。

【００１１】図２３ａ，図２３ｂは、このＥＥＰＲＯＭ
における消去動作を説明するための回路図及び断面図で
ある。

【００１２】図２３ａに示すように、消去されるセル
は、ワード線ＷＬ−０，セレクトワード線ＳＷ−１及び
ビット線ＢＬ−０，１，…，７によって選択される８ビ
ットのメモリセル群１１８である。ここで、ワード線Ｗ
Ｌ−０に１４Ｖの電圧を、セレクトワード線ＳＷ−１に
１７Ｖの電圧をそれぞれ印加することにより、消去され
る８ビットに接続されたメモリワード線ＭＷ−１の電位
は１４Ｖになる。また、ビット線ＢＬ−０，１，２，
…，７の電位は０Ｖであるから、中間拡散層１０４の電
位は０Ｖとなる。結局、消去されるメモリトランジスタ
Ｔrmにおいて、制御ゲート電極に１４Ｖの電圧が、中間
拡散層１０４とＰ型ウェル１０２とに０Ｖの電圧が印加
される。以上の電圧印加により、図２３ｂに示すよう
に、トンネル絶縁膜１０７を通過するトンネル電流が流
れ、浮遊ゲート電極１０８中に電子が注入される。そし
て、この電子の注入により、メモリセル群１１８中の各
メモリトランジスタＴrmのしきい値電圧が上昇し、例え
ば、約１Ｖのしきい値電圧となる。

【００１３】なお、図２３ａに示す条件で電圧を印加し
ても、非選択の他のメモリセルのメモリトランジスタＴ
rmの制御ゲート電極１１０ａと中間拡散層１０４の間に
は電位差が生じないため、非選択のメモリセル中のメモ
リトランジスタＴrmのしきい値電圧は変化しない。

【００１４】図２４ａ，２４ｂは、このＥＥＰＲＯＭに
おける書き込み動作を説明するための回路図及び断面図
である。

【００１５】図２４ａに示すように、書き込まれるセル
は、ワード線ＷＬ−０，セレクトワード線ＳＷ−１及び
ビット線ＢＬ−１によって選択される１ビットのメモリ
セル１１９である。ワード線ＷＬ−０に０Ｖの電圧を、
セレクトワード線ＳＷ−１に１７Ｖの電圧を印加するこ
とにより、書き込まれるメモリセル１１９中のメモリト
ランジスタＴrmが接続されたメモリワード線ＭＷ−１の
電位が０Ｖになる。また、ビット線ＢＬ−１の電位は１
４Ｖであるから、中間拡散層１０４の電位は１４Ｖとな
る。結局、書き込まれるメモリセル１１９において、中
間拡散層１０４に１４Ｖの電圧が、制御ゲート電極１１
０ａ，ソース拡散層１０５及びＰ型ウェル１０２に０Ｖ
の電圧が印加される。以上の電圧印加により、図２４ｂ
に示すように、トンネル絶縁膜１０７を通過するトンネ
ル電流が流れ、浮遊ゲート電極１０８中の電子が中間拡
散層１０４に引き抜かれ、メモリセル１１９中のメモリ
トランジスタＴrmのしきい値電圧が降下し、例えば約−
１Ｖとなる。

【００１６】なお、図２４ａに示す条件で電圧を印加し
ても、非選択の他のメモリセルのメモリトランジスタＴ
rmの制御ゲート電極１１０ａと中間拡散層１０４の間に
は電位差が生じないため、非選択のメモリセル中のメモ
リトランジスタＴrmのしきい値電圧は変化しない。

【００１７】図２５ａ，２５ｂは、このＥＥＰＲＯＭに
おける読み出し動作を説明するための回路図及び断面図
である。

【００１８】図２５ａに示すように、読み出されるセル
は、セレクトワード線ＳＷ−１とビット線ＢＬ−１とに
より選択される１ビットのメモリセル１２１である。ワ
ード線ＷＬ−０に０Ｖの電圧を、セレクトワード線ＳＷ
−１に２．５Ｖの電圧を印加することにより、読み出さ
れるメモリセル１２１内のメモリトランジスタＴrmの制
御ゲート電極１１０ａの電位が０Ｖになる。また、ビッ
ト線ＢＬ−１の電位は１Ｖであるから、中間拡散層１０
４の電位は１Ｖとなる。結局、読み出されるメモリセル
１２１において、制御ゲート電極１１０ａに０Ｖの電圧
が、中間拡散層１０４に１Ｖの電圧が、ソース拡散層５
に０Ｖの電圧が、Ｐ型ウェル１０２に０Ｖの電圧がそれ
ぞれ印加される。以上の電圧印加により、選択したメモ
リセル１２１が書き込み状態であった場合、すなわちメ
モリトランジスタＴrmのしきい値電圧が約−１Ｖである
場合には、図２５ｂに示すように、メモリトランジスタ
ＴrmとセレクトトランジスタＴrsのチャネルがオン状態
となり、ドレイン拡散層１０３とソース拡散層１０５の
間に電流が流れる。逆に、選択したメモリセル１２１が
消去状態であった場合、すなわちメモリトランジスタＴ
rmのしきい値電圧が約１Ｖである場合には、メモリセル
１２１中のメモリトランジスタＴrmがオフ状態となり、
ドレイン拡散層１０３とソース拡散層１０５との間に電
流が流れない。

【００１９】このように、メモリセルのドレイン拡散層
１０３とソース拡散層１０５の間に電流が流れるかどう
かによって、メモリセル１２１中のメモリセルトランジ
スタＴrmが書き込み状態か消去状態かを判別できる。

【００２０】

【発明が解決しようとする課題】しかしながら、上記従
来の浮遊ゲート電極型不揮発性半導体記憶装置であるＥ
ＥＰＲＯＭには、以下のような不具合もある。

【００２１】すなわち、トランジスタを駆動する周辺制
御回路に配置される高耐圧トランジスタの微細化であ
る。従来のＥＥＰＲＯＭでは、メモリセルトランジスタ
Ｔrmの制御ゲート電極と基板領域との間には最大１７Ｖ
の電圧が印加されるので、周辺制御回路に配置される高
耐圧トランジスタのゲート絶縁膜の膜厚を約３０ｎｍに
設定する必要があり、また、ソース・ドレイン拡散層の
構造も高耐圧化のための特別の工夫が必要であった。こ
のため、周辺制御回路に配置される高耐圧トランジスタ
のゲート長は１．５μｍ以上にしておく必要があり、装
置全体の低電圧化を実現しようとすると、単位ゲート幅
あたりの電流駆動能力を十分確保することができないお
それがあった。

【００２２】また、外部から供給される電源電圧の低電
圧化が進む中で、１７Ｖの電圧をＥＥＰＲＯＭの内部で
生成するために、多段の内部電圧生成回路を設ける必要
があるが、このような多段の内部電圧生成回路を設ける
ことにより、電圧生成回路の占有面積が増大するなど、
１Ｍｂｉｔ級の大容量のＥＥＰＲＯＭを実現するために
必要な高集積化が阻害されるおそれがある。

【００２３】本発明の目的は、外部から供給する電源電
圧が低電圧化されたときにも装置全体の占有面積の増大
を抑制しうる浮遊ゲート電極型半導体記憶装置及びその
駆動方法を提供することにある。

【００２４】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、半導体基板のウェルの上に、複数のメモリ
セルを行列状に配置してなるメモリセルアレイを有する
不揮発性半導体記憶装置であって、上記メモリセルは、
上記半導体基板のソース拡散層とドレイン拡散層との間
に、上記半導体基板の上に形成された電荷の蓄積が可能
な電荷蓄積部、該電荷蓄積部の上に形成された制御ゲー
ト電極を有するメモリトランジスタを設けて構成され、
上記メモリトランジスタの制御ゲート電極同士を接続す
るメモリワード線と、上記メモリトランジスタのドレイ
ン拡散層同士を接続するビット線とを備え、上記ウェル
は、上記メモリワード線に沿った方向において複数のメ
モリセル毎に互いに電気的に分離された複数の部分ウェ
ルに分割され、かつ、上記部分ウェル毎に電位が制御可
能に構成されている。

【００２５】これにより、不揮発性半導体記憶装置を動
作させるための電源を低電圧化しつつ、不揮発性半導体
記憶装置全体の小型化を図ることができる。従来の不揮
発性半導体記憶のウェル構造では、全てのメモリセルが
共通のウェルに配置されており、また、ウェルと半導体
基板とが電気的に接続されているために、ウェルには接
地電位以外を印加できなかった。それに対し、この不揮
発性半導体記憶装置においては、ウェルが複数の部分ウ
ェルに分割され、各部分ウェルごとに電位が制御可能に
構成されているので、あるメモリセルの電荷蓄積部と半
導体基板との間で電子の移動を行なわせようとする際
に、当該メモリセルの制御ゲート電極に印加する電圧を
多様に選択することが可能になる。例えば共通のメモリ
ワード線に接続され、かつ共通の部分ウェルに配置され
る複数のメモリセル群を一括消去する場合に、メモリセ
ル群が配置されている部分ウェルと選択メモリワード線
との電位差さえ適宜設定すればよいので、例えば部分ウ
ェルの電圧を負にしてメモリワード線の電圧を低電圧化
することも可能である。その場合、他の部分ウェルの電
圧を適宜設定することで、他の部分ウェルに配置されて
いるメモリセルにおける消去は容易に禁止することがで
きる。

【００２６】その結果、制御ゲート電極の最大印加電圧
の降下による周辺回路における昇圧回路の段数の低減と
周辺回路における高耐圧トランジスタの低電圧化が可能
となる。ここで、高電圧になるほど生成効率の低下する
昇圧回路の構成を簡素化できることから、周辺回路の回
路面積も低減できる。したがって、低電圧化を図りつ
つ、回路面積の低減と高耐圧トランジスタの微細化によ
る不揮発性半導体記憶装置全体の小型化が可能になる。

【００２７】上記不揮発性半導体記憶装置において、上
記各部分ウェルは、上記半導体基板の主面に沿った方向
においては部分ウェルとは逆導電型の第２のウェル及び
埋め込み絶縁膜のうちのいずれか一方により互いに電気
的に分離され、半導体基板の主面に垂直な方向において
は部分ウェルとは逆導電型の深い第３のウェル及び絶縁
層のうちのいずれか一方により互いに電気的に分離され
ていることにより、比較的簡単な構造でウェルの分割を
実現できる。

【００２８】上記不揮発性半導体記憶装置において、上
記メモリセルに、上記半導体基板のソース拡散層とドレ
イン拡散層との間に、上記半導体基板の上に形成された
ゲート絶縁膜及び該ゲート絶縁膜の上に形成された選択
ゲート電極を有し、上記メモリトランジスタとは離間し
て配置されたセレクトトランジスタと、上記メモリトラ
ンジスタとセレクトトランジスタとの間に位置する半導
体基板内の領域に形成された中間拡散層とをさらに設
け、上記メモリトランジスタの電荷蓄積部を、上記半導
体基板の上に形成されトンネル電流の通過が可能な厚み
を有するトンネル絶縁膜、該トンネル絶縁膜の上に形成
された電荷の蓄積が可能な浮遊ゲート電極、及び該浮遊
ゲート電極の上に形成された容量絶縁膜により構成する
ことにより、メモリセルのデータを迅速かつ確実に読み
出すことができ、ＥＥＰＲＯＭとしての機能を確実に発
揮することができる。

【００２９】上記不揮発性半導体記憶装置において、上
記セレクトトランジスタを上記中間拡散層とドレイン拡
散層との間に配置し、上記メモリトランジスタを上記中
間拡散層とソース拡散層との間に配置し、かつメモリト
ランジスタの浮遊ゲート電極を中間拡散層とオーバーラ
ップさせて、上記トンネル絶縁膜を、上記中間拡散層と
浮遊ゲート電極とがオーバーラップしている部分に設け
ることができる。

【００３０】また、上記不揮発性半導体記憶装置におい
て、上記セレクトトランジスタを上記中間拡散層とソー
ス拡散層との間に配置し、上記メモリトランジスタを上
記中間拡散層とドレイン拡散層との間に配置し、かつメ
モリトランジスタの浮遊ゲート電極をドレイン拡散層と
オーバーラップさせて、上記トンネル絶縁膜を、上記ド
レイン拡散層と浮遊ゲート電極とがオーバーラップして
いる部分に設けることにより、セレクトトランジスタの
ゲート絶縁膜を薄膜化でき、かつセレクトトランジスタ
のゲート電極のゲート長及びゲート幅の短縮による微細
化を実現することができる。

【００３１】上記不揮発性半導体記憶装置において、上
記セレクトトランジスタを上記中間拡散層とソース拡散
層との間に配置し、上記トンネル絶縁膜を上記メモリト
ランジスタのチャネル領域の上方全体に設けることによ
り、バンド・バンド間トンネル電流によるホール電流の
発生がない状態での電子の移動を行なわせることができ
るので、トンネル絶縁膜の劣化を抑制することができ、
信頼性を維持しつつデータの書き換えを行なうことがで
きる回数の向上を図ることができる。

【００３２】上記不揮発性半導体記憶装置において、上
記ソース拡散層につながり、ビット線毎に独立して、ビ
ット線に平行に形成されているソース線をさらに備える
ことにより、電荷蓄積部への電子の出し入れの制御が簡
単になる。

【００３３】上記不揮発性半導体記憶装置において、上
記セレクトトランジスタのゲート絶縁膜を上記メモリト
ランジスタのトンネル絶縁膜と共通の絶縁性材料により
構成し、上記セレクトトランジスタのゲート電極を上記
メモリトランジスタの浮遊ゲート電極と共通の導電性材
料により構成し、上記セレクトトランジスタに、上記メ
モリトランジスタの容量絶縁膜と共通の絶縁性材料によ
り構成されるダミー絶縁膜と、上記メモリトランジスタ
の制御ゲート電極と共通の導電性材料により構成される
ダミー電極とをさらに設けることにより、製造工程の簡
素化による製造コストの低減を図ることができる。

【００３４】本発明の第１の不揮発性半導体記憶装置の
駆動方法は、半導体基板のウェル領域の上に複数のメモ
リセルを行列状に配置してなるメモリセルアレイを有す
る不揮発性半導体記憶装置の駆動方法であって、上記メ
モリセルは、上記半導体基板のソース拡散層と中間拡散
層との間に、上記半導体基板の上に形成されトンネル電
流の通過が可能な厚みを有するトンネル絶縁膜、該トン
ネル絶縁膜の上に形成され電荷の蓄積が可能な浮遊ゲー
ト電極、該浮遊ゲート電極の上に形成された容量絶縁
膜、及び該容量絶縁膜の上に形成された制御ゲート電極
を有するメモリトランジスタを配置する一方、上記半導
体基板のドレイン拡散層と中間拡散層との間に、上記半
導体基板の上に形成された第２のゲート絶縁膜及び該第
２のゲート絶縁膜の上に形成された選択ゲート電極を有
するセレクトトランジスタを上記メモリトランジスタと
は離間して配置して構成されており、上記メモリトラン
ジスタの浮遊ゲート電極は中間拡散層とオーバーラップ
していて、上記トンネル絶縁膜は、上記中間拡散層と浮
遊ゲート電極とがオーバーラップしている部分に設けら
れており、上記ウェルはメモリワード線に沿った方向に
おいて複数のメモリセル毎に互いに電気的に分離された
複数の部分ウェルに分割されており、行に沿って延びて
上記メモリトランジスタの制御ゲート電極同士を接続す
る複数のメモリワード線と、列に沿って延びて上記メモ
リトランジスタのドレイン拡散層同士を接続するビット
線と、行に沿って延びて上記セレクトトランジスタのゲ
ート電極同士を接続するセレクトワード線とを備えてい
る不揮発性半導体記憶装置を前提とする。そして、上記
各部分ウェルに個別の電圧を印加して上記各メモリワー
ド線及び各ビット線の電圧を制御することにより、選択
されたメモリセルが配置される選択部分ウェル内で、共
通のメモリワード線に接続される複数のメモリセルごと
に浮遊ゲート電極と半導体基板との間で電子の移動を行
なわせる方法である。

【００３５】この方法により、部分ウェルの電圧を個別
に制御できることから、浮遊ゲート電極と半導体基板と
の電子の移動を行なわせる際の制御ゲート電極の電圧を
多様に設定することが可能になり、制御ゲート電極に印
加される電圧の低電圧化も可能となる。従って、不揮発
性半導体記憶装置を低電圧で動作させることが可能とな
る。

【００３６】上記第１の不揮発性半導体記憶装置の駆動
方法において、上記浮遊ゲート電極と半導体基板との間
で電子を移動させることにより消去を行なう際には、選
択されたメモリセルが接続される選択メモリワード線に
第１極性の消去用メモリワード線電圧を、上記選択部分
ウェルに上記第１極性とは逆の第２極性の消去用ウェル
電圧を印加して、選択部分ウェル上に設けられかつ選択
メモリワード線に接続される複数のメモリセルの一括消
去を行なうことができる。

【００３７】この方法により、比較的低電圧でＥＥＰＲ
ＯＭとしての機能を発揮させることが可能となる。すな
わち、制御ゲート電極の電圧を従来より低くしても部分
ウェルに負の電圧を印加できることから、電子の移動に
必要な制御ゲート電極−部分ウェル間の電圧を確保する
ことができる。そして、このように制御ゲート電極の電
圧を低くすることができるので、高電圧になるほど生成
効率の低下する昇圧回路の構成を簡素化でき、不揮発性
半導体記憶装置全体の小型化を図ることができる。

【００３８】上記第１の不揮発性半導体記憶装置の駆動
方法おいて、上記消去を行なう際には、非選択のメモリ
ワード線に、上記消去用メモリワード線電圧と上記消去
用ウェル電圧との中間の電圧を印加することにより、選
択部分ウェルに配置された非選択のメモリセルにおける
浮遊ゲート電極−半導体基板間の電子の移動をより確実
に抑制することができる。

【００３９】また、上記消去を行なう際には、非選択の
部分ウェルに、上記消去用メモリワード線電圧と上記消
去用ウェル電圧との中間の電圧を印加することにより、
非選択の部分ウェルに配置されたメモリセルにおける浮
遊ゲート電極−半導体基板間の電子の移動をより確実に
抑制することができる。

【００４０】上記第１の不揮発性半導体記憶装置の駆動
方法において、上記浮遊ゲート電極と半導体基板との間
で電子を移動させることにより書き込みを行なう際に
は、選択されたメモリセルが接続される選択メモリワー
ド線に第２極性の書き込み用メモリワード線電圧を、選
択されたメモリセルが接続される選択ビット線に第１極
性の書き込み用ビット線電圧を、選択されたメモリセル
が接続される選択セレクトワード線に上記書き込み用ビ
ット線電圧よりも絶対値の大きい第１極性の電圧を印加
して、選択メモリワード線及び選択ビット線に接続され
るメモリセルの書き込みを行なうことができる。

【００４１】この方法により、書き込みの際にも上述の
ような制御ゲート電極の低電圧化を図ることができる。

【００４２】上記第１の不揮発性半導体記憶装置の駆動
方法において、上記書き込みを行なう際には、非選択の
メモリワード線に、上記書き込み用メモリワード線電圧
と上記書き込み用ビット線電圧との中間の電圧を印加す
ることにより、選択部分ウェルに配置された非選択のメ
モリセルにおける浮遊ゲート電極−半導体基板間の電子
の移動を確実に抑制することができる。

【００４３】上記第１の不揮発性半導体記憶装置の駆動
方法において、上記書き込みを行なう際には、非選択の
ビット線に、上記書き込み用メモリワード線電圧と上記
書き込み用ビット線電圧との中間の電圧を印加すること
により、全ての非選択のメモリセルにおける浮遊ゲート
電極−半導体基板間の電子の移動をより確実に抑制する
ことができる。

【００４４】上記第１の不揮発性半導体記憶装置の駆動
方法において、読み出しを行なう際には、読み出される
メモリセルが接続される選択セレクトワード線に正の読
み出し用セレクトワード線電圧を、選択メモリワード線
に接地電位を、選択ビット線に正の読み出し用ビット線
電圧を印加することにより、浮遊ゲート電極における電
子の有無に応じたメモリトランジスタのしきい値電圧の
相違を利用して、任意のメモリセルのデータを検知する
ことができる。

【００４５】本発明の第２の不揮発性半導体記憶装置の
駆動方法は、半導体基板のウェル領域の上に複数のメモ
リセルを行列状に配置してなるメモリセルアレイを有す
る不揮発性半導体記憶装置の駆動方法であって、上記メ
モリセルは、上記半導体基板のドレイン拡散層と中間拡
散層との間に、上記半導体基板の上に形成されトンネル
電流の通過が可能な厚みを有するトンネル絶縁膜、該ト
ンネル絶縁膜の上に形成され電荷の蓄積が可能な浮遊ゲ
ート電極、該浮遊ゲート電極の上に形成された容量絶縁
膜、及び該容量絶縁膜の上に形成された制御ゲート電極
を有するメモリトランジスタを配置する一方、上記半導
体基板のソース拡散層と中間拡散層との間に、上記半導
体基板の上に形成された第２のゲート絶縁膜及び該第２
のゲート絶縁膜の上に形成された選択ゲート電極を有す
るセレクトトランジスタを上記メモリトランジスタとは
離間して配置して構成されており、上記メモリトランジ
スタの浮遊ゲート電極はドレイン拡散層とオーバーラッ
プしていて、上記トンネル絶縁膜は、上記ドレイン拡散
層と浮遊ゲート電極とがオーバーラップしている部分に
設けられており、上記ウェルはメモリワード線に沿った
方向において複数のメモリセル毎に互いに電気的に分離
された複数の部分ウェルに分割されており、行に沿って
延びて上記メモリトランジスタの制御ゲート電極同士を
接続する複数のメモリワード線と、列に沿って延びて上
記メモリトランジスタのドレイン拡散層同士を接続する
ビット線と、行に沿って延びて上記セレクトトランジス
タのゲート電極同士を接続するセレクトワード線とを備
えている不揮発性半導体記憶装置を前提としている。そ
して、上記各部分ウェルに個別の電圧を印加して上記各
メモリワード線及びビット線の電圧を制御することによ
り、選択されたメモリセルが配置される選択部分ウェル
内で、共通のメモリワード線に接続される複数のメモリ
セルごとに浮遊ゲート電極と半導体基板との間で電子の
移動を行なわせる方法である。

【００４６】この方法により、上記第１の不揮発性記憶
装置の駆動方法と同様の効果を発揮することができる上
記第２の不揮発性半導体記憶装置の駆動方法において、
上記浮遊ゲート電極と半導体基板との間で電子を移動さ
せることにより消去を行なう際には、選択されたメモリ
セルが接続される選択メモリワード線に第１極性の消去
用メモリワード線電圧を、上記選択部分ウェルに上記第
１極性とは逆の第２極性の消去用ウェル電圧を印加し
て、選択部分ウェル上に設けられかつ選択メモリワード
線に接続される複数のメモリセルの一括消去を行なうこ
とができる。

【００４７】この方法により、上記第１の不揮発性記憶
装置の駆動方法と同様に、制御ゲート電極に印加する電
圧の低電圧化による不揮発性半導体記憶装置全体の小型
化を図ることができる。

【００４８】上記第２の不揮発性半導体記憶装置の駆動
方法において、上記消去を行なう際には、非選択メモリ
ワード線に、上記消去用メモリワード線電圧と上記消去
用ウェル電圧との中間の電圧を印加することにより、選
択部分ウェルに配置された非選択のメモリセルにおける
浮遊ゲート電極−半導体基板間の電子の移動をより確実
に抑制することができる。

【００４９】上記第２の不揮発性半導体記憶装置の駆動
方法において、上記消去を行なう際には、非選択の部分
ウェルに、上記消去用メモリワード線電圧と上記消去用
ウェル電圧の中間電位を印加することにより、非選択の
部分ウェルに配置されたメモリセルにおける浮遊ゲート
電極−半導体基板間の電子の移動をより確実に抑制する
ことができる。

【００５０】上記第２の不揮発性半導体記憶装置の駆動
方法において、上記浮遊ゲート電極と半導体基板との間
で電子を移動させることにより書き込みを行なう際に
は、選択されたメモリセルが接続される選択メモリワー
ド線に第２極性の書き込み用メモリワード線電圧を、選
択されたメモリセルが接続される選択ビット線に第１極
性の書き込み用ビット線電圧を印加して、選択メモリワ
ード線及び選択ビット線に接続されるメモリセルの書き
込みを行なうことができる。

【００５１】この方法により、上記第１の不揮発性半導
体記憶装置の駆動方法における電子の書き込み動作と同
様の効果を発揮でき、かつ、上記第１の不揮発性半導体
記憶装置に駆動方法における書き込み動作に比べて、ビ
ット線の電位を直接書き込みに利用できることから、セ
レクトワード線に書き込み用ビット線電圧よりも絶対値
の大きい電圧を印加する必要がないので、セレクトトラ
ンジスタの微細化を図ることができる利点がある。

【００５２】上記第２の不揮発性半導体記憶装置の駆動
方法において、上記書き込みを行なう際には、非選択の
メモリワード線に、上記書き込み用メモリワード線電圧
と上記書き込み用ビット線電圧との中間の電圧を印加す
ることにより、非選択のメモリセルにおける浮遊ゲート
電極−半導体基板間の電子の移動をより確実に抑制する
ことができる。

【００５３】上記第２の不揮発性半導体記憶装置の駆動
方法において、上記書き込みを行なう際には、非選択の
ビット線に、上記書き込み用メモリワード線電圧と上記
書き込み用ビット線電圧との中間の電圧を印加すること
により、非選択のメモリセルにおける浮遊ゲート電極−
半導体基板間の電子の移動をより確実に抑制することが
できる。

【００５４】上記第２の不揮発性半導体記憶装置の駆動
方法において、読み出しを行なう際は、読み出されるメ
モリセルが接続される選択セレクトワード線に正の読み
出し用セレクトワード線電圧を、選択メモリワード線に
接地電位を、選択ビット線に読み出し用ビット線電圧を
印加することにより、浮遊ゲート電極における電子の有
無に応じたメモリトランジスタのしきい値電圧の相違を
利用して、任意のメモリセルのデータを検知することが
できる。

【００５５】本発明の第３の不揮発性半導体記憶装置の
駆動方法は、半導体基板のウェル領域の上に複数のメモ
リセルを行列状に配置してなるメモリセルアレイを有す
る不揮発性半導体記憶装置の駆動方法であって、上記メ
モリセルは、上記半導体基板のドレイン拡散層と中間拡
散層との間に、上記半導体基板の上に形成されトンネル
電流の通過が可能な厚みを有するトンネル絶縁膜、該ト
ンネル絶縁膜の上に形成され電荷の蓄積が可能な浮遊ゲ
ート電極、該浮遊ゲート電極の上に形成された容量絶縁
膜、及び該容量絶縁膜の上に形成された制御ゲート電極
を有するメモリトランジスタを配置する一方、上記半導
体基板のソース拡散層と中間拡散層との間に、上記半導
体基板の上に形成された第２のゲート絶縁膜及び該第２
のゲート絶縁膜の上に形成された選択ゲート電極を有す
るセレクトトランジスタを上記メモリトランジスタとは
離間して配置して構成されており、上記トンネル絶縁膜
は、上記メモリトランジスタのチャネル領域の上方全体
に設けられており、上記ウェルはメモリワード線に沿っ
た方向において複数のメモリセル毎に互いに電気的に分
離された複数の部分ウェルに分割されており、行に沿っ
て延びて上記メモリトランジスタの制御ゲート電極同士
を接続する複数のメモリワード線と、列に沿って延びて
上記メモリトランジスタのドレイン拡散層同士を接続す
るビット線と、行に沿って延びて上記セレクトトランジ
スタのゲート電極同士を接続するセレクトワード線とを
備えている不揮発性半導体記憶装置を前提としている。
そして、上記各部分ウェルに個別の電圧を印加して上記
各メモリワード線及びビット線の電圧を制御することに
より、選択されたメモリセルが配置される選択部分ウェ
ル内で、共通のメモリワード線に接続される複数のメモ
リセルごとに浮遊ゲート電極と半導体基板との間で電子
の移動を行なわせる方法である。

【００５６】これにより、上記第１，第２の不揮発性半
導体記憶装置と同様の効果に加え、広いトンネル絶縁膜
を利用して電子の移動を行なわせることができるので、
トンネル絶縁膜の劣化を抑制することができ、信頼性を
維持しつつデータの書き換えを行なうことができる回数
の向上を図ることができる。

【００５７】上記第３の不揮発性半導体記憶装置の駆動
方法において、上記浮遊ゲート電極と半導体基板との間
で電子を移動させることにより消去を行なう際には、選
択されたメモリセルが接続される選択メモリワード線に
第１極性の消去用メモリワード線電圧を、上記選択部分
ウェルに上記第１極性とは逆の第２極性の消去用ウェル
電圧を印加して、選択部分ウェル上に設けられかつ選択
メモリワード線に接続される複数のメモリセルの一括消
去を行なうことができる。

【００５８】この方法により、上記第１の不揮発性記憶
装置の駆動方法における消去動作と同様に、制御ゲート
電極に印加する電圧の低電圧化による不揮発性半導体記
憶装置全体の小型化を図ることができる。

【００５９】上記第３の不揮発性半導体記憶装置の駆動
方法において、上記消去を行なう際には、非選択メモリ
ワード線に、上記消去用メモリワード線電圧と上記消去
用ウェル電圧との中間の電圧を印加することより、選択
部分ウェルに配置された非選択のメモリセルにおける浮
遊ゲート電極−半導体基板間の電子の移動をより確実に
抑制することができる。

【００６０】上記第３の不揮発性半導体記憶装置の駆動
方法において、上記消去を行なう際には、非選択の部分
ウェルに、上記消去用メモリワード線電圧と上記消去用
ウェル電圧との中間の電圧を印加することにより、非選
択の部分ウェルに配置されたメモリセルにおける浮遊ゲ
ート電極−半導体基板間の電子の移動をより確実に抑制
することができる。

【００６１】上記第３の不揮発性半導体記憶装置の駆動
方法において、上記浮遊ゲート電極と半導体基板との間
で電子を移動させることにより書き込みを行なう際に
は、選択されたメモリセルが接続される選択メモリワー
ド線に第２極性の書き込み用メモリワード線電圧を、選
択されたメモリセルが接続される選択ビット線に第１極
性の書き込み用ビット線電圧を印加して、選択メモリワ
ード線及び選択ビット線に接続されるメモリセルの書き
込みを行なうことができる。

【００６２】この方法により、上記第２の不揮発性半導
体記憶装置の駆動方法における電子の引き抜き動作と同
様の効果を発揮できる。

【００６３】上記第３の不揮発性半導体記憶装置の駆動
方法において、上記書き込みを行なう際には、非選択の
メモリワード線に、上記書き込み用メモリワード線電圧
と上記書き込み用ビット線電圧との中間の電圧を印加す
ることにより、非選択のメモリセルにおける浮遊ゲート
電極−半導体基板間の電子の移動をより確実に抑制する
ことができる。

【００６４】上記第３の不揮発性半導体記憶装置の駆動
方法において、上記書き込みを行なう際には、非選択の
ビット線もしくは非選択の部分ウェルに、上記書き込み
用メモリワード線電圧と上記書き込み用ビット線電圧と
の中間の電圧を印加することにより、非選択のメモリセ
ルにおける浮遊ゲート電極−半導体基板間の電子の移動
をより確実に抑制することができる。

【００６５】上記第３の不揮発性半導体記憶装置の駆動
方法において、読み出しを行なう際には、読み出される
メモリセルが接続される選択セレクトワード線に正の読
み出し用セレクトワード線電圧を、選択メモリワード線
に接地電位を、選択ビット線に正の読み出し用ビット線
電圧を印加するにより、浮遊ゲート電極における電子の
有無に応じたメモリトランジスタのしきい値電圧の相違
を利用して、任意のメモリセルのデータを検知すること
ができる。

【００６６】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００６７】（第１の実施形態）まず、本発明の第１の
実施形態における浮遊ゲート電極型不揮発性半導体記憶
装置であるＥＥＰＲＯＭ及びその駆動方法について説明
する。

【００６８】−メモリセル構造− 図１ａは、本実施形態におけるＥＥＰＲＯＭのメモリセ
ルの一部を示す平面図である。図１ｂは図１ａのIb-Ib
線における断面図、図１ｃは図１ａのIc-Ic 線における
断面図である。ただし、図１ａ，図１ｂ，図１ｃの縮尺
は共通でない。図１ａ〜図１ｃに示すように、Ｐ型Ｓｉ
基板１内には、Ｐ型不純物をドープしてなるＰ型ウェル
２が形成されており、Ｐ型ウェル２内には、高濃度のＮ
型不純物がドープされたドレイン拡散層３と中間拡散層
４とソース拡散層５とが、互いに離間して形成されてい
る。そして、溝型の素子分離絶縁膜１１により囲まれる
領域にメモリセルが配置されており、メモリセルは、ド
レイン拡散層３と中間層４との間に形成されたセレクト
トランジスタＴrsと、中間拡散層４とソース拡散層５と
の間に形成されたメモリトランジスタＴrmとを有してい
る。

【００６９】上記メモリトランジスタＴmsは、一部がト
ンネル絶縁膜７となっているシリコン酸化膜からなる第
１のゲート絶縁膜２０と、第１のポリシリコン膜からな
る浮遊ゲート電極８と、容量絶縁膜９と、第２のポリシ
リコン膜からなる制御ゲート電極１０ａとを下方から順
次積層してなる浮遊ゲート電極型のゲート構造を有して
いる。ここで、第１のゲート絶縁膜２０は厚みが約３０
ｎｍのシリコン酸化膜からなり、トンネル絶縁膜７は厚
みが約９ｎｍのシリコン酸化膜からなっている。そし
て、トンネル絶縁膜７は中間拡散層４上に設けられてい
る。また、制御ゲート電極１０ａと中間拡散層４，ソー
ス拡散層５との間には、厚みが約３０ｎｍのシリコン酸
化膜からなる第２のゲート絶縁膜６ａが介在している。

【００７０】一方、セレクトトランジスタＴrsは、第２
のポリシリコン膜からなるゲート電極１０ｂと、シリコ
ン酸化膜からなるゲート絶縁膜６ｂとを有する一般的な
ＭＯＳトランジスタ構造を有している。

【００７１】ここで、本実施形態におけるＥＥＰＲＯＭ
の特徴は、Ｐ型ウェル２は、メモリワード線に沿った方
向において、Ｎ型ウェル１７及び深いＮ型ウェル１８に
より、複数の（８ビットの）メモリセル毎に互いに電気
的に分離された複数の部分ウェル２ａ，２ｂ，２ｃ，…
に分割されている点である。

【００７２】なお、図１ａ，１ｃには、見やすくするた
めに共通の部分ウェル２ａ内に３個のメモリトランジス
タＴrmしか図示されていないが、実際には部分ウェル２
ａ内には８個のメモリトランジスタＴrmが配置されてい
る。また、図１ａにおいては、深いＮウェル１８及び素
子分離絶縁膜１１の図示が省略されている。さらに、図
１ｂ，図１ｃにおいては、ビット線ＢＬの図示が省略さ
れている。

【００７３】図１ｃには、Ｐ型ウェル２がＮ型ウェル１
７及び深いＮ型ウェル１８により複数の部分ウェル２ａ
〜２ｃに分割されている例が示されているが、Ｎ型ウェ
ル１７の代わりに絶縁膜を埋め込んだトレンチ分離構造
を用いてもよい。また、深いＮ型ウェル１８の代わりに
ＳＯＩウェハーの絶縁体領域を用いる構造としてもよ
い。

【００７４】−メモリセルアレイの構成− 図２は、このＥＥＰＲＯＭのメモリセルアレイの一部を
示す回路図である。図３は、このＥＥＰＲＯＭのメモリ
セルアレイの一部を示す平面図である。同図において、
１５はコンタクトである。なお、現実に実施しているＥ
ＥＰＲＯＭのメモリセルアレイにおいてはメモリセル及
び各信号線（メモリワード線ＭＷ，セレクトワード線Ｓ
Ｗ，ビット線ＢＬ，ソース線ＳＬ，ウェル配線ＰＷ，Ｎ
Ｔなど）の数は極めて多数であるが、本出願の図面にお
いては、理解を容易にするためにそれらの一部のみが図
示されている。

【００７５】図２及び図３を参照しながら、このＥＥＰ
ＲＯＭのメモリセルアレイの回路構成及び平面構造につ
いて説明する。メモリセルのドレイン拡散層５はビット
線ＢＬ−０，１，…に接続され、ソース拡散層３はソー
ス線ＳＬ−０，１に接続されている。メモリトランジス
タＴrmの制御ゲート電極１０ａはメモリワード線ＭＷ−
０，１，２に接続され、セレクトトランジスタＴrsのゲ
ート電極１０ｂはセレクトワード線ＳＷ−０，１，２に
接続されている。ここで、メモリワード線ＭＷ−０，
１，２は８ビットごとに分割されており、例えば１つの
メモリワード線ＭＷ−０内の分割された１つの部分が８
本のビット線ＢＬ−０，１，２，…，７と交差するよう
になっている。

【００７６】ここで、Ｐ型ウェル２は、ワード線（メモ
リサード線及びセレクトワード線）に沿った方向におい
て８ビット毎に各部分ウェル２ａ〜２ｃに分離されてお
り、ビット線に沿った方向においては分離されていな
い。そして、各部分ウェル２ａ，２ｂは、Ｐ型ウェル配
線ＰＷ−０，１に接続され、Ｐ型ウェル２のうちの部分
ウェル２ａ，２ｂに個別に電圧を供給することが可能に
構成されている。つまり、いわゆるフラッシュメモリの
ごとく共通のワード線に接続されるメモリセル全てを一
括消去するだけでなく、共通のワード線に接続されるメ
モリセルのうち複数個のメモリセル群のみを一括消去す
ることも可能に構成されている。

【００７７】なお、部分ウェル２ｃにもＰ型ウェル配線
が接続されているが、構造を簡略化してわかりやすく示
すべく、図２及び後述の各図においては、部分ウェル２
ｃに接続されるＰ型ウェル配線の図示が省略されてい
る。また、深いＮ型ウェル１８は、Ｎ型ウェル配線ＮＴ
に接続されている。また、図３においては、深いＮウェ
ル１８及び素子分離絶縁膜１１の図示が省略されてい
る。

【００７８】ここで、Ｐ型ウェル２を８ビット毎に部分
ウェル２ａ〜２ｃに分割したのは、消去単位として８ビ
ットを想定したためであり、もし、１６ビット毎に消去
したいのであれば、Ｐ型ウェル２を１６ビット毎に分割
すればよい。

【００７９】また、ワード線に沿った方向において分割
されたＰ型ウェル２の各部分ウェル２ａ〜２ｃについて
は、デコーダ回路により電圧を制御することが可能であ
る。なお、ビット線に沿った方向においては、Ｐ型ウェ
ル２の電位は共通の電位になるよう制御されるため、こ
の方向においてＰ型ウェル２を分割する必要はない。

【００８０】さらに、本実施形態のＥＥＰＲＯＭにおい
ては、図２１，図２２に示す従来のＥＰＲＯＭに設けら
れていたメモリワード選択用セレクトトランジスタＴrw
がなくても、後述するように共通のメモリワード線に接
続され共通の部分ウェルに配置される複数のメモリセル
群を一括消去できる点も特徴である。これは、Ｐ型ウェ
ル２をワード線に沿った方向において複数の部分ウェル
２ａ〜２ｃに分割しているために、従来のＥＥＰＲＯＭ
のごとく誤書き込み，誤消去を考慮する必要がないから
である。

【００８１】そして、メモリワード選択用セレクトトラ
ンジスタが不要な分占有面積を低減することができる。

【００８２】−消去動作−図４ａ，図４ｂは、このＥＥ
ＰＲＯＭにおける消去動作を説明するための回路図及び
断面図である。

【００８３】図４ａに示すように、消去されるセルは、
メモリワード線ＭＷ−１，Ｐ型ウェル配線ＰＷ−０，ソ
ース線ＳＬ−０，及びビット線ＢＬ−０，１，…，７に
よって選択される８ビットのメモリセル群２１である。
メモリワード線ＭＷ−１に７Ｖの電圧（消去用メモリワ
ード線電圧）を、Ｐ型ウェル配線ＰＷ−０，セレクトワ
ード線ＳＷ−０，ソース線ＳＬ−０及びビット線ＢＬ−
０，１，…，７に−７Ｖの電圧（消去用ウェル電圧）を
印加することにより、消去される８ビットのメモリセル
群２１中の制御ゲート電極１０ａと中間拡散層４との間
の電位差が１４Ｖとなる。以上の電圧印加により、図４
ｂに示すように、トンネル絶縁膜７を通過するトンネル
電流が流れ、浮遊ゲート電極中に電子が注入され、メモ
リセル２１内の各メモリトランジスタＴrmのしきい値電
圧が上昇し、例えば、約１Ｖのしきい値電圧となる。

【００８４】ここで、非選択のメモリワード線ＭＷ−０
の電圧は、選択されたメモリワード線ＭＷ−１の電圧
（＋７Ｖ）と選択されたＰ型ウェル配線ＰＷ−０の電圧
（−７Ｖ）との中間の電圧である０Ｖに設定されている
ので、選択されたＰ型ウェル配線ＰＷ−０に接続される
部分ウェル２ａ内の非選択のメモリセルにおいては制御
ゲート電極１０ａと部分ウェル２ａとの間には７Ｖの電
位差しか生じない。

【００８５】また、非選択のＰ型ウェル配線ＰＷ−１の
電圧も、選択されたメモリワード線ＭＷ−１の電圧（＋
７Ｖ）と選択されたＰ型ウェル配線ＰＷ−０の電圧（−
７Ｖ）との中間の電圧である０Ｖに設定されているの
で、非選択のＰ型ウェル配線ＰＷ−１に接続される部分
ウェル２ｂ内のメモリセル（いずれも非選択のメモリセ
ル）においては、制御ゲート電極１０ａと部分ウェル２
ｂとの間には７Ｖ又は０Ｖの電位差しか生じない。

【００８６】すなわち、メモリセルアレイ内の非選択の
メモリセルにおいては、制御ゲート電極１０ａと部分ウ
ェル２ａ又は２ｂとの間には７Ｖ又は０Ｖの電位差しか
生じない。この程度の電位差によっては電子がトンネル
絶縁膜７をほとんどトンネリングしないので、非選択の
メモリセル内のメモリトランジスタＴrmのしきい値電圧
の変化は無視しうる。

【００８７】−書き込み動作− 図５ａ，図５ｂは、本実施形態における書き込み動作を
説明するための回路図及び断面図である。

【００８８】図５ａに示すように、書き込まれるセル
は、メモリワード線ＭＷ−１，セレクトワード線ＳＷ−
１及びビット線ＢＬ−１によって選択される１ビットの
メモリセル２２である。メモリワード線ＭＷ−１に−７
Ｖの電圧（書き込み用メモリワード線電圧）を、セレク
トワード線ＳＷ−１に１０Ｖの電圧を、ビット線ＢＬ−
１に７Ｖの電圧（書き込み用ビット線電圧）をそれぞれ
印加することにより、書き込まれるメモリセル２２が接
続されるメモリワード線の電位は−７Ｖに、中間拡散層
４の電位は７Ｖになる。以上の電圧印加により、図５ｂ
に示すように、トンネル絶縁膜７を通過するトンネル電
流が流れ、浮遊ゲート電極８中の電子が中間拡散層４に
引き抜かれる。この電子の引き抜きにより、メモリセル
２２内のメモリトランジスタＴrmのしきい値電圧が降下
し、例えば約−１Ｖとなる。

【００８９】ここで、非選択のメモリワード線ＭＷ−０
の電圧は、選択されたメモリワード線ＭＷ−１の電圧
（−７Ｖ）と選択されたビット線ＢＬ−１の電圧（＋７
Ｖ）との中間の電圧である０Ｖに設定されているので、
非選択のメモリワード線及び非選択のビット線のうちに
少なくともいずれか一方に接続される非選択のメモリセ
ル内においては、制御ゲート電極１０ａと中間拡散層４
との間には７Ｖ又は０Ｖの電位差しか生じない。この程
度の電位差によっては、トンネリングはほとんど生じな
いので、非選択のメモリセル内のメモリトランジスタＴ
rmのしきい値電圧の変化は無視しうる。

【００９０】−読み出し動作− 図６ａ，図６ｂは、本実施形態における読み出し動作を
説明するための回路図及び断面図である。

【００９１】図６ａに示すように、読み出されるセル
は、セレクトワード線ＳＷ−１とビット線ＢＬ−１によ
って選択される１ビットのメモリセル２３である。メモ
リワード線ＭＷ−０に０Ｖの電圧（接地電位）を、セレ
クトワード線ＳＷ−１に２２．５Ｖの電圧（読み出し用
セレクトワード線電圧）を、ビット線ＢＬ−１に１Ｖの
電圧（読み出し用ビット線電圧）を印加する。以上の電
圧印加により、選択したメモリセル２３のメモリトラン
ジスタＴrmが書き込み状態であった場合、すなわちしき
い値電圧が約−１Ｖである場合には、図６ｂに示すよう
に、メモリトランジスタＴrmとセレクトトランジスタＴ
rsのチャネルがオン状態となり、ドレイン拡散層３とソ
ース拡散層５の間に電流が流れる。逆に、選択したメモ
リセル２３のメモリトランジスタＴrmが消去状態であっ
た場合、すなわちしきい値電圧が約１Ｖである場合に
は、メモリセル２３内のメモリトランジスタＴrmがオフ
状態となり、ドレイン拡散層３とソース拡散層５の間に
電流が流れない。このように、メモリセル２３のドレイ
ン拡散層３とソース拡散層５の間に電流が流れるかどう
かによって、書き込み状態か消去状態かを判別できる。

【００９２】以上のように、本発明の第１の実施形態で
は、メモリセルを電気的に分離されたＰ型ウェル２の各
部分ウェル２ａ〜２ｃに配置することにより、選択され
た部分ウェル（例えば２ａ）に負電圧を印加することが
できるので、消去時の最大使用電圧を従来の１７Ｖから
７Ｖに低電圧化し、書き込み時の最大使用電圧を従来の
１７Ｖから１０Ｖに低電圧化することができる。このよ
うに、書き換え時に使用する最大電圧を大幅に低下させ
ることができるので、電源電圧から書き換え時に使用す
る最大電圧を生成するための電圧生成回路（昇圧回路）
の段数を低減することができ、その結果、ＥＥＰＲＯＭ
全体の占有面積を削減することができる。

【００９３】なお、本実施形態のＥＥＰＲＯＭにおいて
は負電圧を生成する回路が別途必要であるが、従来の＋
１７Ｖ発生用電源回路よりも、本実施形態のような＋１
０Ｖ／−７Ｖ発生用電源回路のほうが回路規模が小さく
なる。これは、高電圧になればなるほど、昇圧効率が低
下するためである。

【００９４】また、周辺制御回路に配置される電源回路
を構成する高耐圧トランジスタの最大耐圧を、従来の１
７Ｖから１０Ｖに大幅に低下できるので、高耐圧トラン
ジスタのゲート長を小さくすることによるトランジスタ
の微細化を図ることができる。

【００９５】さらに、図２１，図２２などに示ごとき誤
書き込み，誤消去を防ぐために従来は必要であったメモ
リワード選択用セレクトトランジスタＴrwが不要となっ
たので、ウェル分割による面積の増大があっても、メモ
リセルアレイ全体としての面積の増大を招くことはな
い。

【００９６】なお、本発明の駆動方法は、本実施形態に
おいて説明した各配線などに印加する電圧値に限定され
るものではなく、他の電圧値を採用して本実施形態と同
様の効果を発揮することができる。

【００９７】特に、電子の注入，引き抜きのいずれを書
き込み，消去とするかは自由に変更できるので、図４，
図５に示す各部の電圧とはほとんど逆極性となる電圧を
印加することにより、浮遊ゲート電極からの電子の引き
抜きを消去とし、浮遊ゲート電極への電子の注入を書き
込みと定義することも可能である。

【００９８】（第２の実施形態）次に、本発明の第２の
実施形態における浮遊ゲート電極型不揮発性半導体記憶
装置であるＥＥＰＲＯＭ及びその駆動方法について説明
する。

【００９９】−メモリセル構造− 図７ａは、本実施形態におけるＥＥＰＲＯＭのメモリセ
ルの一部を示す平面図である。図７ｂは図７ａのVIIb-V
IIb 線における断面図、図７ｃは図７ａのVIIc-VIIc 線
における断面図である。ただし、図７ａ，図７ｂ，図７
ｃの縮尺は共通でない。図７ｂにおいて、１９はセレク
トトランジスタＴrsのゲート絶縁膜である。

【０１００】本実施形態におけるＥＥＰＲＯＭは、第１
の実施形態におけるＥＥＰＲＯＭに対して、それとは異
なる特徴を２つ有している。その他の構造は、上記第１
の実施形態で説明した通りである。

【０１０１】第１の特徴は、メモリトランジスタＴrmと
セレクトトランジスタＴrsの配置位置である。第１の実
施形態及び従来例では、セレクトトランジスタＴrsをド
レイン拡散層３と中間拡散層４との間に、メモリトラン
ジスタＴrmをソース拡散層５と中間拡散層４との間にそ
れぞれ配置し、トンネル絶縁膜７を中間拡散層４の上に
設けていた。それに対し、本実施形態では、セレクトト
ランジスタＴrsをソース拡散層５側にと中間拡散層４と
の間に、メモリトランジスタＴrmをドレイン拡散層３と
中間拡散層４との間にそれぞれ配置し、トンネル絶縁膜
７をドレイン拡散層３の上に設けている。

【０１０２】第２の特徴は、セレクトトランジスタＴrs
の構造である。第１の実施形態及び従来例では、セレク
トトランジスタＴrsのゲート絶縁膜６ｂの厚みは、３０
ｎｍ程度であった。それに対し、本実施形態では、セレ
クトトランジスタＴrsには、厚みが約９ｎｍ程度のゲー
ト絶縁膜１９が設けられている。

【０１０３】なお、図７ａ，７ｃには、見やすくするた
めに共通の部分ウェル２ａ内に３個のメモリトランジス
タＴrmしか図示されていないが、実際には部分ウェル２
ａ内には８個のメモリトランジスタＴrmが配置されてい
る。また、図７ａにおいては、深いＮウェル１８及び素
子分離絶縁膜１１の図示が省略されている。さらに、図
７ｂ，図７ｃにおいては、ビット線ＢＬの図示が省略さ
れている。

【０１０４】図７ｃには、Ｐ型ウェル２がＮ型ウェル１
７及び深いＮ型ウェル１８により複数の部分ウェル２ａ
〜２ｃに分割されている例が示されているが、Ｎ型ウェ
ル１７の代わりに絶縁膜を埋め込んだトレンチ分離構造
を用いてもよい。また、深いＮ型ウェル１８の代わりに
ＳＯＩウェハーの絶縁体領域を用いる構造としてもよ
い。

【０１０５】−メモリセルアレイ構造− 図８は、このＥＥＰＲＯＭのメモリセルアレイの一部を
示す回路図である。図９は、このＥＥＰＲＯＭのセルア
レイの一部を示す平面図である。

【０１０６】図８及び図９に示すように、本実施形態に
おいては、各配線と各トランジスタの部材との接続関係
は図２，図３に示す第１の実施形態のメモリセルアレイ
と同様であるが、メモリトランジスタＴrmとセレクトト
ランジスタＴrsとの配置関係のみが異なっている。

【０１０７】−消去動作− 図１０ａ，図１０ｂは、このＥＥＰＲＯＭにおける消去
動作を説明するための回路図及び断面図である。

【０１０８】図１０ａに示すように、消去されるセル
は、メモリワード線ＭＷ−１，Ｐ型ウェル配線ＰＷ−
０，ソース線ＳＬ−０及びビット線ＢＬ−０，１，…，
７で選択される８ビットのメモリセル群３０である。メ
モリワード線ＭＷ−１に７Ｖの電圧（消去用メモリワー
ド線電圧）を、Ｐ型ウェル配線ＰＷ−０，ビット線ＢＬ
−０，１，…，７及びソース線ＳＬ−０に−７Ｖの電圧
（消去用ウェル電圧）をそれぞれ印加することにより、
消去される８ビットのメモリセル群３０内のメモリトラ
ンジスタＴrmの制御ゲート電極１０ａとドレイン拡散層
３との間の電位差が１４Ｖとなる。以上の電圧印加によ
り、図１０ｂに示すように、トンネル絶縁膜７を通過す
るトンネル電流が流れ、浮遊ゲート電極８中に電子が注
入され、メモリトランジスタＴrmのしきい値電圧が上昇
し、例えば、約１Ｖのしきい値電圧となる。

【０１０９】ここで、非選択のメモリワード線ＭＷ−０
の電圧は、選択されたメモリワード線ＭＷ−１の電圧
（＋７Ｖ）と選択されたＰ型ウェル配線ＰＷ−０の電圧
（−７Ｖ）との中間の電圧である０Ｖに設定されている
ので、選択されたＰ型ウェル配線ＰＷ−０に接続される
部分ウェル２ａ内の非選択のメモリセルにおいては制御
ゲート電極１０ａと部分ウェル２ａとの間には７Ｖの電
位差しか生じない。

【０１１０】また、非選択のＰ型ウェル配線ＰＷ−１の
電圧も、選択されたメモリワード線ＭＷ−１の電圧（＋
７Ｖ）と選択されたＰ型ウェル配線ＰＷ−０の電圧（−
７Ｖ）との中間の電圧である０Ｖに設定されているの
で、非選択のＰ型ウェル配線ＰＷ−１に接続される部分
ウェル２ｂ内のメモリセル（いずれも非選択のメモリセ
ル）においては、制御ゲート電極１０ａと部分ウェル２
ｂとの間には７Ｖ又は０Ｖの電位差しか生じない。

【０１１１】すなわち、メモリセルアレイ内の非選択の
メモリセルにおいては、制御ゲート電極１０ａと部分ウ
ェル２ａ又は２ｂとの間には７Ｖ又は０Ｖの電位差しか
生じない。この程度の電位差によっては電子がトンネル
絶縁膜７をほとんどトンネリングしないので、非選択の
メモリセル内のメモリトランジスタＴrmのしきい値電圧
の変化は無視しうる。

【０１１２】さらに、全てのセレクトワード線ＳＷ−
０，１には、選択されたＰ型ウェル配線ＰＷ−０の電位
（−７Ｖ）と非選択のＰ型ウェル配線ＰＷ−１の電位
（０Ｖ）との中間電位である−３．５Ｖの電圧が印加さ
れている。これにより、セレクトトランジスタＴrsのゲ
ート電極１０ｂと部分ウェル２ａ又は２ｂとの間の電位
差を３．５Ｖ程度の比較的低い電圧に抑えることができ
るため、セレクトトランジスタＴrsのゲート絶縁膜１９
を薄膜化できる。これにより、セレクトトランジスタＴ
rsのショートチャネル効果に対する耐性が強化されるの
で、ゲート長を短くでき、また、電流駆動能力が向上す
るために、ゲート幅も狭くできる。よって、セレクトト
ランジスタＴrsの微細化が可能となる。

【０１１３】−書き込み動作− 図１１ａ，図１１ｂは、本実施形態における書き込み動
作を説明するための回路図及び断面図である。

【０１１４】図１１ａに示されるように、書き込まれる
セルは、メモリワード線ＭＷ−１とビット線ＢＬ−１と
によって選択される１ビットのメモリセル３１である。
メモリワード線ＭＷ−１に−７Ｖの電圧（書き込み用メ
モリワード線電圧）を、ビット線ＢＬ−１に７Ｖの電圧
（書き込み用ビット線電圧）を印加することにより、書
き込まれるメモリセル３１内のメモリトランジスタＴrm
の制御ゲート電極１０ａの電位は−７Ｖに、ドレイン拡
散層３の電位は７Ｖになる。以上の電圧印加により、図
１１ｂに示すように、メモリトランジスタＴrmにおい
て、トンネル絶縁膜７を通過するトンネル電流が流れ、
浮遊ゲート電極８中の電子がドレイン拡散層３に引き抜
かれ、メモリトランジスタＴrmのしきい値電圧が降下
し、例えば約−１Ｖとなる。

【０１１５】このように、メモリトランジスタＴrmを中
間拡散層４とドレイン拡散層３との間に配置し、ドレイ
ン拡散層３の上にトンネル絶縁膜７を設けたことから、
ビット線の電圧を、セレクトトランジスタＴrsを介さず
に直接トンネル絶縁膜７の下方のドレイン拡散層３に印
加できるので、セレクトランジスタＴrsのゲート電極１
０ｂに高電圧を印加する必要がなくなった（第１の実施
形態においては、図５ａ，図５ｂに示されるように、セ
レクトトランジスタＴrsのゲート電極１０ｂには＋１０
Ｖの高電圧が印加されている）。よって、本実施形態に
より、昇圧のための電圧生成回路の段数がさらに低減さ
れることになる。

【０１１６】ここで、非選択のメモリワード線ＭＷ−０
の電圧は、選択されたメモリワード線ＭＷ−１の電圧
（−７Ｖ）と選択されたビット線ＢＬ−１の電圧（＋７
Ｖ）との中間の電圧である０Ｖに設定されているので、
非選択のメモリワード線及び非選択のビット線のうちに
少なくともいずれか一方に接続される非選択のメモリセ
ル内においては、制御ゲート電極１０ａとドレイン拡散
層３との間には７Ｖ又は０Ｖの電位差しか生じない。こ
の程度の電位差によっては、トンネリングはほとんど生
じないので、非選択のメモリセル内のメモリトランジス
タＴrmのしきい値電圧の変化は無視しうる。

【０１１７】さらに、全てのセレクトワード線ＳＷ−
０，１には、選択されたＰ型ウェル配線ＰＷ−０の電位
（−７Ｖ）と非選択のＰ型ウェル配線ＰＷ−１の電位
（０Ｖ）との中間電位である−３．５Ｖの電圧が印加さ
れている。これにより、消去動作で説明したのと同様な
効果を得ることができる。

【０１１８】−読み出し動作− 図１２ａ，図１２ｂは、本実施形態における読み出し動
作を説明するための回路図及び断面図である。

【０１１９】図１２ａに示すように、読み出されるセル
は、セレクトワード線ＳＷ−１とビット線ＢＬ−１とに
よって選択される１ビットのメモリセル３２である。メ
モリワード線ＭＷ−１に０Ｖの電圧（接地電位）を、セ
レクトワード線ＳＷ−１に２．５Ｖの電圧（読み出し用
セレクトワード線電圧）を、ビット線ＢＬ−１に１Ｖの
電圧（読み出し用ビット線電圧）を印加する。以上の電
圧印加により、選択されたメモリセル３２内のメモリト
ランジスタＴrmが書き込み状態であった場合、すなわち
しきい値電圧が約−１Ｖである場合には、図１２ｂに示
すように、メモリトランジスタＴrmとセレクトトランジ
スタＴrsとのチャネルがオン状態となり、ドレイン拡散
層３とソース拡散層５の間に電流が流れる。逆に、選択
されたメモリトランジスタＴrmが消去状態であった場
合、すなわちしきい値電圧が約１Ｖである場合には、メ
モリセル３２中のメモリトランジスタＴrmがオフ状態と
なり、ドレイン拡散層３とソース拡散層５の間には電流
が流れない。このように、メモリセルのドレイン拡散層
３とソース拡散層５の間に電流が流れるかどうかによっ
て、当該メモリセル３２が書き込み状態か消去状態かを
判別できる。

【０１２０】以上のように、本実施形態では、セレクト
トランジスタＴrsを中間拡散層４とソース拡散層５との
間に配置し、メモリトランジスタＴrmを中間拡散層４と
ドレイン拡散層３との間に配置して、トンネル絶縁膜７
をドレイン拡散層３の上に設けたので、上記第１の実施
形態と同じ効果を発揮できるに加えて、セレクトトラン
ジスタＴrsの微細化を達成できた。また、第１の実施形
態では、最大１０Ｖ必要であった書き換え電圧をさらに
７Ｖに降下させることも可能である。

【０１２１】なお、本発明の駆動方法は、本実施形態に
おいて説明した各配線などに印加する電圧値に限定され
るものではなく、他の電圧値を採用して本実施形態と同
様の効果を発揮することができる。

【０１２２】特に、電子の注入，引き抜きのいずれを書
き込み，消去とするかは自由に変更できるので、図１
０，図１１に示す各部の電圧とはほとんど逆極性となる
電圧を印加することにより、浮遊ゲート電極からの電子
の引き抜きを消去とし、浮遊ゲート電極への電子の注入
を書き込みと定義することも可能である。

【０１２３】（第３の実施形態）次に、本発明の第３の
実施形態における浮遊ゲート電極型不揮発性半導体記憶
装置であるＥＥＰＲＯＭ及びその駆動方法について説明
する。

【０１２４】−メモリセル構造− 図１３ａは、本実施形態におけるＥＥＰＲＯＭのメモリ
セルの一部を示す平面図である。図１３ｂは図１３ａの
XIIIb-XIIIb 線における断面図である。図１４ａは図１
３ａのXIVa-XIVa 線における断面図、図１４ｂは図１３
ａのXIVa-XIVb線における断面図である。ただし、図１
３ａ，図１３ｂ，図１４ａ，図１４ｂの縮尺は共通でな
い。

【０１２５】本実施形態におけるＥＥＰＲＯＭは、第２
の実施形態におけるＥＥＰＲＯＭに対して、以下のよう
な特徴を有している。その他の構造は、上記第１の実施
形態で説明した通りである。

【０１２６】まず、本実施形態のメモリトランジスタＴ
rmにおいては、ゲート絶縁膜がトンネル絶縁膜７ａのみ
で形成されており、トンネル絶縁膜７ａとドレイン拡散
層３，中間拡散層４とのオーバラップ量は小さい。これ
は、以下に説明するように、図２０ａ，図２０ｂに示さ
れるような従来のＥＥＰＲＯＭにおいて書き込み，消去
に利用していた中間拡散層４又はドレイン拡散層３とト
ンネル絶縁膜７とのオーバーラップ領域を利用しない、
チャネル全面を利用した書き込み，消去方法を採用して
いることによる。

【０１２７】次に、セレクトトランジスタＴrsは、メモ
リトランジスタＴrmと同様な構造を有している。つま
り、メモリトランジスタＴrmのトンネル絶縁膜７ａと共
通のシリコン酸化膜から形成されたゲート絶縁膜７ｂ
と、メモリトランジスタＴrmの浮遊ゲート電極８ａと共
通の第１のポリシリコン膜から形成されたゲート電極８
ｂと、メモリトランジスタＴrmの容量絶縁膜９ａと共通
の絶縁膜（例えばＯＮＯ膜）から形成されたダミー絶縁
膜９ｂと、メモリトランジスタＴrmの制御ゲート電極１
０ａと共通の第２のポリシリコン膜から形成されたダミ
ーゲート電極１０ｃとを備えている。

【０１２８】ただし、図１４ａ，図１４ｂに示すよう
に、メモリトランジスタＴrmの浮遊ゲート電極８ａはワ
ード線に沿った方向においてビット毎に分割されてお
り、コンタクト１５は浮遊ゲート電極１０ａに接続され
ているのに対し、セレクトトランジスタＴrsのゲート電
極８ｂはワード線に沿った方向において分割されておら
ず、コンタクト１５はゲート電極８ｂに接続されてい
る。なお、セレクトトランジスタＴrsのダミーゲート電
極１０ｃにもコンタクトを形成してもよいが、図１４ｂ
に示すような接続状態でなくてもよい。

【０１２９】なお、図１３ａ，１４ｂ，図１４ｃには、
見やすくするために共通の部分ウェル２ａ内に３個のメ
モリトランジスタＴrmしか図示されていないが、実際に
は部分ウェル２ａ内には所望の消去単位となる個数、例
えば８個のメモリトランジスタＴrmが配置されている。
また、図１３ａにおいては、深いＮウェル１８及び素子
分離絶縁膜１１の図示が省略されている。さらに、図１
３ｂ，図１４ｂ，図１４ｃにおいては、ビット線ＢＬの
図示が省略されている。

【０１３０】図１４ｂ，図１４ｃには、Ｐ型ウェル２が
Ｎ型ウェル１７及び深いＮ型ウェル１８により複数の部
分ウェル２ａ〜２ｃに分割されている例が示されている
が、Ｎ型ウェル１７の代わりに絶縁膜を埋め込んだトレ
ンチ分離構造を用いてもよい。また、深いＮ型ウェル１
８の代わりにＳＯＩウェハーの絶縁体領域を用いる構造
としてもよい。

【０１３１】−メモリセルアレイ構造− 図１５は、このＥＥＰＲＯＭのメモリセルアレイの一部
を示す回路図である。図１６は、このＥＥＰＲＯＭのセ
ルアレイの一部を示す平面図である。

【０１３２】図１５及び図１６に示すように、本実施形
態のＥＥＰＲＯＭのメモリセルアレイにおけるメモリセ
ルの各部と配線との接続関係は、第１の実施形態（図２
参照）とほぼ同様である。また、メモリセルの配置され
たＰ型ウェル２は、ワード線に沿った方向において、８
ビット毎に部分ウェル２ａ，２ｂ，２ｃ，…に分割され
ており、ビット線に沿った方向においては分割されてい
ない。さらに、ソース線ＳＬ−０，１，…，７は、ビッ
ト線ＢＬ−０，１，…，７に沿った方向にメモリセル毎
に独立して設けられている。

【０１３３】−消去動作− 図１７ａ，図１７ｂは、本実施形態における消去動作を
説明するための回路図及び断面図である。なお、以下の
図１７ａ，図１８ａ，図１９ａにおいては、ダミーゲー
ト電極の図示は省略されている。

【０１３４】図１７ａに示すように、消去されるセル
は、メモリワード線ＭＷ−１，Ｐ型ウェル配線ＰＷ−０
及びビット線ＢＬ−０，１，２，…，７によって選択さ
れる８ビットのメモリセル３群４である。メモリワード
線ＭＷ−１に−７Ｖの電圧（消去用メモリワード線電
圧）を、Ｐ型ウェル配線ＰＷ−０に＋７Ｖの電圧（消去
用ウェル電圧）を、ビット線ＢＬ−０，１，２，…，７
及びソース線ＳＬ−０，１，２，…，７に＋７Ｖの電圧
を印加することにより、消去される８ビットのメモリセ
ル群３４内の１つのメモリセルの制御ゲート電極１０ａ
とチャネル領域との間の電位差が１４Ｖとなる。以上の
電圧印加により、図１９ｂに示すように、メモリトラン
ジスタＴrmにおいて、トンネル絶縁膜７ａを通過するト
ンネル電流が流れ、浮遊ゲート電極８ａ中の電子が部分
ウェル２ａに引き抜かれ、メモリトランジスタＴrmのし
きい値電圧が降下し、例えば、約−１Ｖのしきい値電圧
となる。

【０１３５】ここで、非選択のメモリワード線ＭＷ−０
の電圧は、選択されたメモリワード線ＭＷ−１の電圧
（−７Ｖ）と選択されたＰ型ウェル配線ＰＷ−０の電圧
（＋７Ｖ）との中間の電圧である０Ｖに設定されている
ので、選択されたＰ型ウェル配線ＰＷ−０に接続される
部分ウェル２ａ内の非選択のメモリセルにおいては制御
ゲート電極１０ａと部分ウェル２ａとの間には７Ｖの電
位差しか生じない。

【０１３６】また、非選択のＰ型ウェル配線ＰＷ−１の
電圧も、選択されたメモリワード線ＭＷ−１の電圧（−
７Ｖ）と選択されたＰ型ウェル配線ＰＷ−０の電圧（＋
７Ｖ）との中間の電圧である０Ｖに設定されているの
で、非選択のＰ型ウェル配線ＰＷ−１に接続される部分
ウェル２ｂ内のメモリセル（いずれも非選択のメモリセ
ル）においては、制御ゲート電極１０ａと部分ウェル２
ｂとの間には７Ｖ又は０Ｖの電位差しか生じない。

【０１３７】すなわち、メモリセルアレイ内の非選択の
メモリセルにおいては、制御ゲート電極１０ａと部分ウ
ェル２ａ又は２ｂとの間には７Ｖ又は０Ｖの電位差しか
生じない。この程度の電位差によっては電子がトンネル
絶縁膜７をほとんどトンネリングしないので、非選択の
メモリセル内のメモリトランジスタＴrmのしきい値電圧
の変化はほとんど生じない。

【０１３８】また、セレクトトランジスタＴrsのゲート
電圧は全て３．５Ｖに設定されているので、部分ウェル
２ａ又は２ｂとセレクトトランジスタＴrsのゲート電極
８ｂとの間の電位差は３．５Ｖ以内に抑制され、第３の
実施形態と同様の効果を発揮することができる。

【０１３９】−書き込み動作− 図１８ａ，図１８ｂは、本実施形態における書き込み動
作を説明するための回路図及び断面図である。

【０１４０】図１８ａに示すように、書き込まれるセル
は、メモリワード線ＭＷ−１，Ｐ型ウェル配線ＰＷ−
０，ビット線ＢＬ−１及びソース線ＳＬ−１によって選
択される１ビットのメモリセル３５である。メモリワー
ド線ＭＷ−１に７Ｖの電圧（書き込み用メモリワード線
電圧）を、ビット線ＢＬ−１，ソース線ＳＬ−１，Ｐ型
ウェル配線ＰＷ−０に−７Ｖの電圧（書き込み用ビット
線電圧）をそれぞれ印加することにより、書き込まれる
１ビットのメモリセル３５内のメモリトランジスタＴrm
の制御ゲート電極１０ａと部分ウェル２ａとの間の電位
差が１４Ｖとなる。以上の電圧印加により、図１８ｂに
示すように、トンネル絶縁膜７ａを通過するトンネル電
流が流れ、浮遊ゲート電極８ａ中に電子が注入され、メ
モリトランジスタＴrmのしきい値電圧が上昇し、例えば
約１Ｖとなる。

【０１４１】ここで、非選択のメモリワード線ＭＷ−０
の電圧は、選択されたメモリワード線ＭＷ−１の電圧
（＋７Ｖ）と選択されたビット線ＢＬ−１の電圧（−７
Ｖ）との中間の電圧である０Ｖに設定されているので、
非選択のメモリワード線及び非選択のビット線のうち少
なくともいずれか一方に接続されている非選択のメモリ
セルにおいては、制御ゲート電極１０ａとドレイン拡散
層３との間には７Ｖ又は０Ｖの電位差しか生じない。こ
の程度の電位差によっては電子がトンネル絶縁膜７をほ
とんどトンネリングしないので、非選択のメモリセル内
のメモリトランジスタＴrmのしきい値電圧の変化は無視
しうる。

【０１４２】また、セレクトトランジスタＴrsのゲート
電圧は全て３．５Ｖに設定されているので、部分ウェル
２ａ又は２ｂとセレクトトランジスタＴrsのゲート電極
８ｂとの間の電位差は３．５Ｖ以内に抑制されているの
で、第３の実施形態と同様の効果を発揮することができ
る。

【０１４３】なお、選択された部分ウェル２ａの電圧
は、ビット線ＢＬ−１の電圧以下の値に設定する必要が
あるため−７Ｖに設定した。非選択のビット線ＢＬ−
０，２，…，７及びソース線ＳＬ−０，２，…，７の電
位は０Ｖであり、かつ、メモリトランジスタＴrmはオン
状態になっていることから、非選択のメモリセルにおけ
るメモリトランジスタＴrmのチャネル領域の電位はＯＶ
になるので、非選択のメモリセルにおいて浮遊ゲート電
極８ａに電子が注入されることはない。

【０１４４】−読み出し動作− 図１９ａ，図１９ｂは、本実施形態における読み出し動
作を説明するための回路図及び断面図ある。

【０１４５】図１９ａに示すように、書き込まれるセル
は、メモリワード線ＭＷ−１，セレクトワード線ＳＷ−
１及びビット線ＢＬ−１で選択される１ビットのメモリ
セル３６である。メモリワード線ＭＷ−１に０Ｖの電圧
（接地電位）を、セレクトワード線ＳＷ−１に２．５Ｖ
の電圧（読み出し用セレクトワード線電圧）を、ビット
線ＢＬ−１に１Ｖの電圧（読み出し用ビット線電圧）を
それぞれ印加する。以上の電圧印加により、選択したメ
モリセル３６内のメモリトランジスタＴrmが消去状態で
あった場合、すなわちしきい値電圧が約−１Ｖである場
合には、図１９ｂに示すように、メモリトランジスタＴ
rmとセレクトトランジスタＴrsのチャネルがオン状態と
なり、ドレイン拡散層３とソース拡散層５の間に電流が
流れる。逆に、選択したメモリセル３６内のメモリトラ
ンジスタＴrmが書き込み状態であった場合、すなわちし
きい値電圧が約１Ｖである場合には、メモリトランジス
タＴrmがオフ状態となり、ドレイン拡散層３とソース拡
散層５の間に電流が流れない。このように、メモリセル
のドレイン拡散層３とソース拡散層５の間に電流が流れ
るかどうかによって、書き込み状態か消去状態かを判別
できる。

【０１４６】以上のように、本実施形態では、上記第２
の実施形態と同様の効果に加え、メモリトランジスタＴ
rmのチャネル全面にトンネル絶縁膜７ａを設けているの
で、メモリトランジスタＴrmを微細化することができ
る。

【０１４７】また、セレクトトランジスタＴrsのゲート
構造及びその側方の拡散層の構造を、メモリトランジス
タＴrmと同１の構造とすることにより、メモリセル面積
の微細化と、プロセスの簡略化とを図ることができる。

【０１４８】さらに、メモリトランジスタＴrmのドレイ
ン拡散層３又はソース拡散層４と部分ウェル２ａ〜２ｃ
との間に電位差が発生しない駆動方法を採っているた
め、第１，第２の実施形態に比べて、バンド・バンド間
トンネル電流に起因するホール電流が発生せず、信頼性
を維持しつつメモリトランジスタＴrmの書き換えを行な
うことが可能な回数が向上するという利点もある。書き
換え寿命としては、１００万〜１０００万回が達成でき
る。

【０１４９】なお、本発明の駆動方法は、本実施形態に
おいて説明した各配線などに印加する電圧値に限定され
るものではなく、他の電圧値を採用して本実施形態と同
様の効果を発揮することができる。

【０１５０】特に、電子の注入，引き抜きのいずれを書
き込み，消去とするかは自由に変更できるので、図１
７，図１８に示す各部の電圧とはほとんど逆極性となる
電圧を印加することにより、浮遊ゲート電極からの電子
の引き抜きを書き込みとし、浮遊ゲート電極への電子の
注入を消去と定義することも可能である。

【０１５１】また、本実施形態においては、最もメモリ
セル面積が小さくなるメモリセル構造を開示している
が、これとは異なる構造により等価な動作をするメモリ
セルを形成しても良い。

【０１５２】なお、本実施形態におけるダミー絶縁膜９
ｂ，ダミーゲート電極１０ｂは必ずしも設ける必要はな
いが、これらが存在することにより、メモリトランジス
タＴrmとセレクトトランジスタＴrsとを共通の工程で同
時に形成していくことが可能になり、工程の簡素化によ
る製造コストの低減を図ることができる。

【０１５３】（その他の実施形態）上記各実施形態にお
いては、各メモリセルには、浮遊ゲート電極構造を有す
るを有するメモリトランジスタＴrmとセレクトトランジ
スタＴrsとを設けたが、本発明は必ずしも係る実施形態
に限定されるものではない。

【０１５４】たとえば、浮遊ゲート電極構造を有するメ
モリトランジスタのみからなる１トランジスタ型の不揮
発性半導体記憶装置としてもよい。ただし、上記各実施
形態のごとくセレクトトランジスタＴrsを設けることに
より、読み出しの際の制御が簡素化され、かつ読み出し
動作も向上するという利点がある。

【０１５５】また、浮遊ゲート電極も必ずしも必要では
なく、ゲート絶縁膜の一部を電荷蓄積部として機能させ
るような構造も可能である。

【０１５６】

【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、ウェルを、ワード線に沿った方向において複数のメ
モリセル毎に互いに電気的に分離された複数の部分ウェ
ルに分割し、各部分ウェル毎に電位が制御可能に構成し
たことにより、周辺回路における昇圧回路の段数の低減
と周辺回路における高耐圧トランジスタの低電圧化とを
実現でき、よって、低電圧化を図りつつ、回路面積の低
減と高耐圧トランジスタの微細化による不揮発性半導体
記憶装置全体の小型化を図ることができる。

【０１５７】本発明の第１〜第３の不揮発性半導体記憶
装置の駆動方法によれば、ウェルを、ワード線に沿った
方向において複数のメモリセル毎に互いに電気的に分離
された複数の部分ウェルに分割するとともに、中間拡散
層の上にトンネル絶縁膜を設けた構造，ドレイン拡散層
の上にトンネル絶縁膜を設けた構造、チャネル領域全体
の上にとなる絶縁膜を設けた構造の３種類において、各
部分ウェルに個別の電圧を印加して上記各メモリワード
線及び各ビット線の電圧を制御することにより、選択さ
れた部分ウェル内で、共通のメモリワード線に接続され
る複数のメモリセルごとに浮遊ゲート電極と半導体基板
との間で電子の移動を行なわせるようにしたので、浮遊
ゲート電極と半導体基板との電子の移動を行なわせる際
の制御ゲート電極の電圧の低電圧化を実現することがで
きる。

【図面の簡単な説明】

【図１】それぞれ順に、本発明の第１の実施形態におけ
るＥＥＰＲＯＭのメモリセルの一部を示す平面図、図１
ａのIb-Ib 線における断面図、図１ａのIc-Ic 線におけ
る断面図である。

【図２】本発明の第１の実施形態におけるＥＥＰＲＯＭ
のメモリセルアレイの一部を示す回路図である。

【図３】本発明の第１の実施形態におけるＥＥＰＲＯＭ
のメモリセルアレイの一部を示す平面図である。

【図４】本発明の第１の実施形態におけるＥＥＰＲＯＭ
の消去動作を説明するための回路図及び断面図である。

【図５】本発明の第１の実施形態におけるＥＥＰＲＯＭ
の書き込み動作を説明するための回路図及び断面図であ
る。

【図６】本発明の第１の実施形態におけるＥＥＰＲＯＭ
の読み出し動作を説明するための回路図及び断面図であ
る。

【図７】それぞれ順に、本発明の第２の実施形態におけ
るＥＥＰＲＯＭのメモリセルの一部を示す平面図、図７
ａのVIIb-VIIb 線における断面図、図７ａのVIIc-VIIc
線における断面図である。

【図８】本発明の第２の実施形態におけるＥＥＰＲＯＭ
のメモリセルアレイの一部を示す回路図である。

【図９】本発明の第２の実施形態におけるＥＥＰＲＯＭ
のメモリセルアレイの一部を示す平面図である。

【図１０】本発明の第２の実施形態におけるＥＥＰＲＯ
Ｍの消去動作を説明するための回路図及び断面図であ
る。

【図１１】本発明の第２の実施形態におけるＥＥＰＲＯ
Ｍの書き込み動作を説明するための回路図及び断面図で
ある。

【図１２】本発明の第２の実施形態におけるＥＥＰＲＯ
Ｍの読み出し動作を説明するための回路図及び断面図で
ある。

【図１３】それぞれ順に、本発明の第３の実施形態にお
けるＥＥＰＲＯＭのメモリセルの一部を示す平面図、図
１３ａのXIIIb-XIIIb 線における断面図である。

【図１４】それぞれ順に、図１３ａのXIVa-XIVa 線にお
ける断面図、図１３ａのXIVa-XIVb 線における断面図で
ある。

【図１５】本発明の第３の実施形態におけるＥＥＰＲＯ
Ｍのメモリセルアレイの一部を示す回路図である。

【図１６】本発明の第３の実施形態におけるＥＥＰＲＯ
Ｍのメモリセルアレイの一部を示す平面図である。

【図１７】本発明の第３の実施形態におけるＥＥＰＲＯ
Ｍの消去動作を説明するための回路図及び断面図であ
る。

【図１８】本発明の第３の実施形態におけるＥＥＰＲＯ
Ｍの書き込み動作を説明するための回路図及び断面図で
ある。

【図１９】本発明の第３の実施形態におけるＥＥＰＲＯ
Ｍの読み出し動作を説明するための回路図及び断面図で
ある。

【図２０】それぞれ順に、従来のＥＥＰＲＯＭのセルの
平面図、図２０ａのXXb-XXb 線における断面図、図２０
ａのXXc-XXc 線における断面図である。

【図２１】従来のＥＥＰＲＯＭのメモリセルアレイの一
部を示す回路図である。

【図２２】従来のＥＥＰＲＯＭのメモリセルアレイの一
部を示す平面図である。

【図２３】従来のＥＥＰＲＯＭの消去動作を説明するた
めの回路図及び断面図である。

【図２４】従来のＥＥＰＲＯＭの書き込み動作を説明す
るための回路図及び断面図である。

【図２５】従来のＥＥＰＲＯＭの読み出し動作を説明す
るための回路図及び断面図である。

【符号の説明】

１ Ｐ型Ｓｉ基板 ２ Ｐ型ウェル ２ａ〜２ｃ 部分ウェル ３ ドレイン拡散層 ４ 中間拡散層 ５ ソース拡散層 ６ａ 第２のゲート絶縁膜 ６ｂ ゲート絶縁膜 ７ トンネル絶縁膜 ７ａ トンネル絶縁膜 ７ｂ ゲート絶縁膜 ８ａ 浮遊ゲート電極 ８ｂ ゲート電極 ９ 容量絶縁膜 ９ａ 容量絶縁膜 ９ｂ ダミー絶縁膜 １０ａ 制御ゲート電極 １０ｂ ゲート電極 １０ｃ ダミーゲート電極 １１ 素子分離絶縁膜 １５ コンタクト １７ Ｎ型ウェル １８ Ｎ型ウェル １９ ゲート絶縁膜 ２０ 第１のゲート絶縁膜 ２１，３０，３４ メモリセル群 ２２，２３，３１，３２，３５，３６ メモリセル Ｔrm メモリトランジスタ Ｔrs セレクトトランジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA09 AA25 AA61 AC02 AD12 AD41 AD51 AD52 AD61 AE02 AE03 AE08 AE30 AF10 AG40 AH07 5F083 EP02 EP14 EP23 EP27 EP33 EP42 ER03 ER05 ER09 ER14 ER15 ER19 ER22 ER23 ER30 GA09 GA30 HA03 LA12 LA16 NA01 PR43 PR44 PR45 PR53 PR54 PR55 ZA28

Claims (33)

【特許請求の範囲】
1. 【請求項１】 半導体基板のウェルの上に、複数のメモ
   リセルを行列状に配置してなるメモリセルアレイを有す
   る不揮発性半導体記憶装置であって、 上記メモリセルは、 上記半導体基板のソース拡散層とドレイン拡散層との間
   に、 上記半導体基板の上に形成された電荷の蓄積が可能な電
   荷蓄積部、該電荷蓄積部の上に形成された制御ゲート電
   極を有するメモリトランジスタを設けて構成され、 上記メモリトランジスタの制御ゲート電極同士を接続す
   るメモリワード線と、上記メモリトランジスタのドレイ
   ン拡散層同士を接続するビット線とを備え、 上記ウェルは、上記メモリワード線に沿った方向におい
   て複数のメモリセル毎に互いに電気的に分離された複数
   の部分ウェルに分割され、かつ、上記部分ウェル毎に電
   位が制御可能に構成されていることを特徴とする不揮発
   性半導体記憶装置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   において、 上記各部分ウェルは、上記半導体基板の主面に沿った方
   向においては部分ウェルとは逆導電型の第２のウェル及
   び埋め込み絶縁膜のうちのいずれか一方により互いに電
   気的に分離され、半導体基板の主面に垂直な方向におい
   ては部分ウェルとは逆導電型の深い第３のウェル及び絶
   縁層のうちのいずれか一方により互いに電気的に分離さ
   れていることを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項１記載の不揮発性半導体記憶装置
   において、 上記メモリセルは、 上記半導体基板のソース拡散層とドレイン拡散層との間
   に、 上記半導体基板の上に形成されたゲート絶縁膜及び該ゲ
   ート絶縁膜の上に形成された選択ゲート電極を有し、上
   記メモリトランジスタとは離間して配置されたセレクト
   トランジスタと、 上記メモリトランジスタとセレクトトランジスタとの間
   に位置する半導体基板内の領域に形成された中間拡散層
   とをさらに設けて構成されており、 上記メモリトランジスタの電荷蓄積部は、上記半導体基
   板の上に形成されトンネル電流の通過が可能な厚みを有
   するトンネル絶縁膜、該トンネル絶縁膜の上に形成され
   た電荷の蓄積が可能な浮遊ゲート電極、及び該浮遊ゲー
   ト電極の上に形成された容量絶縁膜により構成されてい
   ることを特徴とする不揮発性半導体記憶装置。
4. 【請求項４】 請求項３記載の不揮発性半導体記憶装置
   において、 上記セレクトトランジスタが上記中間拡散層とドレイン
   拡散層との間に配置され、上記メモリトランジスタが上
   記中間拡散層とソース拡散層との間に配置され、かつメ
   モリトランジスタの浮遊ゲート電極は中間拡散層とオー
   バーラップしており、 上記トンネル絶縁膜は、上記中間拡散層と浮遊ゲート電
   極とがオーバーラップしている部分に設けられているこ
   とを特徴とする不揮発性半導体記憶装置。
5. 【請求項５】 請求項３記載の不揮発性半導体記憶装置
   において、 上記セレクトトランジスタが上記中間拡散層とソース拡
   散層との間に配置され、上記メモリトランジスタが上記
   中間拡散層とドレイン拡散層との間に配置され、かつメ
   モリトランジスタの浮遊ゲート電極はドレイン拡散層と
   オーバーラップしており、 上記トンネル絶縁膜は、上記ドレイン拡散層と浮遊ゲー
   ト電極とがオーバーラップしている部分に設けられてい
   ることを特徴とする不揮発性半導体記憶装置。
6. 【請求項６】 請求項３記載の不揮発性半導体記憶装置
   において、 上記セレクトトランジスタが上記中間拡散層とソース拡
   散層との間に配置されており、 上記トンネル絶縁膜は、上記メモリトランジスタのチャ
   ネル領域の上方全体に設けられていることを特徴とする
   不揮発性半導体記憶装置。
7. 【請求項７】 請求項６記載の不揮発性半導体記憶装置
   において、 上記ソース拡散層につながり、ビット線毎に独立して、
   ビット線に平行に形成されているソース線をさらに備え
   ていることを特徴とする不揮発性半導体記憶装置。
8. 【請求項８】 請求項６又は７記載の不揮発性半導体記
   憶装置において、 上記セレクトトランジスタのゲート絶縁膜は上記メモリ
   トランジスタのトンネル絶縁膜と共通の絶縁性材料によ
   り構成され、 上記セレクトトランジスタのゲート電極は上記メモリト
   ランジスタの浮遊ゲート電極と共通の導電性材料により
   構成され、 上記セレクトトランジスタは、 上記メモリトランジスタの容量絶縁膜と共通の絶縁性材
   料により構成されるダミー絶縁膜と、 上記メモリトランジスタの制御ゲート電極と共通の導電
   性材料により構成されるダミー電極とをさらに備えてい
   ることを特徴とする不揮発性半導体記憶装置。
9. 【請求項９】 半導体基板のウェル領域の上に複数のメ
   モリセルを行列状に配置してなるメモリセルアレイを有
   する不揮発性半導体記憶装置の駆動方法であって、 上記メモリセルは、 上記半導体基板のソース拡散層と中間拡散層との間に、
   上記半導体基板の上に形成されトンネル電流の通過が可
   能な厚みを有するトンネル絶縁膜、該トンネル絶縁膜の
   上に形成され電荷の蓄積が可能な浮遊ゲート電極、該浮
   遊ゲート電極の上に形成された容量絶縁膜、及び該容量
   絶縁膜の上に形成された制御ゲート電極を有するメモリ
   トランジスタを配置する一方、 上記半導体基板のドレイン拡散層と中間拡散層との間
   に、上記半導体基板の上に形成された第２のゲート絶縁
   膜及び該第２のゲート絶縁膜の上に形成された選択ゲー
   ト電極を有するセレクトトランジスタを上記メモリトラ
   ンジスタとは離間して配置して構成されており、 上記メモリトランジスタの浮遊ゲート電極は中間拡散層
   とオーバーラップしていて、上記トンネル絶縁膜は、上
   記中間拡散層と浮遊ゲート電極とがオーバーラップして
   いる部分に設けられており、 上記ウェルはメモリワード線に沿った方向において複数
   のメモリセル毎に互いに電気的に分離された複数の部分
   ウェルに分割されており、 行に沿って延びて上記メモリトランジスタの制御ゲート
   電極同士を接続する複数のメモリワード線と、列に沿っ
   て延びて上記メモリトランジスタのドレイン拡散層同士
   を接続するビット線と、行に沿って延びて上記セレクト
   トランジスタのゲート電極同士を接続するセレクトワー
   ド線とを備え、 上記各部分ウェルに個別の電圧を印加して上記各メモリ
   ワード線及び各ビット線の電圧を制御することにより、
   選択されたメモリセルが配置される選択部分ウェル内
   で、共通のメモリワード線に接続される複数のメモリセ
   ルごとに浮遊ゲート電極と半導体基板との間で電子の移
   動を行なわせることを特徴とする不揮発性半導体記憶装
   置の駆動方法。
10. 【請求項１０】 請求項９記載の半導体記憶装置の駆動
    方法において、 上記浮遊ゲート電極と半導体基板との間で電子を移動さ
    せることにより消去を行なう際には、選択されたメモリ
    セルが接続される選択メモリワード線に第１極性の消去
    用メモリワード線電圧を、上記選択部分ウェルに上記第
    １極性とは逆の第２極性の消去用ウェル電圧を印加し
    て、選択部分ウェル上に設けられかつ選択メモリワード
    線に接続される複数のメモリセルの一括消去を行なうこ
    とを特徴とする不揮発性半導体記憶装置の駆動方法。
11. 【請求項１１】 請求項１０記載の不揮発性半導体記憶
    装置の駆動方法おいて、 上記消去を行なう際には、非選択のメモリワード線に、
    上記消去用メモリワード線電圧と上記消去用ウェル電圧
    との中間の電圧を印加することを特徴とする不揮発性半
    導体記憶装置の駆動方法。
12. 【請求項１２】 請求項１０又は１１記載の不揮発性半
    導体記憶装置の駆動方法において、 上記消去を行なう際には、非選択の部分ウェルに、上記
    消去用メモリワード線電圧と上記消去用ウェル電圧との
    中間の電圧を印加することを特徴とする不揮発性半導体
    記憶装置の駆動方法。
13. 【請求項１３】 請求項９記載の不揮発性半導体記憶装
    置の駆動方法において、 上記浮遊ゲート電極と半導体基板との間で電子を移動さ
    せることにより書き込みを行なう際には、選択されたメ
    モリセルが接続される選択メモリワード線に第２極性の
    書き込み用メモリワード線電圧を、選択されたメモリセ
    ルが接続される選択ビット線に第１極性の書き込み用ビ
    ット線電圧を、選択されたメモリセルが接続される選択
    セレクトワード線に上記書き込み用ビット線電圧よりも
    絶対値の大きい第１極性の電圧を印加して、選択メモリ
    ワード線及び選択ビット線に接続されるメモリセルの書
    き込みを行なうことを特徴とする不揮発性半導体記憶装
    置の駆動方法。
14. 【請求項１４】 請求項１３記載の不揮発性半導体記憶
    装置の駆動方法において、 上記書き込みを行なう際には、非選択のメモリワード線
    に、上記書き込み用メモリワード線電圧と上記書き込み
    用ビット線電圧との中間の電圧を印加することを特徴と
    する不揮発性半導体記憶装置の駆動方法。
15. 【請求項１５】 請求項１３又は１４記載の不揮発性半
    導体記憶装置の駆動方法において、 上記書き込みを行なう際には、非選択のビット線に、上
    記書き込み用メモリワード線電圧と上記書き込み用ビッ
    ト線電圧との中間の電圧を印加することを特徴とする不
    揮発性半導体記憶装置の駆動方法。
16. 【請求項１６】 請求項９記載の不揮発性半導体記憶装
    置の駆動方法において、 読み出しを行なう際には、読み出されるメモリセルが接
    続される選択セレクトワード線に正の読み出し用セレク
    トワード線電圧を、選択メモリワード線に接地電位を、
    選択ビット線に正の読み出し用ビット線電圧を印加する
    ことを特徴とする不揮発性半導体記憶装置の駆動方法。
17. 【請求項１７】 半導体基板のウェル領域の上に複数の
    メモリセルを行列状に配置してなるメモリセルアレイを
    有する不揮発性半導体記憶装置の駆動方法であって、 上記メモリセルは、 上記半導体基板のドレイン拡散層と中間拡散層との間
    に、上記半導体基板の上に形成されトンネル電流の通過
    が可能な厚みを有するトンネル絶縁膜、該トンネル絶縁
    膜の上に形成され電荷の蓄積が可能な浮遊ゲート電極、
    該浮遊ゲート電極の上に形成された容量絶縁膜、及び該
    容量絶縁膜の上に形成された制御ゲート電極を有するメ
    モリトランジスタを配置する一方、 上記半導体基板のソース拡散層と中間拡散層との間に、
    上記半導体基板の上に形成された第２のゲート絶縁膜及
    び該第２のゲート絶縁膜の上に形成された選択ゲート電
    極を有するセレクトトランジスタを上記メモリトランジ
    スタとは離間して配置して構成されており、 上記メモリトランジスタの浮遊ゲート電極はドレイン拡
    散層とオーバーラップしていて、上記トンネル絶縁膜
    は、上記ドレイン拡散層と浮遊ゲート電極とがオーバー
    ラップしている部分に設けられており、 上記ウェルはメモリワード線に沿った方向において複数
    のメモリセル毎に互いに電気的に分離された複数の部分
    ウェルに分割されており、 行に沿って延びて上記メモリトランジスタの制御ゲート
    電極同士を接続する複数のメモリワード線と、列に沿っ
    て延びて上記メモリトランジスタのドレイン拡散層同士
    を接続するビット線と、行に沿って延びて上記セレクト
    トランジスタのゲート電極同士を接続するセレクトワー
    ド線とを備え、 上記各部分ウェルに個別の電圧を印加して上記各メモリ
    ワード線及びビット線の電圧を制御することにより、選
    択されたメモリセルが配置される選択部分ウェル内で、
    共通のメモリワード線に接続される複数のメモリセルご
    とに浮遊ゲート電極と半導体基板との間で電子の移動を
    行なわせることを特徴とする不揮発性半導体記憶装置の
    駆動方法。
18. 【請求項１８】 請求項１７記載の不揮発性半導体記憶
    装置の駆動方法において、 上記浮遊ゲート電極と半導体基板との間で電子を移動さ
    せることにより消去を行なう際には、選択されたメモリ
    セルが接続される選択メモリワード線に第１極性の消去
    用メモリワード線電圧を、上記選択部分ウェルに上記第
    １極性とは逆の第２極性の消去用ウェル電圧を印加し
    て、選択部分ウェル上に設けられかつ選択メモリワード
    線に接続される複数のメモリセルの一括消去を行なうこ
    とを特徴とする不揮発性半導体記憶装置の駆動方法。
19. 【請求項１９】 請求項１８記載の不揮発性半導体記憶
    装置の駆動方法において、 上記消去を行なう際には、非選択のメモリワード線に、
    上記消去用メモリワード線電圧と上記消去用ウェル電圧
    との中間の電圧を印加することを特徴とする不揮発性半
    導体記憶装置の駆動方法。
20. 【請求項２０】 請求項１８又は１９記載の不揮発性半
    導体記憶装置の駆動方法において、 上記消去を行なう際には、非選択の部分ウェルに、上記
    消去用メモリワード線電圧と上記消去用ウェル電圧の中
    間電位を印加することを特徴とする不揮発性半導体記憶
    装置の駆動方法。
21. 【請求項２１】 請求項１７記載の不揮発性半導体記憶
    装置の駆動方法において、 上記浮遊ゲート電極と半導体基板との間で電子を移動さ
    せることにより書き込みを行なう際には、選択されたメ
    モリセルが接続される選択メモリワード線に第２極性の
    書き込み用メモリワード線電圧を、選択されたメモリセ
    ルが接続される選択ビット線に第１極性の書き込み用ビ
    ット線電圧を印加して、選択メモリワード線及び選択ビ
    ット線に接続されるメモリセルの書き込みを行なうこと
    を特徴とする不揮発性半導体記憶装置の駆動方法。
22. 【請求項２２】 請求項２１記載の不揮発性半導体記憶
    装置の駆動方法において、 上記書き込みを行なう際には、非選択のメモリワード線
    に、上記書き込み用メモリワード線電圧と上記書き込み
    用ビット線電圧との中間の電圧を印加することを特徴と
    する不揮発性半導体記憶装置の駆動方法。
23. 【請求項２３】 請求項２１又は２２記載の不揮発性半
    導体記憶装置の駆動方法において、 上記書き込みを行なう際には、非選択のビット線に、上
    記書き込み用メモリワード線電圧と上記書き込み用ビッ
    ト線電圧との中間の電圧を印加することを特徴とする不
    揮発性半導体記憶装置の駆動方法。
24. 【請求項２４】 請求項１７記載の不揮発性半導体記憶
    装置の駆動方法において、 読み出しを行なう際には、読み出されるメモリセルが接
    続される選択セレクトワード線に正の読み出し用セレク
    トワード線電圧を、選択メモリワード線に接地電位を、
    選択ビット線に読み出し用ビット線電圧を印加すること
    を特徴とする不揮発性半導体記憶装置の駆動方法。
25. 【請求項２５】 半導体基板のウェル領域の上に複数の
    メモリセルを行列状に配置してなるメモリセルアレイを
    有する不揮発性半導体記憶装置の駆動方法であって、 上記メモリセルは、 上記半導体基板のドレイン拡散層と中間拡散層との間
    に、上記半導体基板の上に形成されトンネル電流の通過
    が可能な厚みを有するトンネル絶縁膜、該トンネル絶縁
    膜の上に形成され電荷の蓄積が可能な浮遊ゲート電極、
    該浮遊ゲート電極の上に形成された容量絶縁膜、及び該
    容量絶縁膜の上に形成された制御ゲート電極を有するメ
    モリトランジスタを配置する一方、 上記半導体基板のソース拡散層と中間拡散層との間に、
    上記半導体基板の上に形成された第２のゲート絶縁膜及
    び該第２のゲート絶縁膜の上に形成された選択ゲート電
    極を有するセレクトトランジスタを上記メモリトランジ
    スタとは離間して配置して構成されており、 上記トンネル絶縁膜は、上記メモリトランジスタのチャ
    ネル領域の上方全体に設けられており、 上記ウェルはメモリワード線に沿った方向において複数
    のメモリセル毎に互いに電気的に分離された複数の部分
    ウェルに分割されており、 行に沿って延びて上記メモリトランジスタの制御ゲート
    電極同士を接続する複数のメモリワード線と、列に沿っ
    て延びて上記メモリトランジスタのドレイン拡散層同士
    を接続するビット線と、行に沿って延びて上記セレクト
    トランジスタのゲート電極同士を接続するセレクトワー
    ド線とを備え、 上記各部分ウェルに個別の電圧を印加して上記各メモリ
    ワード線及びビット線の電圧を制御することにより、選
    択されたメモリセルが配置される選択部分ウェル内で、
    共通のメモリワード線に接続される複数のメモリセルご
    とに浮遊ゲート電極と半導体基板との間で電子の移動を
    行なわせることを特徴とする不揮発性半導体記憶装置の
    駆動方法。
26. 【請求項２６】 請求項２５記載の不揮発性半導体記憶
    装置の駆動方法において、 上記浮遊ゲート電極と半導体基板との間で電子を移動さ
    せることにより消去を行なう際には、選択されたメモリ
    セルが接続される選択メモリワード線に第１極性の消去
    用メモリワード線電圧を、上記選択部分ウェルに上記第
    １極性とは逆の第２極性の消去用ウェル電圧を印加し
    て、選択部分ウェル上に設けられかつ選択メモリワード
    線に接続される複数のメモリセルの一括消去を行なうこ
    とを特徴とする不揮発性半導体記憶装置の駆動方法。
27. 【請求項２７】 請求項２６記載の不揮発性半導体記憶
    装置の駆動方法において、 上記消去を行なう際には、非選択のメモリワード線に、
    上記消去用メモリワード線電圧と上記消去用ウェル電圧
    との中間の電圧を印加することを特徴とする不揮発性半
    導体記憶装置の駆動方法。
28. 【請求項２８】 請求項２６又は２７記載の不揮発性半
    導体記憶装置の駆動方法において、 上記消去を行なう際には、非選択の部分ウェルに、上記
    消去用メモリワード線電圧と上記消去用ウェル電圧との
    中間の電圧を印加することを特徴とする不揮発性半導体
    記憶装置の駆動方法。
29. 【請求項２９】 請求項２５記載の不揮発性半導体記憶
    装置の駆動方法において、 上記浮遊ゲート電極と半導体基板との間で電子を移動さ
    せることにより書き込みを行なう際には、選択されたメ
    モリセルが接続される選択メモリワード線に第２極性の
    書き込み用メモリワード線電圧を、選択されたメモリセ
    ルが接続される選択ビット線に第１極性の書き込み用ビ
    ット線電圧を印加して、選択メモリワード線及び選択ビ
    ット線に接続されるメモリセルの書き込みを行なうこと
    を特徴とする不揮発性半導体記憶装置の駆動方法。
30. 【請求項３０】 請求項２９記載の不揮発性半導体記憶
    装置の駆動方法において、 上記書き込みを行なう際には、非選択のメモリワード線
    に、上記書き込み用メモリワード線電圧と上記書き込み
    用ビット線電圧との中間の電圧を印加することを特徴と
    する不揮発性半導体記憶装置の駆動方法。
31. 【請求項３１】 請求項２９又は３０記載の不揮発性半
    導体記憶装置の駆動方法において、 上記書き込みを行なう際には、非選択のビット線に、上
    記書き込み用メモリワード線電圧と上記書き込み用ビッ
    ト線電圧との中間の電圧を印加することを特徴とする不
    揮発性半導体記憶装置の駆動方法。
32. 【請求項３２】 請求項２９又は３０記載の不揮発性半
    導体記憶装置の駆動方法において、 上記書き込みを行なう際には、非選択の部分ウェルに、
    上記書き込み用メモリワード線電圧と上記書き込み用ビ
    ット線電圧との中間の電圧を印加することを特徴とする
    不揮発性半導体記憶装置の駆動方法。
33. 【請求項３３】 請求項２５記載の不揮発性半導体記憶
    装置の駆動方法において、 読み出しを行なう際には、読み出されるメモリセルが接
    続される選択セレクトワード線に正の読み出し用セレク
    トワード線電圧を、選択メモリワード線に接地電位を、
    選択ビット線に正の読み出し用ビット線電圧を印加する
    ことを特徴とする不揮発性半導体記憶装置の駆動方法。