CN106981309B - 存储阵列 - Google Patents

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Abstract

本发明公开了一种存储阵列，存储阵列包括复数个存储分页，每一存储分页包括复数个存储比特组，每一存储比特组包括复数个存储单元。每一存储单元包括浮接栅极模块、控制元件及清除元件。位在同一行的复数个存储比特组耦接至相同的清除线，而位在相异行的复数个存储比特组耦接至相异的复数条清除线。因此存储阵列能够支持比特组操作，且位在相同比特组的存储单元还可共享相同的井区。存储阵列的面积会降低，也能够更有弹性地支持各种操作。

Description

存储阵列
技术领域
本发明是有关于一种存储阵列，特别是一种能够执行比特组清除操作的可重复写入的非挥发性存储阵列。
背景技术
电子可重复写入的非挥发性存储器是一种在没有电源供应时仍然能够保存储存的信息，并且能够允许在电路板上被重复写入的存储器。因为这种非挥发性存储器所能应用的范围相当广泛，因此将非挥发性存储器与其他主要电路嵌入在同一芯片的需求也日益成长，尤其是在对电路面积要求相当严苛的个人电子装置，特别需要将非挥发性存储器与其他电路嵌入在同一芯片中。
现有技术的非挥发性存储器包括用来储存数据的浮接栅极晶体管，以及一个或两个用来致能浮接栅极晶体管以执行对应操作的选择晶体管。浮接栅极的写入操作及清除操作可由耦合元件来控制。
因为位在不同存储分页或不同存储器区段的存储单元应要能够独立操作，因此当存储器的操作涉及到改变井区(或基体)偏压时，位在不同分页或区段的存储单元常会被设置在彼此独立的区域。然而因为制程上的空间区隔规定(spacing rule)，独立区域间的区隔空间将显著地扩大电路所需的硅晶面积。再者，对于需要支持比特组(byte)操作，例如支持比特组的同时写入及清除操作的系统而言，存储单元所接收到的控制信号还会更加复杂，并使共享电路面积的做法更加困难。因此，如何减少电路面积，并增进电路面积使用的效率即成为了有待解决的问题。
发明内容
为了能够较增进存储器电路的面积使用效率以减少所需的电路面积，并能够弹性地支持各种的读取写入操作，本发明的一实施例提供一种存储阵列。存储阵列包括复数个存储分页。
每一存储分页包括复数个存储比特组，每一存储比特组包括复数个存储单元，每一存储单元包括浮接栅极模块、控制元件及清除元件。
浮接栅极模块包括浮接栅极晶体管、源极晶体管及比特晶体管。浮接栅极晶体管具有第一端、第二端及浮接栅极。源极晶体管具有第一端、第二端及控制端，源极晶体管的第一端耦接至源极线，源极晶体管的第二端耦接至所述浮接栅极晶体管的所述第一端，而源极晶体管的控制端耦接至字符线。比特晶体管具有第一端、第二端及控制端，比特晶体管的第一端耦接至所述浮接栅极晶体管的所述第二端，比特晶体管的第二端耦接至比特线，而比特晶体管的控制端耦接至所述字符线。
控制元件具有基体端、第一端、第二端及控制端，控制元件的基体端耦接至控制线，控制元件的第一端耦接至所述基体端，控制元件的第二端耦接至所述基体端，而控制元件的控制端耦接至所述浮接栅极。
清除元件具有基体端、第一端、第二端及控制端，的第一端耦接至清除线，而清除元件的控制端耦接至所述浮接栅极。
其中位在同一行的复数个存储比特组是耦接至相同的清除线，而位在相异行的复数个存储比特组是耦接至相异的复数条清除线。
本发明的另一实施例提供一种存储阵列。存储阵列包括复数个存储分页。
每一存储分页包括复数个存储比特组，每一存储比特组包括复数个存储单元，每一存储单元包括浮接栅极模块、控制元件及清除元件。
浮接栅极模块包括浮接栅极晶体管、源极晶体管及比特晶体管。浮接栅极晶体管具有第一端、第二端及浮接栅极。源极晶体管具有第一端、第二端及控制端，源极晶体管的第一端耦接至源极线，源极晶体管的第二端耦接至所述浮接栅极晶体管的所述第一端，而源极晶体管的控制端耦接至字符线。比特晶体管具有第一端、第二端及控制端，比特晶体管的第一端耦接至所述浮接栅极晶体管的所述第二端，比特晶体管的第二端耦接至比特线，而比特晶体管的控制端耦接至所述字符线。
控制元件具有基体端、第一端、第二端及控制端，控制元件的基体端耦接至控制线，控制元件的第一端耦接至所述基体端，控制元件的第二端耦接至所述基体端，而控制元件的控制端耦接至所述浮接栅极。
清除元件具有基体端、第一端、第二端及控制端，的第一端耦接至清除线，而清除元件的控制端耦接至所述浮接栅极。
位在同一行的复数个存储比特组是耦接至相同的控制线，而位在相异行的复数个存储比特组是耦接至相异的复数条控制线。
附图说明
图1为本发明一实施例的存储阵列的示意图。
图2为图1的存储阵列的存储分页的布局图。
图3为图1的存储单元在写入操作期间的信号电压示意图。
图4为图1的存储单元在清除操作期间的信号电压示意图。
图5为本发明一实施例的存储阵列的示意图。
图6为图5的存储阵列的存储分页的布局图。
图7为图5的存储单元在写入操作期间的信号电压示意图。
图8为图5的存储单元在清除操作期间的信号电压示意图。
图9为本发明一实施例的存储阵列的示意图。
其中，附图标记说明如下：
10、20、30 存储阵列
MP1至MPM、MP’1至MP’M 存储分页
MB1,1至MB1,N、MBM,1至MBM,N、 存储比特组
MB’1,1至MB’1,N、MB’M,1至MB’M,N
1001,1,1至1001,1,k、1001,N,1至1001,N,K、 存储单元
100M,1,1至100M,1,K、100M,N,1至100M,N,K、
2001,1,1至2001,1,k、2001,N,1至2001,N,K、
200M,1,1至200M,1,K、200M,N,1至200M,N,K
110 浮接栅极模块
112 浮接栅极晶体管
114 源极晶体管
116 比特晶体管
120 控制元件
130、230 清除元件
CL1至CLM、CL1’至CLM’ 控制线
WL1至WLM 字符线
WBL1至WBLM 井偏压线
EL1至ELN、EL1’至ELN’ 清除线
SL1,1至SL1,K、SLN,1至SLN,K 源极线
BL1,1至BL1,K、BLN,1至BLN,K 比特线
PW1 P型井
NW1、NW2、NW3 N型井
AAC、AAE1、AAE2、AAE3、 主动区
AAF1、AAF2、AAF3、AAC1、
AAC2
VPP 第一电压
VEE’ 第二电压
VDD 第三电压
VSS 第四电压
VEE 第五电压
VEE” 第六电压
VPP’ 第七电压
具体实施方式
图1为本发明一实施例的存储阵列10的示意图。存储阵列10包括M个存储分页MP1至MPM，每一存储分页MP1至MPM包括N个存储比特组。举例来说，存储分页MP1包括N个存储比特组MB1,1至MB1,N，而存储分页MPM包括N个存储比特组MBM,1至MBM,N。每个存储比特组MB1,1至MB1,N、…、及MBM,1至MBM,N包括K个存储单元。上述的M、N及K为正整数。举例来说，存储比特组MB1,1包括K个存储单元1001,1,1至1001,1,K，存储比特组MB1,N包括K个存储单元1001,N,1至1001,N,K，存储比特组MBM,1包括K个存储单元100M,1,1至100M,1,K，而存储比特组MBM,N包括K个存储单元100M,N,1至100M,N,K。
每个存储单元包括浮接栅极模块110、控制元件120及清除元件130。浮接栅极模块110包括浮接栅极晶体管112、源极晶体管114及比特晶体管116。浮接栅极晶体管114具有第一端、第二端及浮接栅极。源极晶体管114具有第一端、第二端及控制端。源极晶体管114的第一端耦接至一对应的源极线，源极晶体管114的第二端耦接至浮接栅极晶体管112的第一端，而源极晶体管114的控制端耦接至一对应的字符线。比特晶体管116具有第一端、第二端及控制端。比特晶体管116的第一端耦接至浮接栅极晶体管112的第二端，比特晶体管116的第二端耦接至一对应的比特线，而比特晶体管116的控制端耦接至对应的字符线。
在存储阵列10中，相同存储分页中的存储单元会耦接至相同的字符线，而位在相异存储分页的存储单元则会耦接至相异的字符线。举例来说，存储单元1001,1,1至1001,1,K及1001,N,1至1001,N,K都位在存储分页MP1中，并且耦接至相同的字符线WL1。此外，存储单元100M,1,1至100M,1,K及100M,N,1至100M,N,K都位在存储分页MPM中，并且耦接至相同的字符线WLM。
再者，位在同一行的存储单元会耦接至相同的源极线及比特线，而位在相异行的存储单元则会耦接至相异的源极线及比特线。举例来说，存储单元1001,1,1及存储单元100M,1,1位在同一行，且两者会耦接至相同的源极线SL1,1及比特线BL1,1。存储单元1001,1,K及存储单元100M,1,K位在同一行，且两者会耦接至相同的源极线SL1,K及比特线BL1,K。存储单元1001,N,1及存储单元100M,N,1位在同一行，且两者会耦接至相同的源极线SLN,1及比特线BLN,1。存储单元1001,N,K及存储单元100M,N,K位在同一行，且两者会耦接至相同的源极线SLN,K及比特线BLN,K。控制元件120具有基体端、第一端、第二端及控制端。控制元件120的基体端耦接至对应的控制线，控制元件120的第一端耦接至控制元件120的基体端，控制元件120的第二端耦接至控制元件120的基体端，而控制元件120的控制端耦接至浮接栅极晶体管112的浮接栅极。
在本实施例中，相同存储分页的存储单元会耦接至相同的控制线，而位在相异存储分页的存储单元则会耦接至相异的控制线。举例来说，存储单元1001,1,1至1001,1,K及存储单元1001,N,1至1001,N,K位在相同的存储分页MP1中，并耦接至相同的控制线CL1。相似地，存储单元100M,1,1至100M,1,K及存储单元100M,N,1至100M,N,K位在相同的存储分页MPM中，并耦接至相同的控制线CLM。
清除元件130具有基体端、第一端、第二端及控制端。清除元件130的基体端耦接至对应的井偏压线，清除元件130的第一端耦接至对应的清除线，清除元件130的第二端为浮接状态或是耦接至清除元件130的第一端，清除元件130的控制端耦接至浮接栅极晶体管112的浮接栅极。
在存储阵列10中，位在同一行的存储比特组会耦接至相同的清除线，而位在相异行的存储比特组会耦接至相异的清除线。举例来说，存储比特组MB1,1及存储比特组MBM,1位在相同一行，并且会耦接到相同的清除线EL1。同样地，存储比特组MB1,N及存储比特组MBM,N位在相同一行，并且会耦接到相同的清除线ELN。再者，位在相同存储分页的存储单元会耦接至相同的井偏压线，且位在相异存储分页的存储单元会耦接至相异的井偏压线。举例来说，存储单元1001,1,1至1001,1,K及存储单元1001,N,1至1001,N,K都位在相同的存储分页MP1，且都耦接至相同的井偏压线WBL1。同样地，存储单元100M,1,1至100M,1,K及存储单元100M,N,1至100M,N,K都位在相同的存储分页MPM，且都耦接至相同的井偏压线WBLM。
因为位在相同存储分页的存储比特组会耦接至相异的清除线，因此相同存储分页的存储比特组能够在独立控制的情况下，耦接至相同的井偏压线。也就是说，相同存储分页的存储比特组可设置于相同的井区。通过井区的共享，就能够减少存储阵列10的电路面积。
图2为本发明一实施例的存储阵列10的存储分页MP1的布局图。存储单元1001,1,1的浮接栅极模块110可设置于P型井PW1的主动区AAF1中，存储单元1001,1,1的清除元件130可设置于N型井NW1的主动区AAE1，而存储单元1001,1,1的控制元件120可设置于N型井NW2的主动区AAC。主动区AAF1设置于N型井NW1及N型井NW2之间。
再者，存储单元1001,N,1的浮接栅极模块110可设置于P型井PW1的主动区AAF2中，存储单元1001,N,1的清除元件130可设置于N型井NW1的主动区AAE2，而存储单元1001,N,1的控制元件120可设置于N型井NW2的主动区AAC。也就是说，位在相同存储分页MP1中的存储比特组MB1,1至MB1,N可共享N井区NW2中相同的主动区AAC来形成其控制元件120，而位在相同存储分页MP1中的存储比特组MB1,1至MB1,N可利用N井区NW1中的相异主动区AAE1及AAE2来设置其清除元件130，并可利用P型井PW1中相异的主动区AAF1及AAF2来设置其浮接栅极模块110。
因为相同存储分页MP1中的存储比特组MB1,1至MB1,N可共享相同的P型井PW1及N型井NW1及NW2，因此N型井之间的空间区隔规定就不会过分限制了存储阵列10的电路面积，而存储阵列10的电路面积即可显著地缩小。此外，为避免存储阵列10的电路面积仅朝单一方向延伸，存储比特组中的浮接栅极模块110还可设置于P型井PW1中的相异主动区，而存储比特组中的清除元件130也可设置于相异的两个N型井。举例来说，在图2中，存储比特组MB1,1的存储单元1001,1,1的浮接栅极模块110可设置于P型井PW1的主动区AAF1，然而存储比特组MB1,1的存储单元1001,1,K的浮接栅极模块110则可设置于P型井PW1的主动区AAF3。
再者，存储比特组MB1,1的存储单元1001,1,1的清除单元130可设置在N型井NW1的主动区AAE1，而存储比特组MB1,1的存储单元1001,1,K的清除元件130则可设置于N井区NW3的主动区AAE3。
主动区AAE1及AAE3可设置于N井区NW2的相对两侧，而主动区AAF1及AAF3也可设置于N井区NW2的相对两侧，因此存储比特组MB1,1的存储单元1001,1,1至1001,1,K的控制元件120仍能设置在相同的N井区NW2中。此外，主动区AAF3可设置在N井区NW2及N井区NW3之间。
在此情况下，存储阵列10的布局就不会仅沿单一方向延伸，因此存储阵列10的布局就可以更加弹性。然而，在本发明的部分实施例中，根据系统的需求，存储比特组MB1,1的存储单元1001,1,1至1001,1,K的浮接栅极模块110也可设置在同一P井区，且存储比特组MB1,1的存储单元1001,1,1至1001,1,K的清除元件130也可设置在同一N井区。
图3为存储阵列10的存储单元1001,1,1在写入操作期间的信号电压示意图。根据图3，在存储单元1001,1,1的写入操作期间，控制线CL1可处在第一电压VPP，清除线EL1可处在第二电压VEE’，字符线WL1可处在第三电压VDD，源极线SL1,1可处在第四电压VSS，比特线BL1,1可处在第四电压VSS，而井偏压线WBL1可处在第二电压VEE’。
在本发明的部分实施例中，第一电压VPP大于第二电压VEE’，第二电压VEE’大于第三电压VDD，而第三电压VDD大于第四电压VSS。此外，第二电压VEE’与第四电压VSS间的差值可上大于第一电压VPP与第四电压VSS间的差值的一半，而第三电压VDD与第四电压VSS间的差值可小于第一电压VPP与第四电压VSS间的差值的一半。举例来说，若第一电压VPP为10V，第二电压VEE’可为6V，第三电压VDD可为3V，而第四电压VSS可为0V。
在图3中，存储单元1001,1,1的控制元件120可经由控制线CL1耦接至高电压。源极晶体管114及比特晶体管116会被导通，因此存储单元1001,1,1的浮接栅极晶体管112的第一端及第二端会被拉低到低电压，也就是第四电压VSS。因此，施加在浮接栅极晶体管112上的高电压差会导致浮接栅极发生福诺(Fowler Nordheim)电子穿隧注入，因而存储单元1001,1,1会被写入。
此外，在存储单元1001,1,1的写入操作期间，存储单元1001,N,1并未被选取。因此，为了避免与存储单元1001,1,1位在相同存储分页MP1的存储单元1001,N,1被写入，存储单元1001,N,1可在存储单元1001,1,1的写入操作期间执行禁止写入操作。
在存储单元1001,N,1的禁止写入操作期间，控制线CL1会处在第一电压VPP，清除线ELN可处在第二电压VEE’，字符线WL1可处在第三电压VDD，源极线SLN,1可处在第三电压VDD，比特线BLN,1可处在第三电压VDD，而井偏压线WBL1会处在第二电压VEE’。
在此情况下，虽然存储单元1001,N,1与存储单元1001,1,1会耦接至相同的控制线CL1及相同的字符线WL1，然而因为存储单元1001,N,1的源极晶体管114及比特晶体管116会抬升信道的电压，因此存储单元1001,N,1并不会被写入。也就是说，紧接在控制线CL1的电压提升至第一电压VPP之后，浮接栅极晶体管112的第一端及第二端的电压会与源极线SLN,1及比特线BLN,1的电压隔离，而反而会经由控制元件120的基体端接收到较高的电压，因此存储单元1001,N,1的浮接栅极无法捕获足够的电子，导致存储单元1001,N,1不会被写入。
此外，在存储单元1001,1,1的写入操作期间，在未被选取的存储分页中的存储单元也不应被写入。举例来说，在图3中，存储单元100M,1,1是位在未被选取的存储分页MPM中。然而，因为存储单元100M,1,1与1001,1,1是位在相同一行，因此存储单元100M,1,1与1001,1,1会耦接至相同的源极线SL1,1、相同的比特线BL1,1及相同的清除线EL1。
在存储单元1001,1,1的写入操作期间，耦接至未被选取的存储单元100M,1,1的控制线CLM可处在第三电压VDD，耦接至未被选取的存储单元100M,1,1的字符线WLM可处在第三电压VDD，而耦接至未被选取的存储单元100M,1,1的井偏压线WBLM可处在第二电压VEE’。
在此情况下，因为控制线CLM的电压不够高到足以引发福诺电子穿隧注入，因此存储单元100M,1,1将不会被写入。此外，因为存储单元1001,1,1及100M,1,1会耦接至相同的清除线EL1，因此存储单元100M,1,1的清除元件130的基体端电压不应小于清除线EL1的电压，否则存储单元100M,1,1的清除元件130的第一端及基体端将具有顺向偏压而造成漏电流。因此，耦接至存储单元100M,1,1的井偏压线WBL1可处在第二电压VEE’。
再者，字符线WLM可为第三电压VDD以减少栅极引发漏极漏电流(gate-induceddrain leakage，GIDL)。举例来说，在存储单元1001,1,1的写入操作期间及存储单元1001,N,1的禁止写入操作期间，耦接至存储单元100M,N,1的源极线SLN,1及比特线BLN,1会处在第三电压VDD。若字符线WLM为第四电压VSS，则存储单元100M,N,1的源极晶体管114及比特晶体管116可能会因为较大的电压差而导致栅极引发漏极漏电流。因此字符线WLM可为第三电压VDD以有效地避免栅极引发漏极漏电流，同时也不致影响其他存储单元的操作。
此外，在本发明的部分实施例中，存储阵列10能够以比特组为单位进行写入操作。也就是说，位在相同存储比特组MB1,1中的存储单元1001,1,1至1001,1,K可以同步执行写入操作。在此情况下，于存储单元1001,1,1的写入操作期间，存储单元1001,1,K可与存储单元1001,1,1接收到相同的信号。然而在本发明的部分实施例中，存储阵列也可能以单一比特为单位来进行写入操作。也就是说，于存储单元1001,1,1的写入操作期间，存储单元1001,1,K可执行禁止写入操作来避免被写入数据。在此情况下，于存储单元1001,1,1的写入操作期间，存储单元1001,1,K可与存储单元1001,N,1接收到相同的信号。
图4为存储阵列10的存储单元1001,1,1在清除操作期间的信号电压示意图。根据图4，在存储单元1001,1,1的清除操作期间，控制线CL1可处在第四电压VSS，清除线EL1可处在第五电压VEE，字符线WL1可处在第三电压VDD，源极线SL1,1可处在第三电压VDD，比特线BL1,1可处在第三电压VDD，而井偏压线WBL1可处在第五电压VEE。第五电压VEE大于第三电压VDD。在部分实施例中，第五电压VEE可实质上相等或略小于第一电压VPP。举例来说，第五电压VEE也可与第一电压VPP同为10V。
在此情况下，具有高电压的清除线EL1可以引发福诺电子穿隧释放，使得存储单元1001,1,1会被清除。此外，因为清除线EL1处在第五电压VEE，因此井偏压线WBL1也应处在第五电压VEE以避免漏电流。
再者，于存储单元1001,1,1的清除操作期间，与存储单元1001,1,1位在相同存储分页MP1的未被选取的存储单元不应被清除。举例来说，在图4中，存储单元1001,N,1是位在未被选取的存储比特组MB1,N中，且不应于存储单元1001,1,1的清除操作期间被清除。
因为存储单元1001,N,1与存储单元1001,1,1位在相同的存储分页MP1中，因此存储单元1001,N,1会与存储单元1001,1,1耦接至相同的控制线CL1、相同的字符线WL及相同的井偏压线WBL1。因为井偏压线WBL1于存储单元1001,1,1的清除操作期间是处在为第五电压VEE，因此耦接至存储单元1001,N,1的清除线ELN的电压不宜过低，否则存储单元1001,N,1的清除元件130可能会崩溃导通。因此耦接至存储单元1001,N,1的清除线ELN可处在第六电压VEE”，且第六电压VEE”大于第四电压VSS。在本发明的部分实施例中，第六电压VEE”与第四电压VSS间的差值会小于第五电压VEE与第四电压VSS间的差值的一半。举例来说，若第五电压VEE为10V，第六电压VEE”可为4V。
如此一来，清除线ELN的电压不至于高到引发福诺电子穿隧释放，所以存储单元1001,N,1不会被清除。而且清除线ELN的电压也不至于低到使存储单元1001,N,1的清除元件130崩溃导通。
除了耦接至存储单元1001,N,1的清除线ELN之外，在存储单元1001,1,1的清除操作期间，耦接至未选定的存储单元1001,N,1的源极线SLN,1可处在第三电压VDD，而耦接至存储单元1001,N,1的比特线BLN,1可处在第三电压VDD。因此存储单元1001,N,1可保持在稳定的状态。
此外，在存储单元1001,1,1的清除操作期间，位在未被选定的存储分页的存储单元也不应被清除。举例来说，在图4中，存储单元100M,1,1位在未被选定的存储分页MPM中。然而，因为存储单元100M,1,1与存储单元1001,1,1位在相同一行，因此存储单元100M,1,1与存储单元1001,1,1会耦接至相同的源极线SL1,1、相同的比特线BL1,1及相同的清除线EL1。因为清除线EL1是处在第五电压VEE，耦接至未选定的存储单元100M,1,1的控制线CLM的电压不宜过低，否则存储单元100M,1,1可能会被意外地清除。然而控制线CLM的电压也不宜过高，否则存储单元100M,1,1可能会被意外地写入。因此控制线CLM的电压可为第七电压VPP’。第五电压VEE可大于第七电压VPP’，且第七电压VPP’可大于第三电压VDD。在本发明的部分实施例中，第七电压VPP’与第四电压VSS间的差值会上大于第五电压VEE与第四电压VSS间的差值的一半。举例来说，若第五电压VEE为10V，则第七电压VPP’可为6V。
在此情况下，控制线CLM的电压就不会过高到足以写入存储单元100M,1,1，也不会过低到足以清除存储单元100M,1,1。
除了控制线CLM之外，在存储单元1001,1,1的清除操作期间，耦接至未被选定的存储单元100M,1,1的字符线WLM可处在第三电压VDD，而耦接至未被选定的存储单元100M,1,1的井偏压线WBLM可处在第五电压VEE。因此存储单元100M,1,1可保持在稳定状态。
再者，因为同一个存储比特组中的存储单元都会耦接到相同的清除线，存储阵列10能够以比特组为单位来执行清除操作。也就是说，在存储比特组MB1,1中的存储单元1001,1,1至1001,1,K可同步执行清除操作。在此情况下，在存储单元1001,1,1的清除操作期间，存储单元1001,1,K会与存储单元1001,1,1接收到相同的信号。
如此一来，存储阵列10就能够以比特组为单位执行操作，例如比特组写入操作及/或比特组清除操作，而无须连接复杂的信号线路。再者，因为位在相同存储分页的存储单元的控制元件120都可设置在相同的井区，且位在相同存储分页的存储单元的清除元件130都可设置在相同的井区，因此存储阵列10的存储单元可以有效地共享电路面积。也就是说，相较于现有技术，存储阵列10可以具有较小的电路面积，同时也能有效地支持各种弹性的操作。
然而，如图4所示，在存储单元1001,1,1的清除操作期间，耦接至存储单元1001,N,1的清除线ELN是处在第六电压VEE”，而耦接至存储单元1001,N,1的井偏压线WBL1是处在第五电压VEE。也就是说，存储单元1001,N,1的清除元件130的第一端及基体端会承受逆向偏压。当存储阵列10操作在低电压，例如不高于12V的电压时，由低压元件制程制造的存储单元的清除元件130即能够承受逆向偏压并维持正常运作。举例来说，适用于3V电压操作的元件即可适合地应用在存储阵列10。然而，若逆向偏压超过了存储单元的清除元件130所能承受范围，则清除元件130就可能会崩溃。
为了让存储阵列能够操作在较高的电压而不致崩溃，在本发明的部分实施例中，清除元件的基体端可耦接至清除元件的第一端。
图5为本发明一实施例的存储阵列20的示意图。存储阵列20与存储阵列10具有相似的架构。存储阵列20包括M个存储分页MP’1至MP’M，每一存储分页MP’1至MP’M包括N个存储比特组。举例来说，存储分页MP’1包括N个存储比特组MB’1,1至MB’1,N，而存储分页MP’M包括N个存储比特组MB’M,1至MB’M,N。每个存储比特组MB’1,1至MB’1,N、…、及MB’M,1至MB’M,N包括K个存储单元。上述的M、N及K为正整数。举例来说，存储比特组MB’1,1包括K个存储单元2001,1,1至2001,1,K，存储比特组MB’1,N包括K个存储单元2001,N,1至2001,N,K，存储比特组MB’M,1包括K个存储单元200M,1,1至200M,1,K，而存储比特组MB’M,N包括K个存储单元200M,N,1至200M,N,K。
每个存储单元包括浮接栅极模块110、控制元件120及清除元件230。清除元件230及清除元件130具有相似的架构，然而存储阵列20中每一存储单元的清除元件230的第一端、第二端及基体端都会共同耦接到对应的清除线。也就是说，在存储阵列10中的井偏压线WBL1至WBLM可在存储阵列20中被移除。
图6为本发明一实施例的存储阵列20的存储分页MP’1的布局图。存储单元2001,1,1的浮接栅极模块110可设置于P型井PW1的主动区AAF1中，存储单元2001,1,1的清除元件230可设置于N型井NW1的主动区AAE1，而存储单元2001,1,1的控制元件120可设置于N型井NW2的主动区AAC1。主动区AAF1设置于N型井NW1及NW2之间。
再者，存储单元2001,N,1的浮接栅极模块110可设置于P型井PW1的主动区AAF2中，而存储单元2001,N,1的控制元件120可设置于N型井NW2的主动区AAC2然而，因为存储阵列20已将原先会耦接至同一存储分页的各个清除元件的井偏压线移除，因此存储单元2001,N,1的清除元件230会与存储单元2001,1,1的清除元件230分别设置在相异的N井区。在图6中，存储单元2001,N,1的清除元件230会设置在N型井NW3的主动区AAE2。也就是说，不同存储比特组的存储单元的清除元件230会设置在不同的N井区。
此外，位在相同存储分页的存储单元的控制元件会共享相同的N型井。举例来说，存储分页MP’1的存储比特组MB1,1至MB1,N可共享N型井NW2。再者，相同比特组的存储单元的清除元件230则会共享相同的N型井。因此，N型井之间的空间区隔规定就不至于过分限制存储阵列20的电路面积，而存储阵列20的电路面积仍可显著地减少。
此外，为避免存储阵列20的电路面积仅朝单一方向延伸，存储比特组中的浮接栅极模块110还可设置于P型井PW1中的相异主动区，而存储比特组中的清除元件230也可设置于相异的两个N型井。举例来说，在图6中，存储比特组MB’1,1的存储单元2001,1,1的浮接栅极模块110可设置于P型井PW1的主动区AAF1，然而存储比特组MB’1,1的存储单元2001,1,K的浮接栅极模块110则可设置于P型井PW1的主动区AAF3。
再者，存储比特组MB’1,1的存储单元2001,1,1的清除单元230可设置在N型井NW1的主动区AAE1，而存储比特组MB’1,1的存储单元2001,1,K的清除元件230则可设置于N井区NW4的主动区AAE3。
在此情况下，存储阵列20的布局就不会仅沿单一方向延伸，因此存储阵列20的布局就可以更加弹性。然而，在本发明的部分实施例中，根据系统的需求，存储比特组MB’1,1的存储单元2001,1,1至2001,1,K的浮接栅极模块110也可设置在同一P井区，且存储比特组MB’1,1的存储单元2001,1,1至2001,1,K的清除元件230也可设置在同一N井区。
图7为存储阵列20的存储单元2001,1,1在写入操作期间的信号电压示意图。根据图7，在存储单元2001,1,1的写入操作期间，控制线CL1可处在第一电压VPP，清除线EL1可处在第二电压VEE’，字符线WL1可处在第三电压VDD，源极线SL1,1可处在第四电压VSS，而比特线BL1,1可处在第四电压VSS。在本发明的部分实施例中，存储阵列20可以较存储阵列10承受更高的电压。举例来说，存储阵列20可利用适于操作在5V电压的元件来实作。在此情况下，第一电压VPP可为18V，第二电压VEE’可为13V，第三电压VDD可为6V，而第四电压VSS可为0V。
在图7中，存储单元2001,1,1的控制元件120可经由控制线CL1耦接至高电压。源极晶体管114及比特晶体管116会被导通，因此存储单元2001,1,1的浮接栅极晶体管112的第一端及第二端会被拉低到低电压，也就是第四电压VSS。因此，施加在浮接栅极晶体管112上的高电压差会导致浮接栅极发生福诺电子穿隧注入，因而存储单元2001,1,1会被写入。
此外，在存储单元2001,1,1的写入操作期间，存储单元2001,N,1并未被选取。因此，为了避免与存储单元2001,1,1位在相同存储分页MP’1的存储单元2001,N,1被写入，存储单元2001,N,1可执行禁止写入操作。在存储单元1001,N,1的禁止写入操作期间，控制线CL1可处在第一电压VPP，清除线ELN可处在第二电压VEE’，字符线WL1可处在第三电压VDD，源极线SLN,1可处在第三电压VDD，而比特线BLN,1可处在第三电压VDD。
在此情况下，虽然存储单元2001,N,1与存储单元2001,1,1会耦接至相同的控制线CL1及相同的字符线WL1，然而因为存储单元2001,N,1的源极晶体管114及比特晶体管116会抬升信道的电压，因此存储单元2001,N,1并不会被写入。也就是说，紧接在控制线CL1的电压提升至第一电压VPP之后，浮接栅极晶体管112的第一端及第二端的电压会与源极线SLN,1及比特线BLN,1的电压隔离，并经由控制元件120的基体端接收到较高的电压，因此存储单元2001,N,1的浮接栅极无法捕获足够的电子，导致存储单元2001,N,1不会被写入。
此外，在存储单元2001,1,1的写入操作期间，在未被选取的存储分页中的存储单元也不应被写入。举例来说，在图7中，存储单元200M,1,1是位在未被选取的存储分页MP’M中。然而，因为存储单元200M,1,1与2001,1,1位在相同一行，因此存储单元200M,1,1与2001,1,1会耦接至相同的源极线SL1,1、相同的比特线BL1,1及相同的清除线EL1。
在存储单元2001,1,1的写入操作期间，耦接至未被选取的存储单元200M,1,1的控制线CLM可处在第三电压VDD，耦接至未被选取的存储单元200M,1,1的字符线WLM可处在第三电压VDD。
在此情况下，因为控制线CLM的电压不够高到足以引发福诺电子穿隧注入，因此存储单元200M,1,1将不会被写入。此外，字符线WLM可为第三电压VDD以减少栅极引发漏极漏电流(gate-induced drain leakage，GIDL)。举例来说，在存储单元2001,1,1的写入操作期间及存储单元2001,N,1的禁止写入操作期间，耦接至存储单元200M,N,1的源极线SLN,1及比特线BLN,1会处在第三电压VDD。若字符线WLM为第四电压VSS，则存储单元200M,N,1的源极晶体管114及比特晶体管116可能会因为较大的电压差而导致栅极引发漏极漏电流。因此字符线WLM可为第三电压VDD以有效地避免栅极引发漏极漏电流，同时也不致影响其他存储单元的操作。
此外，在本发明的部分实施例中，存储阵列20能够以比特组为单位进行写入操作。也就是说，位在相同存储比特组MB’1,1中的存储单元2001,1,1至2001,1,K可以同步执行写入操作。在此情况下，于存储单元2001,1,1的写入操作期间，存储单元2001,1,K可与存储单元2001,1,1接收到相同的信号。然而在本发明的部分实施例中，存储阵列也可能以单一比特为单位来进行写入操作。也就是说，在存储单元2001,1,1的写入操作期间，存储单元2001,1,K可执行禁止写入操作来避免被写入数据。在此情况下，于存储单元2001,1,1的写入操作期间，存储单元2001,1,K可与存储单元2001,N,1接收到相同的信号。
图8为存储阵列20的存储单元2001,1,1在清除操作期间的信号电压示意图。根据图8，在存储单元2001,1,1的清除操作期间，控制线CL1可处在第四电压VSS，清除线EL1可处在第五电压VEE，字符线WL1可处在第三电压VDD，源极线SL1,1可处在第三电压VDD，而比特线BL1,1可处在第三电压VDD。在此实施例中，第五电压VEE与第一电压VPP可同为18V。
在此情况下，具有高电压的清除线EL1可以引发福诺电子穿隧释放，使得存储单元2001,1,1会被清除。
再者，在存储单元2001,1,1的清除操作期间，与存储单元2001,1,1位在相同存储分页MP’1的未被选取的存储单元不应被清除。举例来说，在图8中，存储单元2001,N,1位在未选取的存储比特组MB’1,N中，且不应于存储单元2001,1,1的清除操作期间被清除。
因为存储单元2001,N,1与存储单元2001,1,1位在相同的存储分页MP’1中，因此存储单元2001,N,1会与存储单元2001,1,1耦接至相同的控制线CL1及相同的字符线WL。然而耦接至未选定的存储单元2001,N,1的清除线ELN可处在第六电压VEE”。在本发明的部分实施例中，若第五电压VEE为18V，第六电压VEE”可为4V。
如此一来，清除线ELN的电压不至于高到引发福诺电子穿隧释放，所以存储单元2001,N,1不会被清除。
除了耦接至存储单元2001,N,1的清除线ELN之外，于存储单元2001,1,1的清除操作期间，耦接至未选定的存储单元2001,N,1的源极线SLN,1可处在第三电压VDD，而耦接至存储单元2001,N,1的比特线BLN,1可处在第三电压VDD。因此于存储单元2001,N,1可保持在稳定的状态。
此外，于存储单元2001,1,1的清除操作期间，位在未被选定的存储分页的存储单元也不应被清除。举例来说，在图8中，存储单元200M,1,1位在未被选定的存储分页MP’M中。然而，因为存储单元200M,1,1与存储单元2001,1,1位在相同一行，因此存储单元200M,1,1与存储单元2001,1,1会耦接至相同的源极线SL1,1、相同的比特线BL1,1及相同的清除线EL1。因为清除线EL1是处在第五电压VEE，耦接至未选定的存储单元200M,1,1的控制线CLM的电压不宜过低，否则存储单元200M,1,1可能会被意外地清除。然而控制线CLM的电压也不宜过高，否则存储单元200M,1,1可能会被意外地写入。因此控制线CLM的电压可为第七电压VPP’。2在此实施例中，若第五电压VEE为18V，则第七电压VPP’可为12V。
在此情况下，控制线CLM的电压就不会过高到足以写入存储单元200M,1,1，也不会过低到足以清除存储单元200M,1,1。除了控制线CLM之外，在存储单元2001,1,1的清除操作期间，耦接至未被选定的存储单元200M,1,1的字符线WLM可处在第三电压VDD。因此通过存储单元200M,1,1的源极晶体管114及比特晶体管116抬升信道电压即可进一步防止存储单元200M,1,1被清除。
再者，因为同一个存储比特组中的存储单元都会耦接到相同的清除线，存储阵列20可根据比特组为单位来执行清除操作。也就是说，在存储比特组
MB’1,1中的存储单元2001,1,1至2001,1,K可同步执行清除操作。在此情况下，在存储单元2001,1,1的清除操作期间，存储单元2001,1,K会与存储单元2001,1,1接收到相同的信号。
如此一来，存储阵列20就能够以比特组为单位执行操作，例如比特组写入操作及/或比特组清除操作，而无须连接复杂的信号线路。再者，因为位在相同存储分页的存储单元的控制元件120都可设置在相同的井区，且位在相同存储比特组的存储单元的清除元件230都可设置在相同的井区，因此存储阵列20的存储单元可以有效地共享电路面积。也就是说，相较于现有技术，存储阵列20可以具有较小的电路面积，同时也能有效地支持各种弹性的操作。
在存储阵列10及20中，位在同一行的存储比特组会耦接至相同的清除线，而位在相异行的存储比特组则会耦接至相异的清除线，且位在相同存储分页的存储单元会耦接至相同的控制线，而位在相异存储分页的存储单元会耦接至相异的控制线。然而，在本发明的部分实施例中，控制线及清除线的连接安排方式也可彼此互换。图9为本发明一实施例的存储阵列30的示意图。
在图9中，存储阵列30与存储阵列10具有相似的架构。然而，在存储阵列30中，位在相同一行的存储比特组会耦接到相同的控制线，而位在相异行的存储比特组会耦接至相异的控制线。举例来说，存储比特组MB1,1及存储比特组MBM,1位在同一行，并且会耦接到相同的控制线CL1’。相似地，存储比特组MB1,N及存储比特组MBM,N位在同一行，并且会耦接到相同的控制线CLN’。
再者，在图9中，在相同存储分页的存储单元会耦接至相同的清除线，而位在相异存储分页的存储单元则会耦接至相异的清除线。举例来说，存储单元1001,1,1至1001,1,K及存储单元1001,N,1至1001,N,K都位在相同的存储分页MP1，并且都会耦接至相同的清除线EL1’。相似地，存储单元100M,1,1至100M,1,K及存储单元100M,N,1至100M,N,K都位在相同的存储分页MPM，并且都会耦接至相同的清除线ELM’。在此情况下，存储阵列30仍然能够以比特组为单位来进行各种操作，例如比特组写入操作及/或比特组清除操作，而无须复杂的信号线。也就是说，相较于现有技术，存储阵列30仍会具有较小的电路面积，并且能够更有弹性且有效地支持各种操作。
综上所述，本发明的实施例所提供的存储阵列能够执行比特组操作，例如比特组写入操作及/或比特组清除操作，而无须复杂的信号线。再者，因为不同存储单元的控制元件及清除元件可以有效的共享井区，因此相较于现有技术，本发明所提供的存储阵列会具有较小的电路面积，并且能够更有弹性且有效地支持各种操作。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种存储阵列，其特征在于，包括：
复数个存储分页，每一存储分页包括复数个存储比特组，每一存储比特组包括复数个存储单元，每一存储单元包括：
浮接栅极模块，包括：
浮接栅极晶体管，具有第一端、第二端及浮接栅极；
源极晶体管，具有第一端、第二端及控制端，所述源极晶体管的所述第一端耦接至源极线，所述源极晶体管的所述第二端耦接至所述浮接栅极晶体管的所述第一端，及所述源极晶体管的所述控制端耦接至字符线；及
比特晶体管，具有第一端、第二端及控制端，所述比特晶体管所述第一端耦接至所述浮接栅极晶体管的所述第二端，所述比特晶体管所述第二端耦接至比特线，及所述比特晶体管所述控制端耦接至所述字符线；
控制元件，具有基体端、第一端、第二端及控制端，所述控制元件的所述基体端耦接至控制线，所述控制元件的所述第一端耦接至所述基体端，所述控制元件的所述第二端耦接至所述基体端，及所述控制元件的所述控制端耦接至所述浮接栅极；及
清除元件，具有基体端、第一端、第二端及控制端，所述清除元件的所述第一端耦接至清除线，及所述清除元件的所述控制端耦接至所述浮接栅极；
其中：
位在同一行的复数个存储比特组是耦接至相同的清除线；及
位在相异行的复数个存储比特组是耦接至相异的复数条清除线。
2.如权利要求1所述的存储阵列，其特征在于：
位在相同的存储分页的复数个存储单元是耦接至相同的控制线；及
位在相异的复数个存储分页的复数个存储单元是耦接至相异的复数条控制线。
3.如权利要求1所述的存储阵列，其特征在于：
位在相同的存储分页的复数个存储单元是耦接至相同的字符线；及
位在相异的复数个存储分页的复数个存储单元是耦接至相异的复数条字符线。
4.如权利要求1所述的存储阵列，其特征在于：
位在同一行的复数个存储单元是耦接至相同的源极线及相同的比特线；及
位在相异行的复数个存储单元是耦接至相异的复数条源极线及相异的复数条比特线。
5.如权利要求1所述的存储阵列，其特征在于：
所述清除元件的所述基体端耦接至井偏压线；
所述清除元件的所述第二端是浮接状态或耦接至所述清除元件的所述第一端；
位在相同的存储分页的复数个存储单元是耦接至相同的井偏压线；及
位在相异的复数个存储分页的复数个存储单元是耦接至相异的复数条井偏压线。
6.如权利要求5所述的存储阵列，其特征在于：
在所述存储单元的写入操作期间：
所述控制线实质上处在第一电压；
所述清除线实质上处在第二电压；
所述字符线实质上处在第三电压；
所述源极线实质上处在第四电压；
所述比特线实质上处在所述第四电压；及
所述井偏压线实质上处在所述第二电压；
所述第一电压实质上大于所述第二电压，所述第二电压实质上大于所述第三电压，及所述第三电压实质上大于所述第四电压；
所述第二电压与所述第四电压间的差值实质上大于所述第一电压与所述第四电压间的差值的一半；及
所述第三电压与所述第四电压间的差值实质上小于所述第一电压与所述第四电压间的所述差值的一半。
7.如权利要求6所述的存储阵列，其特征在于：
在所述存储单元的所述写入操作期间：
耦接至与所述存储单元位在相同的存储分页的未选定存储单元的清除线是实质上处在所述第二电压；
耦接至所述未选定存储单元的源极线是实质上处在所述第三电压；及
耦接至所述未选定存储单元的比特线是实质上处在所述第三电压。
8.如权利要求6所述的存储阵列，其特征在于：
在所述存储单元的所述写入操作期间：
耦接至位在未选定存储分页但与所述存储单元位在相同一行的未选定存储单元的控制线是实质上处在所述第三电压；
耦接至所述未选定存储单元的字符线是实质上处在所述第三电压；及
耦接至所述未选定存储单元的井偏压线是实质上处在所述第二电压。
9.如权利要求5所述的存储阵列，其特征在于：
在所述存储单元的清除操作期间：
所述控制线实质上处在第四电压；
所述清除线实质上处在第五电压；
所述井偏压线实质上处在所述第五电压；
所述字符线实质上处在第三电压；
所述源极线实质上处在所述第三电压；及
所述比特线实质上处在所述第三电压；及
所述第五电压实质上大于所述第三电压，及所述第三电压实质上大于所述第四电压。
10.如权利要求9所述的存储阵列，其特征在于：
在所述存储单元的所述清除操作期间：
耦接至与所述存储单元位在相同的存储分页的未选定存储单元的清除线是实质上处在第六电压；
耦接至所述未选定存储单元的源极线是实质上处在所述第三电压；及
耦接至所述未选定存储单元的比特线是实质上处在所述第三电压；
所述第五电压实质上大于所述第六电压，且所述第六电压实质上大于所述第四电压；及
所述第六电压与所述第四电压间的差值实质上小于所述第五电压与所述第四电压间的差值的一半。
11.如权利要求9所述的存储阵列，其特征在于：
在所述存储单元的所述清除操作期间：
耦接至与所述存储单元位在相异的存储分页的未选定存储单元的井偏压线线是实质上处在所述第五电压；
耦接至所述未选定存储单元的控制线是实质上处在第七电压；及
耦接至所述未选定存储单元的字符线是实质上处在所述第三电压；
所述第五电压实质上大于所述第七电压，且所述第七电压实质上大于所述第三电压；及
所述第七电压与所述第四电压间的差值实质上大于所述第五电压与所述第四电压间的差值的一半。
12.如权利要求1所述的存储阵列，其特征在于：
所述清除元件的所述基体端耦接至所述清除元件的所述第一端；及
所述清除元件的所述第二端耦接至所述清除元件的所述第一端。
13.如权利要求12所述的存储阵列，其特征在于：
在所述存储单元的写入操作期间：
所述控制线实质上处在第一电压；
所述清除线实质上处在第二电压；
所述字符线实质上处在第三电压；
所述源极线实质上处在第四电压；及
所述比特线实质上处在所述第四电压；
所述第一电压实质上大于所述第二电压，所述第二电压实质上大于所述第三电压，及所述第三电压实质上大于所述第四电压；
所述第二电压与所述第四电压间的差值实质上大于所述第一电压与所述第四电压间的差值的一半；及
所述第三电压与所述第四电压间的差值实质上小于所述第一电压与所述第四电压间的所述差值的一半。
14.如权利要求13所述的存储阵列，其特征在于：
在所述存储单元的所述写入操作期间：
耦接至与所述存储单元位在相同的存储分页的未选定存储单元的清除线是实质上处在所述第二电压；
耦接至所述未选定存储单元的源极线是实质上处在所述第三电压；及
耦接至所述未选定存储单元的比特线是实质上处在所述第三电压。
15.如权利要求13所述的存储阵列，其特征在于：
在所述存储单元的所述写入操作期间：
耦接至位在未选定存储分页但与所述存储单元位在相同一行的未选定存储单元的控制线是实质上处在所述第三电压；及
耦接至所述未选定存储单元的字符线是实质上处在所述第三电压。
16.如权利要求12所述的存储阵列，其特征在于：
在所述存储单元的清除操作期间：
所述清除线实质上处在第五电压；
所述控制线实质上处在第四电压；
所述字符线实质上处在第三电压；
所述源极线实质上处在所述第三电压；及
所述比特线实质上处在所述第三电压；及
所述第五电压实质上大于所述第三电压，及所述第三电压实质上大于所述第四电压。
17.如权利要求16所述的存储阵列，其特征在于：
在所述存储单元的所述清除操作期间：
耦接至与所述存储单元位在相同的存储分页的未选定存储单元的清除线是实质上处在第六电压；
耦接至所述未选定存储单元的源极线是实质上处在所述第三电压；及
耦接至所述未选定存储单元的比特线是实质上处在所述第三电压；
所述第五电压实质上大于所述第六电压，且所述第六电压实质上大于所述第四电压；及
所述第六电压与所述第四电压间的差值实质上小于所述第五电压与所述第四电压间的差值的一半。
18.如权利要求16所述的存储阵列，其特征在于：
在所述存储单元的所述清除操作期间：
耦接至与所述存储单元位在相异的存储分页的未选定存储单元的控制线是实质上处在第七电压；及
耦接至所述未选定存储单元的字符线是实质上处在所述第三电压；
所述第五电压实质上大于所述第七电压，且所述第七电压实质上大于所述第四电压；及
所述第七电压与所述第四电压间的差值实质上大于所述第五电压与所述第四电压间的差值的一半。
19.一种存储阵列，其特征在于，包括：
复数个存储分页，每一存储分页包括复数个存储比特组，每一存储比特组包括复数个存储单元，每一存储单元包括：
浮接栅极模块，包括：
浮接栅极晶体管，具有第一端、第二端及浮接栅极；
源极晶体管，具有第一端、第二端及控制端，所述源极晶体管的所述第一端耦接至源极线，所述源极晶体管的所述第二端耦接至所述浮接栅极晶体管的所述第一端，及所述源极晶体管的所述控制端耦接至字符线；及
比特晶体管，具有第一端、第二端及控制端，所述比特晶体管所述第一端耦接至所述浮接栅极晶体管的所述第二端，所述比特晶体管所述第二端耦接至比特线，及所述比特晶体管所述控制端耦接至所述字符线；
控制元件，具有基体端、第一端、第二端及控制端，所述控制元件的所述基体端耦接至控制线，所述控制元件的所述第一端耦接至所述基体端，所述控制元件的所述第二端耦接至所述基体端，及所述控制元件的所述控制端耦接至所述浮接栅极；及
清除元件，具有基体端、第一端、第二端及控制端，所述清除元件的所述第一端耦接至清除线，及所述清除元件的所述控制端耦接至所述浮接栅极；
其中：
位在同一行的复数个存储比特组是耦接至相同的控制线；及
位在相异行的复数个存储比特组是耦接至相异的复数条控制线。
20.如权利要求19所述的存储阵列，其特征在于：
位在相同的存储分页的复数个存储单元是耦接至相同的清除线；及
位在相异的复数个存储分页的复数个存储单元是耦接至相异的复数条清除线。
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