JP2005051227A - 半導体記憶装置 - Google Patents

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宏治 金森
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Abstract

【課題】
回路規模の縮減に好適とされ、安定な回路動作を得る半導体記憶装置の提供。
【解決手段】
拡散領域（１０７Ａ／１０７Ｂ）と、浮遊ゲート（１０６）と、第３の拡散領域（１２１）と、選択ゲート電極（１０３）と、選択ゲート電極と立体交差し選択ゲート電極に直交する向きにコントロールゲート電極（１１１）を有し、選択ゲート直下の半導体基板表層に形成され、２つの拡散領域（１０７Ａ、１２１）を結ぶ通路をなすチャネルは、半導体基板を上からみたときの形状として、一つの拡散領域（１２１）側から一つの方向に沿って延在されている第１の経路（１３１）を有し、第１経路の端部が曲折され、第１の方向に対して直交する方向に沿って他の拡散領域（例えば１０７Ａ）側に延在される第２の経路（１３２）を有する。
【選択図】
図１

Description

本発明は、半導体記憶装置に関し、特に、書き換え可能な不揮発性の半導体記憶装置に関する。
この種の従来の半導体記憶装置として、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置として、図２２に模式的に示すようなセルトランジスタが知られている。基板１１の表面に設けられた拡散領域１２Ａ、１２Ｂの間のチャネル形成領域の基板上に、絶縁膜１３とコントロールゲート電極１５、その両側に絶縁膜１４とワード線電極１６が設けられている。
この種のメモリセルとして、例えば、下記非特許文献１、下記特許文献１〜５等が参照される。ゲート電極の直下の電荷捕獲膜に左右、独立に二つのビットを記憶することができるメモリとして、下記特許文献６〜９が参照される。
また１セルあたり２ビットを記憶するメモリセルの別の構成として、図２３に示すような構成が提案されている。例えば下記特許文献９の記載によれば、基板上、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をこの順に積層した誘電体膜（「ＯＮＯ（oxide nitride oxide）膜」という）をゲート絶縁膜１４として備えたＭＯＮＯＳ（Metal−ONO−Silicon）構造の不揮発性メモリは、ゲート電極直下の酸化シリコン膜で挟まれた電荷捕獲膜（窒化シリコン膜）に１セルあたり２ビットのデータを記憶することができる。電荷捕獲膜を有し１セルあたり２ビットの記憶ノードを有するＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）メモリセルにおいて、２個の個別ビット、すなわち左側ノードＮｏｄｅ１と右側ノードＮｏｄｅ２が電荷捕獲膜内の空間的に離れた領域に形成される。２個のビット（記憶ノード）の読み出しは、それが書き込まれたときの方向とは逆方向の読み出しで行われる。例えば、ＯＮＯ膜１４中の電荷捕獲膜のＮｏｄｅ２の書き込みは、ゲート電極１６とドレイン拡散領域１２Ｂに書き込み用の正電圧を印加しソース拡散領域１２Ａを接地させて、十分に加速されたホット・エレクトロンがＯＮＯ膜１４内の電荷捕獲膜のドレイン拡散領域１２Ｂに隣接した領域に注入される。そして、記憶ビットの読み出しは、書き込みとは逆方向に行われ、ゲート電極１６とソース拡散領域１２Ａにそれぞれ正電圧を印加し、ドレイン拡散領域１２Ｂを接地して読み出しを行う。またメモリセルの消去は、例えばゲート電極１６に適切な消去電圧を印加し、Ｎｏｄｅ２の消去を行うには、ドレイン拡散領域１２Ｂに、Ｎｏｄｅ１の消去を行うにはソース拡散領域１２Ａに消去用電圧を印加し電荷捕獲膜から電子を排出させる。このように、所定のゲート電圧、ドレイン、ソースの電圧設定により、ゲート電極の直下の電荷捕獲膜に左右、独立に二つのビットを記憶することができる。
次に、下記非特許文献１に記載されている２ビットセルＭＯＮＯＳメモリデバイスについて詳細に説明する。
下記非特許文献１には、図２４（Ａ）乃至図２４（Ｃ）に示すような１セル２ビット構成のＭＯＮＯＳメモリの断面図と等価回路と、書きこみ、消去、読み出し動作時のバイアス条件が開示されている。
メモリセルは、基板表面に設けられた不純物拡散領域の対（ビット線の対）と、拡散領域の間の基板表面上の酸化シリコン膜の上に設けられたコントロールゲート（control gate）ＣＧと、基板表面上の酸化シリコン膜の両側に設けられるＯＮＯ膜の上に、コントロールゲートと直交する方向に延在されているワード線（world line）ＷＬと、を備えており、ソース・サイド・ホットエレクトロン・インジェクションでノードへの書きこみ（Ｐｒｏｇｒａｍ）が行われ、ホットホールインジェクションで消去が行われる。
下記非特許文献１によれば、コントロールゲートＣＧ［I+2n］の右側（right hand side）の、ワード線ＷＬ［ｊ］の下の各記憶サイトは、並列にプログラムされる。ビット線ＢＬ［I+2n-1］はグランド電位とされ、ビット線ＢＬ［I+2n］は５．０Ｖにバイアスされ、ワード線ＷＬ［ｊ］は９．０Ｖにバイアスされる。コントロールゲートＣＧ［I+2n］は、ソース・サイド・ホットエレクトロン・インジェクションを誘起／抑制するために１．０Ｖ/０．０Ｖにバイアスされる。コントロールゲートの右側に記憶された情報は、図２４（Ｃ）のバイアス条件により生じるホットホール注入で消去される。また読み出し時には、ビット線ＢＬ［I+2n-1］は１．５Ｖ、ビット線ＢＬ［I+2n］は０．０Ｖにバイアスされ、ワード線ＷＬ［ｊ］はＶreadにバイアスされ、コントロールゲートＣＧ［I+2n］は、１．５Ｖにバイアスされる。コントロールゲートＣＧ［I+2n］の左側（left hand side）に対する記憶サイトをプログラム／消去するには、ビット線ＢＬ［I+2n-1］、ＢＬ［I+2n］のバイアス条件は交換される。メモリセルの各ビットは、図２４（Ｃ）に示されるように、リーバースリードを適用することで読み出しが行われる。
"A novel 2-bit/cell MONOS memory device with a wrapped -control-gate structure that applies source-side hot-electron injection," 2002 Symposium on VLSI technology Digest of a Technical Papers, p206-207. 特開２００１−２３０３３２号公報（第１９頁、第２７図） 特開２００２−２６１４９号公報（第１６頁、第２３図） 特開２００１−３５７６８１号公報（第６−７頁、第２図、第３図） 米国特許第６，３９９，４４１号明細書 米国特許第６，３８８，２９３号明細書 米国特許第６,０１１,７２５号明細書 米国特許第６,２５６,２３１号明細書 特開２００１−１５６１８９号公報（第２頁、第１図） 特表２００１−５１２２９０公報（第４５−４７頁、第２図）
次に、図２５を参照して、上記非特許文献１に記載されているメモリセルの書き込み（Ｐｒｏｇｒａｍ）動作について検討する。以下は、本願発明者らの研究結果に基づき解析結果を示したものである。
図２５（Ａ）は、上記非特許文献１に記載されているメモリセルの構成を示す図である。図２５（Ａ）において、２０１は半導体基板、２０２はＮ＋拡散領域（単に「拡散領域」ともいう）、２０３はゲート絶縁膜、２０４はＯＮＯ膜、２０５はコントロールゲート（電極）、２０６はワード線（電極）である。ノード１（Ｎｏｄｅ1）に、書き込み（Ｐｒｏｇｒａｍ）を行う場合、ビット線ＢＬ１に５Ｖ、ＢＬ２に０Ｖの電圧を印加する。またワード線２０６には、９Ｖの電圧を印加する（ＶＷＬ＝９Ｖ）。このとき、コントロールゲート２０５には、１Ｖの電圧を印加し（ＶＣＧ＝１．０Ｖ）、チャネルにながれる電流を低く抑えている。すなわち、チャネル抵抗が高くなるため、図２５（Ｂ）に示すように、電界を集中させ、ＯＮＯ膜２０４中へ電子を注入させる。最大電界点は、ワード線２０６とコントロールゲート２０５の境界に発生する。この電界が集中した箇所で、ソース拡散領域（ＢＬ２）から移動してきた電子が、最大電界強度付近で加速され、高いエネルギーを持つ。加速された電子は、ワード線２０６の正電界に吸い上げられ、ワード線２０６と、コントロールゲート２０５の境界部分より、少しドレイン拡散領域（ＢＬ１）側に寄ったＯＮＯ膜２０４中にトラップされる。なお、逆側の記憶ノードに書き込むときは、上述のソースとドレインのバイアス電圧を交換することで実現できる。
ここで、ＯＮＯ膜２０４中の電子トラップ箇所（図２５（Ａ）において、Ｎｏｄｅ１で指示される黒丸で示す）は、ワード線電極２０６とコントロールゲート電極２０５との境界付近であって、ドレイン拡散領域２０２（ＢＬ１）から一定距離離れた箇所に存在している。
上記したように、Ｐｒｏｇｒａｍ動作では、ソースサイド・インジェクション現象を利用している。
次に、図２６を参照して、上記非特許文献１に記載されているメモリセルの読み出し動作（Ｒｅａｄ動作）について検討する。以下では、第１のノード（Ｎｏｄｅ１）には電子がトラップされていず、第２のノード（Ｎｏｄｅ２）に電子がトラップされている場合について説明する。
第１のノード（Ｎｏｄｅ１）の読み出しを行う場合、ビット線ＢＬ２に１．５Ｖ、ＢＬ１に０Ｖの電圧を印加する。すなわち、読み出しを行うノード側の拡散領域２０２をソースにして読み出しを行う。第１のノード（Ｎｏｄｅ１）には、電子がトラップされていないため、メモリセルには、読み出し電流が流れるはずであるが、第２のノード（Ｎｏｄｅ２）にトラップされている電子がチャネル表面のポテンシャルに影響し、チャネル電流が流れにくくなる。
この問題を回避するためには、ビット線ＢＬ２には、比較的高い電圧を印加して、空乏層２０７を伸ばし、第２のノード（Ｎｏｄｅ２）にトラップされた電子の影響を見えなくしなければならない。
また、ワード線電極２０６とコントロールゲート電極２０５の境界付近に位置する電子トラップ領域と、ビット線拡散領域との距離（本明細書では、この距離を「トラップスペース」という）（図２６参照）は、製造ばらつきの影響を受ける。
例えばトラップスペースが大きいと、ＢＬ拡散領域２０２に、大きな電圧を印加する必要がある。例えばトラップスペースが０．１ｕｍ程度になると、２〜３Ｖの電圧が必要になる。
そして製造ばらつきにより、トラップスペースの距離がばらつくと、チャネル電流が変動するため、安定な回路動作を得ることが困難になる。
次に、トラップスペースとチャネル電流の関係について本願発明者らによる解析結果を基に説明する。
図２７（Ａ）は、第１のノード（Ｎｏｄｅ１）、第２のノード（Ｎｏｄｅ２）ともに、電子がトラップされていない状態でのメモリセルトランジスタの電圧−電流（Ｖ−Ｉ）特性である。この場合、通常のトランジスタの特性を示している。なお、図２７の電圧−電流（Ｖ−Ｉ）特性は、本願発明者らが試作したデバイスの実測図である。
一方、図２７（Ｂ）には、第２のノード（Ｎｏｄｅ２）のみに電子トラップされた場合、第２のノード（Ｎｏｄｅ２）側にドレイン電圧（図中の横軸）を印加したときの、チャネル電流（図中の縦軸）特性を示す。また、コントロールゲートとワード線には同一電圧Ｖｇが印加されている。
このメモリセルのトラップスペースは、およそ０．０３〜０．０５ｕｍと推定している。このように、トラップスペースが、小さい場合には、ドレインに１．５Ｖ程度の電圧でも十分な電流を確保することが出来る。
しかしながら、図２７（Ｃ）に示すように、トラップスペースが長くなった場合を疑似的に作り出すと、もはや、メモリセルのチャネル電流を確保することは困難である。すなわち、コントロールゲートとワード線の電圧Ｖｇを４Ｖとした場合に相当する状態を疑似的に作り出すと、ドレイン電圧１．５Ｖでわずかなチャネル電流が流れるだけであり、Ｖｇ＝３Ｖでは全く流れない。
このように、メモリセル電流は、トラップスペースの長さに大きく依存し、製造ばらつきの影響を強く受けてしまうことがわかる。
次に、図２８を参照して、上記非特許文献１に記載されているメモリセルの消去（Ｅｒａｓｅ動作）について説明する。消去動作は、ホット・ホール注入現象を利用し、電子トラップ領域にトラップされた電子をホールで中和することにより消去させるものである。
第１のノード（Ｎｏｄｅ１）にトラップされた電子を中和する場合、ビット拡散領域（ＢＬ１）端子に、高電圧（例えばＶＢＮ＝７．０Ｖ）を印加すると、Ｎ型拡散領域２０２とＰ型シリコン基板２０１の接合部で、バンド間トンネリング現象でホット・ホールが発生する。このホール（正孔）は、ワード線２０６のポテンシャルに引き寄せられて、ＯＮＯ膜２０４中へ注入される。
ホールは、ＢＬ１端子のＮ型拡散領域２０２のポテンシャルに逆らうように、第２のノード（Ｎｏｄｅ２）側へ拡散していくが、ワード線２０６のポテンシャルに引き寄せられてＯＮＯ膜２０４中へ注入されるホールは、実際には、ほんの一部である。
更に、トラップスペースが長すぎる場合、発生したホールは、シリコン基板２０１中を拡散して広がるため、中和現象が起きにくくなる。
上記の通り、上記非特許文献１に記載された構成の従来の半導体記憶装置の課題をまとめると、次の通りである。
（Ａ）リード時のメモリセル電流が、製造ばらつきの影響を受けやすいトラップスペース長に依存し、安定な特性を得ることができない。
（Ｂ）消去特性がトラップスペース長に依存し、消去特性が不安定である。
（Ｃ）製造ばらつきを受けにくい、トラップスペース長を実現する手法がない。
したがって、本発明の主たる目的は、安定な回路動作を得るとともに、回路規模の縮減に好適とされる半導体記憶装置を提供することにある。
上記目的を達成する本発明の一のアスペクトに係る半導体記憶装置は、半導体基板上に設けられた絶縁膜と前記絶縁膜の上に設けられた導電膜とを含むゲートと、前記半導体基板表層に設けられた第１及び第２の拡散領域と、を少なくとも有し、前記ゲート直下の前記半導体基板表層に形成され、ソース、ドレインとなる二つの前記拡散領域を結ぶ通路をなすチャネルは、前記半導体基板を上からみたときの形状として、一方の前記拡散領域側から、前記ゲートの平面形状に関連して規定される一の方向に沿って延在されている第１の経路と、前記一の方向に沿って延在された前記第１経路の端部が曲折されてなり、前記一の方向に対して所定の角度をなす方向に沿って他方の前記拡散領域側に延在されている第２の経路とを有する。
本発明において、前記ゲートは、前記半導体基板上に、浮遊ゲートに隣接して設けられる、選択ゲートである。本発明によれば、ソース、ドレイン拡散領域の間の通路をなすチャネルに流れる電流（チャネル電流）が選択ゲートに例えば平行に流れ、選択ゲートの中央下から、選択ゲートに直交する方向に流れる。
本発明において、半導体基板表層には、該二つの拡散領域の一つ（「第２の拡散領域」という）と対向し、ゲートを間に挟んで配設されている第３の拡散領域を備え、第２の拡散領域とゲートの間の基板上、及び、ゲートと第３の拡散領域の間の基板上に、それぞれ絶縁膜を介して設けられる第１及び第２の導電膜よりなる第１及び第２の浮遊ゲートと、第１及び第２の浮遊ゲートの上に絶縁膜を介して共通に設けられる第３の導電膜よりなるコントロールゲートと、を有し、コントロールゲートはワード線をなし、第２の拡散領域と第３の拡散領域とは、それぞれ対応するビット線に接続されている。
本発明において、単位セルは、基板表面に設けられた第１の拡散領域と、前記第１の拡散領域に隣接する基板上の第１の領域に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられ、浮遊ゲートをなす第１のゲート電極と、前記第１のゲート電極の上に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられ、コントロールゲートをなす第２のゲート電極と、前記第１の領域に隣接する前記基板上の第２の領域に設けられた第３の絶縁膜と、前記第３の絶縁膜の上に設けられ、選択ゲートをなす第３のゲート電極と、で一つの単位セルを構成しており、前記第２のゲート電極は、前記第３のゲート電極と立体交差し、前記第３のゲート電極の延在部に位置する、前記基板表面の第３の領域には、第２の拡散領域が設けられている。
本発明において、２ビット情報を記憶するセルは、基板表面に互いに離間して配設される２列の第１及び第２の拡散領域と、前記第１及び第２の拡散領域の列の間の領域に、基板上に、第１の絶縁膜を介して配設される選択ゲート電極と、前記選択ゲート電極の長手方向の一端又は両端に位置する領域に、基板表面に設けられた引き出し拡散領域と、を備え、前記第１の拡散領域と前記選択ゲートとの間の第１の領域、及び、前記第２の拡散領域と前記選択ゲートとの間の第２の領域に、第２及び第３絶縁膜を介して第１及び第２の浮遊ゲート電極が設けられ、前記第１及び第２の浮遊ゲート電極と前記選択ゲート電極を覆う第４の絶縁膜を介して立体交差してワード線電極をなすコントロールゲート電極と、前記第１の拡散領域と、前記第１の浮遊ゲート、前記コントロールゲート電極、前記選択ゲート電極と、前記引き出し拡散領域とで、第１の単位セルを構成し、前記第２の拡散領域と、前記第２の浮遊ゲートと、前記コントロールゲート電極、前記選択ゲート電極と、前記引き出し拡散領域と、で第２の単位セルを構成している。
本発明の他のアスペクトに係る半導体記憶装置において、メモリセルアレイのレイアウトは、基板表面のメモリセルエリアにおいて一の方向に沿って互いに平行に延在され互いに離間して配設されている複数列の拡散領域を備え、複数列の前記拡散領域のそれぞれは、基板上層の配線層に設けられ、対応するビット線に電気的に接続され、前記基板表面において、前記複数列の拡散領域の長手方向の両端から、離間した位置に、前記一の方向に直交する方向に延在された引き出し拡散領域を備え、二つの前記拡散領域の列の間の領域の基板上に絶縁膜を介して配設される選択ゲート電極と、前記選択ゲート電極の長手方向の一端又は両端に位置する側の領域に、前記選択ゲート電極と交差して、基板表面に設けられている引き出し拡散領域と、を備え、二つの列の前記拡散領域の間の前記選択ゲート電極について、一つの列の前記拡散領域と前記選択ゲート電極の間の第１の領域、及び、前記選択ゲート電極と、他の列の前記拡散領域との間の第２の領域に、それぞれ、絶縁膜を介して第１及び第２の浮遊ゲート電極が設けられ、前記第１及び第２の浮遊ゲート電極と前記選択ゲート電極を覆う第４の絶縁膜を介して立体交差してワード線電極をなすコントロールゲート電極と、前記第１の拡散領域と、前記第１の浮遊ゲート、前記コントロールゲート電極、前記選択ゲート電極と、前記引き出し拡散領域とで、第１の単位セルを構成し、前記第２の拡散領域と、前記第２の浮遊ゲートと、前記コントロールゲート電極、前記選択ゲート電極と、前記引き出し拡散領域と、で第２の単位セルを構成している。
本発明において、セルへの書き込みは、選択されたワード線（コントロールゲート）を正電圧とし、選択されたセルの選択ゲートにしきい値電圧（Ｖｔ）またはしきい値電圧（Ｖｔ）よりも所定電圧高い電圧を与え、前記セルの拡散領域に接続するビット線に正電圧を印加することで、引き出し拡散領域を電子供給源とし、セルの浮遊ゲートへの書き込みが行われる。
本発明において、セルのコントロールゲート電極を負電圧とし、該セルの拡散領域に接続するビット線に所定の正電圧を与え、該セルの選択ゲート電極に正電圧を印加し、該セルの消去が行われる。
本発明において、読み出し対象のセルの選択ゲートに正電圧を印加し、前記セルの拡散領域に接続するビット線に接地電位を印加し、コントロールゲートに正電圧を印加することで、前記引き出し拡散領域をドレイン側にして読み出す。
さらに、本発明によれば、前記選択ゲートの両側の浮遊ゲートのサイドウォールをマスクにイオン注入を行い、セルフアラインで基板表面に拡散領域を形成しており、製造ばらつきの影響を受けにくく、安定したサイズが確保される。
本発明によれば、選択ゲートのチャネルをソースにしてソースサイド・インジェクションを行うことにより、非対象記憶ノードを介することなく対象記憶ノードへの書き込みを行う構成とされており、この結果、非対象記憶ノードの影響を受けることなく、デバイス特性の信頼性を向上するという効果を奏する。
さらに、本発明によれば、選択ゲートのチャネルをドレインにして読み出すことで、非対象記憶ノードを介することなく、対象記憶ノードの読み出しを行う書き込みを行う構成とされており、実質的に１ビットセルとして機能するため、特段に安定なメモリセル電流を確保することができる。
このように、本発明によれば、２ビットセルにおいて、１ビット単位に書き込み／読み出しを可能とし、セルの小型化を図りながら、動作の安定化を図ることができる。
さらに、本発明によれば、選択ゲート電極のチャネルに正電位を加えることで、ホールの拡散を防止し、電子トラップ領域にホールが注入されるため、効率的な消去を実現し、また耐性を向上する。
本発明によれば、自己整合型のメモリセル構成とされており、製造工程を容易化している。
本発明を実施するための最良の形態について以下に説明する。図１は、本発明のメモリセルトランジスタの原理を説明するための図である。図１を参照して、本発明の構成及び動作原理について説明する。本実施形態において、一つの単位セル（１ビット情報を記憶する）は、基板１１の表面に設けられた第１の拡散領域１２Ａと、第１の拡散領域１２Ａに隣接する基板上の第１の領域に設けられた第１の絶縁膜１４Ａと、第１の絶縁膜１４Ａの上に設けられた導電膜よりなり電荷蓄積手段をなす第１の浮遊ゲート（フローティングゲート）１６Ａと、第１の浮遊ゲート１６Ａの上に設けられた第２の絶縁膜１７Ａと、第２の絶縁膜１７Ａの上に設けられた導電膜よりなるコントロールゲート１８Ａと、第１の領域に隣接する基板１１上の第２の領域に設けられた第２の絶縁膜１４Ｃと、第２の絶縁膜１４Ｃの上に設けられた導電膜よりなる選択ゲート１５と、から構成されており、基板表面の選択ゲート１５の延在される方向（図の垂直方向）の第３の領域に、拡散領域（不図示）を有する。選択ゲート１５は、該第３の領域の拡散領域と絶縁膜を介して交差して延在されている。また、コントロールゲート１８Ａは、選択ゲート１５と立体交差して配置されている。
そして、本発明の実施の形態によれば、好ましくは、上記した一つの単位セルと線対称に別の単位セルが配置される。すなわち、２ビット情報をそれぞれ独立に記憶する二つの単位セルとして、図１を参照すると、基板表面に互いに離間して設けられた第１、及び第２の拡散領域１２Ａ、１２Ｂと、第１の拡散領域１２Ａに隣接する基板上の第１の領域に設けられた第１の絶縁膜（トンネル絶縁膜）１４Ａと、第１の絶縁膜１４Ａの上に設けられた導電膜よりなり電荷蓄積ノード（Ｎｏｄｅ１）をなす第１の浮遊ゲート１６Ａと、第１の浮遊ゲート１６Ａの上に設けられた第２の絶縁膜１７Ａと、第２の絶縁膜１７Ａの上に設けられた導電膜よりなる第１のコントロールゲート１８Ａと、第１の領域に隣接する基板１１上の第２の領域に設けられた第３の絶縁膜１４Ｃと、第３の絶縁膜１４Ｃの上に設けられた導電膜よりなる選択ゲート１５と、第２の拡散領域１２Ｂに隣接する基板上の第３の領域に設けられた第４の絶縁膜（トンネル絶縁膜）１４Ｂと、第４の絶縁膜１４Ｂの上に設けられた導電膜よりなり電荷蓄積ノード（Ｎｏｄｅ２）をなす第２の浮遊ゲート１６Ｂと、第２の浮遊ゲート１６Ｂの上に設けられた第５の絶縁膜１７Ｂと、第５の絶縁膜１７Ｂの上に設けられた導電膜よりなる第２のコントロールゲート１８Ｂと、で２ビットのセルを構成し、第１、第２の浮遊ゲート上の第１及び第２のコントロールゲート１８Ａ、１８Ｂは共通接続されてワード線電極を構成する。また、選択ゲート１５は、ワード線電極に直交する方向（図に垂直方向）に延在されており、基板表面に、選択ゲート１５の長手方向と交差して設けられる第３の拡散領域（図示されない）を有する。
本発明において、セルへの書き込みは、選択されたコントロールゲート１８Ａ、１８Ｂを第１の正電圧とし、選択されたセルの選択ゲートに、しきい値電圧（Ｖｔ）（あるいはＶｔ＋α、α＞０）を与え、第３の拡散領域を０Ｖとし、２ビットセルのうち、書き込み対象のセルの浮遊ゲートに近い方の拡散領域に接続するビット線に第３の正電圧を印加することで、第３の拡散領域を電子供給源とし、チャネル上の絶縁膜（トンネル絶縁膜）を通して、当該セルの浮遊ゲートに、電子が注入（チャネルホットエレクトロン注入）され、書き込みが行われる。
本発明において、セルの消去は、コントロールゲート１８Ａ、１８Ｂに所定の負電圧を印加して、選択ゲート１５に正電圧を与え（基板に正電圧を与え）、記憶ノードをなす浮遊ゲートから電子を引き抜くことで、セルの消去を行う。
本発明において、セルの読み出しは、第３の拡散領域に、正電圧を印加し、読み出し対象のセルのコントロールゲート１８Ａ、１８Ｂに正電圧を印加し、２ビットセルのうち、読み出し対象のセルの浮遊ゲートに近い方の拡散領域に０Ｖを印加し、選択ゲート電極には正電圧を印加することで、第３の拡散領域をドレイン側にして読み出す。
本発明においては、２ビットセルのうち、対象記憶ノードＮｏｄｅ１（浮遊ゲート）への書き込みを行う場合、選択ゲートの延在部側の拡散領域をソースにして、ソースサイド・インジェクションを行うことにより、非対象記憶ノードＮｏｄｅ２を介することなく、対象記憶ノードＮｏｄｅ１への書き込みを行う構成とされており、安定な書き込み特性を得ることができる。すなわち、選択ゲート１５を共有する二つの単位セルよりなる２ビットセルにおいて、一方の単位セルのノードをプログラムするとき、二つの単位セルのそれぞれの拡散領域１２Ａ、１２Ｂ間に、チャネル電流は流れず、他方の単位セルのノードがプログラムされるということはない。
本発明によれば、記憶ノードの読み出し時に、選択ゲート延在部側の拡散領域をドレインにして読み出すことで、非対象記憶ノードを介することなく、対象記憶ノードの読み出しを行う構成とされている。
このように、本発明においては、２ビットセルを、実質的に、１ビット単位にそれぞれ書き込み／読み出しが行われる、二つの単位セルとして、独立に機能させることができる。このため、安定なメモリセル電流を確保することができる。
上記した形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して詳細に説明する。図２は、本発明の第１の実施例のメモリセルアレイにおけるメモリセルトランジスタの断面を模式的に示す図である。図３は、本発明の第１の実施例のメモリセルアレイのレイアウト構成の一部を模式的に示す図である。なお、図２は、図３のＡ−Ａ線の断面を模式的に示す図である。
図２を参照すると、Ｐ型シリコン基板１０１表面に設けられたＮ＋拡散領域の対１０７Ａ、１０７Ｂは、基板表面を図の垂直方向に延在されて配設されており、ビット線を形成している（「ビット拡散領域」ともいう）。一対のＮ＋拡散領域１０７Ａ、１０７Ｂの間の基板上に設けられた酸化シリコン膜１０２と、酸化シリコン膜１０２の上に設けられた導電膜（例えば多結晶シリコン）よりなる選択ゲート電極１０３を備え、選択ゲート電極１０３の上には、酸化シリコン膜１０４が設けられている。
酸化シリコン膜１０２と、選択ゲート電極１０３、及び酸化シリコン膜１０４の積層体よりなる選択ゲート構造の両側の側壁には、酸化シリコン膜１０２、浮遊ゲート電極１０６、絶縁膜（酸化シリコン膜１０８、窒化シリコン膜１０９、酸化シリコン膜１１０よりなるＯＮＯ膜）を介して、導電膜よりなるコントロールゲート電極１１１が設けられている。ＯＮＯ膜は、高絶縁性を有し、比誘電率が高く、薄膜化に好適とされる。なお、本発明において、浮遊ゲート電極１０６とコントロールゲート電極１１１間に配設される絶縁膜がＯＮＯ膜に限定されるものでないことは勿論である。
コントロールゲート電極１１１は、選択ゲート電極１０３の長手方向と直交する方向に延在されており、選択ゲート電極１０３と立体交差する。すなわち、コントロールゲート電極１１１は、選択ゲート電極１０３との交差部において、選択ゲート電極１０３上層に設けられた酸化シリコン膜１１０上面に当接している。
一つの単位セルは、図２において破線で示すように、一つの拡散領域１０７Ａと、該拡散領域１０７Ａに隣接する基板上の酸化シリコン膜１０２（トンネル絶縁膜）の上に設けられた導電膜（例えば多結晶シリコン）よりなる浮遊ゲート電極１０６と、浮遊ゲート電極１０６上に、絶縁膜（１０８、１０９、１１０）を介して設けられたコントロールゲート電極１１１と、選択ゲート（絶縁膜１０２と選択ゲート電極１０３）からなる。なお、図２において、コントロールゲート電極１１１は、多結晶シリコン表面に、高融点金属シリサイドを設け、低抵抗化する構成としてもよいことは勿論である。
本実施例において、２ビットセルは、一つの選択ゲートを共通として二つの単位セルを線対称として配置することで構成される。すなわち、図２において、２ビットセルの他方の単位セルは、一つの拡散領域１０７Ｂと、該拡散領域１０７Ｂに隣接する基板上の酸化シリコン膜１０２（トンネル絶縁膜）の上に設けられた導電膜（例えば多結晶シリコン）よりなる浮遊ゲート電極１０６と、浮遊ゲート電極１０６上に絶縁膜１０８、１０９、１１０を介して設けられたコントロールゲート電極１１１と、選択ゲート（絶縁膜１０２と選択ゲート電極１０３）からなる。
後述するように、単位セルの浮遊ゲート１０６に酸化シリコン膜１０２を介して電荷（電子）を注入させることで、プログラムする場合、図３に示すように、選択ゲート電極１０３の延在部に位置する拡散領域１２１（「引き出し拡散領域」ともいう）を、ソース、すなわち電子供給源として、ドレインをなす拡散領域１０７Ａに正電圧を与え、ソースサイド・インジェクションにて、チャネルホットエレクトロンを、酸化シリコン膜１０２を介して浮遊ゲート１０６に注入することで行われる。
本実施例において、選択ゲート電極１０３を共有する二つの単位セル（Ｕｎｉｔ Ｃｅｌｌ）において、一方の単位セルの記憶ノードをプログラムするとき、他方の単位セルの記憶ノードがプログラムされるということはない。その理由は、本実施例においては、二つの単位セルのそれぞれの拡散領域１０７Ａ、１０７Ｂ間に、チャネル電流が流れないためである。
図３を参照すると、選択ゲート電極１０３との関係でセルトランジスタのソース又はドレイン拡散領域となる二つの拡散領域１０７Ａ、１２１を有し、選択ゲート電極１０３直下の基板表層に形成され、ソースとドレインをなす拡散領域１０７Ａと、拡散領域１２１とを結ぶ通路をなすチャネルは、基板を上からみたときの形状として、選択ゲート１０３の平面形状に関連して規定される一つの方向（図３では長手方向）に沿って、一つの拡散領域１２１側から延在されている第１の経路１３１を有し、一つの拡散領域１２１側から延在された第１経路１３１の端部は曲折されており、第１の方向に対して所定の角度（例えば直角）をなす第２の方向に沿って他の拡散領域１０７Ａ側にまで延在されている第２の経路１３２を有する。
すなわち、本発明によれば、ソース、ドレインをなす拡散領域１２１、１０７Ａの間の通路をなすチャネルに流れる電流（チャネル電流）は、選択ゲート１０３に平行に流れ、選択ゲート１０３の配線幅の概ね中央下から、選択ゲート１０３に直交する方向（コントロールゲート電極１１１の長手方向）に流れる。一方、コントロールゲート電極１１１についてみると、拡散領域１０７Ａと拡散領域１２１の通路をなすチャネルに流れる電流（チャネル電流）は、コントロールゲート電極１１１に例えば平行に流れ、コントロールゲート電極１１１の長手方向に直交する方向（選択ゲート電極１０３の長手方向）に流れる。
同様にして、２ビットセルを構成する他方の単位セルについても、選択ゲート１０３直下の基板表層に形成され、ソースとドレインをなす二つの拡散領域１０７Ｂ、１２１を結ぶ通路をなすチャネルは、基板を上からみたときの形状として、選択ゲート電極１０３の長手方向に沿って、一つの拡散領域１２１側から延在されている第１の経路を有し、第１経路の端部が曲折され第１の方向に対して所定の角度（直角）をなす第２の方向に沿って延在され他の前記拡散領域１０７Ｂ側に至る第２の経路を有する。
次に、図２及び図３を参照して説明した、本実施例の半導体記憶装置の製造方法の一例について説明する。図４乃至図１２は、本発明の製造方法の一実施例を製造工程順に示した工程断面図である。
Ｐ型半導体基板１０１上に酸化シリコン膜１０２を形成する。酸化シリコン膜１０２は、熱酸化により、例えば膜厚１０ｎｍ程度堆積する。酸化シリコン膜１０２の上に、例えば膜厚１００ｎｍ程度のポリシリコン（多結晶シリコン）１０３を形成する（図４（Ａ）参照）。多結晶シリコンは、リンドープポリシリコンや砒素不純物のイオン注入などの方法により、Ｎ型化しておくことが望ましい。また、Ｐ型シリコン基板１０１には、ホウ素イオンなどを注入して必要な表面濃度にしておくことが好ましい。なお、図３の拡散領域１２１を、例えば埋め込みＮ＋拡散領域とする場合、予めＰ型半導体基板１０１表面に形成しておく。
多結晶シリコン１０３上に、酸化シリコン膜１０４をＣＶＤ（化学気相成長）法等で形成する。その後、フォトマスクを用い、酸化シリコン膜１０４及び多結晶シリコン膜１０３を選択的に除去し、選択ゲートを形成する（図４（Ｂ）参照）。
こののち、基板全面に、酸化シリコン膜１０５をＣＶＤ（化学気相成長）または熱酸化により形成する（図４（Ｃ）参照）。
次に、多結晶シリコン膜をＣＶＤ法により基板全面に堆積し、エッチバックにより、酸化シリコン膜１０５で覆われた選択ゲート側壁に、サイドウオール状の浮遊ゲート電極１０６を形成する（図５（Ａ）参照）。多結晶シリコン膜は、リンまたは砒素不純物を含有したＮ型であることが好ましい。サイドウオールの幅は、堆積された多結晶シリコン膜の厚さにおおむね等しい。
次に、形成した選択ゲートと浮遊ゲートをマスクとして、イオン注入を行い、セルフアラインで基板表面に、Ｎ＋拡散領域１０７を形成する（図５（Ｂ）参照）。例えばＡｓイオンをドース量１０１５cm−２で注入する。イオン注入後、必要に応じて、窒素雰囲気での熱処理を施しても良い。Ａｓのイオン注入において、埋め込みＮ＋拡散領域（図３の１２１）を覆う領域上は、マスクが設けられる。
つづいて、基板全面に、酸化シリコン膜１０８を例えば増速酸化によって形成する（図５（Ｃ）参照）。ボトム酸化膜をなす酸化シリコン膜１０８は十分に厚く形成される。すなわち、熱酸化によってシリコン中の高濃度不純物（例えばＡｓ等）により酸化速度が増加し（酸化増速拡散）、図５（Ｃ）に示すように、Ａｓイオンを注入した拡散領域１０７上の酸化シリコン膜１０８の膜厚は増大する。あるいは、ＣＶＤ＋ＥＢ（電子ビーム照射により誘起される基板表面の反応を用いるＣＶＤ、「ＥＢＣＶＤ」ともいう）を用いて酸化シリコン膜１０８を形成してもよい。
つづいて、被着した酸化シリコン膜１０８を覆うように窒化シリコン膜１０９を形成し、その上に酸化シリコン膜１１０を形成する（図６参照）。
つづいて、酸化シリコン膜１１０の上に多結晶シリコン膜１１１を形成する。さらに、ワード線をなす多結晶シリコン膜１１１の上面に、ＷＳｉなどの低抵抗材を被着する（図７参照）。あるいは、高融点金属シリサイドプロセスを適用することも可能である。
図８乃至図１２は、図７のＡ、Ｂ、Ｃ線にそれぞれ沿って基板断面をみた場合の製造工程を順に示した図であり、それぞれの図において、（Ａ）、（Ｂ）、（Ｃ）は、選択ゲート、浮遊ゲート、拡散領域に対応している。
図８を参照すると、ＷＳｉ１１２上に設けられているフォトレジスト１１７は、ワード線をパターン形成するためのものである。
フォトレジスト１１７をマスクとして例えばドライエッチング法により、成膜したＷＳｉ１１２、ポリシリコン１１１、ＯＮＯ膜（１１０、１０９、１０８）を選択除去し、コントロールゲートを形成する（図９参照）。すなわち、酸化シリコン膜１０４をストッパとして、エッチングでパタン形成する。その後、フォトレジスト１１７を剥離する。
つづいて、メモリセルアレイ領域の周辺ゲート（不図示）の作成（例えばLDD（Lightly Doped Drain）領域作成）のためにメモリセルアレイ領域をマスクで覆い、その後、マスクを除去して、コントロールゲート電極１１１の長手方向の両側に、酸化シリコン膜のサイドウオール１１３を形成する。つづいて、層間絶縁膜１１４を形成する（図１０参照）。その後、周辺ゲートのソース、ドレイン拡散領域を作成する。
つづいて、図１１（Ｃ）に示すように、層間絶縁膜１１４に、ＷＳｉ１１２に達するまでのコンタクト孔１１５を形成する（図１１）。
その後、コンタクト孔１１５に、Ａｌ配線１１６を形成する（図１２参照）。
次に、本発明の一実施例のメモリセルアレイの構成について説明する。図１３は、本発明の一実施例のメモリセルアレイの構成を示す図である。
図１３を参照すると、本実施例において、メモリセルアレイは、基板表面（表層）の一の方向に沿って延在され互いに離間して配設されており、コンタクトによりビット線に接続される複数列のＮ＋拡散領域１０７（「ビット拡散領域」ともいう）が設けられている。また基板表面において、複数列の拡散領域１０７の長手方向の両端から離間した位置に、一の方向に直交する方向に沿って延在された埋め込みＮ＋拡散領域１２１（図３の１２１に対応する）が設けられている。基板上に絶縁膜（不図示）を介して設けられ、拡散領域１０７の長手方向に直交する方向に延在された複数本のワード線電極１２２が設けられている。基板上に、絶縁膜（不図示）を介して設けられ拡散領域１０７の列の間に一の方向に沿って延在された選択ゲート電極１０３が設けられており、選択ゲート電極１０３は、不図示の絶縁膜を介して埋め込みＮ＋拡散領域１２１と立体交差している。
図１３に示す例では、メモリセル拡散領域エリア（「メモリセルエリア」ともいう）１００の両側に、Ｙスイッチ（「選択トランジスタ」、あるいは「バンク選択トランジスタ」ともいう）２００Ａ、２００Ｂが設けられている。
Ｙスイッチ２００Ａは、第２アルミ配線層に配設されるグローバルビット線ＧＢＬ１に、ソース又はドレインとなる一方の拡散領域がコンタクト／ビアホールを介して接続され、ゲート電極がそれぞれ選択線ＳＬ１、ＳＬ２とされ、ドレイン又はソースとなる他方の拡散領域が第１アルミ配線層の対応するビット線１２３にコンタクトを介して接続されている第１、第２の選択トランジスタ(「バンク選択トランジスタ」ともいう)Ｔｒ１、Ｔｒ２を備えている。
Ｙスイッチ２００Ｂは、第２アルミ配線層に配設されるグローバルビット線ＧＢＬ２に、ソース又はドレインとなる一方の拡散領域がコンタクト／ビアホールを介して接続され、ゲート電極がそれぞれ選択線ＳＬ３、ＳＬ４とされ、ドレイン又はソースとなる他方の拡散領域が第１アルミ配線層の対応するビット線１２３にコンタクトを介して接続されている第３、第４の選択トランジスタ(「バンク選択トランジスタ」ともいう)Ｔｒ３、Ｔｒ４を備えている。基板表面の拡散領域１０７と対応する第１アルミ配線層のビット線１２３とは、コンタクトを介して接続されている。
第１、第２の選択トランジスタＴｒ１、Ｔｒ２に接続される第２、第４のビット線は、Ｙスイッチ２００Ａ側からメモリセルエリア１００をＹスイッチ２００Ｂ側に延在され、第３、第４の選択トランジスタＴｒ３、Ｔｒ４に接続される第１、第３のビット線には、Ｙスイッチ２００Ｂ側からメモリセルエリア１００をＹスイッチ２００Ａ側に延在されている。
図１３に示す例では、メモリセルアレイは、ワード線電極１２２を８段を単位に一つの組を構成しており、二つの組が設けられている。なお、本発明において、メモリセルアレイの構成は、８段のワード線を単位とする２組の構成に限定されるものでないことは勿論である。
ワード線電極１２２群の両側には、埋め込みＮ＋拡散領域１２１が設けられている。ワード線電極１２２群の２組に対しては、３本の埋め込みＮ＋拡散領域１２１が設けられている。メモリセルアレイの各組（サブアレイ）の両側に埋め込みＮ＋拡散領域１２１を設けることで、後述するように、読み出し電流を増加させている。
メモリセルエリア１００の基板上を、拡散領域１０７の間に沿って配置されている選択ゲート電極１０３は、メモリセルエリア１００の両側に配設された二つの選択ゲート端子１２４（ＳＧ１、ＳＧ２）に交互に接続されている。メモリセルエリア１００の両側に配設された第１、第２の選択ゲート端子ＳＧ１、ＳＧ２と、メモリセルエリア１００の選択ゲート電極１０３とは、同一導電材料よりなり、図４（Ｂ）の製造工程において、同時にパタン形成される。図１３に示すレイアウトでは、第１、第２の選択ゲート端子ＳＧ１、ＳＧ２は、メモリセルエリア１００の一側の埋め込みＮ＋拡散領域１２１とＹスイッチ２００Ａの間、及び、メモリセルエリア１００の他側の埋め込みＮ＋拡散領域１２１とＹスイッチ２００Ｂの間に、それぞれ、ワード線１２２の長手方向に並行に配設されている。第１の選択ゲート端子ＳＧ１から、選択ゲート電極１０３が、拡散領域１０７の間の領域を、第２の選択ゲート端子ＳＧ２側に、メモリセルエリア１００の端部、及び埋め込みＮ＋拡散領域１２１を超えて延在されており、第２の選択ゲート端子ＳＧ２から、選択ゲート電極１０３が、拡散領域１０７の間の領域を、第１の選択ゲート端子ＳＧ１側に、メモリセルエリア１００の端部、及び埋め込みＮ＋拡散領域１２１を超えて延在されている。なお、図１３において、Ｎ＋拡散領域１２１は、埋め込み型の拡散領域に限定されるものでないことは勿論である。
次に、本発明の一実施例におけるプログラム動作について説明する。図１４は、選択されたセルのノード（浮遊ゲート）へのプログラム動作を説明するための図である。図１３に示した構成において、「セル」で指示したセル（楕円で示す）に対応するワード線１２２が選択され、ビット線１２３の拡散領域１０７と選択ゲート１０３の間の浮遊ゲートに書き込みを行う場合の、電子の流れ（図１３の書き込み電流方向の矢線と逆向き）が示されている。
図１３及び図１４を参照すると、拡散領域１０７（ビット線ＢＬ２）に書き込み電圧５Ｖを印加し（Ｖｄ＝５Ｖ）、選択ゲート電極１０３に、電圧ＶｔまたはＶｔ＋α（Ｖｔはしきい値電圧、α≧０）を印加し（Ｖｓｇ＝Ｖｔ）、選択ワード線Ｗ５（コントロールゲート電極）を９Ｖとする（Ｖｃｇ＝９Ｖ）。
書込みに用いられる電子（ホットエレクトロン）ｅは、埋め込みＮ＋拡散領域１２１から、選択ゲート電極１０３直下のチャネル領域を走行し、浮遊ゲート直下の酸化シリコン膜１０２（トンネル酸化膜）から浮遊ゲート１０６に注入される。
図１７及び図１８は、図１３において、ワード線（ＷＬ２）、ビット線（ＢＬ２）で選択される一つのセル（２ビットセルの１方の単位セル）への書き込みを行う場合の、書き込み電流のパス、及び、メモリセルアレイを等価回路で表したものである。
書き込み電流パスは、グローバルビット線ＧＢＬ１から選択トランジスタＴｒ１を介してビット線ＢＬ２に接続され、選択されたワード線ＷＬ２（ＶＷＬ２＝９Ｖ）に接続される書き込みセル（トランジスタ）のドレインに概ね５Ｖが印加され、セルトランジスタのソース側の拡散領域は、選択ゲート電極１０３直下のチャネルを介して埋め込みＮ＋拡散領域１２１に接続されている。
書き込み電流は、書き込み対象のセルから選択ゲートチャネルを介して３本の埋め込みＮ＋拡散領域１２１（埋め込みＮ＋拡散領域１２１の電圧ＶＳＢＬは０Ｖとされる）に流れる。すなわち、電子は、図１７の左右両側の埋め込みＮ＋拡散領域１２１及びメモリセル拡散層エリア１００の真中の埋め込みＮ＋拡散領域１２１から、書き込み対象セルに、ソースサイドインジェクションで注入される。
図１８に示す等価回路では、ワード線にコントロールゲート電極が接続されたフローティングゲートトランジスタと、選択ゲート１０３をゲート電極とする選択トランジスタとを有し、選択ゲートのチャネル構造を、選択ゲート１０３をゲート電極とし、埋め込みＮ＋拡散領域１２１（ＶＳＢＬ＝０Ｖ）の間に沿って８段直列に接続されているパストランジスタで表している。
ＶＧＢＬ１はグローバルビット線ＧＢＬ１の電圧であり、５Ｖに設定される。
ＶＳＬ１は、ビット線ＢＬ２に接続されるＹスイッチ（選択トランジスタ）Ｔｒ１のゲートに接続されるバンク選択線ＳＬ１の電圧であり、Ｈレベルである。ビット線ＢＬ２には、オン状態のトランジスタＴｒ１を介して、グローバルビット線ＧＢＬ１の電圧ＶＧＢＬ１＝５Ｖが供給される。
ＶＳＧ１、ＶＳＧ２は、選択ゲート端子ＳＧ１、ＳＧ２の電圧であり、ＶＳＧ１＝０Ｖ、ＶＳＧ２＝Ｖｔ（Ｖｔ＋α）である。
ＶＳＬ２は、Ｙスイッチ（選択トランジスタ）Ｔｒ２のゲートに接続される選択線ＳＬ２の電圧でＬレベルである（非選択）。
ＶＳＢＬは、埋め込みＮ＋拡散層１２１に供給する電圧であり、０Ｖである。
ＶＧＢＬ２は、グローバルビット線ＧＢＬ２の電圧であり、０Ｖ（非選択）である。
ＶＳＬ３は選択線ＳＬ３の電圧でＬレベル、ＶＳＬ４は選択線ＳＬ４の電圧でＬレベルである。
書き込み電流パスは、グローバルビット線ＧＢＬ１から選択トランジスタＴｒ１を介してビット線ＢＬ２に接続され、選択されたワード線ＷＬ２（ＶＷＬ２＝９Ｖ）に接続される書き込みセル（トランジスタ）のドレインに概ね５Ｖが印加され、セルトランジスタのソース側の拡散領域は、選択ゲート端子ＳＧ２に共通接続されるパストランジスタを介して埋め込みＮ＋拡散領域１２１に接続されている。
電流は、書き込みセルから選択ゲートチャネルを介してメモリセル領域の両側の埋め込みＮ＋拡散層１２１（電圧ＶＳＢＬ＝０Ｖ）に流れる。すなわち、電子は、両側の埋め込みＮ＋拡散層１２１から書き込みセルにソースサイド・インジェクションで注入される。
次に、本発明の一実施例のメモリセルアレイにおける消去（Ｅｒａｓｅ）動作について説明する。図１５は、本発明の一実施例における消去動作を説明するための図である。
本発明の一実施例において、消去は、一括で行うことが出来る。すなわち、ワード線に、−９Ｖ、選択ゲート電極１０３に消去電圧３Ｖを印加することで、浮遊ゲート１０６内の電子は選択ゲート側に移動する。
次に、本発明の一実施例のメモリセルアレイにおける読み出し（Ｒｅａｄ）動作について説明する。図１６は、本発明の一実施例における読み出し動作を説明するための図である。
図１６を参照すると、埋め込みＮ＋拡散領域１２１に、読み出し電圧（Ｖread）、例えば１Ｖを印加する。読み出し対象のセルの選択ゲート電極１０３に３Ｖを印加し、読み出し対象のセルのドレイン拡散領域に０Ｖを印加し、読み出し対象のセルを選択するワード線（コントロールゲート）を５Ｖとする。
図１９及び図２０は、ワード線ＷＬ２、ビット線ＢＬ２の一つのセルへからの読み出しを行う場合の読み出し電流のパス、及び、メモリセルアレイの等価回路を表したものである。ワード線ＷＬ２に選択され、ビット線ＢＬ２に接続されるセルの読み出し電流（ビット線から、選択トランジスタを介してグローバルビット線配線までの電流経路）が示されている。
第２の選択ゲート端子ＳＧ２には、３Ｖ程度の電圧（ＶＳＧ２＝３Ｖ）を印加する。第１の選択ゲート端子ＳＧ１は０Ｖとする（非選択）。ビット線ＢＬ２に０Ｖを印加し、拡散領域１０７を０Ｖとする。ワード線ＷＬ２（コントロールゲート）には、例えば５Ｖ（ＶＷＬ２＝５Ｖ）を印加する。
選択セルの閾値が５Ｖ以上に書き込まれている場合、記憶ノード直下のチャネルはオフ状態にあり、チャネル電流は流れない。
選択セルが書き込まれていない場合、チャネルはオンし、図の破線で示された経路、ビット線ＢＬ２から、オン状態の選択トランジスタＴｒ１を介してグローバルビット線配線ＧＢＬ１までの電流経路を介して、図示されないセンス回路に流れる。
埋め込みＮ＋型拡散領域１２１をドレインにして読み出す場合、図示されないセンス回路を、メモリセルのドレイン側に接続すると、漏れ電流を誤検出する可能性が有る。本実施例のように、メモリセルのソース側に接続するほうが、感度良く読み出すことができる。
また、読み出しにおいては、読み出しセルの選択ゲート電極１０３（選択ゲート端子ＳＧ２に接続する）に隣接する選択ゲート電極（選択ゲート端子ＳＧ１に接続する）を０Ｖにすることで、隣接ビット線への漏れ電流はなくなり、回路設計を容易化する。
図２０は、図１９に示したメモリセルアレイの等価回路で表したものであり、セルのリード動作を説明するための図である。
グローバルビット線ＧＢＬ１の電圧ＶＧＢＬ１はＬレベルである。
ビット線ＢＬ２に接続されるバンク選択トランジスタＴｒ１のゲートに接続される選択線ＳＬ１の電圧ＶＳＬ１はＨレベルである。ＶＳＬ２は、選択トランジスタＴｒ２のゲートに接続される選択線ＳＬ２の電圧で０Ｖである（非選択）。
ＶＳＧ１、ＶＳＧ２は、選択ゲート端子ＳＧ１、ＳＧ２の電圧である。
ＶＳＢＬは、埋め込みＮ＋拡散層１２１に供給する電圧であり、Ｖｒｅａｄ（１〜２Ｖ）である。
選択ワード線ＷＬ２は３Ｖ（ＶＷＬ２＝５Ｖ）とする。
ＶＧＢＬ２はグローバルビット線ＧＢＬ２の電圧であり０Ｖである。ＶＳＬ３は選択線ＳＬ３の電圧で０Ｖ、ＶＳＬ４は選択線ＳＬ４の電圧で０Ｖである。
埋め込みＮ＋拡散層から、選択ゲートチャネルを介して選択セルにチャネル電流が流れ、記憶ノードに書き込みが行われていない場合、ビット線を介して、選択トランジスタ、第２アルミ配線層のグローバルビット線に読み出し電流が流れる。
図２１は、本発明の他の実施例のメモリセルアレイの構成を示す図である。図２１に示すように、この実施例では、選択トランジスタ間には、複数のワード線１２２が設けられている。この実施例では、メモリセル拡散層エリア１００に対して、その一側に設けられ、第２アルミ配線層のグローバルビット線ＧＢＬ１と第１配線層のビット線１２３の接続を制御するＹスイッチ（選択トランジスタ）Ｔｒ１のゲート電極をなす第１の選択線ＳＬ１が設けられており、メモリセル拡散層エリア１００に他側に設けられ、第２アルミ配線層のグローバルビット線ＧＢＬ２と第１配線層のビット線１２３の接続を制御するＹスイッチ（バンク選択トランジスタ）Ｔｒ２のゲート電極をなす第２の選択線ＳＬ２が設けられている。第１の選択線ＳＬ１は、一側の複数の選択トランジスタに共通に設けられており、第２の選択線ＳＬ２は、他側の複数の選択トランジスタに共通に設けられている。
次に、図２９を参照して、本発明の別の実施例の書き込み動作と読み出し動作について説明する。セルの浮遊ゲート１０６への書き込み時、選択ワード線をなすコントロールゲート電極１１１に約９Ｖ程度の高電圧（Ｖｃｇ＝９Ｖ）、該セルに対応する２本の拡散層のうちドレインとする拡散層（ビット線Ｎ＋拡散層）１０７Ｂに約５Ｖ（Ｖｄ＝５Ｖ）、ソースとする拡散層（ビット線Ｎ＋拡散層）１０７Ａを０Ｖ（Ｖｓ＝０Ｖ）、選択ゲート電極１０３の電圧（Ｖｓｇ）をおおよそ選択ゲートのしきい値電圧Ｖｔ程度にすることで、書き込みを行う。電子ｅは、ソースの拡散層１０７Ａから供給され、浮遊ゲート１０６下のチャネルはデータ状態によらずコントロールゲート電極１１１の電圧Ｖｃｇによってオンとなり、選択ゲートのチャネルで電流が絞られる。このとき、選択ゲートのチャネル抵抗が他の領域に比べて高いため、選択ゲートのチャネルに電界が集中する。電界の集中する選択ゲートのチャネルで電子が加速され、浮遊ゲート１０６のソース（拡散層１０７Ａ）側から電子を注入することで、書き込みが行われる。このとき、ソース、ドレインに用いる拡散層は、選択ゲートの反転層を利用したソース線よりも、抵抗が低いため、ビット位置によるセルのソース−ドレイン間に印加される電圧ばらつきを低減できる。これは、メモリセルアレイ内でのビット位置による書き込み特性のばらつきを抑制できることを示しており、その結果、書き込みの遅いビットを減少させ、メモリブロックの書き込み時間を高速化できる。
セルの読み出し動作は、選択ワード線をなすコントロールゲート電極１１１に約５Ｖ、セルの選択ゲート電極１０３に約３Ｖ、ドレインとする選択ゲートの共通拡散層（図１３の埋め込み拡散層１２１）に約１．４Ｖ、ソースとする拡散層１０７（ビット線Ｎ＋拡散層）を０Ｖとして読み出しを行う。
一方、図１４を参照して説明したように、書き込み動作時、選択ワード線をなすコントロールゲート電極１１１に約９Ｖ程度の高電圧、ドレインとする拡散層１０７（ビット線Ｎ＋拡散層）に約５Ｖ、選択ゲート電極１０３の電圧（Ｖｓｇ）を、おおよそ選択ゲートのしきい値Ｖｔ程度、ソースとする選択ゲートの共通拡散層（図１３の埋め込み拡散層１２１）を０Ｖとすることで書き込みを行う場合、電子は、選択ゲートの共通拡散層（図１３の埋め込み拡散層１２１）から供給され、選択ゲートの反転層を通って浮遊ゲートのエッジまで到達する。このとき、選択ゲートと浮遊ゲートのギャップ部分の抵抗が高く設定されているため、浮遊ゲートのソース側エッジに電界が集中する。この電界集中で、電子を加速して浮遊ゲートへ電子を注入することで書き込みを行っている。この場合、各メモリセルの位置によって、電子の供給源（ソースとする埋め込み拡散層１２１）からの距離が異なる。書き込みの際の電子を供給するソース線に、選択ゲートによる反転層を用いているが、反転層のシート抵抗は、３．５ＫΩ／□と比較的高い。選択ゲートのチャネル抵抗によって、メモリセルアレイにおけるセルの位置に応じて各セルに対するソース抵抗値が異なることになる。電子供給源から遠いセルほどソース抵抗が高くなり、ギャップへの電界集中が低くなり、書き込みが遅くなる。本実施例によれば、この書き込みの速度の低下を改善している。
次に、本発明のさらに別の実施例について説明する。本実施例においては、１つのメモリセルエリア内のビット線（「ローカルビット線」ともいう）を選択するバンク選択トランジスタを、隣接するメモリセルブロック間で共用し、隣接するメモリセルブロックの選択・非選択をメモリセルの選択ゲートによって行うようにしたものである。図３０は、本実施例の構成を示す図である。メモリセルブロック（メモリセルエリア）のビット線をメモリセルブロックの両サイドで交互に引き出し、選択トランジスタ（バンク選択トランジスタ）（Ｔｒ１、Ｔｒ２：Ｔｒ３、Ｔｒ４）に接続する。図３０に示すように、メモリセルブロックの左側に位置しゲート電極が選択信号線（バンク選択信号）に接続されたバンク選択トランジスタＴｒ１のソースとドレイン電極の一方は、コンタクトを介して、第１アルミ配線層のビット線ＢＬ２に接続されており、バンク選択トランジスタＴｒ１のソースとドレイン電極の他方は、コンタクト／ビアホールを介して第２アルミ配線層のグローバルビット線ＧＢＬ１に接続されるとともに、選択トランジスタＴｒ１の左側に設けられる不図示のメモリセルブロック（メモリセルエリア）側に延長されるビット線（第１アルミ配線層）にコンタクトを介して接続されている。また、メモリセルブロックの右側に位置しゲート電極が選択信号線（バンク選択信号）に接続されたバンク選択トランジスタＴｒ３のソースとドレイン電極の一方は、コンタクトを介して第１アルミ配線層のビット線ＢＬ３が接続され、バンク選択トランジスタＴｒ３のソースとドレイン電極の他方は、コンタクト／ビアホールを介して第２アルミ配線層のグローバルビット線ＧＢＬ２に接続されるとともに、選択トランジスタＴｒ３の右側に設けられる不図示のメモリセルブロック（メモリセルエリア）側に延長されるビット線（第１アルミ配線層）にもコンタクトを介して接続されている。バンク選択トランジスタＴｒ２、Ｔｒ４も同様の構成とされる。バンク選択トランジスタ（Ｔｒ１、Ｔｒ２：Ｔｒ３、Ｔｒ４）は、バンク選択信号に基づき、隣接するメモリセルブロックわたる任意のビット線を選択する。
本実施例においても、前述したように、メモリセルの選択ゲート（図１３の選択ゲート端子１２４参照）は、メモリセルブロック毎に独立して設けられており、メモリセルブロック毎に、選択が可能である。バンク選択トランジスタによって、隣接するメモリセルブロックにまたがる任意のビット線を選択し、メモリセルの選択ゲートによって、いずれかのメモリセルブロックを選択することで、任意のメモリセルブロックの任意のビット線を一意に選択できる。例えば、図３０において、バンク選択信号ＶＳＬ１＝Ｈにより、バンク選択トランジスタＴｒ１がオンし、バンク選択トランジスタＴｒ１に接続されるビット線ＢＬ２と、図示されない左側のメモリセルブロックのビット線も同時に選択されることになるが、不図示の左側のメモリセルブロックの選択ゲート端子（図１３の１２４）の電圧ＶＳＧ１、ＶＳＧ２を非活性電位とすることで、図１３のメモリセルブロックのビット線ＢＬ２のみが選択される。この場合、読み出し電流が、ビット線ＢＬ２、グローバルビット線ＧＢＬ１から、不図示のセンスアンプに供給される。書き込み時にも、同様に隣接するメモリセルブロックにまたがる任意のビット線を選択し、メモリセルの選択ゲートによってメモリセルブロックが選択される。すなわち、バンク選択トランジスタと選択ゲートにより、任意のメモリセルブロックの任意のビット線を一意に選択できる。
かかる構成の本実施例によれば、任意のビット線の選択に、バンク選択トランジスタだけではなく、メモリセルの選択ゲートを利用することで、バンク選択トランジスタ数を削減することができる。そして、メモリセルブロック当たりのバンク選択トランジスタ数を削減することができることから、チップサイズを縮減することができる。
一方、かかる本実施例の構成をとらない場合、バンク選択トランジスタのみで任意のビット線を一意に選択する構成とされ、メモリセルブロックの両サイドにそれぞれ２系統、計４系統のバンク選択トランジスタが必要となり、チップサイズが大となる。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施の形態によるメモリセルの構成を模式的に示す図である。 本発明の一実施例のメモリセルアレイにおけるセルの断面を模式的に示す図である。 本発明の一実施例のメモリセルアレイのレイアウト構成を模式的に示す図である。 （Ａ）乃至（Ｃ）は、本発明の製造方法の一実施例を工程順に説明する図である。 （Ａ）乃至（Ｃ）は、本発明の製造方法の一実施例を工程順に説明する図である。 本発明の製造方法の一実施例を工程順に説明する図である。 本発明の製造方法の一実施例を工程順に説明する図である。 （Ａ）乃至（Ｃ）は、本発明の製造方法の一実施例を工程順に説明する図であり、図６のＡ、Ｂ、Ｃで切断した断面を模式的に示す図である。 （Ａ）乃至（Ｃ）は、本発明の製造方法の一実施例を工程順に説明する図であり、図６のＡ、Ｂ、Ｃで切断した断面を模式的に示す図である。 （Ａ）乃至（Ｃ）は、本発明の製造方法の一実施例を工程順に説明する図であり、図６のＡ、Ｂ、Ｃで切断した断面を模式的に示す図である。 （Ａ）乃至（Ｃ）は、本発明の製造方法の一実施例を工程順に説明する図であり、図６のＡ、Ｂ、Ｃで切断した断面を模式的に示す図である。 （Ａ）乃至（Ｃ）は、本発明の製造方法の一実施例を工程順に説明する図であり、図６のＡ、Ｂ、Ｃで切断した断面を模式的に示す図である。 本発明に係るメモリセルアレイの一実施例の構成を示す図である。 本発明に係るメモリセルアレイの一実施例におけるプログラム時のバイアス及び動作を示す図である。 本発明に係るメモリセルアレイの一実施例における消去時のバイアス及び動作を示す図である。 本発明に係るメモリセルアレイの一実施例における読み出し時のバイアス及び動作を示す図である。 本発明に係るメモリセルアレイの一実施例におけるプログラム動作を示す図である。 本発明の一実施例におけるプログラム動作を示す図１７の構成を、等価回路で示した図である。 本発明に係るメモリセルアレイの一実施例における読み出し動作を示す図である。 本発明の一実施例における読み出し動作を示す図１９の構成を、等価回路で示した図である。 本発明に係るメモリセルアレイの他の実施例の構成を示す図である。 従来の１セルあたり２ビットを記憶するメモリを説明するための図である。 従来の１セルあたり２ビットを記憶するメモリを説明するための図である。 非特許文献１に記載された従来技術であり、（Ａ）は断面図、（Ｂ）は等価回路、（Ｃ）はプログラム、消去、リードのバイアス条件一覧である。 従来の技術の課題を説明するための図であり、（Ａ）は断面図、（Ｂ）は水平方向電界を示す図である。 従来の技術の課題を説明するための図である。 （Ａ）乃至（Ｃ）は、トラップスペースとチャネル電流の関係の実測図である。 従来の技術の課題を説明するための図である。 本発明の別の実施例の書き込み動作を説明するための図である。 本発明の別の実施例のメモリセルアレイの構成を説明するための図である。
符号の説明
１１ 基板
１２ 拡散領域
１３、１４ 絶縁膜
１５ 選択ゲート
１６ 浮遊ゲート
１７ 絶縁膜
１８ コントロールゲート
１００ メモリセル拡散領域エリア
１０１ Ｐ型シリコン基板
１０２ 絶縁膜
１０３ 多結晶シリコン膜（選択ゲート電極）
１０４ 酸化シリコン膜
１０５ 酸化シリコン膜
１０６ 多結晶シリコン膜（浮遊ゲート電極）
１０７ Ｎ＋拡散領域
１０８ 酸化シリコン膜
１０９ 窒化シリコン膜
１１０ 酸化シリコン膜
１１１ 多結晶シリコン膜（コントロールゲート電極）
１１２ ＷＳｉ
１１３ 酸化シリコン膜（側壁）
１１４ 層間絶縁膜
１１５ コンタクト
１１６ 配線（ワード線）
１１７ フォトレジスト
１２１ 埋め込みＮ＋拡散領域
１２２ ワード線
１２３ ビット線配線
１２４ 選択ゲート端子
１３１ 第１の経路
１３２ 第２の経路
２００ Ｙスイッチ（バンク選択トランジスタ）
２０１ 半導体基板
２０２ Ｎ＋拡散領域
２０３ ゲート絶縁膜
２０４ ＯＮＯ膜
２０５ コントロールゲート電極
２０６ ワード線
２０７ 空乏層

Claims (24)

  1. 半導体基板上に設けられた絶縁膜と前記絶縁膜の上に設けられた導電膜とを含むゲートと、
    前記半導体基板表層に設けられた第１及び第２の拡散領域と、
    を少なくとも有し、
    前記ゲート直下の前記半導体基板表層に形成され、ソース、ドレインとなる二つの前記拡散領域を結ぶ通路をなすチャネルは、前記半導体基板を上からみたときの形状として、
    一方の前記拡散領域側から、前記ゲートの平面形状に関連して規定される一の方向に沿って延在されている第１の経路と、
    前記一の方向に沿って延在された前記第１経路の端部が曲折されてなり、前記一の方向に対して所定の角度をなす方向に沿って他方の前記拡散領域側に延在されている第２の経路と、
    を有する、ことを特徴とする半導体記憶装置。
  2. 前記半導体基板表層には、前記第２の拡散領域と対向し前記ゲートを間に挟んで配設されている第３の拡散領域を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記ゲートが、前記半導体基板上に設けられ記憶ノードをなす浮遊ゲートに隣接して配設される、選択ゲートである、ことを特徴とする請求項１記載の半導体記憶装置。
  4. 前記第２の拡散領域と前記ゲートの間の基板上、及び、前記ゲートと前記第３の拡散領域の間の基板上に、それぞれ絶縁膜を介して設けられる第１及び第２の導電膜よりなる第１及び第２の浮遊ゲートと、
    前記第１及び第２の浮遊ゲートの上に絶縁膜を介して共通に設けられる第３の導電膜よりなるコントロールゲートと、
    を有し、
    前記コントロールゲートはワード線をなし、
    前記第２の拡散領域と前記第３の拡散領域とは、それぞれ対応するビット線に接続されている、ことを特徴とする請求項２記載の半導体記憶装置。
  5. 半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた導電膜よりなる浮遊ゲートと、前記浮遊ゲートの上に第２の絶縁膜を介して設けられた導電膜よりなるコントロールゲートと、
    を備え、
    前記半導体基板の表層に、第１及び第２の拡散領域を少なくとも有し、
    前記コントロールゲート直下の前記半導体基板表層に形成され、ソース、ドレインとなる二つの前記拡散領域を結ぶ通路をなすチャネルは、前記半導体基板を上からみたときの形状として、
    一方の前記拡散領域側から、前記コントロールゲートの平面形状に関連して規定される一の方向に沿って延在されている第１の経路と、
    前記一の方向に沿って延在された前記第１経路の端部が曲折されてなり、前記一の方向に対して所定の角度をなす方向に沿って他方の前記拡散領域側に延在されている第２の経路と、
    を有する、ことを特徴とする半導体記憶装置。
  6. 基板表面に設けられた第１の拡散領域と、
    前記第１の拡散領域に隣接する基板上の第１の領域に設けられた第１の絶縁膜と、
    前記第１の絶縁膜の上に設けられ、浮遊ゲートをなす第１のゲート電極と、
    前記第１のゲート電極の上に設けられた第２の絶縁膜と、
    前記第２の絶縁膜の上に設けられ、コントロールゲートをなす第２のゲート電極と、
    前記第１の拡散領域に隣接する前記基板上の第２の領域に設けられた第３の絶縁膜と、
    前記第３の絶縁膜の上に設けられ、選択ゲートをなす第３のゲート電極と、
    で一つの単位セルを構成し、
    前記第２のゲート電極は、前記第３のゲート電極と立体交差し、
    前記第３のゲート電極の延在部に位置する、前記基板表面の第３の領域には、第２の拡散領域が設けられている、ことを特徴とする半導体記憶装置。
  7. 基板表面に互いに離間して並設される第１及び第２の拡散領域と、
    前記第１及び第２の拡散領域の間の領域の基板上に第１の絶縁膜を介して配設される選択ゲート電極と、
    基板表面に、前記選択ゲート電極と交差する方向に延在して配設される第３の拡散領域と、
    を備え、
    前記第１の拡散領域と前記選択ゲートとの間の第１の領域、及び、前記第２の拡散領域と前記選択ゲートとの間の第２の領域に、それぞれ第２及び第３の絶縁膜を介して配設される第１及び第２の浮遊ゲート電極と、
    前記第１及び第２の浮遊ゲート電極と前記選択ゲート電極の上に第４の絶縁膜を介して配設されるコントロールゲート電極と、
    を有し、
    前記第１の拡散領域と、前記第１の浮遊ゲート、前記コントロールゲート電極、前記選択ゲート電極と、前記第３の拡散領域とで第１の単位セルを構成し、
    前記第２の拡散領域と、前記第２の浮遊ゲートと、前記コントロールゲート電極、前記選択ゲート電極と、前記第３の拡散領域とで第２の単位セルを構成している、ことを特徴とする半導体記憶装置。
  8. 前記選択ゲート電極直下の前記半導体基板表層に形成され、前記第３の拡散領域と、前記第１及び第２の拡散領域のうちの一方の拡散領域を結ぶ通路をなすチャネルが、前記半導体基板を上からみたときの形状として、
    前記第３の拡散領域側から、前記選択ゲート電極の長手方向に沿って延在されている第１の経路を有し、
    前記選択ゲート電極の長手方向に沿って延在された前記第１の経路は、選択された前記コントロールゲート電極直下で曲折されてなり、前記第１の経路に対して直交する方向に沿って延在され、前記第１及び第２の拡散領域のうちの前記一方の拡散領域に至る第２の経路を有する、ことを特徴とする請求項７記載の半導体記憶装置。
  9. 前記第１及び第２拡散領域が、前記選択ゲート及び浮遊ゲートをマスクとして自己整合で作製されたものである、ことを特徴とする請求項７記載の半導体記憶装置。
  10. 前記第４の絶縁膜が、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜がこの順に積層されてなる積層誘電体膜よりなる、ことを特徴とする請求項７記載の半導体記憶装置。
  11. 基板表面のメモリセルエリアにおいて一の方向に沿って互いに平行に延在され互いに離間して配設されている複数本の拡散領域と、
    相隣る２本の前記拡散領域の間の領域の基板上に、絶縁膜を介して配設され、前記一の方向に沿って延在された選択ゲート電極と、
    を有し、
    複数本の前記拡散領域のそれぞれは、対応するビット線に接続され、
    前記基板表面において、複数本の前記拡散領域の長手方向の両端又は一端について、前記端部から離間した位置に、前記一の方向と直交する方向に延在されている引き出し拡散領域を備え、
    前記選択ゲート電極は、前記引き出し拡散領域と絶縁膜を介して交差し、
    相隣る２本の前記拡散領域の間の前記選択ゲート電極について、一つの前記拡散領域と前記選択ゲート電極の間の第１の領域、及び、前記選択ゲート電極と他の前記拡散領域との間の第２の領域に、それぞれ、絶縁膜を介して第１及び第２の浮遊ゲート電極が設けられ、
    前記第１及び第２の浮遊ゲート電極に対して、前記第１及び第２の浮遊ゲート電極の上に第４の絶縁膜を介して共通に設けられたコントロールゲート電極を有し、
    一つの前記拡散領域と、前記第１の浮遊ゲートと、前記コントロールゲート電極と、前記選択ゲート電極と、前記引き出し拡散領域とで第１の単位セルを構成し、
    他の前記拡散領域と、前記第２の浮遊ゲートと、前記コントロールゲート電極と、前記選択ゲート電極と、前記引き出し拡散領域とで第２の単位セルを構成している、ことを特徴とする半導体記憶装置。
  12. 前記メモリセルエリアの相対する二つの側のうち、第１の側と、前記第１の側に反対側の第２の側のそれぞれに、複数の選択トランジスタを備え、
    前記第１の側の選択トランジスタとして、少なくとも、
    第１の信号端子が第１のグローバルビット線に接続され、第２の信号端子が第１のビット線に接続され、制御端子が第１の選択信号に接続されている第１の選択トランジスタと、
    第１の信号端子が前記第１のグローバルビット線に接続され、第２の信号端子が第２のビット線に接続され、制御端子が第２の選択信号に接続されている第２の選択トランジスタと、
    を有し、
    前記第１及び第２ビット線は、それぞれに対応する、二つの前記拡散領域にそれぞれ電気的に接続され、
    前記第２の側の選択トランジスタとして、少なくとも、
    第１の信号端子が第２のグローバルビット線に接続され、第２の信号端子が第３のビット線に接続され、制御端子が第３の選択信号に接続されている第３の選択トランジスタと、
    第１の信号端子が前記第２のグローバルビット線に接続され、第２の信号端子が第４のビット線に接続され、制御端子が第４の選択信号に接続されている第４の選択トランジスタと、
    を有し、
    前記第３及び第４ビット線は、それぞれに対応する、二つの前記拡散領域にそれぞれ電気的に接続され、
    前記第１の側の選択トランジスタに接続されるビット線に対応する前記拡散領域の列と、前記第２の側の選択トランジスタに接続されるビット線に対応する前記拡散領域の列とが、交互に配設されている、ことを特徴とする請求項１１記載の半導体記憶装置。
  13. 前記第１の側の選択トランジスタ群が配置される領域と、第１の前記引き出し拡散領域との間の基板上に、絶縁膜を介して、第１の前記引き出し拡散領域の長手方向に沿って配設されている、導電膜よりなる第１の選択ゲート端子を備え、
    前記第１の選択ゲート端子からは、前記第２の側に向けて、基板上に、絶縁膜を介して、第１群の前記選択ゲート電極が配設され、
    前記第２の側の選択トランジスタが配置される領域と、第２の前記引き出し拡散領域との間の基板上に、絶縁膜を介して、第２の前記引き出し拡散領域の長手方向に沿って配設されている、導電膜よりなる第２の選択ゲート端子を備え、
    前記第２の選択ゲート端子からは、前記第１の側に向けて、絶縁膜を介して第２群の前記選択ゲート電極が配設され、
    第１群の前記選択ゲート電極は、少なくとも前記第２の引き出し拡散領域まで延在されており、
    前記第２群の選択ゲート電極は、少なくとも前記第１の引き出し拡散領域まで延在されており、
    前記メモリセルエリアにおいて、前記第１群の選択ゲート電極と、前記第２群の選択ゲート電極とが、前記拡散領域を間に挟んで、交互に配設されている、ことを特徴とする請求項１２記載の半導体記憶装置。
  14. メモリセルが複数の前記ワード線電極を単位に、複数組に分割されて構成され、
    相隣る組の間の領域において、前記引き出し拡散領域が設けられている、ことを特徴とする請求項１１又は１２記載の半導体記憶装置。
  15. 前記メモリセルエリアの相対する二つの側のうち第１の側に、第１の信号端子が、第１群のグローバルビット線のうち対応する一のグローバルビット線に接続され、第２の信号端子が、第１群のビット線のうち対応する一のビット線に接続され、制御端子が第１の選択信号に共通に接続される第１群の選択トランジスタを備え、
    前記第１の側に反対側の第２の側に、第１の信号端子が、第２群のグローバルビット線のうち対応する一のグローバルビット線に接続され、第２の信号端子が、第２群のビット線のうち対応する一のビット線に接続され、制御端子が第２の選択信号に共通に接続される第２群の選択トランジスタを備え、
    前記第１群の選択トランジスタに接続される第１群のビット線に対応する前記拡散領域と、前記第２群の選択トランジスタに接続される第２群のビット線に対応する前記拡散領域の列とが、交互に配設されている、ことを特徴とする請求項１１記載の半導体記憶装置。
  16. 前記セルのコントロールゲート電極に所定の正電圧を印加し、
    前記セルの選択ゲート電極に、しきい値電圧（Ｖｔ）またはしきい値電圧（Ｖｔ）よりも所定電圧高い電圧を印加し、
    前記セルの前記拡散領域に接続するビット線に正電圧を印加し、
    前記引き出し拡散領域を電子供給源として、前記セルの浮遊ゲートへの書き込みが行われる、ことを特徴とする請求項１１記載の半導体記憶装置。
  17. 前記セルのコントロールゲート電極に所定の負電圧を印加し、前記基板に正電圧を印加し、前記セルの消去が行われる、ことを特徴とする請求項１１記載の半導体記憶装置。
  18. 前記セルのコントロールゲート電極に所定の負電圧を印加し、
    前記セルの拡散領域に接続するビット線に所定の正電圧を印加し、
    前記セルの選択ゲート電極に正電圧を印加し、前記セルの消去が行われる、ことを特徴とする請求項１１記載の半導体記憶装置。
  19. 読み出し対象のセルの選択ゲート電極に所定の正電圧を印加し、
    前記セルの拡散領域に接続するビット線にグランド電位を印加し、
    前記セルのコントロールゲート電極に所定の正電圧を印加し、
    前記引き出し拡散領域をドレイン側にして、前記セルの読み出しが行われる、ことを特徴とする請求項１１記載の半導体記憶装置。
  20. 前記セルの浮遊ゲートへの書き込み時は、前記相隣る２本の拡散領域をソース、ドレインとして用い、
    前記セルの読み出し時には、前記セルの選択ゲートの反転層をドレイン、前記相隣る２本の拡散領域の一方をソースとして用いる、ことを特徴とする請求項１１記載の半導体記憶装置。
  21. 前記セルのコントロールゲート電極に所定の正電圧を印加し、
    前記セルに対応する２本の前記拡散層のうち、ドレインとする拡散層に所定の正電圧、ソースとする拡散層にグランド電位を印加し、
    前記セルの選択ゲート電極に、しきい値電圧（Ｖｔ）またはしきい値電圧（Ｖｔ）よりも所定電圧高い電圧を印加し、
    前記ソース拡散層を電子供給源として、前記セルの浮遊ゲートへの書き込みが行われる、ことを特徴とする請求項１１記載の半導体記憶装置。
  22. 前記セルのコントロールゲート電極に所定の正電圧を印加し、
    前記セルの選択ゲート電極に所定の正電圧を印加し、
    ドレインとする前記選択ゲートの引き出し拡散領域に所定の正電圧、ソースとする拡散層をグランド電位として、前記セルからの読み出しが行われる、ことを特徴とする請求項２１記載の半導体記憶装置。
  23. 前記選択トランジスタは、前記選択トランジスタを間にして相隣るメモリセルエリア間で共用され、一のメモリセルエリアのビット線に接続される前記選択トランジスタからは別のビット線が相隣る他のメモリセルエリアにまで延在され、
    前記選択トランジスタを共用する相隣るメモリセルエリアの選択と非選択の制御が、前記セルの選択ゲート電極によって行われる、ことを特徴とする請求項１２記載の半導体記憶装置。
  24. 前記選択トランジスタは、前記選択トランジスタを間にして相隣る２つのメモリセルエリア間で共用され、一のメモリセルエリアのビット線が第２の信号端子に接続される前記選択トランジスタの前記グローバルビット線に接続される第１の信号端子側から別のビット線が、隣りのメモリセルエリアにまで延在され、
    前記選択トランジスタを共用する相隣る２つのメモリセルエリアの前記第１及び第２の選択ゲート端子に印加する電圧によって、前記相隣る２つのメモリセルエリアの選択と非選択が制御される、ことを特徴とする請求項１３記載の半導体記憶装置。
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