JP2005302850A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】複数のセレクトゲート104が、X方向に沿って直線状に延在している。上側のセレクトゲート104と下側のセレクトゲート104との間には、2行分に相当するフローティングゲート103が配設されている。複数のフローティングゲート103は、互い違い(換言すれば千鳥足状)に配設されている。つまり、ある特定の列に属するフローティングゲート103(例えばフローティングゲート103s)と、その特定の列に隣り合う列に属するフローティングゲート103(例えばフローティングゲート103t)とに着目すると、フローティングゲート103sとフローティングゲート103tとは、Y方向に関して互いにずれて配設されている。
【選択図】図2
Description
図1は、本発明の実施の形態1に係る、OTP(One Time Programmable)型のメモリモジュール(半導体記憶装置)の構成を示すブロック図である。図1に示すように本実施の形態1に係るメモリモジュールは、メモリアレイブロック1と、ビット線制御回路2と、ソース線制御回路3と、レギュレータ回路4と、ビットセレクトゲート5と、ソースセレクトゲート6と、セレクトゲート制御回路7と、センス回路8とを備えている。
本実施の形態2では、ソース線とビット線とを共用するメモリモジュールについて説明する。
図16,17は、上述の実施の形態2又は後述の実施の形態4のようにソース線とビット線とが共用されるタイプのメモリモジュールに関して、メモリアレイブロック1の回路構成の一部を示す回路図である。図16に示した例では、アクセスされている選択メモリセルはメモリセル50であり、この場合は、信号線53がソース線として機能し、信号線51がビット線として機能する。また、図16において、メモリセル54は、アクセスされてはいないが、メモリセル50と同様にセレクトトランジスタ116がオンされている非選択メモリセルである。信号線52は、非選択メモリセルに接続されている信号線である。
図20,21は、本発明の実施の形態4に係るメモリアレイブロック1のレイアウトパターンの一部を抜き出して示す上面図である。フローティングゲート130の配設パターンが明確に示されるようにするために、図21に示した構造から金属配線132a〜132cの図示を省略したものが、図20に相当する。
Claims (6)
- 第1方向に沿って延在するセレクトゲートと、
前記セレクトゲートと対を成す複数のフローティングゲートと
を備え、
前記複数のフローティングゲートは、
第1のフローティングゲートと、
前記第1のフローティングゲートに隣り合い、前記第1のフローティングゲートとは前記第1方向に垂直な第2方向にずれて配置された第2のフローティングゲートと
を含む、半導体記憶装置。 - 蛇行して形成されたセレクトゲートと、
前記セレクトゲートと対を成す複数のフローティングゲートと
を備え、
前記複数のフローティングゲートは、
第1方向に沿ってゲート幅が規定されるように配置された第1のフローティングゲートと、
前記第1のフローティングゲートに隣り合い、前記第1方向に垂直な第2方向に沿ってゲート幅が規定されるように配置された第2のフローティングゲートと
を含む、半導体記憶装置。 - 前記セレクトゲートを共有し、前記複数のフローティングゲートの一つをそれぞれ有する複数のメモリセルと、
前記複数のメモリセルの各出力にそれぞれ接続された複数のトランジスタと、
前記複数のトランジスタの駆動を制御する制御回路と
をさらに備え、
前記複数のメモリセルには、第1及び第2のメモリセルが含まれ、
前記複数のトランジスタには、第1及び第2のトランジスタが含まれ、
前記第1のメモリセルにデータを書き込む際、前記制御回路は、前記複数のトランジスタのうち、前記第1のメモリセルに接続された前記第1のトランジスタと、前記第1のメモリセルから流れ出た電流が流れ込む前記第2のメモリセルに接続された前記第2のトランジスタとをオンさせる、請求項1又は2に記載の半導体記憶装置。 - 前記セレクトゲート及び前記複数のフローティングゲートがそれぞれゲート絶縁膜を介して形成された主面を有する基板と、
前記セレクトゲートを共有し、前記複数のフローティングゲートの一つをそれぞれ有する複数のメモリセルと、
前記複数のメモリセルに電位を供給する電位供給回路と
をさらに備え、
前記複数のメモリセルの中から選択された選択メモリセルにアクセスする際、前記電位供給回路は、前記基板に印加される電位よりも低い電位を前記選択メモリセルに供給する、請求項1又は2に記載の半導体記憶装置。 - アクセスすべきメモリセルに応じて選択的にソース線又はビット線として機能する複数の配線をさらに備える、請求項1又は2に記載の半導体記憶装置。
- 前記複数の配線は、
第1の配線層内に形成された第1の配線と、
前記第1の配線に隣り合い、前記第1の配線層とは異なる第2の配線層内に形成された第2の配線と
を含む、請求項5に記載の半導体記憶装置。
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