JP4058219B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4058219B2 JP4058219B2 JP2000083246A JP2000083246A JP4058219B2 JP 4058219 B2 JP4058219 B2 JP 4058219B2 JP 2000083246 A JP2000083246 A JP 2000083246A JP 2000083246 A JP2000083246 A JP 2000083246A JP 4058219 B2 JP4058219 B2 JP 4058219B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory cell
- transistor
- switch
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 77
- 230000015654 memory Effects 0.000 claims description 606
- 238000009792 diffusion process Methods 0.000 claims description 54
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 239000000969 carrier Substances 0.000 claims description 7
- 230000003287 optical effect Effects 0.000 claims description 3
- 239000010408 film Substances 0.000 description 199
- 239000010410 layer Substances 0.000 description 76
- 238000000034 method Methods 0.000 description 59
- 238000004519 manufacturing process Methods 0.000 description 50
- 238000010586 diagram Methods 0.000 description 46
- 239000007772 electrode material Substances 0.000 description 40
- 238000002347 injection Methods 0.000 description 40
- 239000007924 injection Substances 0.000 description 40
- 239000000758 substrate Substances 0.000 description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 229910052710 silicon Inorganic materials 0.000 description 26
- 239000010703 silicon Substances 0.000 description 26
- 238000007667 floating Methods 0.000 description 24
- 238000003860 storage Methods 0.000 description 23
- 239000000463 material Substances 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 239000010409 thin film Substances 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 15
- 238000007254 oxidation reaction Methods 0.000 description 15
- 150000004767 nitrides Chemical class 0.000 description 14
- 230000010354 integration Effects 0.000 description 13
- 239000004020 conductor Substances 0.000 description 9
- 238000001514 detection method Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000003014 reinforcing effect Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000007521 mechanical polishing technique Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000003340 mental effect Effects 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【発明の属する技術分野】
本発明は、１個のメモリセルトランジスタが少なくとも２ビット分の情報を蓄積できるマルチストレージ形態の不揮発性記憶素子を有する不揮発性半導体メモリ装置、更には前記不揮発性半導体メモリ装置を内蔵したマイクロコンピュータ等の、半導体集積回路に関する。
【０００２】
【従来の技術】
不揮発性記憶素子を有する不揮発性半導体メモリ装置は、バイト単位に電気的書き換え可能なＥＥＰＲＯＭ (Electrically Erasable and Programmable Read Only Memory)、および一括消去型のフラッシュメモリが代表的である。
【０００３】
いずれの不揮発性半導体メモリ装置も電力の供給なしにメモリ情報を保持できる点から、容易に持ち運びが可能なメモリカード、および遠隔操作が可能な装置などに使われ、装置稼動の初期設定として不揮発に記憶しておくデータストーレッジ、プログラムストーレッジなどのはたらきをする。
【０００４】
不揮発性半導体メモリ装置は計算機、通信機器、制御装置、ＯＡ機器、民生機器などの分野に広く使用されているが、とくに最近ではポータブルな通信機器、銀行端末等のＩＣカード、カメラの映像記憶用メディア等に応用され、それら市場の拡大、システムの発展につれ、さらに高速書き換え、高集積、かつ高機能が求められている。
【０００５】
従来の不揮発性半導体メモリ装置すなわちＥＥＰＲＯＭとフラッシュメモリを相互に比較する。
【０００６】
ＥＥＰＲＯＭは、メモリセルがＭＮＯＳ等のメモリトランジスタとスイッチトランジスタの２トランジスタから構成される場合が多く、高集積向きではないが高機能向きである。一方フラッシュメモリは、メモリセルがメモリトランジスタの１トランジスタのみから構成され、高機能向きではないが高集積向きである。というようにＥＥＰＲＯＭとフラッシュメモリはその構造上から棲み分けされてきていると言える。
【０００７】
なお書き換えスピードをみると、ＥＥＰＲＯＭおよびフラッシュメモリとも、従来の書き込み時間は、トンネル書き込みあるいはホットキャリア書き込みのいずれかの方式を採っていて、何れもミリセカンド(ｍｓｅｃ)程度を要している。この書き換えスピードは、ＣＰＵ（中央演算装置）のナノセカンド(ｎｓｅｃ)程度の処理速度に比べて桁違いに長い動作時間となっている。
【０００８】
本発明が提供するメモリセルの説明に先立ち、本発明者が検討したところの本発明の主旨と同じ方向を目指すメモリセルがすでに提案されていので、そのメモリセル構造に対応するメモリセル構造を図３乃至図５に、およびメモリセルアレイの動作バイアスを図６乃至図９に示す。図３乃至図５に示すメモリセルの構造は、１９９８年１２月の半導体表面専門者会議(Semiconductor Interface Specialist Conference: SISC, San Diego）の招待講演にて、Nissan-Cohen博士が提示されたがドキュメントとして一般には残されてはいない。このメモリセルの構造は、１９９９年９月の固体素子国際会議(International Conference on Solid State Devices and Materials: SSDM, Tokyo) の招待講演にてBoaz Eitan博士が、その全容を一般へ向けて明らかにしており、ＮＲＯＭと呼ばれている。
【０００９】
本メモリの原理と動作を述べると、本メモリは離散的トラップをゲート絶縁膜にもつ１トランジスタ型の不揮発性半導体メモリから成って、書き込みはドレイン端でのいわゆるホットキャリア注入にて離散的トラップに局所的に書き込み、書き込みによってトラップされた電荷をトランジスタのソース側として読み出す方式である。すなわち書き込みと読み出しでは、図３に示すようにメモリトランジスタに流す電流の向きを逆とする(Reverse read)。即ち、書込みと読み出しではソース線とビット線の機能を入換えて動作させる。また図４に示すように離散的トラップに局所的に書き込むことからメモリトランジスタのチャネル内において、もう一方の端をまったく同様にメモリ機能をもたせることが可能である。すなわちメモリトランジスタの動作方向をまったく逆に入れ換え、もう一つの情報を蓄える。いわゆる２ビット／１トランジスタ型の高集積メモリセルが実現する。離散的トラップをもつゲート絶縁膜の材料として、今日明白であるのは、シリコンナイトライド膜である。図５に示すようにこのメモリトランジスタからなるセルは、最小加工寸法をＦとして表わすと、１トランジスタ当たりは４Ｆ２乗であるが、１ビット当たりは２Ｆ２乗とみなすことができる。従来の高集積向きといわれるフラッシュメモリが１ビット当たり６Ｆ２乗から１０Ｆ２乗であることにくらべると、飛躍的な高集積化を実現していると言える。
【００１０】
また図６乃至図９に、メモリセルアレイとその消去、書込み、読み出しの動作バイアスを示す。
【００１１】
消去については、ワード単位のページ消去を図６に、ブロック単位のチップ消去を図７に示す。消去は、ビット線拡散層に高電位の８Ｖを印加し、いわゆるBand-to-band tunnelingを引き起こして、ホールを注入する。図６および図７では、片方のチャネル端のみを消去する様子を示したが、チャネルの両端を同時に消去することも可能である。
【００１２】
書込みを図８に示す。チャネル内でホットになったキャリア（電子）がドレイン端でゲート方向に飛び込み、ゲート絶縁膜中の離散的トラップに捕獲される。このとき電子の飛び込む領域はごく一部であり、検出に必要な電荷量は、導体ポリシリコンのフローティングゲートを電荷蓄積部としてゲート絶縁膜中にもつ従来のフラッシュに比べて１００分の１程度で済み、書き換え時間の短縮につながる。したがってホットキャリア注入であっても高速書き換えが実現し、しかも書き換えによる絶縁膜劣化が注入電荷量が少ない分低減し、しかも仮に絶縁膜劣化が引き起ったとしてもその部分の空間的な離散的トラップから電荷がもれるのみで、蓄積電荷量の大勢に影響が少ない。したがって書換えによるデータ保持特性は減衰を受け難くなり、不揮発性メモリの高信頼性につながる。
【００１３】
次に、読み出しを図９に示す。読み出しは書込みの有無によるチャネル電流の量を検出することになるが、トランジスタのチャネル電流量はソース端にて律則される。結局、書込みの有無の検出には、検出すべき側をソース端として読み取るのがもっとも感度が高いので、読み出しの電流方向を、書込みと逆向きとするreverse readが望ましいことになる。
【００１４】
なおこの１トランジスタ型の不揮発性半導体メモリに、２ビット分の情報を蓄え、動作方向を互いに逆向きとしてチャネル両端の書込みの有無を検出する場合において、２ビット分の信号を識別する読み出しマージンが課題となる。読み出し時に、信号の”１”、”０”判定は電流の大小にて判別する電流検出方式を採ること、およびもう片方のビット情報が検出電流に干渉することがあって信号検出のマージンを狭めるということは免れない。このマージンを解析した報告が、Martino Lorenzini他、"A Dual Gate Flash ＥＥＰＲＯＭ Cell with Two-Bit Storage Capacity" IEEE Transactions on Components, Packaging, and Manufacturing Technology Part A, vol. 20, p182 (1997) に見られている。
【００１５】
書き込みについて、チャネルホットエレクトロンによりドレインサイドのゲート絶縁膜中の離散的トラップに電荷を注入する方式を図８に述べたが、別の方法としてソースサイドのゲート絶縁膜中の離散的トラップに電荷を注入する方式を述べておく。ナイトライド膜内の離散的トラップにキャリア電荷をソースサイド注入 (Source side injection; SSI) により書込む例が、Kuo-Tung Chang他、”A New SONOS Memory Using Source-Side Injection for Programming" IEEE Electron Device Letters, vol. 19, p253(1998)に見られる。そのデバイスの断面構造を図１０に示す。
【００１６】
ここでは、選択トランジスタのゲート電極サイドにメモリトランジスタをサイドウオールゲート技術により形成した構造をしている。選択トランジスタのチャネル内をドレイン電圧５Vによって加速され発生したホットキャリアが、メモリトランジスタのチャネル内に飛び込んだ瞬間に、メモリトランジスタのソースサイドにてゲート側への高電界（１２Ｖ）を感じて、ゲート電極方向に飛び込み、ゲート絶縁膜中の離散的トラップに捕獲されるという動作をする。このとき選択トランジスタのゲート電位は、しきい値より少し高め（１Ｖ）に設定し、チャネル電流は低電流の飽和領域にある。この低電流のしぼられたホットキャリアが効率よくゲート絶縁膜中の離散的トラップに捕獲されることになる。書き込みに必要なチャネル電流量を、チャネルホットエレクトロンによるドレインサイド注入にくらべると、このソースサイド注入方式は３０分の１程度で済む。したがって、 それだけ書込み時間の短縮、あるいは書き換え回数の増大など信頼性の向上につながり、このソースサイド注入による書込み方式は有効となる。課題は、選択トランジスタ（スイッチトランジスタ）をメモリセル内に組み込む必要があるが、いかにセル面積の増大を抑制するかである。
【００１７】
さて、本願発明に関係して、選択トランジスタ（スイッチトランジスタ）をメモリセル内に組み込む、高集積なメモリセルの例について述べる。１セルが双方向の動作によって２ビットの情報を持つことが可能で、図１１に示すような１セルが２つのメモリトランジスタと１つのスイッチトランジスタと２つの拡散層配線とを有する２ビット／セル型の高集積不揮発性半導体メモリ装置について述べる。この図１１に例示されるようなメモリセル（ＤＳＧセル）構造は、１９９４年の国際電子素子会議(International Electron Device Meeting）のプロシーデイング：IEDM 94, p57-60、Yale Ma et al. "A Dual-Bit Split-Gate ＥＥＰＲＯＭ(ＤＳＧ) Cell in Contactless Array for Single-Vcc High Density Flash
Memories" において明らかとなっている。
【００１８】
図１１に示した２ビット／セル型の高集積不揮発性半導体メモリ装置（ＤＳＧセル）は、シリコン基板１上に、ポリシリコンフローティングゲート電極２−１、２−２とコントロールゲート電極３−１、３−２とを有する２個のメモリセルトランジスタが形成され、その外側にソース線／ビット線に接続される拡散層４−１、４−２が形成され、前記２個のメモリセルトランジスタの間にワード線５に接続されるスイッチゲート電極８を有するスイッチトランジスタが形成される。前記２個のメモリトランジスタは前記１個のスイッチトランジスタを共有し、このスイッチトランジスタは、２つのメモリトランジスタ間に自己整合的に形成され、面積の増加をもたらさない用に考慮されている。配線用コンタクト孔をメモリセルアレイ内に持たない構造であり、この２ビット／セルはビット当たり自己整合的な１．５トランジスタ構成の高集積を実現している。
【００１９】
本２ビット／セル型の高集積不揮発性半導体メモリ装置（ＤＳＧセル）は、図１１の１セル内の２ビットのメモリに書き込みと読み出しを行う場合、チャネルに流れる電流の向きは２ビットはお互いに逆向となる。２ビットのメモリ情報の蓄積は別々のメモリトランジスタになされている。すなわち１セル内の２ビットのメモリ動作は、逆向きに対称的になされる。書き込みはホットキャリア書き込み方式をとるが、従来のチャネル方向以外に、スイッチトランジスタのはたらきによりゲート方向も高電界となり、いわゆるソースサイド注入方式による書き込みによって高速化を実現している。
【００２０】
また本２ビット／セル型の高集積不揮発性半導体メモリ装置（ＤＳＧセル）の消去は、図１１のゲート電極３−１、３−２と平行に走っているビット線、ソース線用の拡散層４−１、４−２との間にかかる高電界によってフローティングゲート電極２’−１、２’−２から電子を引き抜く方式がとられる。そのため図１１に示されたメモリセルは、ビット線に沿ってメモリセルはすべてが消去されることとなる。この状況は、メモリセルアレイにおける選択セルと非選択セルへのバイアス関係を示した図１２から明らかである。すなわち、ビット線１列の両側に沿うメモリトランジスタ（Ａ１、Ｃ１、Ｂ１、Ｄ１）の消去がすべて同時に実行され、ビット単位あるいはバイト単位の書き換えは不可であり、ブロック単位の消去が行われることになる。
【００２１】
【発明が解決しようとする課題】
ところで、図３から図５に示したメモリセル(ＮＲＯＭ)では、飛躍的な集積度を提案しており、書込み電荷量もゲート絶縁膜中の離散的トラップを用いていることから、従来の１００分の１程度にて済んでいるが、書き込みはチャネルホットキャリア注入方式であり、書き込み電流は、ソースサイド注入方式にくらべて３０倍程度を要する。また読み出しが累積するにつれ、非選択セルにデイスターブがかかることになり、信号マージンの劣化となりやすい。さらに、図６から図９に示したメモリセルアレイのバイアス関係から理解できるように、ソース線とビット線を入れ換えて動作させる仮想接地(virtual ground)方式であるので、とくに読み出し時に、所定のチャネルを通じて検出されるチャネル電流以外に、半導体表面を伝わる表面電流までも検出してしまう虞がある。
【００２２】
図１０には、ゲート絶縁膜中に離散的トラップを用いるソースサイド注入方式のメモリトランジスタを示したが、ソース／ドレインが固定された片方向動作方式であることまでは示されているが、実際のメモリセルアレイの構成が明かとされていない。
【００２３】
図１１および図１２に示したメモリセル（ＤＳＧ）では、従来の技術にてすでに述べたようにメモリトランジスタのゲート電極とソース線／ビット線が平行に走っているため、ワード線単位の消去が不可能である。また、蓄積部としての導体のフローティングゲート電極２’−１、２’−２は他のメモリセルとは独立した電極から成っている。
【００２４】
さらに、図１１のメモリセルは、フローティングゲート電極２’−１、２’−２を覆うようにメモリトランジスタのゲート電極３−１、３−２が配線されている。そのため、ゲート電極上を横切るワード線５とフローティングゲート電極２’−１、２’−２の加工は自己整合的な重ね切りによる加工ができない。そのため、重なるべきフローティングゲート電極２’−１、２’−２とワード線５との加工には、加工合わせが必要となり、その合わせ余裕分の面積が増大する。最小加工寸法Ｆにて表わすと、図１１のメモリセルではビット当たりのセル面積が、合わせ余裕分の面積増の結果５．４Ｆ２乗になると報告されている。図１１のメモリセルは、高集積を実現しているとは言え、加工上合わせを必要としない場合の４Ｆ２乗に比べると３５％の面積増大となっている。
【００２５】
本発明の目的は、所定のチャネルを通じて検出されるチャネル電流以外の表面電流を検出する虞の少な不揮発性メモリを有する半導体集積回路を提供することにある。
【００２６】
本発明の別の目的は、マルチストレージ形態の不揮発性メモリセルに対しワード線単位の消去を可能にすることにある。
【００２７】
本発明の更に別の目的は、チップ面積の増大を抑えてマルチストレージ形態の不揮発性記憶素子を実現できる半導体集積回路を提供することにある。
【００２８】
本発明は、高集積、高速、高信頼な不揮発性半導体メモリを有する半導体集積回路を提供しようとするものである。
【００２９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００３０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００３１】
すなわち、本発明は離散的にトラップを含むゲート絶縁膜を用い、局所的な書込みによって１個のメモリトランジスタ部は、少なくとも２ビット分の情報を蓄積できるマルチストーレッジ(multi-storage)セルをなし、蓄積電荷量を導体のフローティングゲート電極よりも飛躍的に少なくする。
【００３２】
書込みは、少なくともソースサイド注入方式にて行い、書込みの効率をチャネルホットエレクトロンのドレインサイド注入方式よりも高め、書込みに必要なチャネル電流の低減をはかり、書込み可能なビット数を増大させ、しいてはチップ書き込み時間の短縮、書込え回数の増大をはかる。
【００３３】
ソースサイド注入方式を実現するのに必要なスイッチトランジスタ部を、メモリセル内にメモリトランジスタと自己整合的に形成し、面積の増大を抑制する。また、このスイッチトランジスタ部の配線を工夫して、仮想接地に起因して流れる表面リーク電流がソース線／ビット線に流れ込むのを遮断する。
【００３４】
メモリトランジスタのゲート電極はワード線と接続することにより、少なくともワード単位の書き換えを可能とする。
【００３５】
メモリトランジスタ部とスイッチトランジスタ部とからなるメモリセルにおいて、ソースサイド注入にて書込んだ蓄積電荷の保持特性を確保し、しかも消去を可能とする１つの方法として、蓄積電荷をメモリトランジスタ部のメモリゲート電極側すなわちワード線側へ引き抜く方式をとる。そのために、離散的トラップをもつゲート絶縁膜たとえばナイトライド膜の上下に設けるシリコン酸化膜の厚さについて、下部の酸化膜を上部の酸化膜よりも厚く設けるようにする。
【００３６】
ここで本発明によるメモリセルの数種類の構造を列挙する。第１のメモリセル構造は、１個のメモリセルが、１個のメモリトランジスタ部と、２個のスイッチトランジスタ部と、２個の拡散層配線とから成る構造を有する。前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、前記２個の拡散層配線はソース線及びビット線をなし、前記２個のスイッチトランジスタ部のスイッチゲート電極が前記ソース線及びビット線に沿って延在される。
【００３７】
第２のメモリセル構造は、１個のメモリセルが、１個のメモリトランジスタ部と、２個のスイッチトランジスタ部と、２個のトランジスタ反転層配線とから成る構造を有する。前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、前記２個のトランジスタ反転層配線はソース線及びビット線をなし、前記２個のスイッチトランジスタ部と前記ソース線およびビット線をなす２つのトランジスタ反転層配線とがそれぞれ互いにゲート電極を共有する。
【００３８】
第３のメモリセル構造は、１個のメモリセルが、１個のメモリトランジスタ部と、１個のスイッチトランジスタ部と、１個のトランジスタ反転層配線と、１個の拡散層配線とからなる構造を有する。前記メモリトランジスタは離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、前記１個のトランジスタ反転層配線はソース線をなし、前記１個の拡散層配線はビット線をなし、前記１個のスイッチトランジスタ部と前記ソース線をなす１個のトランジスタ反転層配線が互いにゲート電極を共有する。
【００３９】
第４のメモリセル構造は、１個のメモリセルが、２個のメモリトランジスタ部と、１個のスイッチトランジスタ部と、２個の拡散層配線とからなる構造を有する。前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、前記２個の拡散層配線がソース線およびビット線をなし、かつ前記１個のスイッチトランジスタ部のスイッチゲート電極が前記ソース線及びビット線に沿って延在される。
【００４０】
【発明の実施の形態】
本発明に係る半導体集積回路が採用する不揮発性メモリセルの基本的な形態は、図１に例示され、離散的にトラップを含むゲート絶縁膜２及びメモリゲート電極（コントロールゲート電極とも記す）７を有するメモリトランジスタ部Ｔｒｍｃを有し、その両側に、スイッチゲート電極６−１，６−２を備えた選択トランジスタ（スイッチトランジスタ）部Ｔｒｓｗを備えて構成される。このメモリセルは、情報電荷を蓄える蓄積部としての離散的にトラップを含むゲート絶縁膜２に、局所的な書込みを行い、１メモリセルは少なくとも２ビット分の情報を蓄積するマルチストーレッジ(multi-storage)セルをなす。メモリセルは、ソースサイド注入方式を実現するためにスイッチゲート電極６−１，６−２を備えたスイッチトランジスタ部Ｔｒｓｗを有し、メモリトランジスタ部Ｔｒｍｃはそれと自己整合的に形成される。メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７はワード線５に接続する。
【００４１】
図２には半導体集積回路が採用する不揮発性メモリセルの別の基本的な形態を示す。図２に例示される構造のメモリセルは、基板１上に、スイッチゲート電極６を備えた選択トランジスタ（スイッチトランジスタ）部Ｔｒｓｗを有し、その両側に、離散的にトラップを含むゲート絶縁膜２−１、２−２とメモリゲート電極７−１，７−２とを持つメモリセルトランジスタ部Ｔｒｍｃが形成され、その外側にソース線／ビット線に接続される拡散層４−１、４−２が形成される。この構造においては、少なくとも２個のメモリトランジスタ部Ｔｒｍｃのメモリゲート電極７−１，７−２はワード線５と接続することにより、ワード単位の書き換えが可能にされる。
【００４２】
以上が本発明の基本的骨子であるが、以下に発明の実施の形態として、実施例を述べる。なお、便宜上、本発明が提供する不揮発性半導体メモリをＳ（Super）ＥＥＰＲＯＭと呼び、その基本型、改良型、拡張型、および変形型についての複数の実施例は、番号付けと付加文字によって発明の実施の形態の中で区別する。
【００４３】
《不揮発性半導体メモリ装置》
図１３を用いて、不揮発性半導体メモリ装置のブロック構成を説明する。不揮発性半導体メモリ装置は、メモリセルがマトリクス配置されたメモリアレイ部５１を有する。メモリセルアレイ部５１に配置されたメモリセルは、例えば、ソース電極、ドレイン電極が列毎にデータ線が接続され、スイッチゲート電極が列毎にスイッチゲート制御線に配置され、メモリゲート電極が行毎にワード線に接続される。メモリアレイ部５１の前記データ線は、一方においてデータロードラッチ回路５２に接続され、他方においてＹゲートセンスアンプ部５３に接続される。Ｙゲートセンスアンプ部５３はアドレスバッファ５７に受けたＹアドレス（カラムアドレス）をＹデコーダ５６でデコードし、これによって形成された選択信号でＹゲートセンスアンプ部５３のデータ線を選択させ、選択されたデータ線と入出力バッファ回路５４との間でデータの入出力が可能にされる。また、ワード線及びスイッチゲート制御線はワード／スイッチデコーダ５５に接続される。ワード／スイッチデコーダ５５はアドレスバッファ５７で入力したアドレスをデコードし、そのデコーダ結果などを用いてワード線及びスイッチ制御線選択信号を生成する。またチップ選択、読み出しモード、書込みモード、消去モードは、モード制御回路５８が外部からのコマンド若しくはストローブ信号の状態にしたがって制御する。このとき書込みあるいは消去モードでは、電源回路５９から高電圧昇圧回路６０を通して書込みや消去のプログラムに要する高電圧を発生させる。ノイズなどの不慮の誤動作によって高電圧が発生しデータが破壊されないように、データ保護回路６１を通して、データロードタイミングコントーラ６２および消去制御回路６３に必要な高電圧が与えられる。消去制御回路６３はモード制御回路５８による消去選択の指示に応答して消去動作を開始させる。書込みデータは入出力バッファ５４からデータロードラッチ５２にラッチされ、データロードタイミングコントローラ６２による書込みタイミングに同期してデータロードラッチ５２からメモリアレイ５１に書込みデータが供給される。データロードタイミングコントローラ６２はビット線とソース線の切り換えを内部タイミングにしたがって行なう。書込み消去のプログラムに要する時間は、マクロコンピュータ（マイコンとも称する）のクロック周波数にくらべると桁違いに大きい。このようなとき、不揮発性半導体メモリ装置はマイコンとバスが切り離され、マイコンに対して不揮発性半導体メモリに対するのとは別の制御動作を許容できるようにするために、不揮発性半導体メモリ内部の制御で行われる書込み・消去動作の終了は書込み・消去検知回路６４によって外部に与えられるようになっている。要するに、レディー／ビジー信号を外部の出力可能になっている。マイコンは、レディー／ビジー信号により不揮発性半導体メモリがレディー状態になたとき、アクセス制御を行えばよい。
【００４４】
《メモリセルの第１形態》
マルチストーレッジ形態の不揮発性メモリセルの第１形態として、書き込み時間の高速化、読み出しディスターブ、および双方向信号読み出しマージンの拡大を解決するために、メモリトランジスタＴｒｍｃ部の両サイドにスイッチトランジスタ部Ｔｒｓｗを設けたようなメモリセル構造を採用する。両サイドにスイッチトランジスタ部Ｔｒｓｗを設けることにより、集積度の低下はある程度犠牲にせざるを得ないが、自己整合技術を用いることにより集積度低下を抑制する構造を図１４乃至図１６に例示する。尚、本明細書においてトランジスタ部の語は本発明に係るマルチストーレッジ形態の不揮発性メモリセルの構造を理解し易く表現するために用いる便宜的表現であり、完全なトランジスタを意味せず、ゲート構造に着目した表現と理解されたい。
【００４５】
図１４乃至図１６に示されるメモリセルは、基板１上に、離散的にトラップを含むゲート絶縁膜２とメモリゲート電極７とを持つメモリトランジスタ部Ｔｒｍｃを有する。前記離散的にトラップを含むゲート絶縁膜２はたとえばシリコンナイトライド膜によって構成される。メモリトランジスタ部Ｔｒｍｃの両側にスイッチゲート電極６−１，６−２を備えたスイッチトランジスタ部Ｔｒｓｗ、Ｔｒｓｗが形成され、その外側にソース線／ビット線に接続される拡散層４−１、４−２が形成される。即ち、そのメモリセルは、両サイドのスイッチトランジスタ部Ｔｒｓｗ、Ｔｒｓｗの間にメモリトランジスタ部Ｔｒｍｃが埋め込まれ、外側にビット線／ソース線を構成する拡散層４−１，４−２が形成される。このメモリセル構造において、隣のセルとはビット線／ソース線を共有する。このことから図１６に示すように１個のメモリセルの面積は８Ｆ２乗となるが、２ビット分の情報を蓄えるので、１ビット当たりは４Ｆ２乗とみなすことができる。従来のＥＥＰＲＯＭおよびフラッシュメモリのうち最小のメモリセル構造は６Ｆ２乗程度であるから、それに比べると、図１４乃至図１６に例示されるメモリセルのサイズは小さくされている。
【００４６】
書き込み動作について説明すると、いわゆるソースサイドインジェクションという方式を採り、マイクロ秒（μｓｅｃ）程度と大幅な書き込み高速化を実現している。この高速化の理由は、書き込み時に最初のスイッチトランジスタ部Ｔｒｓｗの絞られたチャネルをキャリアが通過するとき加速されてエネルギが高められ、つづいてメモリトランジスタ部Ｔｒｍｃのチャネルに飛び込んだキャリアはさらにメモリトランジスタ部Ｔｒｍｃに印加されている高バイアスをメモリゲート電極７方向に感じて、どんどん前記離散的にトラップを含むゲート絶縁膜２に飛び込んで行き、離散的トラップに捕獲される。ソースサイドインジェクションはチャネル方向で極めて狭い領域で行われると考えられているが、飛び込んだ電荷が離散的トラップに捕獲されてその位置に固定されるような場合、捕獲された電荷のセルフポテンシャルによってソースサイドインジェクションの位置は時事刻々変化していき結局メモリトランジスタ部のソース領域にある程度の分布をもって電荷は蓄積されることになる。また大幅な書き込み高速化がもたらす重要な点は、端に応用面のみの利点に留まらず、ホットキャリア書き込みによる書き換え劣化がその時間に比例して抑制されることである。
【００４７】
また読み出し時には、半選択メモリセルのスイッチトランジスタＴｒｓｗ，Ｔｒｓｗは読み出し電圧の影響をカットし、読み出しディスターブを回避する働きを行う。さらに読み出し側のスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極の電圧を高めることにより、信号検出のマージンを拡大させることが可能である。なお、図３乃至図５に示した１トランジスタ型の不揮発性半導体メモリでは、書き込みと読み出しにて、メモリトランジスタ部のチャネル電流の向きが互いに逆であったが、図１４乃至図１６にて提供するメモリセル構造では、ソース側に書き込むので読み出しのチャネル電流もそのまま同じ方向を用いる。
【００４８】
図１４乃至図１６の本発明が提供するところのメモリセルにてセルアレイを構成したときの動作バイアスの第１の例を図１７乃至図２０に、第２の例を図２１乃至図２４に示す。いずれもメモリトランジスタ部Ｔｒｍｃのメモリゲート電極７を代表的に示されたワード線５Ｌｉ，５Ｌｊに接続している。これとクロスして代表的に示されたビット線／ソース線４Ｌｉ、４Ｌｊ，４Ｌｋを設けている。さらに両サイドのスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６−１，６−２に接続される代表的に示されるスイッチング制御線６Ｌｉ〜６Ｌｌもワード線５Ｌｉ，５Ｌｊにクロスさせている。
【００４９】
図１７にはページモードの消去のバイアス関係が示される。選択したワード線５Ｌｊのみに比較的大きいプラスバイアスの９Vを印加し、他にはすべて０Ｖを印加している。選択されたメモリトランジスタの消去は、トラップされていた電子がメモリゲート側からの大きい正バイアスによってメモリゲート電極側へ引き抜かれる。図１８はすべてワード線５Ｌｉ，５Ｌｊにプラスバイアスの９Ｖを印加し実行される。すなわち消去は、ワード線単位（ページ単位）と全チップ単位の２通りが可能である。図１７はワード線単位、図１８はチップ単位の消去になる。
【００５０】
図１９は書き込みを示す。選択すべきメモリセルのソース側のスイッチゲート電圧はスイッチング制御線６Ｌｉを介して１．５Ｖ、ドレイン側のスイッチゲート電圧は制御線６Ｌｊを介して３Ｖ、メモリトランジスタ部Ｔｔｍｃのメモリゲート電極はワード線５Ｌｊを介して６Ｖにされて、書き込みが行われる。
【００５１】
図２０は読み出しを示す。選択されるべきメモリセルのメモリゲート電極にはワード線５Ｌｊを介してに３Ｖ、両サイドのスイッチトランジスタのスイッチゲート電極にも制御線６Ｌｉ，６Ｌｊを介して３Ｖ、ドレイン電極に接続されるビット線／ソース線４Ｌｊには１．５Ｖを印加して、読み出しが行われる。あるいは読み出し時に、ソース電極側のスイッチトランジスタのゲート電圧に制御線６Ｌｉを介して３Ｖ、ドレイン側のスイッチトランジスタのゲート電極に制御線６Ｌｊを介して電圧を４．５Ｖを印加し、２ビット／セルの読み出しマージン拡大をはかることができる。
【００５２】
図２１乃至図２４に示した方式では、隣接するメモリセルのスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極を短絡する。図２１乃至図２４に示されているように、消去、書き込み、読み出しの動作は可能である。この方式の決定的な利点は、図４４にて述べるが、最小の光加工寸法以下で形成しているサイドウオールゲートで形成したときのスイッチトランジスタ部と周辺回路とにおいてその接続の形成が容易となる点にある。ここで図２４の読み出しにおいて、ビット線側のスイッチトランジスタ部のゲート電圧を４．５Ｖ高めているのは、読み出しマージンを拡大するためである。また、隣接するメモリセルのスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極を短絡した事によって、図２３に示される書き込み半選択のメモリセル（５Ｌｊ，６Ｌｋ，６Ｌｌに接続されたメモリセル）が存在する。この書込み半選択のメモリセルには図２３から明らかなようにディスターブがかかっているが、ソースサイドインジェクションによる書き込み高速化によって、ディスターブの影響は非常に弱いといえる。
【００５３】
なお、図１７、図１８、図２１、及び図２２においてメモリゲート電極、ビット線／ソース線に対応して記載された電圧、特に括弧内記載の値は、基板と前記離散的にトラップを含むゲート絶縁膜との間のゲート酸化膜厚が１．８ｎｍにて基板側に電荷を引き抜いて消去することを想定したものであり、括弧外記載の値は、基板と前記離散的にトラップを含むゲート絶縁膜との間のゲート酸化膜厚が５ｎｍにてワード線（ゲート電極）側に電荷を引き抜いて消去することを想定したときのものである。
【００５４】
図１７乃至図２４の説明ではメモリトランジスタ部Ｔｒｍｃに一方のソースに対するソースサイドインジェクションによる書込みを例示しているが、バイアス条件を左右入換えることによって、メモリトランジスタ部Ｔｒｍｃのソース・ドレイン電極を左右入換えて、反対側の端部に対するソースサイドインジェクションによる書込みを行なう事が可能であることは言うまでもない。図１４、図１５の拡散層４−１，４−２に付されたＳｏｕｒｃｅ、Ｄｒａｉｎの語は相互にバイアス条件をソース・ドレイン電極間で入換えるときの相対的な電極名である。
【００５５】
図１７乃至図２４を用いて説明したところの、消去、書込み、および読み出しについてメモリセルアレイのバイアス関係を形成する動作手順を説明する。
【００５６】
図２５はメモリセルアレイ５１の詳細な一例とその周辺回路を具体的に例示し、また図２６は動作手順の概略を記している。
【００５７】
図２５において、ワード線デコーダ５５−１はワード線５Ｌの選択信号を形成し、スイッチデコーダ５５−２はスイッチング制御線６Ｌの選択信号を形成する回路であって、図１３のワード／スイッチデコーダ５５に含まれる。データラッチ回路５２は図１３のデータロードラッチ５２と同じであり、ソース線・ビット線デコーダ６２は図１３のデータロードタイミングコントローラ６２と同じであると理解されたい。
【００５８】
アクセス動作手順は、図２６に例示されるように、まずデータ処理システム若しくはメモリシステムの中でそのメモリチップが選択されることから始まる（Ｓ１）。つぎにアクセスは、書込み指示か／読み出し指示かの信号が入り、チップ内のアドレスを指定する信号が取り込まれる（Ｓ２）。指定されたアドレスに蓄えられている旧データが新データに書き換えられる場合は、旧データの消去が必要である（Ｓ３）。この消去は、ワードが選択されたときに、そのワードのみを書込み前に消去する場合もある。あるいは、ブロック単位のメモリがあらかじめ消去されているところに、書き込みにいく場合もあり、そのときは書き込みの直前の消去は不要である。つぎに書込まれるべき新しい入力データが、データラッチされ（Ｓ４）、メモリセルの書込み動作に入る（Ｓ５）。旧データを一部残す場合は、消去前に旧データをデータラッチ５２に退避しておき、部分的に新データとデータの入れ換えをデータラッチ５２の内部で行い、指定されたアドレスのメモリに書込みにいくことも可能である。書込みは、通常マイクロプロセッサのクロック時間よりも長い時間を要するので、メモリチップは、書き込み中であることを示す前記レディー／ビジー信号を持っている。これによって書込み終了を検出すると、マイクロプロセッサはメモリチップをアクセス制御し、書込まれている不揮発性のデータをリード可能する（Ｓ６）、という手順を採ることができる。
【００５９】
以上は、通常の不揮発性半導体メモリチップの動作では一般的な動作であるが、本発明が提供するメモリセルは、１個のメモリセルに２ビットを蓄積するマルチストレージ型のメモリセルであり、メモリセルへの書込みあるいは読み出しは１度に２回なされることがある。この場合は、ソース線／ビット線の相互の入れ換え、２つあるスイッチトランジスタ部Ｔｒｓｗのそれぞれのゲート電位の入れ換え、それらに伴う周辺回路の動作の変更が必要であるが、それらはアドレス信号を受けて制御される。
【００６０】
図１１９及び図１２０には１個のメモリセルに２ビットの情報を蓄積する場合の動作がタイミングチャートによって示される。各図においてｂｉｔ＃１，ｂｉｔ＃２は１個のメモリセルの２ビットの情報を意味する。図１１９に例示されるように、１個のメモリセルを一つのアドレスで指定し、１個のメモリセルに対して２ビットのデータｂｉｔ＃１，ｂｉｔ＃２をデータラッチ５２にラッチさせる。消去（Ｅｒａｓｅ）の後、メモリセルのソース・ドレイン電極に対するバイアス電圧条件を相互に入換えながら一方のソースサイドに対してｂｉｔ＃１を書込み、他方のソースサイドに対してｂｉｔ＃２を書込む。読み出しでは、書込みサイドをソースとして動作される。ソース線とビット線の切り換え状態は図１２０に明瞭に示されている。図１２０において、基板とナイトライド膜のような前記離散的にトラップを含むゲート絶縁膜との間の酸化膜厚が１．８ｎｍのときの消去は、基板側へ電子を引く抜き、ゲートバイアス−を６Ｖ、基板側を３Ｖとしている。前記酸化膜厚が５ｎｍのときの消去はゲート側へ電子を引く抜き、ゲートバイアス電圧が９Ｖ、基板側を０Ｖとしている。
【００６１】
上述のように１個のメモリセルに２ビットの情報を蓄積した場合、データ読み出しでは、１個のメモリセルに蓄えられた情報を読み出すのに、読み出し方向を入れ替えるにしても片方のビットの情報が他方のビットの情報読み出しに影響を与えることになる。図１１６にはその影響が解るように読み出しのメモリ電流とメモリゲート電圧の関係が例示される。読み出しは書込まれたサイドをソース側として読むのが原則である。図１１６の（Ａ）は図１４の右向き読み出し時における電流・電圧特性を示し、図１１６の（Ｂ）は図１５の左向き読み出し時における電流・電圧特性を示す。各図において、“０”は消去状態、“Ｑ”は書込み状態を意味し、“００”、“０Ｑ”、“Ｑ０”、“ＱＱ”の左側ビットは前記離散的にトラップを含むゲート絶縁膜の左サイドトラップの状態、右側ビットは前記離散的にトラップを含むゲート絶縁膜の右サイドトラップの状態を意味している。図より明らかなように、マルチストレージタイプのメモリセルにおける片方のビットの情報が他方のビットの情報読み出しに影響を与えるが、（Ａ）と（Ｂ）の夫々における４種類の状態を、ワード線電圧と電流検出型のセンスアンプの感度とを適当に決める事によって明確に識別可能である。
【００６２】
図２７乃至図３４にはメモリセルアレイ５１の各種構成が例示される。その構成は（Ａ）〜（Ｄ）の４種類に大別され、夫々のレイアウトと等価回路が図示されている。
【００６３】
それぞれのメモリセルアレイ５１には、ワード線８本とメモリゲート８個をメモリセルアレイの最小単位として２個ならべて示している。メモリセルアレイの活性領域を８、スイッチトランジスタ部のゲート配線を６Ｌａ、ワード線を５Ｌ、ソース／ビット線拡散層を４とする。スイッチトランジスタ部のゲート配線６Ｌは接触孔６Ｃを通してスイッチゲート電極は緯線６Ｌにワード線５Ｌの８本毎にたばねられ、ソース／ビット線拡散層４は接触孔４Ｃにソース／ビット線４Ｌに接続する。ＭＣは一つのメモリセルを示す。
【００６４】
図２７及び図２８に示すメモリセルアレイでは、隣接するメモリセルのスイッチトランジスタ部Ｔｒｓｗのゲート電極配線６Ｌは共通とされ、同一メモリセル内のスイッチトランジスタ部Ｔｒｓｗのゲート配線を独立とすべく、スイッチゲート配線６Ｌａが８本のワード線５Ｌの上下に夫々配置されている。このように短絡したスイッチトランジスタ部Ｔｒｓｗのゲート配線では、隣接するメモリセルのメモリトランジスタ部とスイッチトランジスタ部のゲート電極に同様な電位が印加されることになるので、ソース／ビット線拡散層４の電位のあたえ方にて隣接するメモリセルとの動作上の区別を行う。すなわちアクセスするメモリセルのソース線を接地電位とし、隣接するアクセスしないメモリセルのソース線は電位の供給をオフとするようにして、アクセスするメモリセルのみ活性にさせる。メモリセルの動作にともない、ソース／ビット線４Ｌを入れ換えることも行うが、このような配線接続は仮想接地方式と呼ばれている。
仮想接地方式を採用する場合、ソース／ビット線４Ｌが浮遊電位となり、メモリセルアレイ内にて浮遊電荷が意図しない過渡電流となって、誤読み出しの原因になったりすることがある。このような過渡電流の流れを防止するために、つぎに図２９および図３０に示すメモリセルアレイ（Ｂ）では、最隣接するメモリセルの一方のスイッチトランジスタのゲート電位を完全にオフとするため、８本のワード線５Ｌの上下に夫々２本ずつスイッチゲート配線６Ｌａを配置し、スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ｌを交互に別々のスイッチゲート配線６Ｌａに接続するようになっている。図２７及び図２８の構成に比べてスイッチトランジスタ部Ｔｒｓｗのスイッチゲート配線６Ｌａの数は倍になるが、近隣のメモリセルから浮遊電荷が伝達され、過渡電流を生ずる事に起因する誤読み出しの低減が可能になる。
【００６５】
図２９及び図３０のようにスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌ、６Ｌを交互に別のスイッチゲート配線６Ｌａに短絡するようにすると、スイッチゲート配線６Ｌａの配線数が増し、メモリセルアレイ５１の面積が増大してしまう。このような面積の増大を防止するには、図３１及び図３２に示すメモリセルアレイ（Ｃ）を採用してよい。図３１及び図３２に示される構成は、ソース／ビット線４Ｌ方向に延在して隣接する最小単位のメモリセルアレイ部分５１Ａ，５１Ｂの間でスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌを共有させる。共有する配線数は、上下両側に隣接するメモリセルアレイ間で夫々半分ずつ分担することになる。これは平面的な配置からやむをえない配線である。しかしスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌを共有化することでメモリセルアレイの面積の減少をもたらすことになる。
【００６６】
ソース／ビット線４Ｌの延在方向両側に隣接するメモリセルアレイ部５１Ａ，５１Ｂにおいては、ソース／ビット線拡散層４の共有化も可能であり、図３３および図３４に示すメモリセルアレイ（Ｄ）では、ソース／ビット線の拡散層４からソース／ビット線４Ｌに接続する接触孔４Ｃを、スイッチゲート配線６Ｌａの間に配置することが可能である。このようなメモリセルアレイを採用することにより、面積の減少をすすめることもできるが、最大の利点は接触孔４Ｃの数を半減させることができる。接触孔４Ｃのような加工の数を減らすことはそれだけ加工の負荷が軽くなり、加工不良の発生率が低下し、信頼性および生産性が高まることになる。
【００６７】
図３５乃至図４０には図１４乃至図１６で説明したメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【００６８】
図３５はシリコン半導体基体１上にスイッチトランジスタ部Ｔｒｓｗ用のゲート絶縁膜１１、さらにスイッチゲート電極材料６を堆積したところまでを示す。ここでは、ゲート絶縁膜１１はシリコン半導体基板１を高温熱酸化にて形成した厚さ２０ｎｍの薄いシリコン熱酸化膜を用いたが、酸窒化膜など他の絶縁膜の採用も可能である。ゲート電極材料６には、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。
【００６９】
図３６はゲート電極材料６を加工してスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６−１、６−２、６−３お６−４を形成し、レジスト１２−１、１２−２、１２−３にてビット線部をイオン打ち込みのためにマスクして、ビット線部に高濃度拡散層４−１、４−２を、ヒ素（Ａｓ）及びリン（Ｐ）をイオン打ち込みによりドープして形成したところを示す。
【００７０】
図３７はイオン打ち込みに使用したレジストマスクを除去し、比較的低温の７００℃にてウェット熱酸化を施したところまでを示す。このとき形成される熱酸化膜は、多結晶シリコン薄膜によるスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６−１、６−２、６−３、６−４および高濃度にヒ素（Ａｓ）およびリン（Ｐ）がイオン打ち込みされているビット線部４−１、４−２に対しては選択的におよそ１００ｎｍ程度と厚くなるが、シリコン半導体基体１上に直接形成される熱酸化膜は２０ｎｍ程度と薄い。この形成される熱酸化膜の膜厚の違いは、酸化されるシリコンの結晶性によっている。
【００７１】
図３８はシリコン半導体基体１上に直接形成され２０ｎｍ程度と薄いた熱酸化膜を除去したところまでを示し、メモリトランジスタ部Ｔｒｍｃにシリコン半導体表面をむき出しとしている。
【００７２】
図３９はメモリトランジスタ部Ｔｒｍｃを形成するために、厚さ１．８ｎｍ又は５ｎｍのトンネル酸化膜１２をメモリトランジスタ部のシリコン半導体表面上に形成し、つづいて離散的トラップを有するシリコンナイトライド膜２を厚さ１５ｎｍ堆積し、さらに酸化膜１３を形成し、さらにメモリゲート電極７の電極材料材を堆積したところまでを示している。このとき酸化膜１３の形成には、シリコンナイトライド薄膜の表面部を高温熱酸化して形成してもよいが、ここではＣＶＤ法にて堆積した厚さ３ｎｍのＣＶＤ熱酸化膜を用いた。メモリゲート電極７の電極材料にはドープした厚さ３００ｎｍの多結晶シリコン薄膜を用いた。またこのメモリトランジスタ部のメモリゲート電極７の電極材料は、メモリセルアレイのワード線を兼ねるので、低抵抗が望ましくタングステンＷなどのメタル電極を使った。
【００７３】
なお、図３９はゲート電極材７をワード線５に加工した後の断面、すなわち図１６のＡ−Ａ’部の断面を示している。図４０はワード線５の間、すなわち図１６のＢ−Ｂ’部の断面を示している。ワード線５の間ではゲート電極材が除去されたのみで、離散的トラップを有するシリコンナイトライド膜は残されている。これはメモリゲート下にて蓄積された電荷は横方向には伝導性がないためである。図３９および図４０に示した後は、通常の半導体ＬＳＩの製造方法にしたがって層間絶縁膜、上層のメタル配線等が施される。
【００７４】
《メモリセルの第２形態》
図４１乃至図４３にはメモリセルの第２形態が例示される。同図に示されるメモリセルは、サイドウオールゲート技術を用いて、メモリトランジスタ部Ｔｒｍｃの両サイドにスイッチトランジスタ部Ｔｒｓｗを自己整合的に設けられた構造を有している。この場合、スイッチトランジスタ部Ｔｒｓｗのゲート長は、最小加工寸法Ｆの１／２程度に加工できるので、図４３から明らかなようにメモリセルは６Ｆ２乗であるが、１ビット当たりは３Ｆ２乗とみなすことができ、従来にくらべれば半分程度のセルサイズが実現され、高集積を達成する事が可能になる。メモリセルの中のトランジスタの配列と結線は、図１４乃至図１６にて提供するメモリセルの場合とまったく同じであるので、高速書き込み、書き込み劣化低減、読み出しディスターブの回避、信号検出のマージン拡大等が実現している。
【００７５】
図４４には図４１乃至図４３の構造を有するメモリセルにおいて最小の光加工寸法以下で形成しているサイドウォールゲート６−１，６−２のスイッチトランジスタ部Ｔｒｓｗと周辺回路とにおいてその接続形態が例示される。サイドウォールゲート６−１，６−２はメモリゲート電極７の側壁部に厚く形成された電極材を垂直方向に一様にエッチングしていったときに残った電極材を利用している。サイドウオールゲート電極の幅のおよそ２倍以下の幅の溝を設ければ、そこに埋められた電極材は平坦部に堆積した膜厚よりも厚く形成されるので垂直の異方性エッチをおこなった場合、溝の間では電極材が残ることになる。しかも溝の形状に沿うので自己整合的あり、サイドウォールゲートとの接続は容易である。図４４では、メモリアレイ内でサイドウォールゲート電極６−１，６−２の配線長が長くなることにより電気抵抗が増大するのを防止するため、途中にコンタクトホール６Ｃを介してシャントを設ける構造が示される。この構造は他の回路部分のレイアウトにも使用できる。
【００７６】
図４５乃至図５１には図４１乃至図４３で説明したメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【００７７】
本メモリセル構造は、メモリトランジスタ部Ｔｒｍｃの両サイドに、サイドウォールゲート技術を用いて、スイッチトランジスタ部Ｔｒｓｗを形成することになる。したがってメモリトランジスタ部Ｔｒｍｃの形成をはじめに行う。
【００７８】
図４５は、シリコン半導体基体１上にメモリトランジスタをはじめに形成するために、厚さ１．８ｎｍ或いは５ｎｍのトンネル酸化膜１２の形成、離散的トラップを有する厚さ１５ｎｍのシリコンナイトライド膜のようなゲート絶縁膜２の堆積、厚さ３ｎｍの酸化膜１３を形成、厚さ３００ｎｍ多結晶シリコンのゲート電極材７を堆積、さらに後の加工にて必要となる薄い酸化膜１４、ナイトライド膜１５、及び薄い酸化膜１６を形成したところまでが示される。
【００７９】
図４６は、メモリトランジスタ部Ｔｒｓｗを形成するためにゲート長に沿って異方性エッチ加工を施し、露出したシリコン半導体基体１上にスイッチトランジスタ部Ｔｒｓｗ用の厚さ２０ｎｍのゲート絶縁１１−１、１１−２及びメモリトランジスタ部Ｔｒｍｃの側面部を構成する厚さおよそ１００ｎｍの熱酸化膜１１−３、１１−４、１１−５、１１−６を同時に形成する。さらにスイッチトランジスタ部Ｔｒｓｗのサイドウォールゲート電極材６−１，６−２，…のため厚さ４００ｎｍの多結晶シリコンを堆積し、さらにビット線部を、高濃度拡散層４−１、４−２にヒ素（Ａｓ）およびリン（Ｐ）をイオン打ち込みよりドープして形成する。メモリトランジスタＴｒｍｃ部の側面部には、多結晶シリコンの堆積は回り込み効果から局所的に厚さが増している。
【００８０】
図４７は、サイドウォールゲート電極材６−１，６−２の厚さ４００ｎｍに堆積していた多結晶シリコン膜を、ほぼ垂直の異方性エッチによって厚さ４００ｎｍ分除去したところまでを示しているが、メモリトランジスタ部Ｔｒｍｃの側壁部は、図４６に示されている局所的な厚みの分だけエッチングされずに残る。このメモリトランジスタ側壁部に残った多結晶シリコン膜６−１、６−２、６−３、６−４がサイドウォールゲート電極となる。
【００８１】
図４８は、多結晶シリコン膜からなるサイドウォールゲート電極６−１、６−２、６−３、６−４の周囲に熱酸化を施し、厚さ５０ｎｍの熱酸化膜１７−１、１７−２、１７−３、１７−４を形成した後、ＣＶＤ法にて厚さ４００ｎｍの酸化膜１８を堆積したところまでを示す。メモリトランジスタ部Ｔｒｍｃおよびサイドウォールゲート電極６−１，６−２など下地の形状の影響を受けてＣＶＤ酸化膜は凹凸をなしている。
【００８２】
図４９は、さきに堆積した厚さ４００ｎｍのＣＶＤ酸化膜１８の凹凸のうち突起している部分を化学的機械的研摩（ＣＭＰ）技術を用いて除去したところまでを示している。このときサイドウォールゲート電極の周囲に形成してある熱酸化膜１７−１、１７−２、１７−３、１７−４が残り、サイドウォールゲート電極６−１、６−２、６−３、６−４が絶縁保護されていることが必要である。
【００８３】
図５０は、図４９の状態が形成された後、メモリトランジスタ部Ｔｒｍｃ部上の薄い酸化膜１４、ナイトライド膜１５、及び薄い酸化膜１６を化学的に除去した後、メモリトランジスタ部Ｔｒｍｃ部のメモリゲート電極と電気的に接続されるようにワード配線５の材料を堆積したところまでを示している。このワード配線５の材料は低抵抗が望ましくタングステンＷなどのメタル電極を使った。
【００８４】
図５０は、ワード配線５の材料を加工した後の断面、すなわち図４３のＡ−Ａ’部の断面を示している。図５１はワード配線５の間すなわち図４３のＢ−Ｂ’部の断面を示している。ワード配線５の間ではワード配線５の線材及びメモリトランジスタ部Ｔｒｍｃ部のメモリゲート電極７の材が除去されていて、離散的トラップを有するシリコンナイトライド膜のような前記離散的にトラップを含むゲート絶縁膜２が残されている。これはメモリゲート電極７下にて蓄積された電荷は横方向には伝導性がないため除去する必要がないためである。図５０及び図５１の構造を形成した後は、通常の半導体集積回路の製造方法にしたがって、層間絶縁膜の形成、上層のメタル配線の形成等の処理が施される。
【００８５】
《メモリセルの第３形態》
図５２には第３の形態のメモリセルの断面構造が例示され、図５３にはそのメモリセルの平面構造が例示される。第３の形態のメモリセルは、上記メモリセルの第１形態において、メモリセル内の拡散層４−１，４−２の配線に代えて、スイッチトランジスタ部ＴｒｓｗのＭＯＳ反転層を配線として用いるものである。すなわち、１個のメモリセルは、１個のメモリトランジスタ部Ｔｒｍｃと、２個のスイッチトランジスタ部Ｔｒｓｗと、２つのトランジスタ反転層配線２０−１，２０−２とからなるメモリセル構造を有する。上記メモリトランジスタ部Ｔｒｍｃは前記離散的にトラップを含むゲート絶縁膜２を有し、かつ上記メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７がワード線５に接続し、かつ上記２つのトランジスタ反転層配線２０−１，２０−２がソース線およびビット線を成し、かつ上記２個のスイッチトランジスタ部Ｔｒｓｗと、上記ソース線およびビット線をなす２つのトランジスタ反転層配線２０−１，２０−２が、それぞれ互いにゲート電極６−１，６−２を共有することになる。
【００８６】
第３形態のメモリセルは、図５２及び図５３に例示されるように、書き込みはホットエレクトロンのソースサイド注入方式を採り、読み出しも同方向の電流を検出する。メモリセル内において反対方向の動作も可能になるので、１個のメモリセルは２ビット動作を行なう事ができる。平面構造に示したように１個のメモリセルのサイズは４Ｆの２乗であり、データ１ビット当たりのサイズは２Ｆの２乗となり、高集積が実現される。
【００８７】
図５４乃至図５７を参照しながら第３形態のメモリセルの消去、書込み、読み出しの動作を説明する。同図においてスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ｌｉ，６Ｌｊ，６Ｌｋと、スイッチトランジスタ部Ｔｒｓｗの反転層配線２０Ｌｉ，２０Ｌｊ，２０Ｌｋは同一の配線のように図示されている。図の下方に反転層を構成する半導体領域の電圧が示され、図の上方にスイッチゲート電極の電圧が示される。
【００８８】
図５４にはワード線１本に沿って消去するページモードを、図５５には複数のワード線を同時に消去するチップ（ブロック）モードが示される。消去動作において電子をメモリゲート側に引き抜くので、メモリゲート電極、すなわち選択したワード線５Ｌｉには９Ｖのような高いバイアスを印加し、基板の表面にグランドレベルのバイアスが入るように、ソース／ビット線のゲート電極に電源電圧たとえば３Ｖを与え、反転層は０バイアスとなるようにして、離散的トラップを有するシリコンナイトライド膜に高電界がかかるようにしている。
【００８９】
図５６には書込みのバイアス関係が例示される。選択されたビットには、ソース側のゲート電極はしきい値（０．５Ｖ）よりも少し高めの１．５Ｖを印加し、ここでホットになったキャリアは高バイアス（６Ｖ）の印加されたメモリゲート電極の方へ高電界によって引き寄せられ、離散的にトラップを含むゲート絶縁膜の中に捕獲される。ソース線側に与える電位は０Ｖ、ビット線側に与える電位は３Ｖとなるようにするため、ソース線側スイッチトランジスタ部のスイッチゲート電極には１．５Ｖ、ビット線側スイッチトランジスタ部のスイッチゲート電極には４．５Ｖとそれぞれ高めのバイアスを印加している。
【００９０】
図５７には読み出しのバイアス関係を示している。選択したビットには、読み出しとしてソース線側に与える電位は０Ｖ、ビット線側に与える電位は１．５Ｖとしているが、付加される反転層抵抗をできるだけ小さくするために、書込みのときと同様なバイアスを用いて、ソース線側スイッチトランジスタ部のスイッチゲート電極には３Ｖ、ビット線側スイッチトランジスタ部のスイッチゲート電極には４．５Ｖとそれぞれ高めのバイアスを印加し、反転層抵抗を小さくしている。
【００９１】
図５８乃至図６５には第３形態のメモリセルを採用したメモリセルアレイ５１の各種構成が例示される。その構成は（Ａ）〜（Ｄ）の４種類に大別され、夫々のレイアウトと等価回路が図示されている。
【００９２】
メモリセルアレイの構成は、図２７乃至図３４で説明した前記第１態様のメモリセルを用いた例に対して、メモリセルアレイの活性領域８内で、ソース線／ビット線４Ｌは、接触孔４Ｃを通して反転層配線２０Ｌにつながる拡散層４の電位を取り出すように構成されている点が相違される。その他の点については図２７乃至図３４の構成と基本的に同じである。
【００９３】
図６６乃至図７０には図５２で説明した第３形態に係るメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【００９４】
図６６には、シリコン半導体基板１上に、ゲート絶縁膜１１をシリコン半導体基板１の高温熱酸化にて形成し、スイッチゲート電極６用の電極材料たとえば多結晶シリコン膜を堆積し、ソース線／ビット線とスイッチトランジスタＴｒｓｗが共有するゲート配線を加工するためにホトレジスト膜１８−１、１８−２、１８−３の露光／現像加工が行われた状態が示される。
【００９５】
図６７にはホトレジスト膜１８−１、１８−２、１８−３によってスイッチゲート電極６の電極材料をエッチング加工し、スイッチゲート電極６−１、６−２、６−３が形成された状態が示される。
【００９６】
図６８にはメモリトランジスタ部Ｔｒｍｃとワード線５の加工が行われたたところまでが示される。メモリトランジスタ部Ｔｒｍｃには厚さ５ｎｍ程度のシリコン熱酸化膜１２−１、１２−２が形成されるように熱酸化が施され、さらに離散的にトラップを含むゲート絶縁膜２としてナイトライド膜が１０ｎｍ程度堆積され、さらにその上部に厚さ３ｎｍ程度の酸化膜１３が、熱酸化あるいは化学真空蒸着法にて形成され、さらにメモリトランジスタＴｒｍｃのコントロールゲート電極７及びワード線５を構成する例えば多結晶シリコン膜を堆積した構造が示される。
【００９７】
図６９および図７０には、さらにワード線５加工を施すためにホトレジスト膜１９を用いて、図６９のようにワード線５としてポリシリコンが残される部分と、図７０のようにポリシリコンが取り除かれる部分とに成形される。特に、図７０では、ワード線間の電気的分離を行なう、ワード線５の間でボロン（Ｂ＋）をシリコン半導体基板１に注入している。
【００９８】
《メモリセルの第４形態》
図７１には第４形態のメモリセルの断面構造が示される。同図に示されるメモリセルは、ソース線をスイッチトランジスタ部Ｔｒｓｗの反転層２０と共有して形成し、ビット線を拡散層４にて形成するものである。すなわち、１個のメモリセルは、１つのメモリトランジスタ部Ｔｒｍｃと、１つのスイッチトランジスタ部Ｔｒｓｗと、１つのトランジスタ反転層２０の配線と、１つの拡散層４の配線とから成るなる構造を有する。前記メモリトランジスタ部Ｔｒｍｃの蓄積部である前記離散的にトラップを含むゲート絶縁膜２は例えばシリコンナイトライド膜から構成される。前記メモリトランジスタ部Ｔｒｍｃのコントロールゲート電極７はワード線５に接続される。前記１つのトランジスタ反転層２０の配線はソース線２０Ｓを成し、かつ前記１つの拡散層４の配線がビット線４Ｂを成す。前記１つのスイッチトランジスタ部Ｔｒｓｗと前記ソース線をなす１つのトランジスタ反転層２０の配線は互いにゲート電極を共有することになる。要するに、第４形態のメモリセルは、メモリセルトランジスタ部Ｔｒｍｃを堺にソース側に前記第３形態のメモリセル構造の一部を有し、ドレイン側にＮＲＯＭ形態のメモリセル構造の一部を有して成る構造を備えている。
【００９９】
図７１のメモリセルの断面構造から明らかなように、書込みはホットエレクトロンのソースサイド注入方式、およびドレインサイド注入方式が可能である。読み出しは、メモリセルがソース線／ビット線に対して非対称であるので１方向読み出しのみである。したがって図７２に示されているように、４Ｆの２乗のメモリセルエリアに対して、ソースサイド注入方式あるいはドレインサイド注入方式の書込みのみを行なった場合は、面積はビット当たりは４Ｆ２乗となる。しかしソースサイド注入方式およびドレインサイド注入方式を共に行ない２ビット書き込みをおこなうと、面積はビット当たりは２Ｆ２乗と小さくなる。この場合、読み出しが１方向のみであるので、ソース端／ビット端に書込んだデータを読み分けるには、ソース線側のスイッチトランジスタのスイッチゲート電極６のゲートバイアス及びビット線側の拡散層４のバイアスを制御することになる。
【０１００】
図７３乃至図７８を参照しながら第４形態のメモリセルの消去、書込み、読み出しの動作を説明する。同図においてスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ｌｉ，６Ｌｊと、スイッチトランジスタ部Ｔｒｓｗの反転層配線であるソース線２０Ｓｉ，２０Ｓｊは同一の配線のように図示されている。図の下方に反転層を構成する半導体領域の電圧が示され、図の上方にスイッチゲート電極の電圧が示される。
【０１０１】
図７３にはワード線１本に沿って消去するページモード消去が示され、図７４には複数のワード線を同時に消去するチップ（ブロック）モード消去が示される。消去動作では電子をメモリゲート電極７側に引き抜くので、メモリゲート電極７、すなわち選択したワード線５には、高いバイアス電圧９Ｖを印加し、基板の表面にグランドレベル（０Ｖ）のバイアスが入るように、ソース線２０Ｓｉ，２０Ｓｊのゲート電極６Ｌｉ，６Ｌｊに電源電圧たとえば３Ｖをあたえ、反転層は０バイアスとなるようにして、前記離散的にトラップを含むシリコンナイトライド膜のようなゲート絶縁膜２に高電界がかかるようにしている。
【０１０２】
図７５にはソースサイド注入方式の書込みのバイアス関係が例示される。選択したビットには、ソース側のスイッチゲート電極６（６Ｌｉ）はしきい値（０．５Ｖ）よりも少し高めの１．５Ｖを印加し、ここでホットになったキャリアは高バイアス６Ｖの印加された前記離散的にトラップを含むゲート絶縁膜２の方へ高電界によって引き寄せられ、離散的にトラップを含むゲート絶縁膜２の中に捕獲される。ソース線２０Ｓｉ側に与えられる電位が０Ｖとなるようにするため、ソース線側スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ｌｉには１．５Ｖを印加している。ビット線４Ｂ側に与える拡散電位は３Ｖを与える。
【０１０３】
図７６にはソースサイド注入方式によってソースサイドに書き込みを行なったときの読み出しのバイアス関係が例示される。選択したビットには、読み出しとしてソース線２０Ｓｉ側に与える電位は０Ｖ、ビット線４Ｂ側に与える電位は１．５Ｖとしている。ソース線２０Ｓｉ側の反転層２０の抵抗をできるだけ小さくするために、書込みのときと同様なバイアスを用いて、ソース線側スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌｉには３Ｖを印加し、反転層２０の抵抗を小さくしている。
【０１０４】
図７７にはドレインサイド注入方式の書込みのバイアス関係が例示される。選択したビットには、ソース側のスイッチゲート電極配線６Ｌｉはしきい値（０．５Ｖ）よりも高めの４．５Ｖを印加し、チャネル内でホットになったキャリアはドレイン端にて、高バイアス６Ｖの印加されたメモリゲート電極７の方へ高電界によって引き寄せられ離散的にトラップを含むゲート絶縁膜２の中に捕獲される。ソース線２０Ｓｉ側に与える電位は０Ｖとなるようにするため、ソース線側スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌｉには４．５Ｖを印加している。ビット線４Ｂ側に与える拡散層４の電位としては３Ｖを与える。
【０１０５】
図７８にはドレインサイド注入方式によってドレインサイドに書き込みを行なったときの読み出しのバイアス関係が例示される。選択したビットには、読み出しとしてソース線２０Ｓｉ側に与える電位は０Ｖ、ビット線４Ｂ側に与える電位は１Ｖとしている。ソース線２０Ｓｉ側の反転層２０の抵抗をできるだけ小さくするために、書込みのときと同様にソース線側スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６には４．５Ｖを印加し、反転層２０の抵抗を小さくしている。上述の通り、図７６と図７８のバイアス条件によって、ソースサイドに書込んだデータとドレインサイドに書込んだデータの読み分けを行なうことができる。
【０１０６】
図１２１及び図１２２には図７１の前記１個のメモリセルに２ビットの情報を蓄積する場合の動作がタイミングチャートによって示される。それらに示される動作は図７３乃至図７８の動作に対応される。各図においてｂｉｔ＃１，ｂｉｔ＃２は１個のメモリセルの２ビットの情報を意味する。図１２１に例示されるように、１個のメモリセルを一つのアドレスで指定し、１個のメモリセルに対して２ビットのデータｂｉｔ＃１，ｂｉｔ＃２をデータラッチ５２にラッチさせる。消去（Ｅｒａｓｅ）の後、ソースサイドインジェクションによりデータｂｉｔ＃１をソースサイドの前記離散的にトラップを含むゲート絶縁膜に書込み、次に、ドレインサイドインジェクションによりデータｂｉｔ＃２をドレインサイドの前記離散的にトラップを含むゲート絶縁膜に書込む。読み出しは、図１２２に例示されるようにビット線電位を検出して、データ論理値を判定すればよい。
【０１０７】
図１２３及び図１２４には図７１の前記１個のメモリセルに対してソースサイド書込みだけを行なう場合の動作がタイミングチャートによって示される。それらに示される動作は図７３乃至図７６の動作に対応される。書込みはソースサイドだけで行われている。
【０１０８】
図７９乃至図８６には第４形態のメモリセルを採用したメモリセルアレイ５１の各種構成が例示される。その構成は（Ａ）〜（Ｄ）の４種類に大別され、夫々のレイアウトと等価回路が図示されている。
【０１０９】
メモリセルアレイの構成は、図２７乃至図３４で説明した前記第１態様のメモリセルを用いた例に対して以下の点が相違される。すなわち、メモリセルアレイの活性領域８内で、スイッチトランジスタ部Ｔｒｓｗの反転層２０から成るソース線２０Ｓ、スイッチトランジスタ部Ｔｒｓｗのスイッチゲート配線６、拡散層４から成るビット線４Ｂ、及びワード線５によってメモリトランジスタの領域が定義される。ソース線２０Ｓは接触孔２０Ｃを通して反転層２０につながる拡散層２０Ｐの電位を取り出す。ビット線４Ｂは接触孔４Ｃを通してビット線拡散層４の電位を取り出す。スイッチトランジスタ部のスイッチゲート配線６Ｌは接触孔６Ｃを通してスイッチ配線６Ｌａにつながる。
【０１１０】
図８７乃至図９１には図７１で説明した第４形態に係るメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【０１１１】
図８７では、シリコン半導体基板１上に、ゲート絶縁膜１１−１、１１−２、１１−３を高温熱酸化にてシリコン半導体基板１上に形成し、ゲート電極材料たとえば多結晶シリコン膜を堆積してスイッチゲート電極６−１、６−２、６−３を形成する。さらに熱酸化法あるいは化学蒸着法にて酸化膜３０を形成し、さらにその上にナイトライド膜３１を形成し、さらにその上に酸化膜３２を形成する。そして、化学蒸着法にて厚い酸化膜３３を堆積させる。
【０１１２】
図８８では、ホトレジスト膜３４を塗布露光して、ビット線上の絶縁膜３３、３２、３１、３０を順次エッチングにて開口する。
【０１１３】
図８９では、スイッチゲート配線６−２を取り除き、シリコン基板１上に選択的に不純物Ａｓ＋をイオン注入し、ビット線拡散層４を形成する。
【０１１４】
図９０では、絶縁膜３３、３２を全面的に取り除き、ビット線拡散層４の領域以外はナイトライド膜３１にて覆い、ビット線拡散層４の上に厚い熱酸化膜３５を形成する。
【０１１５】
図９１では、ナイトライド膜３１とシリコン基板１上の酸化膜３０も取り除き、あらたにシリコン半導体基板１上にゲート酸化膜１２−１、１２−２を形成し、さらに離散的トラップを有するナイトライド膜２を化学蒸着法にて形成し、酸化膜１３を熱酸化あるいは化学蒸着法にて形成し、さらにワード線５及びコントロールゲート電極７の材料を堆積する。
【０１１６】
《メモリセルの第５形態》
メモリセルの第５の形態は、前記第４形態のメモリセル構造において、メモリトランジスタ部のチャネル領域をスイッチトランジスタ部のスイッチゲート電極に対して自己整合的に２分の１最小加工寸法にて形成し、更なる高集積化を可能にする構造とされる。
【０１１７】
図９２乃至図９４に第５の形態に係るメモリセルの製造方法が断面図にて概略的に示される。
【０１１８】
図９２では、シリコン半導体基板１上にゲート絶縁膜１１−１、１１−２を形成し、スイッチトランジスタ部Ｔｒｓｗのゲート電極６−１、６−２を形成する。このときゲート電極６−１および６−２上には、ゲート部の高さを確保するためにナイトライド膜などの絶縁膜４６−１、４６−２を堆積してある。またこのゲート電極６−１および６−２および絶縁膜４６−１、４６−２を基にして側壁技術を用いて、ナイトライド膜などのサイドウオール絶縁膜４７−１、４７−２、４７−３、４７−４を形成してある。さらにこのゲート電極６−１及び６−２と４７−１、４７−２、４７−３、及び４７−４にイオン打ち込み技術により拡散層不純物Ａｓ＋を注入し、ビット線拡散層４を形成してある。
【０１１９】
図９３では、引き続き熱酸化を施し、拡散層４上に厚い熱酸化膜４５を形成する。
【０１２０】
図９４では、絶縁膜４６−１、４６−２およびサイドウオール絶縁膜４７−１、４７−２、４７−３、４７−４を除去した後、メモリトランジスタ部のゲート絶縁膜１２−１、１２−２を熱酸化にて形成し、さらに離散的トラップを有するナイトライド膜２を化学蒸着法にて堆積し、酸化膜１３を熱酸化あるいは化学蒸着法にて堆積し、メモリゲート電極７及びワード線５の材料を形成する。ここで、スイッチトランジスタ部Ｔｒｓｗのゲート電極６−１及び６−２とビット線拡散層４の間は、メモリトランジスタ部Ｔｒｍｃのチャネル領域となっており、この領域はナイトライド膜２などのサイドウオール絶縁膜２７−１、２７−２、２７−３、２７−４によって定義された領域である。
【０１２１】
《メモリセルの第６形態》
メモリセルの第６の形態は、１個のメモリセルに２個のメモリセルトランジスタ部を有し、２ビットの情報を保持する事ができる２メモリトランジスタ／２ビット型の不揮発性メモリセル構造とされ、自己整合技術による高集積とビット単位消去可能な高機能を実現するものである。
【０１２２】
図９５は第６形態に係るメモリセルの斜視図であり、図９６は第６形態に係るメモリセルの断面構造を示す。
【０１２３】
図９５及び図９６に示されるように、メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７−１、７−２を直接にワード線５と接続する。このときスイッチトランジスタ部Ｔｒｓｗスイッチングのゲート電極６Ａは、図９６に示すように２つのメモリトランジスタ部Ｔｒｍｃの前記離散的にトラップを含むゲート絶縁膜２−１と２−２の間に自己整合的に埋め込まれて形成される。ワード線ピッチは２Ｆであるのでビット当たりのセル面積は４Ｆ２乗が実現される。
【０１２４】
図９５及び図９６において、スイッチトランジスタ部Ｔｒｓｗのチャネル部５０Ａに基板タイプと反対タイプの不純物をドープして、デプリーション型のチャネルとしておくことは有効である。これは、メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７−１、７−２と、スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ａとの間隙部下にチャネルの障壁ができるのを防ぐはたらきを持つ。
【０１２５】
尚、蓄積部２−１，２−２の導電性に関して認識することは重要である。前記図１１の従来の構成では、蓄積部２’−１、２’−２は導体の浮遊電極とのみ述べられている。本発明が提供するメモリセルの構造では、蓄積部２−１，２−２は、導体のフローティングゲート電極ではなく、離散的トラップの集合体材料を含んいでいることを明言する。離散的トラップを持つ材料の場合、離散的トラップのいずれかに捕獲されたキャリアは、そこの位置に束縛され、トラップの集合体つまり浮遊電極内を動きまわることはできない。離散的トラップの集合体である浮遊電極材料の代表にはシリコンナイトライド薄膜がある。
【０１２６】
図１１の構造との関係に付いて更に付言する。図１１の構成において、フローティングゲート電極２’−１、２’−１の材料は導体と示されているが、導体に限定することなく、離散的トラップの集合体である浮遊電極材料とすれば、この浮遊電極材料はビット毎に分離加工する必要がなくなる。その結果、ゲート電極上を横切るワード線と浮遊電極の間には、加工合わせは必要なくなり、合わせ余裕分の面積を削減できる。すなわち、図１１に示したメモリセル構造において、浮遊電極材料として例えば離散的トラップの集合体であるシリコンナイトライド薄膜を用いると、メモリセル面積は先の５．４Ｆ２乗から、加工合わせを必要としない場合の図９７に示した平面図から明らかなように、４Ｆ２乗へと低減し、少なくとも高集積化の点は、図９６に示した本発明のメモリセルと同等となる。それでも図１１のメモリセルにおける消去は依然としてブロック単位であることに変わりはないので、本発明が提供する構造はワード線単位で消去可能であるという点において有用である。
【０１２７】
図９８には図９５及び図９６に示されるメモリセルに対するメモリ動作の電圧バイアス条件を示している。メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７−１，７−２をワード線５に接続していることから、少なくともワード単位の消去が可能であり、前記図１１で述べたメモリ構造がブロック単位の消去であったことに比べると、メモリセルの使い勝手が大幅に向上していると言える。図９８においてＦはフローティング電位を意味する。
【０１２８】
図９９乃至図１０２には第６形態のメモリセルを採用したメモリセルアレイ５１の各種構成が例示される。その構成は、最小ブロック単位の前記（Ａ）と（Ｂ）方式が合体された（Ａ＆Ｂ）方式、隣接ブロックとアドレスを共有する前記（Ｃ）と（Ｄ）方式が合体された（Ｃ＆Ｄ）に大別され、夫々のレイアウトと等価回路が図示されている。
【０１２９】
図１０３乃至図１０８には図９５で説明した第６形態に係るメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【０１３０】
図１０３には、シリコン半導体基板１上に、メモリトランジスタ部Ｔｒｍｃ用のゲート絶縁膜５８、離散的にトラップを含むゲート絶縁膜２の電極材、層間絶縁膜５９、さらにメモリゲート電極７の電極材料までを堆積した断面構造が示される。ここでは、ゲート絶縁膜５８はシリコン半導体基板１を高温熱酸化にて形成した厚さ１．８ｎｍ或いは５ｎｍの極薄シリコン熱酸化膜を用いたが、酸窒化膜など他の絶縁膜の採用も可能である。離散的にトラップを含むゲート絶縁膜２の電極材料は厚さ１５ｎｍのシリコンナイトライド薄膜を用いた。層間絶縁膜５９には、シリコンナイトライド薄膜の表面部を高温熱酸化して厚さ３ｎｍ程度の熱酸化膜を形成してもよいが、ここではＣＶＤ法にて堆積したＣＶＤ酸化膜を採用した。メモリゲート電極７の電極材料には、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。
【０１３１】
図１０４では、上記メモリゲート電極７の電極材料、層間絶縁膜５９、離散的にトラップを含むゲート絶縁膜２の電極材料、さらにゲート絶縁膜５８を、ビット線方向に異方性エッチングにより重ね切り加工を施し、離散的にトラップを含むゲート絶縁膜２−１、２−２及びメモリゲート電極７−１、７−２を形成し、チャネルドープ５０Ａと高耐圧化のための低濃度拡散層５０Ｂ−１、５０Ｂ−２の形成を兼ねたヒ素（Ａｓ）のドープを行なう。
【０１３２】
図１０５では、その後、重ね切り加工を施した側面にサイドウオール６０−１〜６０−４を形成し、さらにスイッチトランジスタ部Ｔｒｓｗをレジスト６０Ｒにてマスクしてビット線部に高濃度拡散層４−１、４−２をヒ素（Ａｓ）およびリン（Ｐ）をイオン打ち込みによりドープして形成する。サイドウオールは、ＣＶＤ法にて厚く堆積した熱酸化膜が段差部にさらに厚く堆積されることを利用してエッチバックによる残膜として形成されるものであり、その形成法は今日よく知られた技術となっている。
【０１３３】
図１０６では、スイッチトランジスタ部Ｔｒｓｗに厚さ１０ｎｍのゲート酸化膜６１Ａとビット線用の拡散層４−１，４−２部分の絶縁膜６１Ｂ−１、６１Ｂ−２とを同時に熱酸化にて形成し、スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ａとビット線抵抗の低抵抗化用配線６Ｂ−１、６Ｂ−２を多結晶シリコンにて堆積する。さらにＣＶＤ法にて絶縁膜６２Ａ、６２Ｂ−１、６２Ｂ−２を堆積する。このとき、メモリトランジスタ部Ｔｒｍｃ用のメモリゲート電極上にも、それぞれ多結晶シリコン５Ｃ−１、５Ｃ−２およびＣＶＤ法にて形成した絶縁膜６２Ｃ−１、６２Ｃ−２が山盛りとなって形成されている。
【０１３４】
図１０７では、図１０６にて示されたメモリトランジスタ部Ｔｒｍｃ用のメモリゲート電極７−１，７−２上の不要な多結晶シリコン５Ｃ−１、５Ｃ−２およびＣＶＤ絶縁膜１２Ｃ−１、１２Ｃ−２を除去する。メモリトランジスタ部Ｔｒｍｃ用のメモリゲート電極７−１，７−２上の堆積膜だけを除去するには、この部分のみをフォト技術によって開口したレジスト膜をマスクにして、エッチングで除去する手法を採用すればよい。フォトレジスト膜を使用しない方法として、でっぱり部のみを化学機械研摩するＣＭＰ法もある。段差上をメモリトランジスタ部Ｔｒｍｃ用のメモリゲート電極７−１，７−２がよぎることがある場合は、レジスト膜をマスクにしてエッチング除去する方が技術に確実である。
【０１３５】
図１０８はワード線５用の電極材を堆積したところまでを示している。ワード線５用の電極材には多結晶シリコンを用いたが、高融点金属のチタン、タングステン、あるいはコバルトなどと重ねてつくるポリサイド膜を用いることができる。ここでは断面を示しているので明らかに示されていないが、メモリゲート電極７−１、７−２がワード線加工のときに重ね切り加工されて分離される。スイッチトランジスタ部Ｔｒｓｗのゲート電極６Ａとビット線抵抗の低抵抗化用配線６Ｂ−１、６Ｂ−２は重ね切り加工は施さない。さらに蓄積部２−１、２−２は、今回離散的トラップの集合体であるシリコンナイトライド薄膜を用いたから、ワード線５との重ね切りは不要であるが、蓄積部が多結晶シリコンなどの導体である場合には蓄積部２−１、２−２もワード線５との重ね切りによる分離が必要となる。
【０１３６】
図１０３乃至図１０８に示される図９６のメモリセルの製造工程は、通常の超高集積回路（ＵＬＳＩ）の製法のなかに容易に取り込み可能な製法である。
【０１３７】
《メモリセルの第７形態》
図１０９には第７形態に係るメモリセルの断面構造が示される。同図に示されるメモリセルは、メモリトランジスタ部Ｔｒｍｃのメモリゲート電極２−１，２−２をワード線５と接続する構造であり、スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ａの両側壁にメモリトランジスタ部Ｔｒｍｃをサイドウオール技術を用いて形成されている。これにより、３Ｆ２乗程度の面積のメモリセルが実現される。
【０１３８】
図１１０乃至図１１４には図１０９で説明した第７形態に係るメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【０１３９】
図１１０には、スイッチトランジスタ部Ｔｒｓｗ用のゲート絶縁膜７１、スイッチゲート電極６Ａの電極材料７５、層間絶縁膜７３および層間補強膜７４までを堆積した構造が示される。ここでは、ゲート絶縁膜７１はシリコン半導体基板１を高温熱酸化にて形成した厚さ１０ｎｍの薄いシリコン熱酸化膜を用いた。酸窒化膜など他の絶縁膜の採用も可能である。ゲート電極材７５には、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。層間絶縁膜７３には、ＣＶＤ法にて堆積した厚さ１５０ｎｍ程度のＣＶＤ酸化膜を採用した。シリコンナイトライド膜と重ね膜にすることも有効である。さらに層間補強膜７４として、さらにＣＶＤ法にて堆積した厚さ１５０ｎｍ程度のＣＶＤ酸化膜を採用したが、ここは絶縁膜の代わりに導電性の材料を用いてもよい。
【０１４０】
図１１１では、上記層間補強膜７４、層間絶縁膜７３、ゲート電極材７５、さらにゲート絶縁膜７１を、ビット線方向に異方性エッチングにより重ね切り加工を施し、半導体基体１上にメモリトランジスタ部用のゲート絶縁膜７８、離散的にトラップを含むゲート絶縁膜材７７、層間絶縁膜７９、さらにメモリゲート電極材料７までを堆積したところを示す。ゲート絶縁膜７８はシリコン半導体基板１を高温熱酸化にて形成した厚さ１．８ｎｍ或いは５ｎｍの極薄シリコン熱酸化膜を用いたが、酸窒化膜など他の絶縁膜の採用も可能である。浮遊電極材７７は厚さ１５ｎｍのシリコンナイトライド薄膜を用いた。層間絶縁膜７９には、シリコンナイトライド薄膜の表面部を高温熱酸化して厚さ３ｎｍ程度の熱酸化膜を形成してもよいが、ここではＣＶＤ法にて堆積したＣＶＤ酸化膜を採用した。メモリゲート電極材７には、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。ここで、多結晶シリコン薄膜はサイドウオールゲート技術を用いてスイッチトランジスタ部Ｔｒｓｗの側壁段差部に選択的に厚く形成されるようにしてある。
【０１４１】
図１１２では、エッチバックによる残膜としてサイドウオールゲート７−１および７−２を形成し、ビット線部に高濃度拡散層４−１、４−２をヒ素（Ａｓ）のイオン打ち込みによりドープして形成する。エッチバックは、シリコンナイトライド薄膜７７の前にて停止させている。なお、サイドウオールゲート７−１および７−２はメモリトランジスタ部Ｔｒｍｃのメモリゲート電極の役割を果たし、ビット線部の高濃度拡散層４−１、４−２はそれぞれソース、ドレインに相当する。メモリトランジスタ部Ｔｒｍｃの高耐圧化のために、拡散層４−１、４−２には、電界を緩和するリン（Ｐ）、さらにパンチスルーを抑制するボロン（Ｂ）などの不純物を適切に導入することが有用である。
【０１４２】
図１１３では、５００ｎｍ程度の酸化膜８２をＣＶＤ法にて堆積する。この酸化膜８２は、図１１４に示されているように、化学的機械的研摩技術によって、表面が平坦になるように加工される。このときサイドウオールゲート電極材７−１及び７−２の上部が露出されることが必要であり、この後ワード線５用の電極材料を堆積する。図９６で説明した形態のメモリセルでも述べたが、ワード線５用電極材には多結晶シリコンを用いたが、高融点金属のチタン、タングステン、あるいはコバルトなどと重ねてつくるポリサイド膜を用いることができる。ここでは明示されていないが、メモリゲート電極７−１、７−２がワード線加工のときに重ね切り加工されて分離される。このときスイッチトランジスタ部Ｔｒｓｗのゲート電極６Ａは重ね切り加工は施されない。そのため層間補強膜７４が重ね切りのストッパーとしてはたらく材料によって構成されている。層間補強膜７４として、先に導電性の材料を用いてもよいとしたが、このときサイドウオールゲート電極材の異方性エッチングに対して対エッチング耐性に注意が払われねばならない。
【０１４３】
図１１５、図１１６、図１１７、図１１８には第１形態から第７形態までのメモリセルの信号の読み出しの特徴点が整理して示される。
【０１４４】
メモリセルを双方向動作させる場合の２ビットの読み出しでは、１つのメモリセルに蓄えられた情報を読み出すのに、読み出し方向を入れ替えるにしても片方のビットの情報が他方のビットの情報読み出しに影響を与えるものである。その読み出しのメモリ電流とメモリゲート電圧の関係は、図１１５乃至図１１８に示す。図１１５には図３，図４に示されるＮＲＯＭの読み出しメモリ電流とメモリゲート電圧との関係が示され、図１１６には第１形態、第２形態、及び第３形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係が示され、図１１７には第１形態及び第５形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係が示され、図１１８には第６形態及び第７形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係が示される。各図の意味は図１１６で説明した条件に従って理解されたい。Ｏｎｅはメモリセルの左サイドに蓄積された情報を主体として読み出すときの電流・電圧特性であり、Ｔｈｅ ｏｔｈｅｒはメモリセルの右サイドに蓄積された情報を主体として読み出すときの電流・電圧特性であり、括弧内の矢印の向きが読み出し電流のキャリアの向きであり、記号←は読み出し電流のキャリアがメモリセルの右サイドから左サイドへ流れる事を意味し、記号→は読み出し電流のキャリアがメモリセルの左サイドから右サイドへ流れる事を意味する。
【０１４５】
書込みは、ソースサイド注入かドレインサイド注入かによって書込まれるサイドが決まるが、読み出しは常に書込まれたサイドをソース側として読むのが原則である。但し、図１１７の実施形態４、実施形態５のメモリセルでは、ドレインサイドに書込んだ場合でも、ソース線／ビット線が非対称なので書込まれたサイドをドレイン側として読む工夫をしている。また図１１８の第６形態及び第７形態のメモリセルでは、１個のメモリセルはメモリトランジスタ部Ｔｒｍｃを２個備え、書込み場所がゲート絶縁膜内にて局所的であるとは言え、メモリセルとしては書込み電流方向とは反対方向の電流で読み出しを行なおうとしている。
【０１４６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４７】
例えば、蓄積部としての離散的にトラップを含むゲート絶縁膜はシリコンナイトライドに限定されず、アルミナ膜、更には、導体の粒子たとえばポリシリコン又はタングステンメタルの粒子を絶縁膜中に離散的に埋め込んで構成したものでもよい。尚、導体のフローティングゲート材として実用化されているものにはポリシリコンが挙げられるが、チタン、ニッケル、コバルト、タングステンなどのメンタル材料も今後有望視されている。
【０１４８】
また、書込み、消去、読み出しのバイアス電圧は上記説明の電圧に限定されず、適宜変更可能である。本発明は、不揮発性メモリだけでなく、不揮発性メモリをプログラムメモリやデータメモリとしてＣＰＵと共にオンチップしたマイクロコンピュータ若しくはデータプロセッサ、更には種々のロジック回路と共に不揮発性記憶素子を搭載したシステムＬＳＩなどの半導体集積回路に広く適用することができる。
【０１４９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１５０】
すなわち、所定のチャネルを通じて検出されるチャネル電流以外の表面電流を検出する虞の少な不揮発性メモリを有する半導体集積回路を提供することができる。
【０１５１】
マルチストレージ形態の不揮発性メモリセルに対しワード線単位の消去を可能にすることができる。
【０１５２】
チップ面積の増大を抑えてマルチストレージ形態の不揮発性記憶素子を実現できる半導体集積回路を提供することができる。
【０１５３】
高集積、高速、高信頼な不揮発性半導体メモリを有する半導体集積回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路が採用する不揮発性メモリセルの基本的形態である１個のメモリセルトランジスタ部と２個のスイッチトランジスタ部とから成る不揮発性メモリセルを例示する断面図である。
【図２】本発明に係る半導体集積回路が採用する不揮発性メモリセルの基本的形態である２個のメモリセルトランジスタ部と１個のスイッチトランジスタ部とから成る不揮発性メモリセルを例示する断面図である。
【図３】本発明者が先に検討したＮＲＯＭメモリセルの第１の書込み読み出し形態を示す説明図である。
【図４】本発明者が先に検討したＮＲＯＭメモリセルの第２の書込み読み出し形態を示す説明図である。
【図５】ＮＲＯＭメモリセルの平面レイアウト図である。
【図６】ＮＲＯＭのページ消去動作の説明図である。
【図７】ＮＲＯＭのチップ消去動作の説明図である。
【図８】ＮＲＯＭの書込み動作の説明図である。
【図９】ＮＲＯＭの読み出し動作の説明図である。
【図１０】本発明者が先に検討した別のメモリセルの説明図である。
【図１１】本発明者が先に検討した更に別のメモリセルの説明図である。
【図１２】図１１のメモリセルに対する選択、非選択のバイアス関係を例示した説明図である。
【図１３】不揮発性半導体メモリ装置の一例を示すブロック図である。
【図１４】本発明に係る第１形態の不揮発性メモリセルを第１の書込み・読み出し形態に着目して示す断面図である。
【図１５】本発明に係る第１形態の不揮発性メモリセルを第２の書込み・読み出し形態に着目して示す断面図である。
【図１６】図１４及び図１５のメモリセルのレイアウトパターンである。
【図１７】第１形態のメモリセルに対する第１のページ消去動作のバイアス条件を示す回路図である。
【図１８】第１形態のメモリセルに対する第１のチップ消去動作のバイアス条件を示す回路図である。
【図１９】第１形態のメモリセルに対する第１の書込み動作のバイアス条件を示す回路図である。
【図２０】第１形態のメモリセルに対する第１の読み出し動作のバイアス条件を示す回路図である。
【図２１】第１形態のメモリセルに対する第２のページ消去動作のバイアス条件を示す回路図である。
【図２２】第１形態のメモリセルに対する第２のチップ消去動作のバイアス条件を示す回路図である。
【図２３】第１形態のメモリセルに対する第２の書込み動作のバイアス条件を示す回路図である。
【図２４】第１形態のメモリセルに対する第２の読み出し動作のバイアス条件を示す回路図である。
【図２５】メモリセルアレイ及び周辺回路の一例を示すブロック図である。
【図２６】メモリ動作を代表的に示すフローチャートである。
【図２７】第１形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示すレイアウトパターンである。
【図２８】第１形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示す回路である。
【図２９】第１形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示すレイアウトパターンである。
【図３０】第１形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示す回路である。
【図３１】第１形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示すレイアウトパターンである。
【図３２】第１形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示す回路である。
【図３３】第１形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示すレイアウトパターンである。
【図３４】第１形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示す回路である。
【図３５】第１形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図３６】第１形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図３７】第１形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図３８】第１形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図３９】第１形態のメモリセルの製造工程における第５段階を示すデバイス断面図である。
【図４０】第１形態のメモリセルの製造工程における第５段階を示す他のデバイス断面図である。
【図４１】本発明に係る第２形態の不揮発性メモリセルを第１の書込み・読み出し形態に着目して示す断面図である。
【図４２】本発明に係る第２形態の不揮発性メモリセルを第２の書込み・読み出し形態に着目して示す断面図である。
【図４３】第２形態の不揮発性メモリセルのレイアウトパターンである。
【図４４】第２形態の不揮発性メモリセルを用いたメモリセルアレイのレイアウトパターンである。
【図４５】第２形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図４６】第２形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図４７】第２形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図４８】第２形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図４９】第２形態のメモリセルの製造工程における第５段階を示すデバイス断面図である。
【図５０】第２形態のメモリセルの製造工程における第６段階を示すデバイス断面図である。
【図５１】第２形態のメモリセルの製造工程における第６段階を示す他のデバイス断面図である。
【図５２】本発明に係る第３形態の不揮発性メモリセルを示す断面図である。
【図５３】本発明に係る第３形態の不揮発性メモリセルを示すレイアウトパターンである。
【図５４】第３形態のメモリセルに対するページ消去動作のバイアス条件を示す回路図である。
【図５５】第３形態のメモリセルに対するチップ消去動作のバイアス条件を示す回路図である。
【図５６】第３形態のメモリセルに対する書込み動作のバイアス条件を示す回路図である。
【図５７】第３形態のメモリセルに対する読み出し動作のバイアス条件を示す回路図である。
【図５８】第３形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示すレイアウトパターンである。
【図５９】第３形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示す回路図である。
【図６０】第３形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示すレイアウトパターンである。
【図６１】第３形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示す回路図である。
【図６２】第３形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示すレイアウトパターンである。
【図６３】第３形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示す回路図である。
【図６４】第３形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示すレイアウトパターンである。
【図６５】第３形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示す回路図である。
【図６６】第３形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図６７】第３形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図６８】第３形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図６９】第３形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図７０】第３形態のメモリセルの製造工程における第４段階を示す他のデバイス断面図である。
【図７１】本発明に係る第４形態の不揮発性メモリセルを示す断面図である。
【図７２】本発明に係る第４形態の不揮発性メモリセルを示すレイアウトパターンである。
【図７３】第４形態のメモリセルに対するページ消去動作のバイアス条件を示す回路図である。
【図７４】第４形態のメモリセルに対するチップ消去動作のバイアス条件を示す回路図である。
【図７５】第４形態のメモリセルに対するＳＳＩ（ソース・サイド・インジェクション）書込動作のバイアス条件を示す回路図である。
【図７６】第４形態のメモリセルに対するＳＳＩ読み出し動作のバイアス条件を示す回路図である。
【図７７】第４形態のメモリセルに対するＤＳＩ（ドレイン・サイド・インジェクション）書込動作のバイアス条件を示す回路図である。
【図７８】第４形態のメモリセルに対するＤＳＩ読み出し動作のバイアス条件を示す回路図である。
【図７９】第４形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示すレイアウトパターンである。
【図８０】第４形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示す回路図である。
【図８１】第４形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示すレイアウトパターンである。
【図８２】第４形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示す回路図である。
【図８３】第４形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示すレイアウトパターンである。
【図８４】第４形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示す回路図である。
【図８５】第４形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示すレイアウトパターンである。
【図８６】第４形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示す回路図である。
【図８７】第４形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図８８】第４形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図８９】第４形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図９０】第４形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図９１】第４形態のメモリセルの製造工程における第５段階を示すデバイス断面図である。
【図９２】本発明に係る第５形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図９３】第５形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図９４】第５形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図９５】本発明に係る第６形態に係るメモリセルの斜視図である。
【図９６】第６形態のメモリセルの断面構造図である。
【図９７】第６形態のメモリセルのレイアウトパターンである。
【図９８】第６形態のメモリセルに対するメモリ動作の電圧バイアス条件を示す回路図である。
【図９９】第６形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ＆Ｂ）を示すレイアウトパターンである。
【図１００】第６形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ＆Ｂ）を示す回路図である。
【図１０１】第６形態のメモリセルを含むメモリセルアレイの第２構成例（Ｃ＆Ｄ）を示すレイアウトパターンである。
【図１０２】第６形態のメモリセルを含むメモリセルアレイの第２構成例（Ｃ＆Ｄ）を示す回路図である。
【図１０３】第６形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図１０４】第６形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図１０５】第６形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図１０６】第６形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図１０７】第６形態のメモリセルの製造工程における第５段階を示すデバイス断面図である。
【図１０８】第６形態のメモリセルの製造工程における第６段階を示すデバイス断面図である。
【図１０９】本発明に係る第７形態のメモリセルを示す断面構造図である。
【図１１０】第７形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図１１１】第７形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図１１２】第７形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図１１３】第７形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図１１４】第７形態のメモリセルの製造工程における第５段階を示すデバイス断面図である。
【図１１５】図３，４に示されるＮＲＯＭの読み出しメモリ電流とメモリゲート電圧との関係を示す特性図である。
【図１１６】第１形態、第２形態、及び第３形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係を示す特性図である。
【図１１７】第４形態及び第５形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係を示す特性図である。
【図１１８】第６形態及び第７形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係を示す特性図である。
【図１１９】第１、第２、第３形態のメモリセルの消去、書込み及び読み出し動作の第１のタイミングチャートである。
【図１２０】第１、第２、第３形態のメモリセルの消去、書込み及び読み出し動作の第２のタイミングチャートである。
【図１２１】第４、第５形態のメモリセルに対する消去、ＳＳＩとＤＳＩによる書込み、及び読み出し動作の第１のタイミングチャートである。
【図１２２】第４、第５形態のメモリセルに対する消去、ＳＳＩとＤＳＩによる書込み、及び読み出し動作の第２のタイミングチャートである。
【図１２３】第４、第５形態のメモリセルに対する消去、ＳＳＩによる書込み、及び読み出し動作の第１のタイミングチャートである。
【図１２４】第４、第５形態のメモリセルに対する消去、ＳＳＩによる書込み、及び読み出し動作の第２のタイミングチャートである。
【符号の説明】
１ 半導体基板
２，２−１，２−２ フローティングゲート電極
４，４−１，４−２ 拡散層
５ ワード線
６−１，６−２，６Ａ スイッチゲート電極
７，７−１，７−２ メモリゲート電極
Ｔｒｍｃ メモリトランジスタ部
Ｔｒｓｗ スイッチトランジスタ部
５１ メモリアレイ
２０，２０−１，２０−１ 反転層
ＭＣ メモリセル
【発明の属する技術分野】
本発明は、１個のメモリセルトランジスタが少なくとも２ビット分の情報を蓄積できるマルチストレージ形態の不揮発性記憶素子を有する不揮発性半導体メモリ装置、更には前記不揮発性半導体メモリ装置を内蔵したマイクロコンピュータ等の、半導体集積回路に関する。
【０００２】
【従来の技術】
不揮発性記憶素子を有する不揮発性半導体メモリ装置は、バイト単位に電気的書き換え可能なＥＥＰＲＯＭ (Electrically Erasable and Programmable Read Only Memory)、および一括消去型のフラッシュメモリが代表的である。
【０００３】
いずれの不揮発性半導体メモリ装置も電力の供給なしにメモリ情報を保持できる点から、容易に持ち運びが可能なメモリカード、および遠隔操作が可能な装置などに使われ、装置稼動の初期設定として不揮発に記憶しておくデータストーレッジ、プログラムストーレッジなどのはたらきをする。
【０００４】
不揮発性半導体メモリ装置は計算機、通信機器、制御装置、ＯＡ機器、民生機器などの分野に広く使用されているが、とくに最近ではポータブルな通信機器、銀行端末等のＩＣカード、カメラの映像記憶用メディア等に応用され、それら市場の拡大、システムの発展につれ、さらに高速書き換え、高集積、かつ高機能が求められている。
【０００５】
従来の不揮発性半導体メモリ装置すなわちＥＥＰＲＯＭとフラッシュメモリを相互に比較する。
【０００６】
ＥＥＰＲＯＭは、メモリセルがＭＮＯＳ等のメモリトランジスタとスイッチトランジスタの２トランジスタから構成される場合が多く、高集積向きではないが高機能向きである。一方フラッシュメモリは、メモリセルがメモリトランジスタの１トランジスタのみから構成され、高機能向きではないが高集積向きである。というようにＥＥＰＲＯＭとフラッシュメモリはその構造上から棲み分けされてきていると言える。
【０００７】
なお書き換えスピードをみると、ＥＥＰＲＯＭおよびフラッシュメモリとも、従来の書き込み時間は、トンネル書き込みあるいはホットキャリア書き込みのいずれかの方式を採っていて、何れもミリセカンド(ｍｓｅｃ)程度を要している。この書き換えスピードは、ＣＰＵ（中央演算装置）のナノセカンド(ｎｓｅｃ)程度の処理速度に比べて桁違いに長い動作時間となっている。
【０００８】
本発明が提供するメモリセルの説明に先立ち、本発明者が検討したところの本発明の主旨と同じ方向を目指すメモリセルがすでに提案されていので、そのメモリセル構造に対応するメモリセル構造を図３乃至図５に、およびメモリセルアレイの動作バイアスを図６乃至図９に示す。図３乃至図５に示すメモリセルの構造は、１９９８年１２月の半導体表面専門者会議(Semiconductor Interface Specialist Conference: SISC, San Diego）の招待講演にて、Nissan-Cohen博士が提示されたがドキュメントとして一般には残されてはいない。このメモリセルの構造は、１９９９年９月の固体素子国際会議(International Conference on Solid State Devices and Materials: SSDM, Tokyo) の招待講演にてBoaz Eitan博士が、その全容を一般へ向けて明らかにしており、ＮＲＯＭと呼ばれている。
【０００９】
本メモリの原理と動作を述べると、本メモリは離散的トラップをゲート絶縁膜にもつ１トランジスタ型の不揮発性半導体メモリから成って、書き込みはドレイン端でのいわゆるホットキャリア注入にて離散的トラップに局所的に書き込み、書き込みによってトラップされた電荷をトランジスタのソース側として読み出す方式である。すなわち書き込みと読み出しでは、図３に示すようにメモリトランジスタに流す電流の向きを逆とする(Reverse read)。即ち、書込みと読み出しではソース線とビット線の機能を入換えて動作させる。また図４に示すように離散的トラップに局所的に書き込むことからメモリトランジスタのチャネル内において、もう一方の端をまったく同様にメモリ機能をもたせることが可能である。すなわちメモリトランジスタの動作方向をまったく逆に入れ換え、もう一つの情報を蓄える。いわゆる２ビット／１トランジスタ型の高集積メモリセルが実現する。離散的トラップをもつゲート絶縁膜の材料として、今日明白であるのは、シリコンナイトライド膜である。図５に示すようにこのメモリトランジスタからなるセルは、最小加工寸法をＦとして表わすと、１トランジスタ当たりは４Ｆ２乗であるが、１ビット当たりは２Ｆ２乗とみなすことができる。従来の高集積向きといわれるフラッシュメモリが１ビット当たり６Ｆ２乗から１０Ｆ２乗であることにくらべると、飛躍的な高集積化を実現していると言える。
【００１０】
また図６乃至図９に、メモリセルアレイとその消去、書込み、読み出しの動作バイアスを示す。
【００１１】
消去については、ワード単位のページ消去を図６に、ブロック単位のチップ消去を図７に示す。消去は、ビット線拡散層に高電位の８Ｖを印加し、いわゆるBand-to-band tunnelingを引き起こして、ホールを注入する。図６および図７では、片方のチャネル端のみを消去する様子を示したが、チャネルの両端を同時に消去することも可能である。
【００１２】
書込みを図８に示す。チャネル内でホットになったキャリア（電子）がドレイン端でゲート方向に飛び込み、ゲート絶縁膜中の離散的トラップに捕獲される。このとき電子の飛び込む領域はごく一部であり、検出に必要な電荷量は、導体ポリシリコンのフローティングゲートを電荷蓄積部としてゲート絶縁膜中にもつ従来のフラッシュに比べて１００分の１程度で済み、書き換え時間の短縮につながる。したがってホットキャリア注入であっても高速書き換えが実現し、しかも書き換えによる絶縁膜劣化が注入電荷量が少ない分低減し、しかも仮に絶縁膜劣化が引き起ったとしてもその部分の空間的な離散的トラップから電荷がもれるのみで、蓄積電荷量の大勢に影響が少ない。したがって書換えによるデータ保持特性は減衰を受け難くなり、不揮発性メモリの高信頼性につながる。
【００１３】
次に、読み出しを図９に示す。読み出しは書込みの有無によるチャネル電流の量を検出することになるが、トランジスタのチャネル電流量はソース端にて律則される。結局、書込みの有無の検出には、検出すべき側をソース端として読み取るのがもっとも感度が高いので、読み出しの電流方向を、書込みと逆向きとするreverse readが望ましいことになる。
【００１４】
なおこの１トランジスタ型の不揮発性半導体メモリに、２ビット分の情報を蓄え、動作方向を互いに逆向きとしてチャネル両端の書込みの有無を検出する場合において、２ビット分の信号を識別する読み出しマージンが課題となる。読み出し時に、信号の”１”、”０”判定は電流の大小にて判別する電流検出方式を採ること、およびもう片方のビット情報が検出電流に干渉することがあって信号検出のマージンを狭めるということは免れない。このマージンを解析した報告が、Martino Lorenzini他、"A Dual Gate Flash ＥＥＰＲＯＭ Cell with Two-Bit Storage Capacity" IEEE Transactions on Components, Packaging, and Manufacturing Technology Part A, vol. 20, p182 (1997) に見られている。
【００１５】
書き込みについて、チャネルホットエレクトロンによりドレインサイドのゲート絶縁膜中の離散的トラップに電荷を注入する方式を図８に述べたが、別の方法としてソースサイドのゲート絶縁膜中の離散的トラップに電荷を注入する方式を述べておく。ナイトライド膜内の離散的トラップにキャリア電荷をソースサイド注入 (Source side injection; SSI) により書込む例が、Kuo-Tung Chang他、”A New SONOS Memory Using Source-Side Injection for Programming" IEEE Electron Device Letters, vol. 19, p253(1998)に見られる。そのデバイスの断面構造を図１０に示す。
【００１６】
ここでは、選択トランジスタのゲート電極サイドにメモリトランジスタをサイドウオールゲート技術により形成した構造をしている。選択トランジスタのチャネル内をドレイン電圧５Vによって加速され発生したホットキャリアが、メモリトランジスタのチャネル内に飛び込んだ瞬間に、メモリトランジスタのソースサイドにてゲート側への高電界（１２Ｖ）を感じて、ゲート電極方向に飛び込み、ゲート絶縁膜中の離散的トラップに捕獲されるという動作をする。このとき選択トランジスタのゲート電位は、しきい値より少し高め（１Ｖ）に設定し、チャネル電流は低電流の飽和領域にある。この低電流のしぼられたホットキャリアが効率よくゲート絶縁膜中の離散的トラップに捕獲されることになる。書き込みに必要なチャネル電流量を、チャネルホットエレクトロンによるドレインサイド注入にくらべると、このソースサイド注入方式は３０分の１程度で済む。したがって、 それだけ書込み時間の短縮、あるいは書き換え回数の増大など信頼性の向上につながり、このソースサイド注入による書込み方式は有効となる。課題は、選択トランジスタ（スイッチトランジスタ）をメモリセル内に組み込む必要があるが、いかにセル面積の増大を抑制するかである。
【００１７】
さて、本願発明に関係して、選択トランジスタ（スイッチトランジスタ）をメモリセル内に組み込む、高集積なメモリセルの例について述べる。１セルが双方向の動作によって２ビットの情報を持つことが可能で、図１１に示すような１セルが２つのメモリトランジスタと１つのスイッチトランジスタと２つの拡散層配線とを有する２ビット／セル型の高集積不揮発性半導体メモリ装置について述べる。この図１１に例示されるようなメモリセル（ＤＳＧセル）構造は、１９９４年の国際電子素子会議(International Electron Device Meeting）のプロシーデイング：IEDM 94, p57-60、Yale Ma et al. "A Dual-Bit Split-Gate ＥＥＰＲＯＭ(ＤＳＧ) Cell in Contactless Array for Single-Vcc High Density Flash
Memories" において明らかとなっている。
【００１８】
図１１に示した２ビット／セル型の高集積不揮発性半導体メモリ装置（ＤＳＧセル）は、シリコン基板１上に、ポリシリコンフローティングゲート電極２−１、２−２とコントロールゲート電極３−１、３−２とを有する２個のメモリセルトランジスタが形成され、その外側にソース線／ビット線に接続される拡散層４−１、４−２が形成され、前記２個のメモリセルトランジスタの間にワード線５に接続されるスイッチゲート電極８を有するスイッチトランジスタが形成される。前記２個のメモリトランジスタは前記１個のスイッチトランジスタを共有し、このスイッチトランジスタは、２つのメモリトランジスタ間に自己整合的に形成され、面積の増加をもたらさない用に考慮されている。配線用コンタクト孔をメモリセルアレイ内に持たない構造であり、この２ビット／セルはビット当たり自己整合的な１．５トランジスタ構成の高集積を実現している。
【００１９】
本２ビット／セル型の高集積不揮発性半導体メモリ装置（ＤＳＧセル）は、図１１の１セル内の２ビットのメモリに書き込みと読み出しを行う場合、チャネルに流れる電流の向きは２ビットはお互いに逆向となる。２ビットのメモリ情報の蓄積は別々のメモリトランジスタになされている。すなわち１セル内の２ビットのメモリ動作は、逆向きに対称的になされる。書き込みはホットキャリア書き込み方式をとるが、従来のチャネル方向以外に、スイッチトランジスタのはたらきによりゲート方向も高電界となり、いわゆるソースサイド注入方式による書き込みによって高速化を実現している。
【００２０】
また本２ビット／セル型の高集積不揮発性半導体メモリ装置（ＤＳＧセル）の消去は、図１１のゲート電極３−１、３−２と平行に走っているビット線、ソース線用の拡散層４−１、４−２との間にかかる高電界によってフローティングゲート電極２’−１、２’−２から電子を引き抜く方式がとられる。そのため図１１に示されたメモリセルは、ビット線に沿ってメモリセルはすべてが消去されることとなる。この状況は、メモリセルアレイにおける選択セルと非選択セルへのバイアス関係を示した図１２から明らかである。すなわち、ビット線１列の両側に沿うメモリトランジスタ（Ａ１、Ｃ１、Ｂ１、Ｄ１）の消去がすべて同時に実行され、ビット単位あるいはバイト単位の書き換えは不可であり、ブロック単位の消去が行われることになる。
【００２１】
【発明が解決しようとする課題】
ところで、図３から図５に示したメモリセル(ＮＲＯＭ)では、飛躍的な集積度を提案しており、書込み電荷量もゲート絶縁膜中の離散的トラップを用いていることから、従来の１００分の１程度にて済んでいるが、書き込みはチャネルホットキャリア注入方式であり、書き込み電流は、ソースサイド注入方式にくらべて３０倍程度を要する。また読み出しが累積するにつれ、非選択セルにデイスターブがかかることになり、信号マージンの劣化となりやすい。さらに、図６から図９に示したメモリセルアレイのバイアス関係から理解できるように、ソース線とビット線を入れ換えて動作させる仮想接地(virtual ground)方式であるので、とくに読み出し時に、所定のチャネルを通じて検出されるチャネル電流以外に、半導体表面を伝わる表面電流までも検出してしまう虞がある。
【００２２】
図１０には、ゲート絶縁膜中に離散的トラップを用いるソースサイド注入方式のメモリトランジスタを示したが、ソース／ドレインが固定された片方向動作方式であることまでは示されているが、実際のメモリセルアレイの構成が明かとされていない。
【００２３】
図１１および図１２に示したメモリセル（ＤＳＧ）では、従来の技術にてすでに述べたようにメモリトランジスタのゲート電極とソース線／ビット線が平行に走っているため、ワード線単位の消去が不可能である。また、蓄積部としての導体のフローティングゲート電極２’−１、２’−２は他のメモリセルとは独立した電極から成っている。
【００２４】
さらに、図１１のメモリセルは、フローティングゲート電極２’−１、２’−２を覆うようにメモリトランジスタのゲート電極３−１、３−２が配線されている。そのため、ゲート電極上を横切るワード線５とフローティングゲート電極２’−１、２’−２の加工は自己整合的な重ね切りによる加工ができない。そのため、重なるべきフローティングゲート電極２’−１、２’−２とワード線５との加工には、加工合わせが必要となり、その合わせ余裕分の面積が増大する。最小加工寸法Ｆにて表わすと、図１１のメモリセルではビット当たりのセル面積が、合わせ余裕分の面積増の結果５．４Ｆ２乗になると報告されている。図１１のメモリセルは、高集積を実現しているとは言え、加工上合わせを必要としない場合の４Ｆ２乗に比べると３５％の面積増大となっている。
【００２５】
本発明の目的は、所定のチャネルを通じて検出されるチャネル電流以外の表面電流を検出する虞の少な不揮発性メモリを有する半導体集積回路を提供することにある。
【００２６】
本発明の別の目的は、マルチストレージ形態の不揮発性メモリセルに対しワード線単位の消去を可能にすることにある。
【００２７】
本発明の更に別の目的は、チップ面積の増大を抑えてマルチストレージ形態の不揮発性記憶素子を実現できる半導体集積回路を提供することにある。
【００２８】
本発明は、高集積、高速、高信頼な不揮発性半導体メモリを有する半導体集積回路を提供しようとするものである。
【００２９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００３０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００３１】
すなわち、本発明は離散的にトラップを含むゲート絶縁膜を用い、局所的な書込みによって１個のメモリトランジスタ部は、少なくとも２ビット分の情報を蓄積できるマルチストーレッジ(multi-storage)セルをなし、蓄積電荷量を導体のフローティングゲート電極よりも飛躍的に少なくする。
【００３２】
書込みは、少なくともソースサイド注入方式にて行い、書込みの効率をチャネルホットエレクトロンのドレインサイド注入方式よりも高め、書込みに必要なチャネル電流の低減をはかり、書込み可能なビット数を増大させ、しいてはチップ書き込み時間の短縮、書込え回数の増大をはかる。
【００３３】
ソースサイド注入方式を実現するのに必要なスイッチトランジスタ部を、メモリセル内にメモリトランジスタと自己整合的に形成し、面積の増大を抑制する。また、このスイッチトランジスタ部の配線を工夫して、仮想接地に起因して流れる表面リーク電流がソース線／ビット線に流れ込むのを遮断する。
【００３４】
メモリトランジスタのゲート電極はワード線と接続することにより、少なくともワード単位の書き換えを可能とする。
【００３５】
メモリトランジスタ部とスイッチトランジスタ部とからなるメモリセルにおいて、ソースサイド注入にて書込んだ蓄積電荷の保持特性を確保し、しかも消去を可能とする１つの方法として、蓄積電荷をメモリトランジスタ部のメモリゲート電極側すなわちワード線側へ引き抜く方式をとる。そのために、離散的トラップをもつゲート絶縁膜たとえばナイトライド膜の上下に設けるシリコン酸化膜の厚さについて、下部の酸化膜を上部の酸化膜よりも厚く設けるようにする。
【００３６】
ここで本発明によるメモリセルの数種類の構造を列挙する。第１のメモリセル構造は、１個のメモリセルが、１個のメモリトランジスタ部と、２個のスイッチトランジスタ部と、２個の拡散層配線とから成る構造を有する。前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、前記２個の拡散層配線はソース線及びビット線をなし、前記２個のスイッチトランジスタ部のスイッチゲート電極が前記ソース線及びビット線に沿って延在される。
【００３７】
第２のメモリセル構造は、１個のメモリセルが、１個のメモリトランジスタ部と、２個のスイッチトランジスタ部と、２個のトランジスタ反転層配線とから成る構造を有する。前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、前記２個のトランジスタ反転層配線はソース線及びビット線をなし、前記２個のスイッチトランジスタ部と前記ソース線およびビット線をなす２つのトランジスタ反転層配線とがそれぞれ互いにゲート電極を共有する。
【００３８】
第３のメモリセル構造は、１個のメモリセルが、１個のメモリトランジスタ部と、１個のスイッチトランジスタ部と、１個のトランジスタ反転層配線と、１個の拡散層配線とからなる構造を有する。前記メモリトランジスタは離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、前記１個のトランジスタ反転層配線はソース線をなし、前記１個の拡散層配線はビット線をなし、前記１個のスイッチトランジスタ部と前記ソース線をなす１個のトランジスタ反転層配線が互いにゲート電極を共有する。
【００３９】
第４のメモリセル構造は、１個のメモリセルが、２個のメモリトランジスタ部と、１個のスイッチトランジスタ部と、２個の拡散層配線とからなる構造を有する。前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、前記２個の拡散層配線がソース線およびビット線をなし、かつ前記１個のスイッチトランジスタ部のスイッチゲート電極が前記ソース線及びビット線に沿って延在される。
【００４０】
【発明の実施の形態】
本発明に係る半導体集積回路が採用する不揮発性メモリセルの基本的な形態は、図１に例示され、離散的にトラップを含むゲート絶縁膜２及びメモリゲート電極（コントロールゲート電極とも記す）７を有するメモリトランジスタ部Ｔｒｍｃを有し、その両側に、スイッチゲート電極６−１，６−２を備えた選択トランジスタ（スイッチトランジスタ）部Ｔｒｓｗを備えて構成される。このメモリセルは、情報電荷を蓄える蓄積部としての離散的にトラップを含むゲート絶縁膜２に、局所的な書込みを行い、１メモリセルは少なくとも２ビット分の情報を蓄積するマルチストーレッジ(multi-storage)セルをなす。メモリセルは、ソースサイド注入方式を実現するためにスイッチゲート電極６−１，６−２を備えたスイッチトランジスタ部Ｔｒｓｗを有し、メモリトランジスタ部Ｔｒｍｃはそれと自己整合的に形成される。メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７はワード線５に接続する。
【００４１】
図２には半導体集積回路が採用する不揮発性メモリセルの別の基本的な形態を示す。図２に例示される構造のメモリセルは、基板１上に、スイッチゲート電極６を備えた選択トランジスタ（スイッチトランジスタ）部Ｔｒｓｗを有し、その両側に、離散的にトラップを含むゲート絶縁膜２−１、２−２とメモリゲート電極７−１，７−２とを持つメモリセルトランジスタ部Ｔｒｍｃが形成され、その外側にソース線／ビット線に接続される拡散層４−１、４−２が形成される。この構造においては、少なくとも２個のメモリトランジスタ部Ｔｒｍｃのメモリゲート電極７−１，７−２はワード線５と接続することにより、ワード単位の書き換えが可能にされる。
【００４２】
以上が本発明の基本的骨子であるが、以下に発明の実施の形態として、実施例を述べる。なお、便宜上、本発明が提供する不揮発性半導体メモリをＳ（Super）ＥＥＰＲＯＭと呼び、その基本型、改良型、拡張型、および変形型についての複数の実施例は、番号付けと付加文字によって発明の実施の形態の中で区別する。
【００４３】
《不揮発性半導体メモリ装置》
図１３を用いて、不揮発性半導体メモリ装置のブロック構成を説明する。不揮発性半導体メモリ装置は、メモリセルがマトリクス配置されたメモリアレイ部５１を有する。メモリセルアレイ部５１に配置されたメモリセルは、例えば、ソース電極、ドレイン電極が列毎にデータ線が接続され、スイッチゲート電極が列毎にスイッチゲート制御線に配置され、メモリゲート電極が行毎にワード線に接続される。メモリアレイ部５１の前記データ線は、一方においてデータロードラッチ回路５２に接続され、他方においてＹゲートセンスアンプ部５３に接続される。Ｙゲートセンスアンプ部５３はアドレスバッファ５７に受けたＹアドレス（カラムアドレス）をＹデコーダ５６でデコードし、これによって形成された選択信号でＹゲートセンスアンプ部５３のデータ線を選択させ、選択されたデータ線と入出力バッファ回路５４との間でデータの入出力が可能にされる。また、ワード線及びスイッチゲート制御線はワード／スイッチデコーダ５５に接続される。ワード／スイッチデコーダ５５はアドレスバッファ５７で入力したアドレスをデコードし、そのデコーダ結果などを用いてワード線及びスイッチ制御線選択信号を生成する。またチップ選択、読み出しモード、書込みモード、消去モードは、モード制御回路５８が外部からのコマンド若しくはストローブ信号の状態にしたがって制御する。このとき書込みあるいは消去モードでは、電源回路５９から高電圧昇圧回路６０を通して書込みや消去のプログラムに要する高電圧を発生させる。ノイズなどの不慮の誤動作によって高電圧が発生しデータが破壊されないように、データ保護回路６１を通して、データロードタイミングコントーラ６２および消去制御回路６３に必要な高電圧が与えられる。消去制御回路６３はモード制御回路５８による消去選択の指示に応答して消去動作を開始させる。書込みデータは入出力バッファ５４からデータロードラッチ５２にラッチされ、データロードタイミングコントローラ６２による書込みタイミングに同期してデータロードラッチ５２からメモリアレイ５１に書込みデータが供給される。データロードタイミングコントローラ６２はビット線とソース線の切り換えを内部タイミングにしたがって行なう。書込み消去のプログラムに要する時間は、マクロコンピュータ（マイコンとも称する）のクロック周波数にくらべると桁違いに大きい。このようなとき、不揮発性半導体メモリ装置はマイコンとバスが切り離され、マイコンに対して不揮発性半導体メモリに対するのとは別の制御動作を許容できるようにするために、不揮発性半導体メモリ内部の制御で行われる書込み・消去動作の終了は書込み・消去検知回路６４によって外部に与えられるようになっている。要するに、レディー／ビジー信号を外部の出力可能になっている。マイコンは、レディー／ビジー信号により不揮発性半導体メモリがレディー状態になたとき、アクセス制御を行えばよい。
【００４４】
《メモリセルの第１形態》
マルチストーレッジ形態の不揮発性メモリセルの第１形態として、書き込み時間の高速化、読み出しディスターブ、および双方向信号読み出しマージンの拡大を解決するために、メモリトランジスタＴｒｍｃ部の両サイドにスイッチトランジスタ部Ｔｒｓｗを設けたようなメモリセル構造を採用する。両サイドにスイッチトランジスタ部Ｔｒｓｗを設けることにより、集積度の低下はある程度犠牲にせざるを得ないが、自己整合技術を用いることにより集積度低下を抑制する構造を図１４乃至図１６に例示する。尚、本明細書においてトランジスタ部の語は本発明に係るマルチストーレッジ形態の不揮発性メモリセルの構造を理解し易く表現するために用いる便宜的表現であり、完全なトランジスタを意味せず、ゲート構造に着目した表現と理解されたい。
【００４５】
図１４乃至図１６に示されるメモリセルは、基板１上に、離散的にトラップを含むゲート絶縁膜２とメモリゲート電極７とを持つメモリトランジスタ部Ｔｒｍｃを有する。前記離散的にトラップを含むゲート絶縁膜２はたとえばシリコンナイトライド膜によって構成される。メモリトランジスタ部Ｔｒｍｃの両側にスイッチゲート電極６−１，６−２を備えたスイッチトランジスタ部Ｔｒｓｗ、Ｔｒｓｗが形成され、その外側にソース線／ビット線に接続される拡散層４−１、４−２が形成される。即ち、そのメモリセルは、両サイドのスイッチトランジスタ部Ｔｒｓｗ、Ｔｒｓｗの間にメモリトランジスタ部Ｔｒｍｃが埋め込まれ、外側にビット線／ソース線を構成する拡散層４−１，４−２が形成される。このメモリセル構造において、隣のセルとはビット線／ソース線を共有する。このことから図１６に示すように１個のメモリセルの面積は８Ｆ２乗となるが、２ビット分の情報を蓄えるので、１ビット当たりは４Ｆ２乗とみなすことができる。従来のＥＥＰＲＯＭおよびフラッシュメモリのうち最小のメモリセル構造は６Ｆ２乗程度であるから、それに比べると、図１４乃至図１６に例示されるメモリセルのサイズは小さくされている。
【００４６】
書き込み動作について説明すると、いわゆるソースサイドインジェクションという方式を採り、マイクロ秒（μｓｅｃ）程度と大幅な書き込み高速化を実現している。この高速化の理由は、書き込み時に最初のスイッチトランジスタ部Ｔｒｓｗの絞られたチャネルをキャリアが通過するとき加速されてエネルギが高められ、つづいてメモリトランジスタ部Ｔｒｍｃのチャネルに飛び込んだキャリアはさらにメモリトランジスタ部Ｔｒｍｃに印加されている高バイアスをメモリゲート電極７方向に感じて、どんどん前記離散的にトラップを含むゲート絶縁膜２に飛び込んで行き、離散的トラップに捕獲される。ソースサイドインジェクションはチャネル方向で極めて狭い領域で行われると考えられているが、飛び込んだ電荷が離散的トラップに捕獲されてその位置に固定されるような場合、捕獲された電荷のセルフポテンシャルによってソースサイドインジェクションの位置は時事刻々変化していき結局メモリトランジスタ部のソース領域にある程度の分布をもって電荷は蓄積されることになる。また大幅な書き込み高速化がもたらす重要な点は、端に応用面のみの利点に留まらず、ホットキャリア書き込みによる書き換え劣化がその時間に比例して抑制されることである。
【００４７】
また読み出し時には、半選択メモリセルのスイッチトランジスタＴｒｓｗ，Ｔｒｓｗは読み出し電圧の影響をカットし、読み出しディスターブを回避する働きを行う。さらに読み出し側のスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極の電圧を高めることにより、信号検出のマージンを拡大させることが可能である。なお、図３乃至図５に示した１トランジスタ型の不揮発性半導体メモリでは、書き込みと読み出しにて、メモリトランジスタ部のチャネル電流の向きが互いに逆であったが、図１４乃至図１６にて提供するメモリセル構造では、ソース側に書き込むので読み出しのチャネル電流もそのまま同じ方向を用いる。
【００４８】
図１４乃至図１６の本発明が提供するところのメモリセルにてセルアレイを構成したときの動作バイアスの第１の例を図１７乃至図２０に、第２の例を図２１乃至図２４に示す。いずれもメモリトランジスタ部Ｔｒｍｃのメモリゲート電極７を代表的に示されたワード線５Ｌｉ，５Ｌｊに接続している。これとクロスして代表的に示されたビット線／ソース線４Ｌｉ、４Ｌｊ，４Ｌｋを設けている。さらに両サイドのスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６−１，６−２に接続される代表的に示されるスイッチング制御線６Ｌｉ〜６Ｌｌもワード線５Ｌｉ，５Ｌｊにクロスさせている。
【００４９】
図１７にはページモードの消去のバイアス関係が示される。選択したワード線５Ｌｊのみに比較的大きいプラスバイアスの９Vを印加し、他にはすべて０Ｖを印加している。選択されたメモリトランジスタの消去は、トラップされていた電子がメモリゲート側からの大きい正バイアスによってメモリゲート電極側へ引き抜かれる。図１８はすべてワード線５Ｌｉ，５Ｌｊにプラスバイアスの９Ｖを印加し実行される。すなわち消去は、ワード線単位（ページ単位）と全チップ単位の２通りが可能である。図１７はワード線単位、図１８はチップ単位の消去になる。
【００５０】
図１９は書き込みを示す。選択すべきメモリセルのソース側のスイッチゲート電圧はスイッチング制御線６Ｌｉを介して１．５Ｖ、ドレイン側のスイッチゲート電圧は制御線６Ｌｊを介して３Ｖ、メモリトランジスタ部Ｔｔｍｃのメモリゲート電極はワード線５Ｌｊを介して６Ｖにされて、書き込みが行われる。
【００５１】
図２０は読み出しを示す。選択されるべきメモリセルのメモリゲート電極にはワード線５Ｌｊを介してに３Ｖ、両サイドのスイッチトランジスタのスイッチゲート電極にも制御線６Ｌｉ，６Ｌｊを介して３Ｖ、ドレイン電極に接続されるビット線／ソース線４Ｌｊには１．５Ｖを印加して、読み出しが行われる。あるいは読み出し時に、ソース電極側のスイッチトランジスタのゲート電圧に制御線６Ｌｉを介して３Ｖ、ドレイン側のスイッチトランジスタのゲート電極に制御線６Ｌｊを介して電圧を４．５Ｖを印加し、２ビット／セルの読み出しマージン拡大をはかることができる。
【００５２】
図２１乃至図２４に示した方式では、隣接するメモリセルのスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極を短絡する。図２１乃至図２４に示されているように、消去、書き込み、読み出しの動作は可能である。この方式の決定的な利点は、図４４にて述べるが、最小の光加工寸法以下で形成しているサイドウオールゲートで形成したときのスイッチトランジスタ部と周辺回路とにおいてその接続の形成が容易となる点にある。ここで図２４の読み出しにおいて、ビット線側のスイッチトランジスタ部のゲート電圧を４．５Ｖ高めているのは、読み出しマージンを拡大するためである。また、隣接するメモリセルのスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極を短絡した事によって、図２３に示される書き込み半選択のメモリセル（５Ｌｊ，６Ｌｋ，６Ｌｌに接続されたメモリセル）が存在する。この書込み半選択のメモリセルには図２３から明らかなようにディスターブがかかっているが、ソースサイドインジェクションによる書き込み高速化によって、ディスターブの影響は非常に弱いといえる。
【００５３】
なお、図１７、図１８、図２１、及び図２２においてメモリゲート電極、ビット線／ソース線に対応して記載された電圧、特に括弧内記載の値は、基板と前記離散的にトラップを含むゲート絶縁膜との間のゲート酸化膜厚が１．８ｎｍにて基板側に電荷を引き抜いて消去することを想定したものであり、括弧外記載の値は、基板と前記離散的にトラップを含むゲート絶縁膜との間のゲート酸化膜厚が５ｎｍにてワード線（ゲート電極）側に電荷を引き抜いて消去することを想定したときのものである。
【００５４】
図１７乃至図２４の説明ではメモリトランジスタ部Ｔｒｍｃに一方のソースに対するソースサイドインジェクションによる書込みを例示しているが、バイアス条件を左右入換えることによって、メモリトランジスタ部Ｔｒｍｃのソース・ドレイン電極を左右入換えて、反対側の端部に対するソースサイドインジェクションによる書込みを行なう事が可能であることは言うまでもない。図１４、図１５の拡散層４−１，４−２に付されたＳｏｕｒｃｅ、Ｄｒａｉｎの語は相互にバイアス条件をソース・ドレイン電極間で入換えるときの相対的な電極名である。
【００５５】
図１７乃至図２４を用いて説明したところの、消去、書込み、および読み出しについてメモリセルアレイのバイアス関係を形成する動作手順を説明する。
【００５６】
図２５はメモリセルアレイ５１の詳細な一例とその周辺回路を具体的に例示し、また図２６は動作手順の概略を記している。
【００５７】
図２５において、ワード線デコーダ５５−１はワード線５Ｌの選択信号を形成し、スイッチデコーダ５５−２はスイッチング制御線６Ｌの選択信号を形成する回路であって、図１３のワード／スイッチデコーダ５５に含まれる。データラッチ回路５２は図１３のデータロードラッチ５２と同じであり、ソース線・ビット線デコーダ６２は図１３のデータロードタイミングコントローラ６２と同じであると理解されたい。
【００５８】
アクセス動作手順は、図２６に例示されるように、まずデータ処理システム若しくはメモリシステムの中でそのメモリチップが選択されることから始まる（Ｓ１）。つぎにアクセスは、書込み指示か／読み出し指示かの信号が入り、チップ内のアドレスを指定する信号が取り込まれる（Ｓ２）。指定されたアドレスに蓄えられている旧データが新データに書き換えられる場合は、旧データの消去が必要である（Ｓ３）。この消去は、ワードが選択されたときに、そのワードのみを書込み前に消去する場合もある。あるいは、ブロック単位のメモリがあらかじめ消去されているところに、書き込みにいく場合もあり、そのときは書き込みの直前の消去は不要である。つぎに書込まれるべき新しい入力データが、データラッチされ（Ｓ４）、メモリセルの書込み動作に入る（Ｓ５）。旧データを一部残す場合は、消去前に旧データをデータラッチ５２に退避しておき、部分的に新データとデータの入れ換えをデータラッチ５２の内部で行い、指定されたアドレスのメモリに書込みにいくことも可能である。書込みは、通常マイクロプロセッサのクロック時間よりも長い時間を要するので、メモリチップは、書き込み中であることを示す前記レディー／ビジー信号を持っている。これによって書込み終了を検出すると、マイクロプロセッサはメモリチップをアクセス制御し、書込まれている不揮発性のデータをリード可能する（Ｓ６）、という手順を採ることができる。
【００５９】
以上は、通常の不揮発性半導体メモリチップの動作では一般的な動作であるが、本発明が提供するメモリセルは、１個のメモリセルに２ビットを蓄積するマルチストレージ型のメモリセルであり、メモリセルへの書込みあるいは読み出しは１度に２回なされることがある。この場合は、ソース線／ビット線の相互の入れ換え、２つあるスイッチトランジスタ部Ｔｒｓｗのそれぞれのゲート電位の入れ換え、それらに伴う周辺回路の動作の変更が必要であるが、それらはアドレス信号を受けて制御される。
【００６０】
図１１９及び図１２０には１個のメモリセルに２ビットの情報を蓄積する場合の動作がタイミングチャートによって示される。各図においてｂｉｔ＃１，ｂｉｔ＃２は１個のメモリセルの２ビットの情報を意味する。図１１９に例示されるように、１個のメモリセルを一つのアドレスで指定し、１個のメモリセルに対して２ビットのデータｂｉｔ＃１，ｂｉｔ＃２をデータラッチ５２にラッチさせる。消去（Ｅｒａｓｅ）の後、メモリセルのソース・ドレイン電極に対するバイアス電圧条件を相互に入換えながら一方のソースサイドに対してｂｉｔ＃１を書込み、他方のソースサイドに対してｂｉｔ＃２を書込む。読み出しでは、書込みサイドをソースとして動作される。ソース線とビット線の切り換え状態は図１２０に明瞭に示されている。図１２０において、基板とナイトライド膜のような前記離散的にトラップを含むゲート絶縁膜との間の酸化膜厚が１．８ｎｍのときの消去は、基板側へ電子を引く抜き、ゲートバイアス−を６Ｖ、基板側を３Ｖとしている。前記酸化膜厚が５ｎｍのときの消去はゲート側へ電子を引く抜き、ゲートバイアス電圧が９Ｖ、基板側を０Ｖとしている。
【００６１】
上述のように１個のメモリセルに２ビットの情報を蓄積した場合、データ読み出しでは、１個のメモリセルに蓄えられた情報を読み出すのに、読み出し方向を入れ替えるにしても片方のビットの情報が他方のビットの情報読み出しに影響を与えることになる。図１１６にはその影響が解るように読み出しのメモリ電流とメモリゲート電圧の関係が例示される。読み出しは書込まれたサイドをソース側として読むのが原則である。図１１６の（Ａ）は図１４の右向き読み出し時における電流・電圧特性を示し、図１１６の（Ｂ）は図１５の左向き読み出し時における電流・電圧特性を示す。各図において、“０”は消去状態、“Ｑ”は書込み状態を意味し、“００”、“０Ｑ”、“Ｑ０”、“ＱＱ”の左側ビットは前記離散的にトラップを含むゲート絶縁膜の左サイドトラップの状態、右側ビットは前記離散的にトラップを含むゲート絶縁膜の右サイドトラップの状態を意味している。図より明らかなように、マルチストレージタイプのメモリセルにおける片方のビットの情報が他方のビットの情報読み出しに影響を与えるが、（Ａ）と（Ｂ）の夫々における４種類の状態を、ワード線電圧と電流検出型のセンスアンプの感度とを適当に決める事によって明確に識別可能である。
【００６２】
図２７乃至図３４にはメモリセルアレイ５１の各種構成が例示される。その構成は（Ａ）〜（Ｄ）の４種類に大別され、夫々のレイアウトと等価回路が図示されている。
【００６３】
それぞれのメモリセルアレイ５１には、ワード線８本とメモリゲート８個をメモリセルアレイの最小単位として２個ならべて示している。メモリセルアレイの活性領域を８、スイッチトランジスタ部のゲート配線を６Ｌａ、ワード線を５Ｌ、ソース／ビット線拡散層を４とする。スイッチトランジスタ部のゲート配線６Ｌは接触孔６Ｃを通してスイッチゲート電極は緯線６Ｌにワード線５Ｌの８本毎にたばねられ、ソース／ビット線拡散層４は接触孔４Ｃにソース／ビット線４Ｌに接続する。ＭＣは一つのメモリセルを示す。
【００６４】
図２７及び図２８に示すメモリセルアレイでは、隣接するメモリセルのスイッチトランジスタ部Ｔｒｓｗのゲート電極配線６Ｌは共通とされ、同一メモリセル内のスイッチトランジスタ部Ｔｒｓｗのゲート配線を独立とすべく、スイッチゲート配線６Ｌａが８本のワード線５Ｌの上下に夫々配置されている。このように短絡したスイッチトランジスタ部Ｔｒｓｗのゲート配線では、隣接するメモリセルのメモリトランジスタ部とスイッチトランジスタ部のゲート電極に同様な電位が印加されることになるので、ソース／ビット線拡散層４の電位のあたえ方にて隣接するメモリセルとの動作上の区別を行う。すなわちアクセスするメモリセルのソース線を接地電位とし、隣接するアクセスしないメモリセルのソース線は電位の供給をオフとするようにして、アクセスするメモリセルのみ活性にさせる。メモリセルの動作にともない、ソース／ビット線４Ｌを入れ換えることも行うが、このような配線接続は仮想接地方式と呼ばれている。
仮想接地方式を採用する場合、ソース／ビット線４Ｌが浮遊電位となり、メモリセルアレイ内にて浮遊電荷が意図しない過渡電流となって、誤読み出しの原因になったりすることがある。このような過渡電流の流れを防止するために、つぎに図２９および図３０に示すメモリセルアレイ（Ｂ）では、最隣接するメモリセルの一方のスイッチトランジスタのゲート電位を完全にオフとするため、８本のワード線５Ｌの上下に夫々２本ずつスイッチゲート配線６Ｌａを配置し、スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ｌを交互に別々のスイッチゲート配線６Ｌａに接続するようになっている。図２７及び図２８の構成に比べてスイッチトランジスタ部Ｔｒｓｗのスイッチゲート配線６Ｌａの数は倍になるが、近隣のメモリセルから浮遊電荷が伝達され、過渡電流を生ずる事に起因する誤読み出しの低減が可能になる。
【００６５】
図２９及び図３０のようにスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌ、６Ｌを交互に別のスイッチゲート配線６Ｌａに短絡するようにすると、スイッチゲート配線６Ｌａの配線数が増し、メモリセルアレイ５１の面積が増大してしまう。このような面積の増大を防止するには、図３１及び図３２に示すメモリセルアレイ（Ｃ）を採用してよい。図３１及び図３２に示される構成は、ソース／ビット線４Ｌ方向に延在して隣接する最小単位のメモリセルアレイ部分５１Ａ，５１Ｂの間でスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌを共有させる。共有する配線数は、上下両側に隣接するメモリセルアレイ間で夫々半分ずつ分担することになる。これは平面的な配置からやむをえない配線である。しかしスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌを共有化することでメモリセルアレイの面積の減少をもたらすことになる。
【００６６】
ソース／ビット線４Ｌの延在方向両側に隣接するメモリセルアレイ部５１Ａ，５１Ｂにおいては、ソース／ビット線拡散層４の共有化も可能であり、図３３および図３４に示すメモリセルアレイ（Ｄ）では、ソース／ビット線の拡散層４からソース／ビット線４Ｌに接続する接触孔４Ｃを、スイッチゲート配線６Ｌａの間に配置することが可能である。このようなメモリセルアレイを採用することにより、面積の減少をすすめることもできるが、最大の利点は接触孔４Ｃの数を半減させることができる。接触孔４Ｃのような加工の数を減らすことはそれだけ加工の負荷が軽くなり、加工不良の発生率が低下し、信頼性および生産性が高まることになる。
【００６７】
図３５乃至図４０には図１４乃至図１６で説明したメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【００６８】
図３５はシリコン半導体基体１上にスイッチトランジスタ部Ｔｒｓｗ用のゲート絶縁膜１１、さらにスイッチゲート電極材料６を堆積したところまでを示す。ここでは、ゲート絶縁膜１１はシリコン半導体基板１を高温熱酸化にて形成した厚さ２０ｎｍの薄いシリコン熱酸化膜を用いたが、酸窒化膜など他の絶縁膜の採用も可能である。ゲート電極材料６には、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。
【００６９】
図３６はゲート電極材料６を加工してスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６−１、６−２、６−３お６−４を形成し、レジスト１２−１、１２−２、１２−３にてビット線部をイオン打ち込みのためにマスクして、ビット線部に高濃度拡散層４−１、４−２を、ヒ素（Ａｓ）及びリン（Ｐ）をイオン打ち込みによりドープして形成したところを示す。
【００７０】
図３７はイオン打ち込みに使用したレジストマスクを除去し、比較的低温の７００℃にてウェット熱酸化を施したところまでを示す。このとき形成される熱酸化膜は、多結晶シリコン薄膜によるスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６−１、６−２、６−３、６−４および高濃度にヒ素（Ａｓ）およびリン（Ｐ）がイオン打ち込みされているビット線部４−１、４−２に対しては選択的におよそ１００ｎｍ程度と厚くなるが、シリコン半導体基体１上に直接形成される熱酸化膜は２０ｎｍ程度と薄い。この形成される熱酸化膜の膜厚の違いは、酸化されるシリコンの結晶性によっている。
【００７１】
図３８はシリコン半導体基体１上に直接形成され２０ｎｍ程度と薄いた熱酸化膜を除去したところまでを示し、メモリトランジスタ部Ｔｒｍｃにシリコン半導体表面をむき出しとしている。
【００７２】
図３９はメモリトランジスタ部Ｔｒｍｃを形成するために、厚さ１．８ｎｍ又は５ｎｍのトンネル酸化膜１２をメモリトランジスタ部のシリコン半導体表面上に形成し、つづいて離散的トラップを有するシリコンナイトライド膜２を厚さ１５ｎｍ堆積し、さらに酸化膜１３を形成し、さらにメモリゲート電極７の電極材料材を堆積したところまでを示している。このとき酸化膜１３の形成には、シリコンナイトライド薄膜の表面部を高温熱酸化して形成してもよいが、ここではＣＶＤ法にて堆積した厚さ３ｎｍのＣＶＤ熱酸化膜を用いた。メモリゲート電極７の電極材料にはドープした厚さ３００ｎｍの多結晶シリコン薄膜を用いた。またこのメモリトランジスタ部のメモリゲート電極７の電極材料は、メモリセルアレイのワード線を兼ねるので、低抵抗が望ましくタングステンＷなどのメタル電極を使った。
【００７３】
なお、図３９はゲート電極材７をワード線５に加工した後の断面、すなわち図１６のＡ−Ａ’部の断面を示している。図４０はワード線５の間、すなわち図１６のＢ−Ｂ’部の断面を示している。ワード線５の間ではゲート電極材が除去されたのみで、離散的トラップを有するシリコンナイトライド膜は残されている。これはメモリゲート下にて蓄積された電荷は横方向には伝導性がないためである。図３９および図４０に示した後は、通常の半導体ＬＳＩの製造方法にしたがって層間絶縁膜、上層のメタル配線等が施される。
【００７４】
《メモリセルの第２形態》
図４１乃至図４３にはメモリセルの第２形態が例示される。同図に示されるメモリセルは、サイドウオールゲート技術を用いて、メモリトランジスタ部Ｔｒｍｃの両サイドにスイッチトランジスタ部Ｔｒｓｗを自己整合的に設けられた構造を有している。この場合、スイッチトランジスタ部Ｔｒｓｗのゲート長は、最小加工寸法Ｆの１／２程度に加工できるので、図４３から明らかなようにメモリセルは６Ｆ２乗であるが、１ビット当たりは３Ｆ２乗とみなすことができ、従来にくらべれば半分程度のセルサイズが実現され、高集積を達成する事が可能になる。メモリセルの中のトランジスタの配列と結線は、図１４乃至図１６にて提供するメモリセルの場合とまったく同じであるので、高速書き込み、書き込み劣化低減、読み出しディスターブの回避、信号検出のマージン拡大等が実現している。
【００７５】
図４４には図４１乃至図４３の構造を有するメモリセルにおいて最小の光加工寸法以下で形成しているサイドウォールゲート６−１，６−２のスイッチトランジスタ部Ｔｒｓｗと周辺回路とにおいてその接続形態が例示される。サイドウォールゲート６−１，６−２はメモリゲート電極７の側壁部に厚く形成された電極材を垂直方向に一様にエッチングしていったときに残った電極材を利用している。サイドウオールゲート電極の幅のおよそ２倍以下の幅の溝を設ければ、そこに埋められた電極材は平坦部に堆積した膜厚よりも厚く形成されるので垂直の異方性エッチをおこなった場合、溝の間では電極材が残ることになる。しかも溝の形状に沿うので自己整合的あり、サイドウォールゲートとの接続は容易である。図４４では、メモリアレイ内でサイドウォールゲート電極６−１，６−２の配線長が長くなることにより電気抵抗が増大するのを防止するため、途中にコンタクトホール６Ｃを介してシャントを設ける構造が示される。この構造は他の回路部分のレイアウトにも使用できる。
【００７６】
図４５乃至図５１には図４１乃至図４３で説明したメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【００７７】
本メモリセル構造は、メモリトランジスタ部Ｔｒｍｃの両サイドに、サイドウォールゲート技術を用いて、スイッチトランジスタ部Ｔｒｓｗを形成することになる。したがってメモリトランジスタ部Ｔｒｍｃの形成をはじめに行う。
【００７８】
図４５は、シリコン半導体基体１上にメモリトランジスタをはじめに形成するために、厚さ１．８ｎｍ或いは５ｎｍのトンネル酸化膜１２の形成、離散的トラップを有する厚さ１５ｎｍのシリコンナイトライド膜のようなゲート絶縁膜２の堆積、厚さ３ｎｍの酸化膜１３を形成、厚さ３００ｎｍ多結晶シリコンのゲート電極材７を堆積、さらに後の加工にて必要となる薄い酸化膜１４、ナイトライド膜１５、及び薄い酸化膜１６を形成したところまでが示される。
【００７９】
図４６は、メモリトランジスタ部Ｔｒｓｗを形成するためにゲート長に沿って異方性エッチ加工を施し、露出したシリコン半導体基体１上にスイッチトランジスタ部Ｔｒｓｗ用の厚さ２０ｎｍのゲート絶縁１１−１、１１−２及びメモリトランジスタ部Ｔｒｍｃの側面部を構成する厚さおよそ１００ｎｍの熱酸化膜１１−３、１１−４、１１−５、１１−６を同時に形成する。さらにスイッチトランジスタ部Ｔｒｓｗのサイドウォールゲート電極材６−１，６−２，…のため厚さ４００ｎｍの多結晶シリコンを堆積し、さらにビット線部を、高濃度拡散層４−１、４−２にヒ素（Ａｓ）およびリン（Ｐ）をイオン打ち込みよりドープして形成する。メモリトランジスタＴｒｍｃ部の側面部には、多結晶シリコンの堆積は回り込み効果から局所的に厚さが増している。
【００８０】
図４７は、サイドウォールゲート電極材６−１，６−２の厚さ４００ｎｍに堆積していた多結晶シリコン膜を、ほぼ垂直の異方性エッチによって厚さ４００ｎｍ分除去したところまでを示しているが、メモリトランジスタ部Ｔｒｍｃの側壁部は、図４６に示されている局所的な厚みの分だけエッチングされずに残る。このメモリトランジスタ側壁部に残った多結晶シリコン膜６−１、６−２、６−３、６−４がサイドウォールゲート電極となる。
【００８１】
図４８は、多結晶シリコン膜からなるサイドウォールゲート電極６−１、６−２、６−３、６−４の周囲に熱酸化を施し、厚さ５０ｎｍの熱酸化膜１７−１、１７−２、１７−３、１７−４を形成した後、ＣＶＤ法にて厚さ４００ｎｍの酸化膜１８を堆積したところまでを示す。メモリトランジスタ部Ｔｒｍｃおよびサイドウォールゲート電極６−１，６−２など下地の形状の影響を受けてＣＶＤ酸化膜は凹凸をなしている。
【００８２】
図４９は、さきに堆積した厚さ４００ｎｍのＣＶＤ酸化膜１８の凹凸のうち突起している部分を化学的機械的研摩（ＣＭＰ）技術を用いて除去したところまでを示している。このときサイドウォールゲート電極の周囲に形成してある熱酸化膜１７−１、１７−２、１７−３、１７−４が残り、サイドウォールゲート電極６−１、６−２、６−３、６−４が絶縁保護されていることが必要である。
【００８３】
図５０は、図４９の状態が形成された後、メモリトランジスタ部Ｔｒｍｃ部上の薄い酸化膜１４、ナイトライド膜１５、及び薄い酸化膜１６を化学的に除去した後、メモリトランジスタ部Ｔｒｍｃ部のメモリゲート電極と電気的に接続されるようにワード配線５の材料を堆積したところまでを示している。このワード配線５の材料は低抵抗が望ましくタングステンＷなどのメタル電極を使った。
【００８４】
図５０は、ワード配線５の材料を加工した後の断面、すなわち図４３のＡ−Ａ’部の断面を示している。図５１はワード配線５の間すなわち図４３のＢ−Ｂ’部の断面を示している。ワード配線５の間ではワード配線５の線材及びメモリトランジスタ部Ｔｒｍｃ部のメモリゲート電極７の材が除去されていて、離散的トラップを有するシリコンナイトライド膜のような前記離散的にトラップを含むゲート絶縁膜２が残されている。これはメモリゲート電極７下にて蓄積された電荷は横方向には伝導性がないため除去する必要がないためである。図５０及び図５１の構造を形成した後は、通常の半導体集積回路の製造方法にしたがって、層間絶縁膜の形成、上層のメタル配線の形成等の処理が施される。
【００８５】
《メモリセルの第３形態》
図５２には第３の形態のメモリセルの断面構造が例示され、図５３にはそのメモリセルの平面構造が例示される。第３の形態のメモリセルは、上記メモリセルの第１形態において、メモリセル内の拡散層４−１，４−２の配線に代えて、スイッチトランジスタ部ＴｒｓｗのＭＯＳ反転層を配線として用いるものである。すなわち、１個のメモリセルは、１個のメモリトランジスタ部Ｔｒｍｃと、２個のスイッチトランジスタ部Ｔｒｓｗと、２つのトランジスタ反転層配線２０−１，２０−２とからなるメモリセル構造を有する。上記メモリトランジスタ部Ｔｒｍｃは前記離散的にトラップを含むゲート絶縁膜２を有し、かつ上記メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７がワード線５に接続し、かつ上記２つのトランジスタ反転層配線２０−１，２０−２がソース線およびビット線を成し、かつ上記２個のスイッチトランジスタ部Ｔｒｓｗと、上記ソース線およびビット線をなす２つのトランジスタ反転層配線２０−１，２０−２が、それぞれ互いにゲート電極６−１，６−２を共有することになる。
【００８６】
第３形態のメモリセルは、図５２及び図５３に例示されるように、書き込みはホットエレクトロンのソースサイド注入方式を採り、読み出しも同方向の電流を検出する。メモリセル内において反対方向の動作も可能になるので、１個のメモリセルは２ビット動作を行なう事ができる。平面構造に示したように１個のメモリセルのサイズは４Ｆの２乗であり、データ１ビット当たりのサイズは２Ｆの２乗となり、高集積が実現される。
【００８７】
図５４乃至図５７を参照しながら第３形態のメモリセルの消去、書込み、読み出しの動作を説明する。同図においてスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ｌｉ，６Ｌｊ，６Ｌｋと、スイッチトランジスタ部Ｔｒｓｗの反転層配線２０Ｌｉ，２０Ｌｊ，２０Ｌｋは同一の配線のように図示されている。図の下方に反転層を構成する半導体領域の電圧が示され、図の上方にスイッチゲート電極の電圧が示される。
【００８８】
図５４にはワード線１本に沿って消去するページモードを、図５５には複数のワード線を同時に消去するチップ（ブロック）モードが示される。消去動作において電子をメモリゲート側に引き抜くので、メモリゲート電極、すなわち選択したワード線５Ｌｉには９Ｖのような高いバイアスを印加し、基板の表面にグランドレベルのバイアスが入るように、ソース／ビット線のゲート電極に電源電圧たとえば３Ｖを与え、反転層は０バイアスとなるようにして、離散的トラップを有するシリコンナイトライド膜に高電界がかかるようにしている。
【００８９】
図５６には書込みのバイアス関係が例示される。選択されたビットには、ソース側のゲート電極はしきい値（０．５Ｖ）よりも少し高めの１．５Ｖを印加し、ここでホットになったキャリアは高バイアス（６Ｖ）の印加されたメモリゲート電極の方へ高電界によって引き寄せられ、離散的にトラップを含むゲート絶縁膜の中に捕獲される。ソース線側に与える電位は０Ｖ、ビット線側に与える電位は３Ｖとなるようにするため、ソース線側スイッチトランジスタ部のスイッチゲート電極には１．５Ｖ、ビット線側スイッチトランジスタ部のスイッチゲート電極には４．５Ｖとそれぞれ高めのバイアスを印加している。
【００９０】
図５７には読み出しのバイアス関係を示している。選択したビットには、読み出しとしてソース線側に与える電位は０Ｖ、ビット線側に与える電位は１．５Ｖとしているが、付加される反転層抵抗をできるだけ小さくするために、書込みのときと同様なバイアスを用いて、ソース線側スイッチトランジスタ部のスイッチゲート電極には３Ｖ、ビット線側スイッチトランジスタ部のスイッチゲート電極には４．５Ｖとそれぞれ高めのバイアスを印加し、反転層抵抗を小さくしている。
【００９１】
図５８乃至図６５には第３形態のメモリセルを採用したメモリセルアレイ５１の各種構成が例示される。その構成は（Ａ）〜（Ｄ）の４種類に大別され、夫々のレイアウトと等価回路が図示されている。
【００９２】
メモリセルアレイの構成は、図２７乃至図３４で説明した前記第１態様のメモリセルを用いた例に対して、メモリセルアレイの活性領域８内で、ソース線／ビット線４Ｌは、接触孔４Ｃを通して反転層配線２０Ｌにつながる拡散層４の電位を取り出すように構成されている点が相違される。その他の点については図２７乃至図３４の構成と基本的に同じである。
【００９３】
図６６乃至図７０には図５２で説明した第３形態に係るメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【００９４】
図６６には、シリコン半導体基板１上に、ゲート絶縁膜１１をシリコン半導体基板１の高温熱酸化にて形成し、スイッチゲート電極６用の電極材料たとえば多結晶シリコン膜を堆積し、ソース線／ビット線とスイッチトランジスタＴｒｓｗが共有するゲート配線を加工するためにホトレジスト膜１８−１、１８−２、１８−３の露光／現像加工が行われた状態が示される。
【００９５】
図６７にはホトレジスト膜１８−１、１８−２、１８−３によってスイッチゲート電極６の電極材料をエッチング加工し、スイッチゲート電極６−１、６−２、６−３が形成された状態が示される。
【００９６】
図６８にはメモリトランジスタ部Ｔｒｍｃとワード線５の加工が行われたたところまでが示される。メモリトランジスタ部Ｔｒｍｃには厚さ５ｎｍ程度のシリコン熱酸化膜１２−１、１２−２が形成されるように熱酸化が施され、さらに離散的にトラップを含むゲート絶縁膜２としてナイトライド膜が１０ｎｍ程度堆積され、さらにその上部に厚さ３ｎｍ程度の酸化膜１３が、熱酸化あるいは化学真空蒸着法にて形成され、さらにメモリトランジスタＴｒｍｃのコントロールゲート電極７及びワード線５を構成する例えば多結晶シリコン膜を堆積した構造が示される。
【００９７】
図６９および図７０には、さらにワード線５加工を施すためにホトレジスト膜１９を用いて、図６９のようにワード線５としてポリシリコンが残される部分と、図７０のようにポリシリコンが取り除かれる部分とに成形される。特に、図７０では、ワード線間の電気的分離を行なう、ワード線５の間でボロン（Ｂ＋）をシリコン半導体基板１に注入している。
【００９８】
《メモリセルの第４形態》
図７１には第４形態のメモリセルの断面構造が示される。同図に示されるメモリセルは、ソース線をスイッチトランジスタ部Ｔｒｓｗの反転層２０と共有して形成し、ビット線を拡散層４にて形成するものである。すなわち、１個のメモリセルは、１つのメモリトランジスタ部Ｔｒｍｃと、１つのスイッチトランジスタ部Ｔｒｓｗと、１つのトランジスタ反転層２０の配線と、１つの拡散層４の配線とから成るなる構造を有する。前記メモリトランジスタ部Ｔｒｍｃの蓄積部である前記離散的にトラップを含むゲート絶縁膜２は例えばシリコンナイトライド膜から構成される。前記メモリトランジスタ部Ｔｒｍｃのコントロールゲート電極７はワード線５に接続される。前記１つのトランジスタ反転層２０の配線はソース線２０Ｓを成し、かつ前記１つの拡散層４の配線がビット線４Ｂを成す。前記１つのスイッチトランジスタ部Ｔｒｓｗと前記ソース線をなす１つのトランジスタ反転層２０の配線は互いにゲート電極を共有することになる。要するに、第４形態のメモリセルは、メモリセルトランジスタ部Ｔｒｍｃを堺にソース側に前記第３形態のメモリセル構造の一部を有し、ドレイン側にＮＲＯＭ形態のメモリセル構造の一部を有して成る構造を備えている。
【００９９】
図７１のメモリセルの断面構造から明らかなように、書込みはホットエレクトロンのソースサイド注入方式、およびドレインサイド注入方式が可能である。読み出しは、メモリセルがソース線／ビット線に対して非対称であるので１方向読み出しのみである。したがって図７２に示されているように、４Ｆの２乗のメモリセルエリアに対して、ソースサイド注入方式あるいはドレインサイド注入方式の書込みのみを行なった場合は、面積はビット当たりは４Ｆ２乗となる。しかしソースサイド注入方式およびドレインサイド注入方式を共に行ない２ビット書き込みをおこなうと、面積はビット当たりは２Ｆ２乗と小さくなる。この場合、読み出しが１方向のみであるので、ソース端／ビット端に書込んだデータを読み分けるには、ソース線側のスイッチトランジスタのスイッチゲート電極６のゲートバイアス及びビット線側の拡散層４のバイアスを制御することになる。
【０１００】
図７３乃至図７８を参照しながら第４形態のメモリセルの消去、書込み、読み出しの動作を説明する。同図においてスイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ｌｉ，６Ｌｊと、スイッチトランジスタ部Ｔｒｓｗの反転層配線であるソース線２０Ｓｉ，２０Ｓｊは同一の配線のように図示されている。図の下方に反転層を構成する半導体領域の電圧が示され、図の上方にスイッチゲート電極の電圧が示される。
【０１０１】
図７３にはワード線１本に沿って消去するページモード消去が示され、図７４には複数のワード線を同時に消去するチップ（ブロック）モード消去が示される。消去動作では電子をメモリゲート電極７側に引き抜くので、メモリゲート電極７、すなわち選択したワード線５には、高いバイアス電圧９Ｖを印加し、基板の表面にグランドレベル（０Ｖ）のバイアスが入るように、ソース線２０Ｓｉ，２０Ｓｊのゲート電極６Ｌｉ，６Ｌｊに電源電圧たとえば３Ｖをあたえ、反転層は０バイアスとなるようにして、前記離散的にトラップを含むシリコンナイトライド膜のようなゲート絶縁膜２に高電界がかかるようにしている。
【０１０２】
図７５にはソースサイド注入方式の書込みのバイアス関係が例示される。選択したビットには、ソース側のスイッチゲート電極６（６Ｌｉ）はしきい値（０．５Ｖ）よりも少し高めの１．５Ｖを印加し、ここでホットになったキャリアは高バイアス６Ｖの印加された前記離散的にトラップを含むゲート絶縁膜２の方へ高電界によって引き寄せられ、離散的にトラップを含むゲート絶縁膜２の中に捕獲される。ソース線２０Ｓｉ側に与えられる電位が０Ｖとなるようにするため、ソース線側スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ｌｉには１．５Ｖを印加している。ビット線４Ｂ側に与える拡散電位は３Ｖを与える。
【０１０３】
図７６にはソースサイド注入方式によってソースサイドに書き込みを行なったときの読み出しのバイアス関係が例示される。選択したビットには、読み出しとしてソース線２０Ｓｉ側に与える電位は０Ｖ、ビット線４Ｂ側に与える電位は１．５Ｖとしている。ソース線２０Ｓｉ側の反転層２０の抵抗をできるだけ小さくするために、書込みのときと同様なバイアスを用いて、ソース線側スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌｉには３Ｖを印加し、反転層２０の抵抗を小さくしている。
【０１０４】
図７７にはドレインサイド注入方式の書込みのバイアス関係が例示される。選択したビットには、ソース側のスイッチゲート電極配線６Ｌｉはしきい値（０．５Ｖ）よりも高めの４．５Ｖを印加し、チャネル内でホットになったキャリアはドレイン端にて、高バイアス６Ｖの印加されたメモリゲート電極７の方へ高電界によって引き寄せられ離散的にトラップを含むゲート絶縁膜２の中に捕獲される。ソース線２０Ｓｉ側に与える電位は０Ｖとなるようにするため、ソース線側スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌｉには４．５Ｖを印加している。ビット線４Ｂ側に与える拡散層４の電位としては３Ｖを与える。
【０１０５】
図７８にはドレインサイド注入方式によってドレインサイドに書き込みを行なったときの読み出しのバイアス関係が例示される。選択したビットには、読み出しとしてソース線２０Ｓｉ側に与える電位は０Ｖ、ビット線４Ｂ側に与える電位は１Ｖとしている。ソース線２０Ｓｉ側の反転層２０の抵抗をできるだけ小さくするために、書込みのときと同様にソース線側スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６には４．５Ｖを印加し、反転層２０の抵抗を小さくしている。上述の通り、図７６と図７８のバイアス条件によって、ソースサイドに書込んだデータとドレインサイドに書込んだデータの読み分けを行なうことができる。
【０１０６】
図１２１及び図１２２には図７１の前記１個のメモリセルに２ビットの情報を蓄積する場合の動作がタイミングチャートによって示される。それらに示される動作は図７３乃至図７８の動作に対応される。各図においてｂｉｔ＃１，ｂｉｔ＃２は１個のメモリセルの２ビットの情報を意味する。図１２１に例示されるように、１個のメモリセルを一つのアドレスで指定し、１個のメモリセルに対して２ビットのデータｂｉｔ＃１，ｂｉｔ＃２をデータラッチ５２にラッチさせる。消去（Ｅｒａｓｅ）の後、ソースサイドインジェクションによりデータｂｉｔ＃１をソースサイドの前記離散的にトラップを含むゲート絶縁膜に書込み、次に、ドレインサイドインジェクションによりデータｂｉｔ＃２をドレインサイドの前記離散的にトラップを含むゲート絶縁膜に書込む。読み出しは、図１２２に例示されるようにビット線電位を検出して、データ論理値を判定すればよい。
【０１０７】
図１２３及び図１２４には図７１の前記１個のメモリセルに対してソースサイド書込みだけを行なう場合の動作がタイミングチャートによって示される。それらに示される動作は図７３乃至図７６の動作に対応される。書込みはソースサイドだけで行われている。
【０１０８】
図７９乃至図８６には第４形態のメモリセルを採用したメモリセルアレイ５１の各種構成が例示される。その構成は（Ａ）〜（Ｄ）の４種類に大別され、夫々のレイアウトと等価回路が図示されている。
【０１０９】
メモリセルアレイの構成は、図２７乃至図３４で説明した前記第１態様のメモリセルを用いた例に対して以下の点が相違される。すなわち、メモリセルアレイの活性領域８内で、スイッチトランジスタ部Ｔｒｓｗの反転層２０から成るソース線２０Ｓ、スイッチトランジスタ部Ｔｒｓｗのスイッチゲート配線６、拡散層４から成るビット線４Ｂ、及びワード線５によってメモリトランジスタの領域が定義される。ソース線２０Ｓは接触孔２０Ｃを通して反転層２０につながる拡散層２０Ｐの電位を取り出す。ビット線４Ｂは接触孔４Ｃを通してビット線拡散層４の電位を取り出す。スイッチトランジスタ部のスイッチゲート配線６Ｌは接触孔６Ｃを通してスイッチ配線６Ｌａにつながる。
【０１１０】
図８７乃至図９１には図７１で説明した第４形態に係るメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【０１１１】
図８７では、シリコン半導体基板１上に、ゲート絶縁膜１１−１、１１−２、１１−３を高温熱酸化にてシリコン半導体基板１上に形成し、ゲート電極材料たとえば多結晶シリコン膜を堆積してスイッチゲート電極６−１、６−２、６−３を形成する。さらに熱酸化法あるいは化学蒸着法にて酸化膜３０を形成し、さらにその上にナイトライド膜３１を形成し、さらにその上に酸化膜３２を形成する。そして、化学蒸着法にて厚い酸化膜３３を堆積させる。
【０１１２】
図８８では、ホトレジスト膜３４を塗布露光して、ビット線上の絶縁膜３３、３２、３１、３０を順次エッチングにて開口する。
【０１１３】
図８９では、スイッチゲート配線６−２を取り除き、シリコン基板１上に選択的に不純物Ａｓ＋をイオン注入し、ビット線拡散層４を形成する。
【０１１４】
図９０では、絶縁膜３３、３２を全面的に取り除き、ビット線拡散層４の領域以外はナイトライド膜３１にて覆い、ビット線拡散層４の上に厚い熱酸化膜３５を形成する。
【０１１５】
図９１では、ナイトライド膜３１とシリコン基板１上の酸化膜３０も取り除き、あらたにシリコン半導体基板１上にゲート酸化膜１２−１、１２−２を形成し、さらに離散的トラップを有するナイトライド膜２を化学蒸着法にて形成し、酸化膜１３を熱酸化あるいは化学蒸着法にて形成し、さらにワード線５及びコントロールゲート電極７の材料を堆積する。
【０１１６】
《メモリセルの第５形態》
メモリセルの第５の形態は、前記第４形態のメモリセル構造において、メモリトランジスタ部のチャネル領域をスイッチトランジスタ部のスイッチゲート電極に対して自己整合的に２分の１最小加工寸法にて形成し、更なる高集積化を可能にする構造とされる。
【０１１７】
図９２乃至図９４に第５の形態に係るメモリセルの製造方法が断面図にて概略的に示される。
【０１１８】
図９２では、シリコン半導体基板１上にゲート絶縁膜１１−１、１１−２を形成し、スイッチトランジスタ部Ｔｒｓｗのゲート電極６−１、６−２を形成する。このときゲート電極６−１および６−２上には、ゲート部の高さを確保するためにナイトライド膜などの絶縁膜４６−１、４６−２を堆積してある。またこのゲート電極６−１および６−２および絶縁膜４６−１、４６−２を基にして側壁技術を用いて、ナイトライド膜などのサイドウオール絶縁膜４７−１、４７−２、４７−３、４７−４を形成してある。さらにこのゲート電極６−１及び６−２と４７−１、４７−２、４７−３、及び４７−４にイオン打ち込み技術により拡散層不純物Ａｓ＋を注入し、ビット線拡散層４を形成してある。
【０１１９】
図９３では、引き続き熱酸化を施し、拡散層４上に厚い熱酸化膜４５を形成する。
【０１２０】
図９４では、絶縁膜４６−１、４６−２およびサイドウオール絶縁膜４７−１、４７−２、４７−３、４７−４を除去した後、メモリトランジスタ部のゲート絶縁膜１２−１、１２−２を熱酸化にて形成し、さらに離散的トラップを有するナイトライド膜２を化学蒸着法にて堆積し、酸化膜１３を熱酸化あるいは化学蒸着法にて堆積し、メモリゲート電極７及びワード線５の材料を形成する。ここで、スイッチトランジスタ部Ｔｒｓｗのゲート電極６−１及び６−２とビット線拡散層４の間は、メモリトランジスタ部Ｔｒｍｃのチャネル領域となっており、この領域はナイトライド膜２などのサイドウオール絶縁膜２７−１、２７−２、２７−３、２７−４によって定義された領域である。
【０１２１】
《メモリセルの第６形態》
メモリセルの第６の形態は、１個のメモリセルに２個のメモリセルトランジスタ部を有し、２ビットの情報を保持する事ができる２メモリトランジスタ／２ビット型の不揮発性メモリセル構造とされ、自己整合技術による高集積とビット単位消去可能な高機能を実現するものである。
【０１２２】
図９５は第６形態に係るメモリセルの斜視図であり、図９６は第６形態に係るメモリセルの断面構造を示す。
【０１２３】
図９５及び図９６に示されるように、メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７−１、７−２を直接にワード線５と接続する。このときスイッチトランジスタ部Ｔｒｓｗスイッチングのゲート電極６Ａは、図９６に示すように２つのメモリトランジスタ部Ｔｒｍｃの前記離散的にトラップを含むゲート絶縁膜２−１と２−２の間に自己整合的に埋め込まれて形成される。ワード線ピッチは２Ｆであるのでビット当たりのセル面積は４Ｆ２乗が実現される。
【０１２４】
図９５及び図９６において、スイッチトランジスタ部Ｔｒｓｗのチャネル部５０Ａに基板タイプと反対タイプの不純物をドープして、デプリーション型のチャネルとしておくことは有効である。これは、メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７−１、７−２と、スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ａとの間隙部下にチャネルの障壁ができるのを防ぐはたらきを持つ。
【０１２５】
尚、蓄積部２−１，２−２の導電性に関して認識することは重要である。前記図１１の従来の構成では、蓄積部２’−１、２’−２は導体の浮遊電極とのみ述べられている。本発明が提供するメモリセルの構造では、蓄積部２−１，２−２は、導体のフローティングゲート電極ではなく、離散的トラップの集合体材料を含んいでいることを明言する。離散的トラップを持つ材料の場合、離散的トラップのいずれかに捕獲されたキャリアは、そこの位置に束縛され、トラップの集合体つまり浮遊電極内を動きまわることはできない。離散的トラップの集合体である浮遊電極材料の代表にはシリコンナイトライド薄膜がある。
【０１２６】
図１１の構造との関係に付いて更に付言する。図１１の構成において、フローティングゲート電極２’−１、２’−１の材料は導体と示されているが、導体に限定することなく、離散的トラップの集合体である浮遊電極材料とすれば、この浮遊電極材料はビット毎に分離加工する必要がなくなる。その結果、ゲート電極上を横切るワード線と浮遊電極の間には、加工合わせは必要なくなり、合わせ余裕分の面積を削減できる。すなわち、図１１に示したメモリセル構造において、浮遊電極材料として例えば離散的トラップの集合体であるシリコンナイトライド薄膜を用いると、メモリセル面積は先の５．４Ｆ２乗から、加工合わせを必要としない場合の図９７に示した平面図から明らかなように、４Ｆ２乗へと低減し、少なくとも高集積化の点は、図９６に示した本発明のメモリセルと同等となる。それでも図１１のメモリセルにおける消去は依然としてブロック単位であることに変わりはないので、本発明が提供する構造はワード線単位で消去可能であるという点において有用である。
【０１２７】
図９８には図９５及び図９６に示されるメモリセルに対するメモリ動作の電圧バイアス条件を示している。メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７−１，７−２をワード線５に接続していることから、少なくともワード単位の消去が可能であり、前記図１１で述べたメモリ構造がブロック単位の消去であったことに比べると、メモリセルの使い勝手が大幅に向上していると言える。図９８においてＦはフローティング電位を意味する。
【０１２８】
図９９乃至図１０２には第６形態のメモリセルを採用したメモリセルアレイ５１の各種構成が例示される。その構成は、最小ブロック単位の前記（Ａ）と（Ｂ）方式が合体された（Ａ＆Ｂ）方式、隣接ブロックとアドレスを共有する前記（Ｃ）と（Ｄ）方式が合体された（Ｃ＆Ｄ）に大別され、夫々のレイアウトと等価回路が図示されている。
【０１２９】
図１０３乃至図１０８には図９５で説明した第６形態に係るメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【０１３０】
図１０３には、シリコン半導体基板１上に、メモリトランジスタ部Ｔｒｍｃ用のゲート絶縁膜５８、離散的にトラップを含むゲート絶縁膜２の電極材、層間絶縁膜５９、さらにメモリゲート電極７の電極材料までを堆積した断面構造が示される。ここでは、ゲート絶縁膜５８はシリコン半導体基板１を高温熱酸化にて形成した厚さ１．８ｎｍ或いは５ｎｍの極薄シリコン熱酸化膜を用いたが、酸窒化膜など他の絶縁膜の採用も可能である。離散的にトラップを含むゲート絶縁膜２の電極材料は厚さ１５ｎｍのシリコンナイトライド薄膜を用いた。層間絶縁膜５９には、シリコンナイトライド薄膜の表面部を高温熱酸化して厚さ３ｎｍ程度の熱酸化膜を形成してもよいが、ここではＣＶＤ法にて堆積したＣＶＤ酸化膜を採用した。メモリゲート電極７の電極材料には、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。
【０１３１】
図１０４では、上記メモリゲート電極７の電極材料、層間絶縁膜５９、離散的にトラップを含むゲート絶縁膜２の電極材料、さらにゲート絶縁膜５８を、ビット線方向に異方性エッチングにより重ね切り加工を施し、離散的にトラップを含むゲート絶縁膜２−１、２−２及びメモリゲート電極７−１、７−２を形成し、チャネルドープ５０Ａと高耐圧化のための低濃度拡散層５０Ｂ−１、５０Ｂ−２の形成を兼ねたヒ素（Ａｓ）のドープを行なう。
【０１３２】
図１０５では、その後、重ね切り加工を施した側面にサイドウオール６０−１〜６０−４を形成し、さらにスイッチトランジスタ部Ｔｒｓｗをレジスト６０Ｒにてマスクしてビット線部に高濃度拡散層４−１、４−２をヒ素（Ａｓ）およびリン（Ｐ）をイオン打ち込みによりドープして形成する。サイドウオールは、ＣＶＤ法にて厚く堆積した熱酸化膜が段差部にさらに厚く堆積されることを利用してエッチバックによる残膜として形成されるものであり、その形成法は今日よく知られた技術となっている。
【０１３３】
図１０６では、スイッチトランジスタ部Ｔｒｓｗに厚さ１０ｎｍのゲート酸化膜６１Ａとビット線用の拡散層４−１，４−２部分の絶縁膜６１Ｂ−１、６１Ｂ−２とを同時に熱酸化にて形成し、スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ａとビット線抵抗の低抵抗化用配線６Ｂ−１、６Ｂ−２を多結晶シリコンにて堆積する。さらにＣＶＤ法にて絶縁膜６２Ａ、６２Ｂ−１、６２Ｂ−２を堆積する。このとき、メモリトランジスタ部Ｔｒｍｃ用のメモリゲート電極上にも、それぞれ多結晶シリコン５Ｃ−１、５Ｃ−２およびＣＶＤ法にて形成した絶縁膜６２Ｃ−１、６２Ｃ−２が山盛りとなって形成されている。
【０１３４】
図１０７では、図１０６にて示されたメモリトランジスタ部Ｔｒｍｃ用のメモリゲート電極７−１，７−２上の不要な多結晶シリコン５Ｃ−１、５Ｃ−２およびＣＶＤ絶縁膜１２Ｃ−１、１２Ｃ−２を除去する。メモリトランジスタ部Ｔｒｍｃ用のメモリゲート電極７−１，７−２上の堆積膜だけを除去するには、この部分のみをフォト技術によって開口したレジスト膜をマスクにして、エッチングで除去する手法を採用すればよい。フォトレジスト膜を使用しない方法として、でっぱり部のみを化学機械研摩するＣＭＰ法もある。段差上をメモリトランジスタ部Ｔｒｍｃ用のメモリゲート電極７−１，７−２がよぎることがある場合は、レジスト膜をマスクにしてエッチング除去する方が技術に確実である。
【０１３５】
図１０８はワード線５用の電極材を堆積したところまでを示している。ワード線５用の電極材には多結晶シリコンを用いたが、高融点金属のチタン、タングステン、あるいはコバルトなどと重ねてつくるポリサイド膜を用いることができる。ここでは断面を示しているので明らかに示されていないが、メモリゲート電極７−１、７−２がワード線加工のときに重ね切り加工されて分離される。スイッチトランジスタ部Ｔｒｓｗのゲート電極６Ａとビット線抵抗の低抵抗化用配線６Ｂ−１、６Ｂ−２は重ね切り加工は施さない。さらに蓄積部２−１、２−２は、今回離散的トラップの集合体であるシリコンナイトライド薄膜を用いたから、ワード線５との重ね切りは不要であるが、蓄積部が多結晶シリコンなどの導体である場合には蓄積部２−１、２−２もワード線５との重ね切りによる分離が必要となる。
【０１３６】
図１０３乃至図１０８に示される図９６のメモリセルの製造工程は、通常の超高集積回路（ＵＬＳＩ）の製法のなかに容易に取り込み可能な製法である。
【０１３７】
《メモリセルの第７形態》
図１０９には第７形態に係るメモリセルの断面構造が示される。同図に示されるメモリセルは、メモリトランジスタ部Ｔｒｍｃのメモリゲート電極２−１，２−２をワード線５と接続する構造であり、スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６Ａの両側壁にメモリトランジスタ部Ｔｒｍｃをサイドウオール技術を用いて形成されている。これにより、３Ｆ２乗程度の面積のメモリセルが実現される。
【０１３８】
図１１０乃至図１１４には図１０９で説明した第７形態に係るメモリセルの製造工程における所要段階のデバイス断面構造が概略的に示される。
【０１３９】
図１１０には、スイッチトランジスタ部Ｔｒｓｗ用のゲート絶縁膜７１、スイッチゲート電極６Ａの電極材料７５、層間絶縁膜７３および層間補強膜７４までを堆積した構造が示される。ここでは、ゲート絶縁膜７１はシリコン半導体基板１を高温熱酸化にて形成した厚さ１０ｎｍの薄いシリコン熱酸化膜を用いた。酸窒化膜など他の絶縁膜の採用も可能である。ゲート電極材７５には、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。層間絶縁膜７３には、ＣＶＤ法にて堆積した厚さ１５０ｎｍ程度のＣＶＤ酸化膜を採用した。シリコンナイトライド膜と重ね膜にすることも有効である。さらに層間補強膜７４として、さらにＣＶＤ法にて堆積した厚さ１５０ｎｍ程度のＣＶＤ酸化膜を採用したが、ここは絶縁膜の代わりに導電性の材料を用いてもよい。
【０１４０】
図１１１では、上記層間補強膜７４、層間絶縁膜７３、ゲート電極材７５、さらにゲート絶縁膜７１を、ビット線方向に異方性エッチングにより重ね切り加工を施し、半導体基体１上にメモリトランジスタ部用のゲート絶縁膜７８、離散的にトラップを含むゲート絶縁膜材７７、層間絶縁膜７９、さらにメモリゲート電極材料７までを堆積したところを示す。ゲート絶縁膜７８はシリコン半導体基板１を高温熱酸化にて形成した厚さ１．８ｎｍ或いは５ｎｍの極薄シリコン熱酸化膜を用いたが、酸窒化膜など他の絶縁膜の採用も可能である。浮遊電極材７７は厚さ１５ｎｍのシリコンナイトライド薄膜を用いた。層間絶縁膜７９には、シリコンナイトライド薄膜の表面部を高温熱酸化して厚さ３ｎｍ程度の熱酸化膜を形成してもよいが、ここではＣＶＤ法にて堆積したＣＶＤ酸化膜を採用した。メモリゲート電極材７には、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。ここで、多結晶シリコン薄膜はサイドウオールゲート技術を用いてスイッチトランジスタ部Ｔｒｓｗの側壁段差部に選択的に厚く形成されるようにしてある。
【０１４１】
図１１２では、エッチバックによる残膜としてサイドウオールゲート７−１および７−２を形成し、ビット線部に高濃度拡散層４−１、４−２をヒ素（Ａｓ）のイオン打ち込みによりドープして形成する。エッチバックは、シリコンナイトライド薄膜７７の前にて停止させている。なお、サイドウオールゲート７−１および７−２はメモリトランジスタ部Ｔｒｍｃのメモリゲート電極の役割を果たし、ビット線部の高濃度拡散層４−１、４−２はそれぞれソース、ドレインに相当する。メモリトランジスタ部Ｔｒｍｃの高耐圧化のために、拡散層４−１、４−２には、電界を緩和するリン（Ｐ）、さらにパンチスルーを抑制するボロン（Ｂ）などの不純物を適切に導入することが有用である。
【０１４２】
図１１３では、５００ｎｍ程度の酸化膜８２をＣＶＤ法にて堆積する。この酸化膜８２は、図１１４に示されているように、化学的機械的研摩技術によって、表面が平坦になるように加工される。このときサイドウオールゲート電極材７−１及び７−２の上部が露出されることが必要であり、この後ワード線５用の電極材料を堆積する。図９６で説明した形態のメモリセルでも述べたが、ワード線５用電極材には多結晶シリコンを用いたが、高融点金属のチタン、タングステン、あるいはコバルトなどと重ねてつくるポリサイド膜を用いることができる。ここでは明示されていないが、メモリゲート電極７−１、７−２がワード線加工のときに重ね切り加工されて分離される。このときスイッチトランジスタ部Ｔｒｓｗのゲート電極６Ａは重ね切り加工は施されない。そのため層間補強膜７４が重ね切りのストッパーとしてはたらく材料によって構成されている。層間補強膜７４として、先に導電性の材料を用いてもよいとしたが、このときサイドウオールゲート電極材の異方性エッチングに対して対エッチング耐性に注意が払われねばならない。
【０１４３】
図１１５、図１１６、図１１７、図１１８には第１形態から第７形態までのメモリセルの信号の読み出しの特徴点が整理して示される。
【０１４４】
メモリセルを双方向動作させる場合の２ビットの読み出しでは、１つのメモリセルに蓄えられた情報を読み出すのに、読み出し方向を入れ替えるにしても片方のビットの情報が他方のビットの情報読み出しに影響を与えるものである。その読み出しのメモリ電流とメモリゲート電圧の関係は、図１１５乃至図１１８に示す。図１１５には図３，図４に示されるＮＲＯＭの読み出しメモリ電流とメモリゲート電圧との関係が示され、図１１６には第１形態、第２形態、及び第３形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係が示され、図１１７には第１形態及び第５形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係が示され、図１１８には第６形態及び第７形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係が示される。各図の意味は図１１６で説明した条件に従って理解されたい。Ｏｎｅはメモリセルの左サイドに蓄積された情報を主体として読み出すときの電流・電圧特性であり、Ｔｈｅ ｏｔｈｅｒはメモリセルの右サイドに蓄積された情報を主体として読み出すときの電流・電圧特性であり、括弧内の矢印の向きが読み出し電流のキャリアの向きであり、記号←は読み出し電流のキャリアがメモリセルの右サイドから左サイドへ流れる事を意味し、記号→は読み出し電流のキャリアがメモリセルの左サイドから右サイドへ流れる事を意味する。
【０１４５】
書込みは、ソースサイド注入かドレインサイド注入かによって書込まれるサイドが決まるが、読み出しは常に書込まれたサイドをソース側として読むのが原則である。但し、図１１７の実施形態４、実施形態５のメモリセルでは、ドレインサイドに書込んだ場合でも、ソース線／ビット線が非対称なので書込まれたサイドをドレイン側として読む工夫をしている。また図１１８の第６形態及び第７形態のメモリセルでは、１個のメモリセルはメモリトランジスタ部Ｔｒｍｃを２個備え、書込み場所がゲート絶縁膜内にて局所的であるとは言え、メモリセルとしては書込み電流方向とは反対方向の電流で読み出しを行なおうとしている。
【０１４６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４７】
例えば、蓄積部としての離散的にトラップを含むゲート絶縁膜はシリコンナイトライドに限定されず、アルミナ膜、更には、導体の粒子たとえばポリシリコン又はタングステンメタルの粒子を絶縁膜中に離散的に埋め込んで構成したものでもよい。尚、導体のフローティングゲート材として実用化されているものにはポリシリコンが挙げられるが、チタン、ニッケル、コバルト、タングステンなどのメンタル材料も今後有望視されている。
【０１４８】
また、書込み、消去、読み出しのバイアス電圧は上記説明の電圧に限定されず、適宜変更可能である。本発明は、不揮発性メモリだけでなく、不揮発性メモリをプログラムメモリやデータメモリとしてＣＰＵと共にオンチップしたマイクロコンピュータ若しくはデータプロセッサ、更には種々のロジック回路と共に不揮発性記憶素子を搭載したシステムＬＳＩなどの半導体集積回路に広く適用することができる。
【０１４９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１５０】
すなわち、所定のチャネルを通じて検出されるチャネル電流以外の表面電流を検出する虞の少な不揮発性メモリを有する半導体集積回路を提供することができる。
【０１５１】
マルチストレージ形態の不揮発性メモリセルに対しワード線単位の消去を可能にすることができる。
【０１５２】
チップ面積の増大を抑えてマルチストレージ形態の不揮発性記憶素子を実現できる半導体集積回路を提供することができる。
【０１５３】
高集積、高速、高信頼な不揮発性半導体メモリを有する半導体集積回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路が採用する不揮発性メモリセルの基本的形態である１個のメモリセルトランジスタ部と２個のスイッチトランジスタ部とから成る不揮発性メモリセルを例示する断面図である。
【図２】本発明に係る半導体集積回路が採用する不揮発性メモリセルの基本的形態である２個のメモリセルトランジスタ部と１個のスイッチトランジスタ部とから成る不揮発性メモリセルを例示する断面図である。
【図３】本発明者が先に検討したＮＲＯＭメモリセルの第１の書込み読み出し形態を示す説明図である。
【図４】本発明者が先に検討したＮＲＯＭメモリセルの第２の書込み読み出し形態を示す説明図である。
【図５】ＮＲＯＭメモリセルの平面レイアウト図である。
【図６】ＮＲＯＭのページ消去動作の説明図である。
【図７】ＮＲＯＭのチップ消去動作の説明図である。
【図８】ＮＲＯＭの書込み動作の説明図である。
【図９】ＮＲＯＭの読み出し動作の説明図である。
【図１０】本発明者が先に検討した別のメモリセルの説明図である。
【図１１】本発明者が先に検討した更に別のメモリセルの説明図である。
【図１２】図１１のメモリセルに対する選択、非選択のバイアス関係を例示した説明図である。
【図１３】不揮発性半導体メモリ装置の一例を示すブロック図である。
【図１４】本発明に係る第１形態の不揮発性メモリセルを第１の書込み・読み出し形態に着目して示す断面図である。
【図１５】本発明に係る第１形態の不揮発性メモリセルを第２の書込み・読み出し形態に着目して示す断面図である。
【図１６】図１４及び図１５のメモリセルのレイアウトパターンである。
【図１７】第１形態のメモリセルに対する第１のページ消去動作のバイアス条件を示す回路図である。
【図１８】第１形態のメモリセルに対する第１のチップ消去動作のバイアス条件を示す回路図である。
【図１９】第１形態のメモリセルに対する第１の書込み動作のバイアス条件を示す回路図である。
【図２０】第１形態のメモリセルに対する第１の読み出し動作のバイアス条件を示す回路図である。
【図２１】第１形態のメモリセルに対する第２のページ消去動作のバイアス条件を示す回路図である。
【図２２】第１形態のメモリセルに対する第２のチップ消去動作のバイアス条件を示す回路図である。
【図２３】第１形態のメモリセルに対する第２の書込み動作のバイアス条件を示す回路図である。
【図２４】第１形態のメモリセルに対する第２の読み出し動作のバイアス条件を示す回路図である。
【図２５】メモリセルアレイ及び周辺回路の一例を示すブロック図である。
【図２６】メモリ動作を代表的に示すフローチャートである。
【図２７】第１形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示すレイアウトパターンである。
【図２８】第１形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示す回路である。
【図２９】第１形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示すレイアウトパターンである。
【図３０】第１形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示す回路である。
【図３１】第１形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示すレイアウトパターンである。
【図３２】第１形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示す回路である。
【図３３】第１形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示すレイアウトパターンである。
【図３４】第１形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示す回路である。
【図３５】第１形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図３６】第１形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図３７】第１形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図３８】第１形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図３９】第１形態のメモリセルの製造工程における第５段階を示すデバイス断面図である。
【図４０】第１形態のメモリセルの製造工程における第５段階を示す他のデバイス断面図である。
【図４１】本発明に係る第２形態の不揮発性メモリセルを第１の書込み・読み出し形態に着目して示す断面図である。
【図４２】本発明に係る第２形態の不揮発性メモリセルを第２の書込み・読み出し形態に着目して示す断面図である。
【図４３】第２形態の不揮発性メモリセルのレイアウトパターンである。
【図４４】第２形態の不揮発性メモリセルを用いたメモリセルアレイのレイアウトパターンである。
【図４５】第２形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図４６】第２形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図４７】第２形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図４８】第２形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図４９】第２形態のメモリセルの製造工程における第５段階を示すデバイス断面図である。
【図５０】第２形態のメモリセルの製造工程における第６段階を示すデバイス断面図である。
【図５１】第２形態のメモリセルの製造工程における第６段階を示す他のデバイス断面図である。
【図５２】本発明に係る第３形態の不揮発性メモリセルを示す断面図である。
【図５３】本発明に係る第３形態の不揮発性メモリセルを示すレイアウトパターンである。
【図５４】第３形態のメモリセルに対するページ消去動作のバイアス条件を示す回路図である。
【図５５】第３形態のメモリセルに対するチップ消去動作のバイアス条件を示す回路図である。
【図５６】第３形態のメモリセルに対する書込み動作のバイアス条件を示す回路図である。
【図５７】第３形態のメモリセルに対する読み出し動作のバイアス条件を示す回路図である。
【図５８】第３形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示すレイアウトパターンである。
【図５９】第３形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示す回路図である。
【図６０】第３形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示すレイアウトパターンである。
【図６１】第３形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示す回路図である。
【図６２】第３形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示すレイアウトパターンである。
【図６３】第３形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示す回路図である。
【図６４】第３形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示すレイアウトパターンである。
【図６５】第３形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示す回路図である。
【図６６】第３形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図６７】第３形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図６８】第３形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図６９】第３形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図７０】第３形態のメモリセルの製造工程における第４段階を示す他のデバイス断面図である。
【図７１】本発明に係る第４形態の不揮発性メモリセルを示す断面図である。
【図７２】本発明に係る第４形態の不揮発性メモリセルを示すレイアウトパターンである。
【図７３】第４形態のメモリセルに対するページ消去動作のバイアス条件を示す回路図である。
【図７４】第４形態のメモリセルに対するチップ消去動作のバイアス条件を示す回路図である。
【図７５】第４形態のメモリセルに対するＳＳＩ（ソース・サイド・インジェクション）書込動作のバイアス条件を示す回路図である。
【図７６】第４形態のメモリセルに対するＳＳＩ読み出し動作のバイアス条件を示す回路図である。
【図７７】第４形態のメモリセルに対するＤＳＩ（ドレイン・サイド・インジェクション）書込動作のバイアス条件を示す回路図である。
【図７８】第４形態のメモリセルに対するＤＳＩ読み出し動作のバイアス条件を示す回路図である。
【図７９】第４形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示すレイアウトパターンである。
【図８０】第４形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ）を示す回路図である。
【図８１】第４形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示すレイアウトパターンである。
【図８２】第４形態のメモリセルを含むメモリセルアレイの第２構成例（Ｂ）を示す回路図である。
【図８３】第４形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示すレイアウトパターンである。
【図８４】第４形態のメモリセルを含むメモリセルアレイの第３構成例（Ｃ）を示す回路図である。
【図８５】第４形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示すレイアウトパターンである。
【図８６】第４形態のメモリセルを含むメモリセルアレイの第４構成例（Ｄ）を示す回路図である。
【図８７】第４形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図８８】第４形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図８９】第４形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図９０】第４形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図９１】第４形態のメモリセルの製造工程における第５段階を示すデバイス断面図である。
【図９２】本発明に係る第５形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図９３】第５形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図９４】第５形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図９５】本発明に係る第６形態に係るメモリセルの斜視図である。
【図９６】第６形態のメモリセルの断面構造図である。
【図９７】第６形態のメモリセルのレイアウトパターンである。
【図９８】第６形態のメモリセルに対するメモリ動作の電圧バイアス条件を示す回路図である。
【図９９】第６形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ＆Ｂ）を示すレイアウトパターンである。
【図１００】第６形態のメモリセルを含むメモリセルアレイの第１構成例（Ａ＆Ｂ）を示す回路図である。
【図１０１】第６形態のメモリセルを含むメモリセルアレイの第２構成例（Ｃ＆Ｄ）を示すレイアウトパターンである。
【図１０２】第６形態のメモリセルを含むメモリセルアレイの第２構成例（Ｃ＆Ｄ）を示す回路図である。
【図１０３】第６形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図１０４】第６形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図１０５】第６形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図１０６】第６形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図１０７】第６形態のメモリセルの製造工程における第５段階を示すデバイス断面図である。
【図１０８】第６形態のメモリセルの製造工程における第６段階を示すデバイス断面図である。
【図１０９】本発明に係る第７形態のメモリセルを示す断面構造図である。
【図１１０】第７形態のメモリセルの製造工程における第１段階を示すデバイス断面図である。
【図１１１】第７形態のメモリセルの製造工程における第２段階を示すデバイス断面図である。
【図１１２】第７形態のメモリセルの製造工程における第３段階を示すデバイス断面図である。
【図１１３】第７形態のメモリセルの製造工程における第４段階を示すデバイス断面図である。
【図１１４】第７形態のメモリセルの製造工程における第５段階を示すデバイス断面図である。
【図１１５】図３，４に示されるＮＲＯＭの読み出しメモリ電流とメモリゲート電圧との関係を示す特性図である。
【図１１６】第１形態、第２形態、及び第３形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係を示す特性図である。
【図１１７】第４形態及び第５形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係を示す特性図である。
【図１１８】第６形態及び第７形態のメモリセルにおける読み出しメモリ電流とメモリゲート電圧との関係を示す特性図である。
【図１１９】第１、第２、第３形態のメモリセルの消去、書込み及び読み出し動作の第１のタイミングチャートである。
【図１２０】第１、第２、第３形態のメモリセルの消去、書込み及び読み出し動作の第２のタイミングチャートである。
【図１２１】第４、第５形態のメモリセルに対する消去、ＳＳＩとＤＳＩによる書込み、及び読み出し動作の第１のタイミングチャートである。
【図１２２】第４、第５形態のメモリセルに対する消去、ＳＳＩとＤＳＩによる書込み、及び読み出し動作の第２のタイミングチャートである。
【図１２３】第４、第５形態のメモリセルに対する消去、ＳＳＩによる書込み、及び読み出し動作の第１のタイミングチャートである。
【図１２４】第４、第５形態のメモリセルに対する消去、ＳＳＩによる書込み、及び読み出し動作の第２のタイミングチャートである。
【符号の説明】
１ 半導体基板
２，２−１，２−２ フローティングゲート電極
４，４−１，４−２ 拡散層
５ ワード線
６−１，６−２，６Ａ スイッチゲート電極
７，７−１，７−２ メモリゲート電極
Ｔｒｍｃ メモリトランジスタ部
Ｔｒｓｗ スイッチトランジスタ部
５１ メモリアレイ
２０，２０−１，２０−１ 反転層
ＭＣ メモリセル
Claims (10)
- １個のメモリセルが、１個のメモリトランジスタ部と、前記メモリトランジスタ部の両側に配置された２個の拡散層配線と、前記メモリトランジスタ部と前記拡散層配線との間に夫々配置された２個のスイッチトランジスタ部と、から成り、前記メモリセルが複数個配置された不揮発性メモリを有する半導体集積回路であって、
前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、
前記２個の拡散層配線は前記ワード線に直交する方向に延在されたソース線及びビット線を成し、
前記２個のスイッチトランジスタ部のスイッチゲート電極が前記ソース線及びビット線に沿って延在され、
夫々の前記メモリセルが有する２個のスイッチトランジスタ部の２個のスイッチゲート電極は相互に電気的に非接続状態である、ことを特徴とする半導体集積回路。 - 前記拡散層配線は、前記ソース線及びビット線が延在する方向に隣接するメモリセル間で共有され且つ前記ワード線の延在する方向に隣接するメモリセル間で共有され、
前記スイッチトランジスタ部のスイッチゲート電極は、前記ソース線及びビット線が延在する方向に隣接するメモリセル間で共通接続され且つ前記ワード線の延在する方向に隣接するメモリセル間で共通接続されることを特徴とする請求項１記載の半導体集積回路。 - 前記スイッチトランジスタ部のスイッチゲート電極は最小光加工寸法よりも小さい幅を有して成るものであることを特徴とする請求項１又は２記載の半導体集積回路。
- １個のメモリセルが、１個のメモリトランジスタ部と、前記メモリトランジスタ部の一方の側に配置されたトランジスタ反転層配線及びスイッチトランジスタ部と、前記メモリトランジスタ部の他方の側に配置されたトランジスタ反転層配線及びスイッチトランジスタ部と、から成るメモリセル構造の不揮発性メモリを有する半導体集積回路であって、
前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、
前記一方の側に配置されたトランジスタ反転層配線は前記ワード線に直交する方向に延在するソース線を成し、前記他方の側に配置されたトランジスタ反転層配線は前記ワード線に直交する方向に延在するビット線を成し、
前記２個のスイッチトランジスタ部の２個のスイッチゲート電極と前記ソース線およびビット線をなす２個のトランジスタ反転層配線の２個のゲート電極とがそれぞれ共通であり、
夫々の前記メモリセルが有する２個のスイッチトランジスタ部の２個のスイッチゲート電極は相互に電気的に非接続状態である、ことを特徴とする半導体集積回路。 - １個のメモリセルが、１個のメモリトランジスタ部と、前記メモリトランジスタ部の一方の側に配置された１個のトランジスタ反転層配線及び１個のスイッチトランジスタ部と、前記メモリトランジスタ部の他方の側に配置された１個の拡散層配線とから成る、メモリセル構造の不揮発性メモリを有する半導体集積回路であって、
前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、
前記１個のトランジスタ反転層配線は前記ワード線に直行する方向に延在するソース線をなし、
前記１個の拡散層配線は前記ワード線に直交する方向に延在するビット線を成し、
前記１個のスイッチトランジスタ部のスイッチゲート電極と前記ソース線をなす１個のトランジスタ反転層配線のゲート電極とが共通であることを特徴とする半導体集積回路。 - 前記スイッチトランジスタ部のチャネルからメモリトランジスタ部のチャネルに導入されたキャリアを加速して離散的にトラップを含むゲート絶縁膜に注入して書込みを行なう制御回路を有して成るものであることを特徴とする請求項1乃至５の何れか1項記載の半導体集積回路。
- 前記離散的にトラップを含むゲート絶縁膜が保持しているキャリアをワード線に引き抜いて消去を行なう制御回路を有して成るものであることを特徴とする請求項６記載の半導体集積回路。
- １個のメモリセルが、１個のスイッチトランジスタ部と、前記スイッチトランジスタ部の両側に配置された２個の拡散層配線と、前記スイッチトランジスタ部と前記拡散層配線との間に夫々配置された２個のメモリトランジスタ部とから成るメモリセル構造の不揮発性メモリを有する半導体集積回路であって、
前記メモリトランジスタ部は離散的にトラップを含むゲート絶縁膜と、ワード線に接続するメモリゲート電極とを有し、
前記２個の拡散層配線が前記ワード線に直交する方向に延在されたソース線およびビット線を成し、
かつ前記１個のスイッチトランジスタ部のスイッチゲート電極が前記ソース線及びビット線に沿って延在されて成るものであることを特徴とする半導体集積回路。 - 前記メモリトランジスタ部のメモリゲート電極は最小光加工寸法よりも小さい幅を有して成るものであることを特徴とする請求項８記載の半導体集積回路。
- 前記離散的にトラップを含むゲート絶縁膜はシリコンナイトライド膜から成るものであることを特徴とする請求項１乃至９の何れか１項記載の半導体集積回路。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000083246A JP4058219B2 (ja) | 1999-09-17 | 2000-03-21 | 半導体集積回路 |
| TW089115348A TW530303B (en) | 1999-09-17 | 2000-07-31 | Semiconductor integrated circuit device |
| DE60004614T DE60004614T2 (de) | 1999-09-17 | 2000-09-11 | Integrierte Halbleitervorrichtung |
| EP00119793A EP1085519B1 (en) | 1999-09-17 | 2000-09-11 | Semiconductor integrated device |
| DE60034070T DE60034070T2 (de) | 1999-09-17 | 2000-09-11 | Integrierte Halbleitervorrichtung |
| EP02022144A EP1288963B1 (en) | 1999-09-17 | 2000-09-11 | Semiconductor integrated circuit |
| US09/660,923 US6531735B1 (en) | 1999-09-17 | 2000-09-13 | Semiconductor integrated circuit |
| KR1020000054495A KR100776871B1 (ko) | 1999-09-17 | 2000-09-16 | 반도체 집적 회로 |
| US10/377,785 US6674122B2 (en) | 1999-09-17 | 2003-03-04 | Semiconductor integrated circuit |
| US10/663,779 US6894344B2 (en) | 1999-09-17 | 2003-09-17 | Semiconductor integrated circuit having two switch transistors formed between two diffusion-layer lines |
| US11/126,236 US7012296B2 (en) | 1999-09-17 | 2005-05-11 | Semiconductor integrated circuit |
| US11/320,850 US7190023B2 (en) | 1999-09-17 | 2005-12-30 | Semiconductor integrated circuit having discrete trap type memory cells |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-263155 | 1999-09-17 | ||
| JP26315499 | 1999-09-17 | ||
| JP11-263154 | 1999-09-17 | ||
| JP26315599 | 1999-09-17 | ||
| JP2000083246A JP4058219B2 (ja) | 1999-09-17 | 2000-03-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156275A JP2001156275A (ja) | 2001-06-08 |
| JP4058219B2 true JP4058219B2 (ja) | 2008-03-05 |
Family
ID=27335204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000083246A Expired - Fee Related JP4058219B2 (ja) | 1999-09-17 | 2000-03-21 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US6531735B1 (ja) |
| EP (2) | EP1085519B1 (ja) |
| JP (1) | JP4058219B2 (ja) |
| KR (1) | KR100776871B1 (ja) |
| DE (2) | DE60034070T2 (ja) |
| TW (1) | TW530303B (ja) |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19946883A1 (de) * | 1999-09-30 | 2001-04-12 | Micronas Gmbh | Verfahren zur Herstellung eines integrierten CMOS-Halbleiterspeichers |
| JP4899241B2 (ja) * | 1999-12-06 | 2012-03-21 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| JP4923321B2 (ja) * | 2000-09-12 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置の動作方法 |
| JP4058232B2 (ja) | 2000-11-29 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体装置及びｉｃカード |
| JP4083975B2 (ja) * | 2000-12-11 | 2008-04-30 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3496932B2 (ja) | 2001-01-30 | 2004-02-16 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置を含む半導体集積回路装置 |
| JP4715024B2 (ja) * | 2001-05-08 | 2011-07-06 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置のプログラム方法 |
| JP2002334588A (ja) * | 2001-05-11 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
| KR100416599B1 (ko) * | 2001-05-31 | 2004-02-05 | 삼성전자주식회사 | 집적도와 독출동작 속도를 향상시키고 전력소모를감소시킬 수 있는 메탈 프로그래머블 롬의 메모리셀 구조 |
| TW546840B (en) | 2001-07-27 | 2003-08-11 | Hitachi Ltd | Non-volatile semiconductor memory device |
| US20040212017A1 (en) * | 2001-08-07 | 2004-10-28 | Hirotaka Mizuno | Semiconductor device and ic card |
| JP2003091999A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003091998A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003091996A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003218244A (ja) | 2002-01-24 | 2003-07-31 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP3702851B2 (ja) * | 2002-01-24 | 2005-10-05 | セイコーエプソン株式会社 | 不揮発性半導体装置の昇圧回路 |
| JP3993438B2 (ja) | 2002-01-25 | 2007-10-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6901010B1 (en) * | 2002-04-08 | 2005-05-31 | Advanced Micro Devices, Inc. | Erase method for a dual bit memory cell |
| US6670672B1 (en) * | 2002-06-21 | 2003-12-30 | Macronix International Co., Ltd. | Structure of discrete NROM cell |
| EP1376676A3 (en) * | 2002-06-24 | 2008-08-20 | Interuniversitair Microelektronica Centrum Vzw | Multibit non-volatile memory device and method |
| US6853035B1 (en) * | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
| JP4177329B2 (ja) | 2002-08-29 | 2008-11-05 | 株式会社ルネサステクノロジ | 半導体処理装置及びｉｃカード |
| JP2004152924A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶素子および半導体装置 |
| JP2004152977A (ja) | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
| US6831325B2 (en) * | 2002-12-20 | 2004-12-14 | Atmel Corporation | Multi-level memory cell with lateral floating spacers |
| US6816414B1 (en) * | 2003-07-31 | 2004-11-09 | Freescale Semiconductor, Inc. | Nonvolatile memory and method of making same |
| JP2005056889A (ja) | 2003-08-04 | 2005-03-03 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
| US7608882B2 (en) * | 2003-08-11 | 2009-10-27 | Macronix International Co., Ltd. | Split-gate non-volatile memory |
| US6987689B2 (en) * | 2003-08-20 | 2006-01-17 | International Business Machines Corporation | Non-volatile multi-stable memory device and methods of making and using the same |
| JP2005085903A (ja) | 2003-09-05 | 2005-03-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005101174A (ja) * | 2003-09-24 | 2005-04-14 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| JP2005191542A (ja) * | 2003-12-01 | 2005-07-14 | Renesas Technology Corp | 半導体記憶装置 |
| US7050330B2 (en) * | 2003-12-16 | 2006-05-23 | Micron Technology, Inc. | Multi-state NROM device |
| US7569882B2 (en) * | 2003-12-23 | 2009-08-04 | Interuniversitair Microelektronica Centrum (Imec) | Non-volatile multibit memory cell and method of manufacturing thereof |
| JP2005209931A (ja) | 2004-01-23 | 2005-08-04 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2005223234A (ja) * | 2004-02-09 | 2005-08-18 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
| JP4640918B2 (ja) * | 2004-03-11 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2005302850A (ja) | 2004-04-08 | 2005-10-27 | Renesas Technology Corp | 半導体記憶装置 |
| JP2005353646A (ja) | 2004-06-08 | 2005-12-22 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2006048784A (ja) * | 2004-08-02 | 2006-02-16 | Renesas Technology Corp | 不揮発性メモリ |
| JP2006060030A (ja) | 2004-08-20 | 2006-03-02 | Renesas Technology Corp | 半導体記憶装置 |
| JP2006059481A (ja) | 2004-08-23 | 2006-03-02 | Renesas Technology Corp | 半導体記憶装置 |
| DE112004003019T5 (de) | 2004-11-30 | 2008-01-03 | Spansion LLC, Santa Clara | Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung |
| KR100955720B1 (ko) * | 2004-12-28 | 2010-05-03 | 스펜션 엘엘씨 | 반도체 장치 |
| CN101091252B (zh) | 2004-12-28 | 2012-09-05 | 斯班逊有限公司 | 半导体装置以及控制半导体装置操作的方法 |
| JP4628114B2 (ja) * | 2005-01-20 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| WO2006080081A1 (ja) * | 2005-01-28 | 2006-08-03 | Spansion Llc | 不揮発性メモリ及びその制御方法 |
| US20060226467A1 (en) * | 2005-04-07 | 2006-10-12 | Macronix International Co., Ltd. | P-channel charge trapping memory device with sub-gate |
| US7312495B2 (en) * | 2005-04-07 | 2007-12-25 | Spansion Llc | Split gate multi-bit memory cell |
| US7091551B1 (en) * | 2005-04-13 | 2006-08-15 | International Business Machines Corporation | Four-bit FinFET NVRAM memory device |
| JP4836487B2 (ja) | 2005-04-28 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US7158420B2 (en) * | 2005-04-29 | 2007-01-02 | Macronix International Co., Ltd. | Inversion bit line, charge trapping non-volatile memory and method of operating same |
| US8099783B2 (en) * | 2005-05-06 | 2012-01-17 | Atmel Corporation | Security method for data protection |
| JP4657813B2 (ja) * | 2005-05-31 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP4790335B2 (ja) * | 2005-07-07 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| KR100746198B1 (ko) * | 2005-07-08 | 2007-08-06 | 삼성전자주식회사 | 데이터 저장장치, 데이터 저장방법, 및 그 기록매체 |
| JP4794231B2 (ja) * | 2005-07-22 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US7206214B2 (en) * | 2005-08-05 | 2007-04-17 | Freescale Semiconductor, Inc. | One time programmable memory and method of operation |
| JP5250182B2 (ja) * | 2005-10-28 | 2013-07-31 | シャープ株式会社 | 不揮発性メモリ装置およびその駆動方法 |
| JP2007184466A (ja) * | 2006-01-10 | 2007-07-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007281137A (ja) * | 2006-04-05 | 2007-10-25 | Sharp Corp | 不揮発性半導体記憶装置およびその製造方法、前記不揮発性半導体記憶装置を備えてなる携帯電子機器 |
| US7414889B2 (en) * | 2006-05-23 | 2008-08-19 | Macronix International Co., Ltd. | Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices |
| US7718491B2 (en) * | 2006-06-16 | 2010-05-18 | Macronix International Co., Ltd. | Method for making a NAND Memory device with inversion bit lines |
| US8188536B2 (en) | 2006-06-26 | 2012-05-29 | Macronix International Co., Ltd. | Memory device and manufacturing method and operating method thereof |
| US7697344B2 (en) * | 2006-11-03 | 2010-04-13 | Samsung Electronics Co., Ltd. | Memory device and method of operating and fabricating the same |
| JP5735726B2 (ja) * | 2008-09-19 | 2015-06-17 | スパンション エルエルシー | 半導体記憶装置およびその読出方法 |
| KR20100097468A (ko) * | 2009-02-26 | 2010-09-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| JP5538024B2 (ja) * | 2010-03-29 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| CN101814510B (zh) * | 2010-04-29 | 2015-07-29 | 上海华虹宏力半导体制造有限公司 | 共享字线的无触点sonos分栅式闪存 |
| US20120119280A1 (en) * | 2010-11-11 | 2012-05-17 | Paolo Tessariol | Charge Trap Non-Volatile Memory |
| JP5878797B2 (ja) * | 2012-03-13 | 2016-03-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US8809184B2 (en) * | 2012-05-07 | 2014-08-19 | Globalfoundries Inc. | Methods of forming contacts for semiconductor devices using a local interconnect processing scheme |
| US10170493B1 (en) * | 2017-12-20 | 2019-01-01 | Micron Technology, Inc. | Assemblies having vertically-stacked conductive structures |
| CN114078900A (zh) * | 2020-08-19 | 2022-02-22 | 联华电子股份有限公司 | 数据存储单元、存储器及其存储器制作方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4185318A (en) * | 1971-04-26 | 1980-01-22 | General Electric Company | Charge storage memory with isolation nodal for each bit line |
| US4554643A (en) * | 1979-06-18 | 1985-11-19 | Texas Instruments Incorporated | Electrically erasable programmable MNOS read only memory |
| JPS5851568A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 半導体装置 |
| JP2551595B2 (ja) * | 1987-07-31 | 1996-11-06 | 工業技術院長 | 半導体不揮発性メモリ素子 |
| KR950011026B1 (ko) * | 1990-06-28 | 1995-09-27 | 가시오 게이상기 가부시끼가이샤 | 박막 메모리셀 |
| US5357134A (en) * | 1991-10-31 | 1994-10-18 | Rohm Co., Ltd. | Nonvolatile semiconductor device having charge trap film containing silicon crystal grains |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5467308A (en) * | 1994-04-05 | 1995-11-14 | Motorola Inc. | Cross-point eeprom memory array |
| KR0135247B1 (ko) * | 1994-07-06 | 1998-04-22 | 김주용 | 플래쉬 메모리 셀 및 그 제조 방법 |
| JP2910647B2 (ja) * | 1995-12-18 | 1999-06-23 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JPH09275196A (ja) * | 1996-04-03 | 1997-10-21 | Sony Corp | 半導体装置及びその製造方法 |
| US5768192A (en) * | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| US5714412A (en) * | 1996-12-02 | 1998-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd | Multi-level, split-gate, flash memory cell and method of manufacture thereof |
| US6348387B1 (en) * | 2000-07-10 | 2002-02-19 | Advanced Micro Devices, Inc. | Field effect transistor with electrically induced drain and source extensions |
| US6563151B1 (en) * | 2000-09-05 | 2003-05-13 | Samsung Electronics Co., Ltd. | Field effect transistors having gate and sub-gate electrodes that utilize different work function materials and methods of forming same |
-
2000
- 2000-03-21 JP JP2000083246A patent/JP4058219B2/ja not_active Expired - Fee Related
- 2000-07-31 TW TW089115348A patent/TW530303B/zh not_active IP Right Cessation
- 2000-09-11 EP EP00119793A patent/EP1085519B1/en not_active Expired - Lifetime
- 2000-09-11 DE DE60034070T patent/DE60034070T2/de not_active Expired - Lifetime
- 2000-09-11 DE DE60004614T patent/DE60004614T2/de not_active Expired - Lifetime
- 2000-09-11 EP EP02022144A patent/EP1288963B1/en not_active Expired - Lifetime
- 2000-09-13 US US09/660,923 patent/US6531735B1/en not_active Expired - Fee Related
- 2000-09-16 KR KR1020000054495A patent/KR100776871B1/ko not_active IP Right Cessation
-
2003
- 2003-03-04 US US10/377,785 patent/US6674122B2/en not_active Expired - Lifetime
- 2003-09-17 US US10/663,779 patent/US6894344B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE60004614T2 (de) | 2004-08-12 |
| US6894344B2 (en) | 2005-05-17 |
| KR100776871B1 (ko) | 2007-11-16 |
| EP1288963A2 (en) | 2003-03-05 |
| DE60034070T2 (de) | 2007-10-25 |
| JP2001156275A (ja) | 2001-06-08 |
| EP1085519A1 (en) | 2001-03-21 |
| DE60034070D1 (de) | 2007-05-03 |
| US6531735B1 (en) | 2003-03-11 |
| US6674122B2 (en) | 2004-01-06 |
| DE60004614D1 (de) | 2003-09-25 |
| KR20010082522A (ko) | 2001-08-30 |
| TW530303B (en) | 2003-05-01 |
| EP1288963A3 (en) | 2004-01-14 |
| US20030155607A1 (en) | 2003-08-21 |
| EP1085519B1 (en) | 2003-08-20 |
| EP1288963B1 (en) | 2007-03-21 |
| US20040070026A1 (en) | 2004-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4058219B2 (ja) | 半導体集積回路 | |
| TWI363419B (en) | Semiconductor memory device | |
| US7342279B2 (en) | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements | |
| US7525149B2 (en) | Combined volatile and non-volatile memory device with graded composition insulator stack | |
| JP4846979B2 (ja) | 誘電体格納エレメントを用いる多状態不揮発性メモリ及び電荷レベルを格納する方法 | |
| JP3573691B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6936888B2 (en) | Nonvolatile memory device with multi-bit memory cells having plural side gates | |
| US20070279977A1 (en) | Semiconductor magnetic memory | |
| US7209389B2 (en) | Trap read only non-volatile memory (TROM) | |
| JP2009260364A (ja) | 半導体記憶装置 | |
| JPH11224908A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| US7012296B2 (en) | Semiconductor integrated circuit | |
| TW200837887A (en) | Trench memory structures and operation | |
| CN105448843A (zh) | 制造半导体器件的方法 | |
| US7190023B2 (en) | Semiconductor integrated circuit having discrete trap type memory cells | |
| JP2003068893A (ja) | 不揮発性記憶素子及び半導体集積回路 | |
| JP2005184029A (ja) | 不揮発性記憶素子及び半導体集積回路装置 | |
| JP4424886B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2001284473A (ja) | 不揮発性半導体メモリ | |
| JP2007527614A (ja) | 耐久性が改善された分離トランジスタメモリ及びその製造方法 | |
| JP2007534157A (ja) | 自己整合型電荷分離構造ｎｒｏｍフラッシュメモリ | |
| JP2005184028A (ja) | 不揮発性記憶素子 | |
| JP3251699B2 (ja) | 不揮発性記憶装置 | |
| KR100368031B1 (ko) | 셀 어레이, 그 동작 방법 및 그 제조방법 | |
| JP2001093995A (ja) | 不揮発性半導体記憶装置、その書き込み方法および読み出し方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040326 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040329 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070827 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070918 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071217 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131221 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |