JP2003068893A - 不揮発性記憶素子及び半導体集積回路 - Google Patents

不揮発性記憶素子及び半導体集積回路

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Abstract

(57)【要約】 【課題】 絶縁性電荷トラップ膜を電荷蓄積領域とする
不揮発性記憶素子のトンネル消去を可能とし、特性劣化
を防止する。 【解決手段】 ソース領域（８）とドレイン領域（７）
の間のチャネル領域（９）上に、シリコン酸化膜
（２）、ポリシリコン膜（３）、シリコン窒化膜
（４）、シリコン酸化膜（５）、ゲート電極（６）を形
成する。トンネル放出側の酸化膜（２）寄りにポリシリ
コン膜とシリコン窒化膜による界面準位を形成し、これ
に情報記憶のための電荷保持の主体を担わせ、シリコン
窒化膜の薄膜化を可能にした。シリコン窒化膜を電荷保
持に用いる不揮発性記憶素子に対する消去動作のような
電子放出動作をトンネルによって行ってもゲート絶縁膜
に電子が不消耗に残存する事態を阻止することができ
る。ホットホール注入による消去を要しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に消去及び
書き込み可能な不揮発性記憶素子、そして当該不揮発性
記憶素子を有する半導体集積回路に関し、例えば非導電
性の電荷トラップ膜を情報の保持領域として使用する不
揮発性メモリ、更にはそのような不揮発性メモリをオン
チップで備えるマイクロコンピュータもしくはデータプ
ロセッサ等に適用して有効な技術に関する。
【０００２】
【従来の技術】近年、データやプログラム構成するデー
タを記憶させるメモリ装置として、記憶するデータを所
定の単位で一括して電気的に消去可能であり、かつ、デ
ータを電気的に書き込み可能な不揮発性記憶装置とされ
るフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと
いう）が注目を集めている。フラッシュメモリは、電気
的に消去及び書き込み可能な不揮発性記憶素子によって
メモリセルが構成されており、一旦メモリセルに書き込
まれたデータやプログラムを消去し、新たなデータやプ
ログラムをメモリセルへ再度書き込み（プログラミン
グ）する事が可能である。
【０００３】従来、フラッシュメモリの電荷蓄積領域
は、ポリシリコン膜から成り、電気的に周囲とは絶縁さ
れたフローティングゲート内に電子を蓄積することによ
り行われていた。この電子蓄積動作、いわゆる書込み動
作は、ホットエレクトロン注入が一般的であり、蓄積さ
れた電子をフローティングゲート外へ放出する消去動作
は、ゲート酸化膜を通過するトンネル電流により行われ
ている。書込みと消去を繰り返すと、ゲート酸化膜の内
部にトラップ準位が形成され、基板とゲート酸化膜の界
面のトラップ準位が増加する。特に、前者は電荷の保持
特性、すなわち書換え後のリテンション特性を劣化させ
るという本質的な問題点があった。
【０００４】上記問題点を解消する方法として、近年、
ＥＥＰＲＯＭの電荷蓄積を非導電性の電荷トラップ膜を
使用する方式が提案されている。例えば、米国特許公報
第５，７６８，１９２号、米国特許公報第５，９６６，
６０３号、米国特許公報第６，０１１，７２５号、米国
特許公報第６，１８０，５３８号、及び、B.Eitanらに
よる” Can NROM, a 2-bit, Trapping Storage NVM Cel
l, Give a Real Challenge to Floating Gate Cell”,
International Conference on Solid State Devices an
d Materials, Tokyo, 1999、に開示されている。例え
ば、米国特許公報第５，７６８，１９２号には、図２４
にその断面図を示したようにシリコン酸化膜等の絶縁膜
１３２、１３４で挟まれたシリコン窒化膜１３３、いわ
ゆるＯＮＯ(Oxide/Nitride/Oxide)構造の積層膜をゲー
ト絶縁膜とし、ソース１３７に０Ｖ、ドレイン１３６と
コントロールゲート１３５に適当な正電圧を印加してト
ランジスタをオンさせ、ドレイン１３６の近傍で発生す
るホットエレクトロンを注入し、上記シリコン窒化膜１
３３中へ電子をトラップさせることにより書込みを行う
方式である。この電荷蓄積方式は、連続した導電膜であ
るポリシリコン膜に電荷蓄積を行う方式に比較すると、
シリコン窒化膜１３３中の電子トラップが非連続で離散
的であるため、酸化膜１３２の一部にピンホール等の電
荷漏洩パスが発生した場合においても、蓄積された電荷
のすべてが消失されることがなく、リテンション特性が
本質的に強固であるという特徴をもっている。
【０００５】また、米国特許公報第６，０１１，７２５
号には、図２５にその書込み方式を示したように、ホッ
トエレクトロン注入の局在性を利用して、ドレイン１３
６近傍とソース１３７の近傍との２個所の電荷蓄積を独
立して制御することにより、２ビットの情報を１メモリ
セル内で実現する、いわゆる多値セル技術を開示してい
る。
【０００６】さらに、米国特許公報第５，９６６，６０
３号には、ＯＮＯ膜の形成方法、例えば、基板上にＯＮ
積層膜を形成した後、シリコン窒化膜上部を酸化するこ
とによりＯＮＯ構造を形成すること、また、基板上にＯ
ＮＯ積層膜を形成した後に酸化工程を追加することによ
りシリコン窒化膜中に酸素を導入して、メモリセルのリ
テンション特性を向上すること、が開示されている。ま
た、米国特許公報第６，１８０，５３８号には、短時間
気相成長法(Rapid Thermal Chemical Vapor Depositio
n)により、ＯＮＯ膜を形成する方法、酸化膜の堆積温度
が７００〜８００℃であること、酸化膜の膜厚が５〜１
５ｎｍであることが記述されている。
【０００７】
【発明が解決しようとする課題】上記公知例では、シリ
コン窒化膜中にトラップされた電子を引抜く消去動作
は、基板、ソース、あるいはドレイン側へのトンネル放
出によるか、ソース、あるいはドレイン近傍からのホッ
トホール注入による電荷の中和によって行われている。
例えば、B.Eitanらによる” Can NROM, a 2-bit, Trapp
ing Storage NVM Cell, Give a Real Challenge to Flo
ating Gate Cell”, International Conference on Sol
id State Devices and Materials, Tokyo, 1999、によ
れば、ドレインへ７Ｖ、コントロールゲートへ−３Ｖ、
ソースへ３Ｖを印加し、ドレイン近傍の基板内で発生す
るバンド間トンネル現象によるホットホールを、シリコ
ン窒化膜中へ注入することにより消去動作を行ってい
る。
【０００８】上述した動作方式が採用された従来のメモ
リセルにおいては、図２６に模式的に例示されるよう
に、幾つかの問題点のあることが本発明者により見出さ
れた。
【０００９】第１の問題点は、ホットホール注入による
消去動作において、消去動作で注入されるホールは、酸
化膜１３２中を通過するため、一旦酸化膜１３２中で捕
獲されると、ホールの移動度が小さいために、それがホ
ールトラップとなって、書換え後のリテンション特性、
即ち電荷保持特性を劣化させる要因となることである。
【００１０】第２の問題点は、ホットホール注入による
消去動作において、消去動作でのホール注入は、半導体
基板１３１と酸化膜１３２との界面にトラップ準位を発
生させ、サブスレッショルド特性を著しく劣化させ、オ
フ・リーク電流を増加させる。これは、消去状態のメモ
リセルの記憶情報を読み出す際のドレインリーク電流を
増加させ、読み出しデータの反転不良、いわゆる読み出
し不良を引起こす原因となる。
【００１１】第３の問題点は、ホットホール注入による
問題点を解消するために電子をトンネル電流で基板側へ
放出しようとしても、窒化膜に捕獲されている電荷の分
布中心が基板から離れているので充分な消去が難しい、
ということである。要するに、所要の書き込み特性を得
るには窒化膜に比較的多くの電子を保持させ、保持され
た電荷が容易に抜けないように、窒化膜には比較的厚い
膜厚を要する。それ故に、トンネル電流による電子の基
板放出には限界がある。
【００１２】第４の問題点は、消去動作をホール注入で
はなく、トンネル電流による基板１３１側への電子放出
を行おうとするとき、新たに発生すると考えられる問題
があることである。例えば、コントロールゲート１３５
へ−１０Ｖ、基板１３１へ＋１０Ｖを印加して、シリコ
ン窒化膜中へ捕獲された電子を酸化膜１３２を介したト
ンネル電流で基板１３１側へ放出する場合、ドレイン１
３６近傍の電子トラップが存在するシリコン窒化膜領域
の直下の酸化膜１３２中よりも、ソース１３７近傍の電
子トラップが存在しないシリコン窒化膜領域の直下の酸
化膜１３２中へ注入されたホールの残存が顕著となる。
この酸化膜中ホールの蓄積量は、書換えを繰り返すにし
たがって増大し、ソース１３７近傍のチャネル領域のみ
を、部分的にディプリート状態（閾値電圧がデプレッシ
ョン状態）としてしまう。この状態は、チャネル長が短
くなった状態に対応しており、書換え回数によってメモ
リセルの諸特性、書込み特性、読み出し電流等が変動す
ることになり、特性バラツキが大きく劣化することにな
る。
【００１３】本発明の目的は、シリコン窒化膜などの絶
縁膜を電荷保持に用いる不揮発性記憶素子に対する消去
動作のような電子放出動作をトンネルによって行っても
ゲート絶縁膜に電子が不消耗に残存する事態を阻止する
ことができる不揮発性記憶素子及び半導体集積回路を提
供することにある。
【００１４】本発明の別の目的は、シリコン窒化膜など
の絶縁膜を電荷保持に用いる不揮発性記憶素子に対する
消去動作のような電子放出動作をＦＮトンネルによって
行っても、チャネル領域の一部に片寄って正孔が蓄積し
て特性劣化を生ずる事態を防止することができる不揮発
性記憶素子及び半導体集積回路を提供することにある。
【００１５】本発明の更に別の目的は、シリコン窒化膜
などの絶縁膜を電荷保持に用いる不揮発性記憶素子にお
いて電子の放出にホットエレクトロン注入を行わなくて
も済み、これにより、書き換え後の電荷保持特性の劣
化、書き換えに起因するサブスレッショルドリーク電流
の増加を、抑止若しくは緩和することができる不揮発性
記憶素子及び半導体集積回路を提供することにある。
【００１６】本発明のその他の目的は、絶縁性の電荷ト
ラップ膜を電荷蓄積領域として用いる不揮発性メモリセ
ルのチップ占有面積を縮小させることが容易な不揮発性
記憶素子を提供することにある。
【００１７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１９】〔１〕本発明に係る不揮発性記憶素子は、
半導体領域（１）に夫々形成されたソース領域（８）、
ドレイン領域（７）及びそれらの間のチャネル領域
（９）と、前記チャネル領域の上に設けられた第１絶縁
膜（２）と、前記第１絶縁膜の上に設けられた半導体膜
（３）と、前記半導体膜の上に設けられた第２絶縁膜
（４）と、前記第２絶縁膜の上に設けられた第３絶縁膜
（５）と、前記第３絶縁膜の上に設けられたゲート電極
（６）とを有する。前記第２絶縁膜のトラップ密度は前
記第１絶縁膜及び第３絶縁膜の夫々のトラップ密度より
も高い。前記半導体膜と前記第２絶縁膜との界面部のト
ラップ密度は前記第２絶縁膜のトラップ密度よりも高
い。トラップに捕獲された電子は前記第１絶縁膜を介し
てトンネル放出される。
【００２０】上記不揮発性記憶素子においては、前記半
導体膜と前記第２絶縁膜との界面部に形成されるエネル
ギー準位の深いトラップ（界面トラップ）による電荷保
持機能が追加されているから、従来より情報記憶のため
の電荷保持を担っている第２絶縁膜を薄膜化することが
できる。薄膜化によっても記憶素子全体として必要な量
の電子を保持することは保証される。第２絶縁膜及びそ
の界面部に捕獲された電子をトンネル放出するとき、第
２絶縁膜が薄膜化されているので、第２絶縁膜のバルク
中のトラップに捕獲されている電子は容易に前記半導体
膜に到達し、当該半導体膜及び第１絶縁膜をトンネル電
流として流れて放出される。第２絶縁膜と半導体膜の界
面部に捕獲されている電子はそのトラップ準位に抗する
電界により半導体膜にデトラップされ、デトラップされ
た電子は半導体膜から第１絶縁膜をトンネル電流として
流れて放出される。前記半導体領域と第２絶縁膜との界
面部はトンネル電流を流す第１絶縁膜寄りに形成されて
いるので、そこに捕獲されている電子は前記トンネル放
出に際して第２絶縁膜を通過することを要しない。仮に
そのような界面準位をゲート電極側に形成して機能させ
る場合と比べれば、本発明手段は消去動作のような電子
放出動作が容易である。
【００２１】したがって、シリコン窒化膜などの絶縁膜
を電荷保持に用いる不揮発性記憶素子に対する消去動作
のような電子放出動作をトンネル効果によって行っても
第２絶縁膜に電子が不消耗に残存する事態を阻止するこ
とができる。
【００２２】消去動作では、チャネル領域側からのホッ
トホール注入を行う必要がないから、ホットホール注入
による問題点をことごとく解消することができる。第１
に、チャネル領域上の第１絶縁膜中にホールトラップが
発生するのを抑制できる。第２に、チャネル領域と第１
絶縁膜との界面準位の発生に起因するサブスレッショル
ド特性の劣化を生ずることもない。したがって、書き込
み特性及び読み出し特性の劣化を防止することができ
る。更に、サブスレッショルドリークが低減されて低消
費電力に寄与する。
【００２３】さらに、情報記憶の為に主体的に電子を保
持する前記半導体膜と前記第２絶縁膜との間の界面部の
トラップに捕獲された電子は、絶縁体ではない半導体膜
にデトラップされ、デトラップされた電子は半導体膜内
で自由電子の如く振る舞う。ホットエレクトロン注入に
よる書き込みではドレイン近傍の界面トラップに電子が
捕獲されていても、デトラップされた電子がドレイン近
傍に集中せず、ソース近傍の第１絶縁膜にホールが残存
することもない。この点でも不揮発性記憶素子における
書き込み、読み出しの特性劣化が防止される。
【００２４】上記不揮発性記憶素子において、電子の注
入を行う場合には、例えば、前記ドレイン領域及び前記
ゲート電極に、ソース領域に印加する電位よりも高い電
位を印加して、前記チャネル領域をオンさせ、前記ドレ
イン領域の近傍で発生するホットエレクトロンにより前
記半導体膜と前記第２絶縁膜との界面部及び前記第２絶
縁膜に電子を捕獲させる。また、電子のトンネル放出を
行う場合、例えば、前記半導体領域に、前記ゲート電極
に印加する電位よりも高い電位を印加して、前記半導体
膜と前記第２絶縁膜との界面部及び前駆第２絶縁膜に捕
獲されている電子を、前記第１絶縁膜を介してトンネル
電流として引き抜く。
【００２５】望ましい形態として、前記半導体膜と前記
第２絶縁膜との間の界面のトラップ密度は前記第２絶縁
膜と前記第３絶縁膜との間の界面部のトラップ密度より
も高いのがよい。また、前記半導体膜の膜厚は前記第２
絶縁膜の膜厚よりも薄いのがよい。
【００２６】一つの具体的な形態として、前記第１絶縁
膜をシリコン酸化膜、前記半導体膜をシリコン膜、前記
第２絶縁膜をシリコン窒化膜、前記第３絶縁膜をシリコ
ン酸化膜としてよい。また、前記第１絶縁膜をシリコン
酸化膜、前記半導体膜をシリコン膜、前記第２絶縁膜を
金属酸化膜、前記第３絶縁膜をシリコン酸化膜として
い。前記シリコン膜はポリシリコン膜である。望ましい
形態として、前記ポリシリコン膜は不純物が導入されて
いる。前記ポリシリコン膜に代えて、絶縁膜中にポリシ
リコン粒子（８８）が分散された膜を、前記シリコン膜
として採用してもよい。
【００２７】〔２〕本発明に係る半導体集積回路は、半
導体領域（１）に形成されたソース領域（８）とドレイ
ン領域（９）の間のチャネル領域（９）の上に、第１絶
縁膜（２）、前記第１絶縁膜の上に設けられた半導体膜
（３）、前記半導体膜の上に設けられた第２絶縁膜
（４）、前記第２絶縁膜の上に設けられた第３絶縁膜
（５）、及び前記第３絶縁膜の上に設けられたゲート電
極（６）が形成された不揮発性記憶素子を複数個有する
メモリアレイと、電子の注入と前記第１絶縁膜を介する
電子のトンネル放出とにより前記不揮発性記憶素子の閾
値電圧を制御するメモリ制御回路とを備える。前記第２
絶縁膜のトラップ密度は前記第１絶縁膜及び第３絶縁膜
の夫々のトラップ密度よりも高い。前記半導体膜と前記
第２絶縁膜との界面部トラップ密度は前記第２絶縁膜の
トラップ密度よりも高い。
【００２８】この半導体集積回路は不揮発性メモリ、或
は不揮発性メモリをオンチップで備えるデータプロセッ
サなどとされる。この半導体集積回路は前記項目〔１〕
で説明した不揮発性記憶素子によって得られる作用効果
を奏する。
【００２９】望ましい一形態として、前記ゲート電極が
共通化されて延在する方向に隣接する複数の不揮発性記
憶素子の半導体膜を、互に一体に形成するのがよい。仮
にメモリセル単位で半導体膜を分断する場合には、不揮
発性記憶素子間に少なくとも最小加工寸法分の間隔が必
要になり、チップ占有面積が増える。この点において、
メモリアレイのチップ占有面積低減、もしくは記憶容量
増大に寄与することができる。更に、消去動作でデトラ
ップされた電子は複数の不揮発性記憶素子間で共通の半
導体膜中を移動でき、デトラップされた電子のトンネル
放出を、共通化されたゲート電極単位で行うことによ
り、不揮発性記憶素子間の消去特性のばらつきを低減す
ることができる。
【００３０】具体的な形態として、前記メモリ制御回路
は、電子の注入動作の指示に応答して、ドレイン領域及
び前記ゲート電極に、ソース領域に印加する電位よりも
高い電位を印加して、前記チャネル領域をオンさせ、前
記ドレイン領域の近傍で発生するホットエレクトロンに
より前記半導体膜と前記第２絶縁膜との界面部及び前記
第２絶縁膜に電子を捕獲させる。また、前記メモリ制御
回路は、電子のトンネル放出動作の指示に応答して、前
記半導体領域に、前記ゲート電極に印加する電位よりも
高い電位を印加して、前記半導体膜と前記第２絶縁膜と
の界面部及び前駆第２絶縁膜に捕獲されている電子を、
前記第１絶縁膜中を介してトンネル電流として引き抜
く。
【００３１】前記半導体領域は、半導体基板上に形成さ
れた第３絶縁膜（４２）上に形成してよい。要するに、
前記不揮発性記憶素子のデバイス構造としてＴＦＴ（Th
in Film Transistor）構造を採用することが可能であ
る。このとき、前記半導体領域は例えばシリコン膜で形
成すればよい。そこに形成されるソース・ドレイン領域
には例えばｎ型不純物が導入され、チャネル領域には例
えばｐ型不純物が導入される。ＴＦＴ構造を採用すると
きの一つの望ましい形態として、前記第３絶縁膜の半導
体基板（４１）内に共通ソース配線領域（５４）を形成
し、前記共通ソース配線領域を、前記第３絶縁膜に形成
した接続孔（５３Ｈ）を介して前記複数個のメモリセル
のソース領域に接続する。前記接続孔は、前記第３絶縁
膜を前記ゲート電極の側壁に形成されたサイドウォール
スペーサ（５２）に対して自己整合的に除去することに
より形成することが可能である。
【００３２】〔３〕上記不揮発性記憶素子はポリシリコ
ン膜等の半導体膜と窒化シリコン膜などの第２絶縁膜と
の界面準位を利用した。別の態様として、チャネル領域
の上の第１絶縁膜にシリコン窒化膜を設け、このシリコ
ン窒化膜の第１絶縁膜寄りの部分をシリコンリッチな組
成とする。具体的には、不揮発性記憶素子は、半導体領
域に夫々形成されたソース領域（８）、ドレイン領域
（７）及びそれらの間のチャネル領域（９）と、前記チ
ャネル領域の上に設けられた第１絶縁膜（２）と、前記
第１絶縁膜の上に設けられた第２絶縁膜（９０）と、前
記第２絶縁膜の上に設けられた第３絶縁膜（５）と、前
記第３絶縁膜の上に設けられたゲート電極（６）とを有
する。前記第２絶縁膜は第３絶縁膜寄り（９０Ｂ）より
も第１絶縁膜寄り（９０Ａ）の方がＳｉ／Ｎの値が大き
くされたシリコン窒化膜である。前記第２絶縁膜のトラ
ップ密度は前記第１絶縁膜及び第３絶縁膜の夫々のトラ
ップ密度よりも高い。トラップに捕獲された電子は前記
第１絶縁膜を介してトンネル放出される。
【００３３】前記シリコン窒化膜のシリコンリッチな部
分（９０Ａ）は前記項目〔１〕で説明した前記半導体膜
（ポリシリコン膜）と第２絶縁膜（シリコン窒化膜）と
の界面におけるトラップの機能を代替するものと位置付
けることができ、基本的にはそれと同様の作用効果を奏
する。
【００３４】〔４〕上記半導体膜と絶縁膜との界面準位
を利用する発明と実質同一観点の発明として、半導体集
積回路は、半導体領域のチャネル領域（９）の上に形成
された第１絶縁膜（２）と、前記第１絶縁膜の上に形成
された中間膜（３）と、前記中間膜の上に形成された非
導電性の電荷トラップ膜（４）と、前記電荷トラップ膜
の上に形成された第２絶縁膜（５）と、前記第２絶縁膜
の上に形成されたゲート電極（６）と、を有する不揮発
性記憶素子を備える。前記電荷トラップ膜のトラップ密
度は、前記第１絶縁膜及び第２絶縁膜の夫々のトラップ
密度よりも高い。前記中間膜と前記電荷トラップ膜との
界面部のトラップ密度は、前記電荷トラップ膜と前記第
２絶縁膜との界面部のトラップ密度より高く、且つ、前
記電荷トラップ膜のトラップ密度よりも高い。前記不揮
発性記憶素子は、注入された電子を前記トラップに捕獲
することで情報の書き込みが行われ、前記トラップに捕
獲された電子を前記第１絶縁膜を介してトンネル放出さ
せることで情報の消去が行われる。
【００３５】シリコン窒化膜の一部をシリコンリッチと
してトラップ密度を上げた発明と実質同一観点の発明と
して、半導体集積回路は、半導体領域のチャネル領域
（９）の上に形成された第１絶縁膜（２）と、前記第１
絶縁膜の上に形成された第２絶縁膜（９０）と、前記第
２絶縁膜の上に形成された第３絶縁膜（５）と、前記第
３絶縁膜の上に形成されたゲート電極（６）とを有する
不揮発性記憶素子を備える。前記第２絶縁膜のトラップ
密度は前記第１絶縁膜及び第３絶縁膜の夫々のトラップ
密度よりも高い。前記第２絶縁膜のトラップ密度は第３
絶縁膜寄り（９０Ｂ）よりも第１絶縁膜寄り（９０Ａ）
の方が高い。前記不揮発性記憶素子は、注入された電子
をトラップに捕獲することで情報の書き込みが行われ、
トラップに捕獲された電子を前記第１絶縁膜を介してト
ンネル放出させることで情報の消去が行われる。
【００３６】〔５〕上記半導体膜と絶縁膜との界面準位
を利用する本発明の別の観点による不揮発性記憶素子
は、半導体領域に夫々形成されたソース領域（８）、ド
レイン領域（７）及びそれらの間のチャネル領域（９）
と、前記チャネル領域の上に設けられたゲート絶縁膜
（１０）と、前記ゲート絶縁膜の上に設けられたゲート
電極（６）とを有する。前記ゲート絶縁膜は、第１絶縁
膜（２）、前記第１絶縁膜の上に設けられた半導体膜
（３）、前記半導体膜の上に設けられたシリコン窒化膜
（４）、及び前記シリコン窒化膜の上に設けられた第２
絶縁膜（５）から成る。ホットエレクトロン注入により
前記ゲート絶縁膜に捕獲された電子が前記第１絶縁膜を
介してトンネル放出可能にされる。
【００３７】この観点ではトラップ密度について積極的
な言及はないが、半導体膜とシリコン窒化膜の組み合わ
せが明言されているから、その界面で深い界面準位が形
成され、当該界面準位はトンネル放出先である半導体領
域寄りとされ、これにより、上記同様に、従来より情報
記憶のための電荷保持を担っているシリコン窒化膜を薄
膜化することができ、消去動作のような電子放出動作を
トンネル効果によって行ってもシリコン窒化膜に電子が
不消耗に残存する事態を阻止することができる。そし
て、チャネル領域側からのホットホール注入を行う必要
がないから、チャネル領域上の第１絶縁膜中にホールト
ラップが発生するのを抑制でき、チャネル領域と第１絶
縁膜との界面準位の発生に起因するサブスレッショルド
特性の劣化を生ずることもない。さらに、デトラップさ
れた電子がドレイン近傍に集中せず、ソース近傍の第１
絶縁膜にホールが残存することもない。
【００３８】上記においてシリコン窒化膜に代えて、５
酸化タンタル膜、チタン酸化膜等の、高誘電率の金属酸
化膜を採用しても同様である。
【００３９】シリコンリッチな部分を有するシリコン窒
化膜を利用する本発明の別の観点による不揮発性記憶素
子は、半導体領域（１）に夫々形成されたソース領域
（８）、ドレイン領域（７）及びそれらの間のチャネル
領域（９）と、前記チャネル領域の上に設けられたゲー
ト絶縁膜（１０Ａ）と、前記ゲート絶縁膜の上に設けら
れたゲート電極（６）とを有する。前記ゲート絶縁膜
は、第１絶縁膜（２）、前記第１絶縁膜の上に設けられ
たシリコン窒化膜（９０）、前記シリコン窒化膜の上に
設けられた第２絶縁膜（５）から成る。前記シリコン窒
化膜は第２絶縁膜寄り（９０Ｂ）よりも第１絶縁膜寄り
（９０Ａ）の方がＳｉ／Ｎの値が大きくされる。不揮発
性記憶素子は、ホットエレクトロン注入により前記ゲー
ト絶縁膜に捕獲された電子が前記第１絶縁膜を介してト
ンネル放出可能にされる。この観点においてもトラップ
密度について積極的な言及はないが、半導体領域にシリ
コンリッチな部分を臨ませたシリコン窒化膜を利用する
ことが明言されているから、そのシリコンリッチな部分
のトラップ密度が相対的に高くなり、これにより、上記
同様の作用効果を奏する。
【００４０】
【発明の実施の形態】《半導体膜と窒化膜を持つ第１の
メモリセル構造》図１には半導体膜と窒化膜を持つ第１
の基本的なメモリセル構造が縦断面で例示される。同図
に示される不揮発性メモリセルＭＣ１は、半導体領域例
えばｐ型半導体領域１内にｎ型ソース領域８、ｎ型ドレ
イン領域７及びそれら該ソース領域８と該ドレイン領域
７に挟まれたチャネル領域９を有する。そして、前記チ
ャネル領域９の上に設けられたゲート絶縁膜１０、及び
ゲート絶縁膜１０の上の設けられた導電膜によるゲート
電極（単にコントロールゲートとも記す）６を有する。
ゲート絶縁膜１０は、第１絶縁膜例えばシリコン酸化膜
２、該第１絶縁膜２の上に設けられた半導体膜例えばシ
リコン膜であるポリシリコン膜３、該半導体膜３の上に
設けられた第２絶縁膜絶例えば非導電性の電荷トラップ
膜としてのシリコン窒化膜４、前記シリコン窒化膜４の
上に設けられた第３絶縁膜例えばシリコン酸化膜５によ
って構成される。前記チャネル領域９とは導電チャネル
が形成可能にされる領域を意味する。
【００４１】前記シリコン窒化膜５のトラップ密度は前
記シリコン酸化膜２，５の夫々のトラップ密度よりも高
い。前記ポリシリコン膜３とシリコン窒化膜４との界面
部のトラップ密度は前記シリコン窒化膜４のトラップ密
度よりも高い。
【００４２】特に制限されないが、コントロールゲート
６は濃度３×１０２０／ｃｍ３のリンがドープされた膜
厚１００ｎｍのポリシリコン膜で構成される。特に制限
されないが、前記シリコン酸化膜２は膜厚５ｎｍ、前記
ポリシリコン膜３は濃度３×１０２０／ｃｍ３のリンが
イオン打ち込みされた膜厚４ｎｍ、シリコン窒化膜４は
膜厚５ｎｍ、シリコン酸化膜５は膜厚５ｎｍとされる。
上記ゲート絶縁膜１０の実効膜厚はシリコン酸化膜換算
で１３．５ｎｍである。図２４で説明した従来のＯＮＯ
（酸化膜・窒化膜・酸化膜）構造のゲート絶縁膜は、例
えば、順次５ｎｍのシリコン酸化膜、１０ｎｍのシリコ
ン窒化膜、５ｎｍのシリコン酸化膜とされ、実効膜厚は
シリコン酸化膜換算で１５ｎｍである。本発明に係るメ
モリセルではシリコン窒化膜４は従来に比べて半減さ
れ、また、ポリシリコン膜３はシリコン窒化膜４よりも
薄くされている。なお、コントロールゲート６は、ポリ
シリコン膜３と、ポリシリコン膜３上に形成された、シ
リサイド膜又は高融点金属との積層膜で構成しても良
い。なお、特に制限されないが、コントロールゲート６
は、ワード線ＷＬに一体に形成される。
【００４３】図２には図１の不揮発性メモリセルの詳細
な構造を平面図で例示する。メモリセルの活性領域１１
が横方向にライン・アンド・スペース状、即ち、所定間
隔を置いて並列配置され、それに直行する縦方向にコン
トロールゲート６がライン・アンド・スペース状に配置
される。前記活性領域１１はソース領域、ドレイン領
域、及びチャネル領域にされる不純物導入に係る半導体
領域である。ドレイン領域とソース領域へコンタクト
（電気的接続）を取るためのコンタクト穴１３ａ，１３
ｂ、前記活性領域１１に並行に配置されたビット線１５
とドレイン領域上のコンタクト穴１３ａを接続する接続
穴１４が配置されている。コンタクト穴１３ｂはコント
ロールゲート６の方向に延在される。
【００４４】図３には図２中のＡ−Ａ’断面が例示され
る。図３において、半導体領域１のドレイン領域７とソ
ース領域８との間のチャネル領域９上に、シリコン酸化
膜２、ポリシリコン膜３、シリコン窒化膜４、シリコン
酸化膜５、コントロールゲート６、及び絶縁膜２８が積
層される。絶縁膜３３を貫通して、ドレイン領域３１上
に形成された一方のコンタクト穴１３ａ、及びソース領
域８上に形成された他方のコンタクト穴１３ｂが配置さ
れ、絶縁膜３６を貫通して形成された接続穴１４を介し
て一方のコンタクト穴１３ａとビット線１５が接続され
ている。前記コンタクト穴１３ａ，１３ｂの内部にはコ
ンタクトプラグ３４，３５が形成され、接続穴１４の内
部には接続プラグ３７が形成される。前記コンタクトプ
ラグ３４，３５及び接続プラグ３７はアルミニウム、タ
ングステン、或はポリシリコン等の配線材料から成る。
【００４５】図４には図２中のＢ−Ｂ’断面が例示され
る。図４において、半導体基領域１には素子分離領域２
２で分離された活性領域の表面領域にシリコン酸化膜２
が形成され、その上に、ポリシリコン膜３、シリコン窒
化膜４、シリコン酸化膜５、コントロールゲート６、及
び絶縁膜２８が順次積層され、その上部に絶縁膜３３、
及び絶縁膜３６が介在してビット線１５が配置されてい
る。
【００４６】上記不揮発性メモリセルＭＣ１に対する書
込み動作は、従来と同様にホットエレクトロン注入で行
われる。消去動作はチャネル領域９の全面でトンネル放
出により行われる。例えば、電子の注入を行う場合に
は、前記ドレイン領域７及び前記ゲート電極６に、ソー
ス領域８に印加する電位よりも高い電位を印加して、前
記チャネル領域９をオンさせ、前記ドレイン領域７の近
傍で発生するホットエレクトロンにより、前記ポリシリ
コン膜３とシリコン窒化膜との界面に多くの電子が捕獲
され、また、シリコン窒化膜４のバルク中のトラップに
電子が捕獲される。また、電子のトンネル放出を行う場
合、例えば、前記半導体領域１に、前記ゲート電極６に
印加する電位よりも高い電位を印加して、前記ポリシリ
コン膜３と前記シリコン窒化膜４との界面部及び前記シ
リコン窒化膜のバルク中に捕獲されている電子を、前記
ポリシリコン膜３からシリコン酸化膜２中をトンネル電
流として前記チャネル領域９に引き抜く。
【００４７】不揮発性メモリセルＭＣ１では、ポリシリ
コン膜３とシリコン窒化膜４との界面部のトラップ密度
は、シリコン窒化膜４とシリコン酸化膜５との界面部の
トラップ密度より高いことから、注入されたホットエレ
クトロンの多くはポリシリコン膜３とシリコン窒化膜４
との界面部へ捕獲される。シリコン窒化膜４のバルク中
のトラップにも電子が捕獲されることは言うまでも無
い。このように、不揮発性メモリセルＭＣにおいては、
前記ポリシリコン膜３と前記シリコン窒化膜４との界面
部に形成されるエネルギー準位の深いトラップ（界面ト
ラップ）による電荷保持機能が追加されているから、従
来より情報記憶のための電荷保持を担っているシリコン
窒化膜を薄膜化することができる。薄膜化によってもメ
モリセルＭＣとして必要な量の電子を保持することは保
証される。すなわち、ポリシリコン膜３とシリコン窒化
膜４との界面トラップの密度であるトラップ密度が高い
ので電荷保持機能を追加できる。
【００４８】消去動作は、上記ポリシリコン膜３とシリ
コン窒化膜４との界面部に捕獲された電子に関しては、
一旦ポリシリコン膜３中へデトラップする第１ステップ
と、デトラップした電子がシリコン酸化膜２を通過する
トンネル電流により半導体領域１へ放出される第２ステ
ップにより行われる。シリコン窒化膜４のバルク中に捕
獲されている電子は、ポリシリコン膜３を経てシリコン
酸化膜２をトンネル電流として通過して半導体領域１へ
放出される。シリコン窒化膜４のバルク中及びその界面
部に捕獲された電子をトンネル放出するとき、シリコン
窒化膜４が薄膜化されているので、シリコン窒化膜４の
バルク中に捕獲されている電子は容易に前記ポリシリコ
ン膜３に到達し、シリコン酸化膜２をトンネル電流とし
て流れて半導体領域１に放出される。シリコン窒化膜４
とポリシリコン膜３との界面部に捕獲されている電子は
そのトラップ準位に抗する電界によりポリシリコン膜３
にデトラップされ、デトラップされた電子はシリコン酸
化膜２をトンネル電流として流れて放出される。その界
面準位を成すトラップはシリコン酸化膜２側に形成され
ているので、そこに捕獲されている電子は前記トンネル
放出に際してシリコン窒化膜４を通過することを要しな
い。仮にそのような界面準位をゲート電極６側に形成し
て機能させる場合と比べれば、本発明手段は消去動作の
ような電子放出動作が容易である。
【００４９】したがって、シリコン窒化膜を電荷保持に
用いる不揮発性メモリに対する消去動作のような電子放
出動作をトンネル効果によって行ってもシリコン窒化膜
４に電子が不消耗に残存する事態を阻止することができ
る。
【００５０】消去動作では、チャネル領域９側からのホ
ットホール注入を行う必要がないから、チャネル領域９
上のシリコン酸化膜２中にホールトラップが発生するの
を抑制でき、また、チャネル領域９とシリコン酸化膜２
との界面準位の発生に起因するサブスレッショルド特性
の劣化を生ずることもない。したがって、書き込み特性
及び読み出し特性の劣化を防止することができる。更
に、サブスレッショルドリークが低減されて低消費電力
に寄与する。
【００５１】さらに、情報記憶の為にポリシリコン膜３
とシリコン窒化膜４の界面部トラップに捕獲された電子
は、絶縁体ではないポリシリコン膜３にデトラップさ
れ、デトラップされた電子はポリシリコン膜３内で自由
電子の如く振る舞う。ホットエレクトロン注入による書
き込みによりドレイン７近傍の界面トラップに多くの電
子が捕獲されていても、デトラップされた電子がドレイ
ン領域７の近傍に集中せず、ソース領域８の近傍のシリ
コン酸化膜２にホールが残存することもない。この点で
も不揮発性記憶素子における書き込み、読み出しの特性
劣化が防止される。
【００５２】《半導体膜と窒化膜を持つ第２のメモリセ
ル構造》図５には半導体膜と窒化膜を持つ第２の基本的
なメモリセル構造が縦断面で例示される。同図に示され
る不揮発性メモリセルＭＣ２は、半導体基板４１上の比
較的厚いシリコン酸化膜４２の上にＴＦＴ技術にて形成
される。シリコン酸化膜４２上には、ボロンなどのｐ型
不純物がドーピングされたポリシリコンから成るチャネ
ル領域４３と、砒素などのｎ型不純物がドーピングされ
たポリシリコンから成るドレイン領域３１及びソース領
域３２が形成される。このチャネル領域４３の上に、前
述と同様に、シリコン酸化膜２、ポリシリコン膜３、シ
リコン窒化膜４、シリコン酸化膜５から成るゲート絶縁
膜１０が形成される。ゲート絶縁膜１０の上には前記ゲ
ート電極６及び絶縁膜２８が設けられる。ドレイン領域
３１とビット線の接続は前記コンタクト穴１３ａのコン
タクトプラグ３４及び接続穴１４の接続プラグ３７にて
行われ、ソース領域３２は前記コンタクト穴１３ｂのコ
ンタクトプラグ３５に接続される。
【００５３】このＴＦＴ構造にあっても、その消去・書
き込み動作は図１のメモリセル構造と基本的に同じであ
る。前記ソース領域３２を回路接地電位とし、前記ドレ
イン領域３１及び前記コントロールゲート６へ適当な正
電位を与えて、前記チャネル領域４３をオンさせ、前記
ドレイン領域３１の近傍で発生するホットエレクトロン
を注入して、前記ポリシリコン膜３と前記シリコン窒化
膜４との界面部分、並びにシリコン窒化膜４のバルク中
に電子を捕獲することにより書込みを行う。前記コント
ロールゲート６へ適当な負電位を与え、前記ドレイン領
域３１へ適当な正電位を与えて、前記ポリシリコン膜３
と前記シリコン窒化膜４との界面部分に捕獲されている
電子をポリシリコン膜３にデトラップさせ、シリコン窒
化膜４のバルク中に捕獲されている電子をポリシリコン
膜に導き、ポリシリコン膜３中の電子をトンネル電流に
よってシリコン酸化膜２からドレイン領域３１に引抜く
ことにより消去を行う。
【００５４】この第２のメモリセル構造においても第１
のメモリセル構造と同様に、消去動作ではシリコン酸化
膜２へのホットホール注入を行わないため、従来の問題
点であったシリコン酸化膜２中での電荷トラップ準位の
発生を抑制でき、ホットホール注入によるチャネル領域
４３とシリコン酸化膜２との界面準位の発生に起因する
サブスレッショルド特性の劣化を解消することが可能と
なり、また、上記半導体膜としてのポリシリコン膜４が
コントロールゲート６の延在方向に配置された複数のメ
モリセルに共通接続されているため、上記消去動作にお
けるトンネル電子放出がコントロールゲート６の単位で
行われることになり、消去特性のバラツキを著しく低減
することができる。
【００５５】《半導体膜と窒化膜を持つ第３のメモリセ
ル構造》図６には半導体膜と窒化膜を持つ第３の基本的
なメモリセル構造が平面で例示される。同図に示される
不揮発性メモリセルＭＣ３は図５と同様のＴＦＴとして
構成され、図５説明した要素と同じ構成要素には同一符
号を付してある。
【００５６】同図において、メモリセルの活性領域１１
が横方向にライン・アンド・スペース状に配置され、そ
れに直行する縦方向にコントロールゲート６がライン・
アンド・スペース状に配置され、ドレイン領域へコンタ
クトを取るためのコンタクト穴１３、共通ソース線を加
工するためのマスクパターン１６、前記活性領域１１に
並行に配置されたビット線１５とドレイン領域上のコン
タクト穴１３を接続する接続穴１４が配置されている。
【００５７】図７には図６中のＣ−Ｃ’断面が例示され
る。図８には図６中のＤ−Ｄ’断面が例示される。各図
において、半導体基板４１上に、例えば、膜厚１００ｎ
ｍの絶縁膜であるシリコン酸化膜４２を介して、膜厚５
０ｎｍ、濃度２×１０１８／ｃｍ３のボロンがドープさ
れた半導体膜であるポリシリコン膜から成るチャネル領
域４３が配置され、濃度１×１０２０／ｃｍ３の砒素が
ドープされた半導体膜であるポリシリコンから成るドレ
イン領域３１及びソース領域３２が形成される。ドレイ
ン領域３１とソース領域３２で挟まれたチャネル領域４
３の上に、例えば、膜厚５ｎｍのシリコン酸化膜２、膜
厚４ｎｍの半導体膜であるノンドープのポリシリコン膜
３、膜厚６ｎｍのシリコン窒化膜４、及び膜厚５ｎｍの
シリコン酸化膜５が積層されてゲート絶縁膜が形成され
る。その上に、例えば、濃度３×１０２０／ｃｍ３のリ
ンがドープされた膜厚１００ｎｍのポリシリコン膜から
なるコントロールゲート６、及び膜厚１００ｎｍのシリ
コン窒化膜２８が積層されてワード線が構成される。積
層されて延在するゲート絶縁膜及びワード線の側面部に
は膜厚８０ｎｍのシリコン窒化膜からなるサイドウォー
ルスペーサ５２が配置される。前記ワード線上に堆積さ
れた膜厚１００ｎｍの絶縁膜３３には、前記ドレイン領
域３１の上方に導電膜であるタングステン膜からなるコ
ンタクトプラグ３４が貫通形成され、また、前記ソース
領域３２に側面で電気的に接続されたソースプラグ５３
が貫通形成されている。前記ソースプラグ５３は、コン
タクト穴５３Ｈを介して前記酸化膜４３を貫通し、その
下に延在形成されている共通ソース線５４にも電気的に
接続される。ソースプラグ５３は導電膜であるポリシリ
コン膜から成る。ドレイン領域３１はコンタクト穴１３
及び接続穴１４を介してドレインプラグ３４及び接続プ
ラグ３７により対応するビット線１５に電気的に接続さ
れる。
【００５８】ここで、前記ドレインプラグ３４及びソー
スプラグ５３は、前記サイドウォールスペーサ５２及び
シリコン窒化膜５１に対して選択比のある酸化膜エッチ
ングで自己整合的に形成する。このため、ドレインプラ
グ３４及びソースプラグ５３の開口寸法を最小寸法以下
に微細化することが可能となる。この例で用いた０．１
３ミクロンプロセスルールでは、特に制限はされない
が、ワード線幅は０．２μｍ、ドレイン領域のワード線
スペースは０．３μｍ、ソース領域のワード線スペース
は０．２μｍであるため、単位メモリセルのワード線方
向長さは０．４５μｍである。また、活性領域１１の幅
は０．１５μｍであり、各々の活性領域１１間の分離幅
も０．１５μｍであることから、単位メモリセルのビッ
ト線方向長さは０．３μｍである。したがって、単位メ
モリセル面積は０．４５×０．３＝０．１３５平方μｍ
である。
【００５９】図９には前記不揮発性メモリセルＭＣ３を
用いたメモリアレイの一部が例示される。同図にはマト
リクス配置された４個の不揮発性メモリセルＭＣ３が代
表的に示される。行方向に配置された一対の不揮発性メ
モリセルＭＣ３は鏡面対象の如く配置され、共通ドレイ
ンが対応するビット線ＢＬ１，ＢＬ２に電気的に接続さ
れ、コントロールゲートは列毎に対応するワード線ＷＬ
１，ＷＬ２に電気的に接続される。
【００６０】上記不揮発性メモリセルＭＣ３への書込み
動作は、図１０に例示されるように、ワード線ＷＬ１と
ビット線ＢＬ１に接続するメモリセルを書込み対象とす
るとき、ビット線ＢＬ１を介してドレイン領域３１へ４
Ｖを、ワード線ＷＬ１を介してコントロールゲート６へ
８Ｖのパルス電圧をパルス幅２マイクロ秒印加する。書
込み対象メモリセルが接続されていないワード線ＷＬ２
及びビット線ＢＬ２は０Ｖにされる。これにより、書込
み対象メモリセルの閾値電圧は例えば２Ｖから４．５Ｖ
へ上昇した。また、消去動作は、図１１に例示されるよ
うに、ワード線ＷＬ１に接続するメモリセルを消去対象
とするとき、メモリセルＭＣ３のソース領域３２の電位
をオープンとした状態で、ビット線ＢＬ１，ＢＬ２を介
してドレイン領域３１へ４Ｖを印加し、消去対象側のワ
ード線ＷＬ１を介してコントロールゲート６へ−８Ｖの
パルス電圧をパルス幅１０ミリ秒印加する。消去非対象
側のワード線ＷＬ２には４Ｖのパルス電圧を印加する。
これにより、ワード線ＷＬ１を共有する消去対象メモリ
セルＭＣ３の閾値電圧を４．５Ｖから２Ｖへ低下させる
ことができた。上述の書込み・消去の電圧条件で１万回
の書換え動作を行った結果、書込み及び消去後のしきい
電圧の変動は０．２Ｖ以内であり、書換えによるメモリ
セルの特性変動は非常に小さいことが確認された。
【００６１】次に前記不揮発性メモリセルＭＣ３を採用
したフラッシュッメモリのような半導体集積回路の製造
方法を概略的に説明する。
【００６２】図１２から図１８には前記メモリセルＭＣ
３を採用した半導体集積回路の製造方法を各製造工程毎
に断面図で示してある。夫々の断面図には周辺回路領域
とメモリセル領域の断面が例示される。メモリセル領域
は前記不揮発性メモリセルＭＣ３がマトリクス配置され
たメモリアレイの部分を意味する。周辺回路領域はアク
セス指示に応答して不揮発性メモリセルＭＣ３に対する
記憶情報の読み出し動作、消去・書き込み動作などを制
御するメモリ制御部の部分を意味する。
【００６３】先ず、図１２に例示されるように、例えば
抵抗率１０Ωｃｍのｐ型半導体基板６０の表面領域に、
深さ２００ｎｍの溝内に酸化膜を埋め込み、ＣＭＰ(Che
mical Mechanical Polishing)法により平坦化した溝型
素子分離領域６１を形成した後、例えば加速エネルギ１
ＭｅＶのリンイオンを注入量１×１０１３／ｃｍ２、加
速エネルギ５００ｋｅＶのリンイオンを注入量３×１０
１２／ｃｍ２、及び加速エネルギ１５０ｋｅＶのリンイ
オンを注入量１×１０１２／ｃｍ２注入して、ｎ型ウエ
ル領域６２を形成する。そして、例えば加速エネルギ５
００ｋｅＶのボロンイオンを注入量１×１０１３／ｃｍ
２、加速エネルギ１５０ｋｅＶのボロンイオンを注入量
５×１０１２／ｃｍ２、及び加速エネルギ５０ｋｅＶの
ボロンイオンを注入量１×１０１２／ｃｍ２注入してｐ
型ウエル領域６３を形成する。その後、例えば膜厚１０
ｎｍの表面酸化膜６４を成長させ、メモリセル領域への
み加速エネルギ５０ｋｅＶのリンイオンを注入量２×１
０１５／ｃｍ２注入してｎ型共通ソース領域６５を形成
する。次いで、メモリセル領域の前記表面酸化膜６４上
に気相成長法(CVD:Chemical Vapor Deposition)法によ
り膜厚１００ｎｍの酸化膜を堆積し、その上部にＣＶＤ
法により膜厚２０ｎｍのポリシリコン膜を積層し、ホト
リソグラフィ法でパターンニングされたレジストマスク
を用いて加工された酸化膜６６と第１ポリシリコン膜６
７の積層膜を形成する。この状態では、上記酸化膜６６
上の上記第１ポリシリコン膜６７膜は、ライン・アンド
・スペース状に加工されている。
【００６４】次に、図１３に例示されるように、例えば
ＣＶＤ法により膜厚５ｎｍの酸化膜６８、膜厚４ｎｍの
ポリシリコン膜６９、膜厚６ｎｍのシリコン窒化膜７
０、及び膜厚５ｎｍの酸化膜７１を積層堆積し、それら
を、ホトリソグラフィ法でパターンニングされたレジス
トマスクを用いて加工する。
【００６５】さらに、図１４に例示されるように、周辺
回路領域において、上記表面酸化膜６４を除去した後、
例えば膜厚７ｎｍの第１ゲート酸化膜７２と膜厚１８ｎ
ｍの第２ゲート酸化膜７３を成長させ、ＣＶＤ法により
濃度３×１０２０／ｃｍ３のリンをドープした膜厚１０
０ｎｍのポリシリコン膜７５と膜厚１００ｎｍのシリコ
ン窒化膜７５を堆積し、ホトリソグラフィ法でパターン
ニングされたレジストマスクを用いて加工する。その
後、例えば周辺回路領域の低電圧ｐチャネルトランジス
タとなる領域へのみ加速エネルギ３０ｋｅＶのリンイオ
ンを斜め３０°の方向から注入量１×１０１３／ｃｍ２
注入してｎ型ハロー領域７６を形成し、周辺回路領域の
高電圧ｎチャネルトランジスタとなる領域へのみ加速エ
ネルギ３０ｋｅＶのリンイオンを注入量１×１０１３／
ｃｍ２注入してｎ型ＬＤＤ(LightlyDoped Drain)領域７
７を形成する。そして、例えばメモリセル領域へのみ加
速エネルギ２０ｋｅＶの砒素イオンを注入量２×１０
１４／ｃｍ２注入してセルソース・ドレイン領域７８を
形成する。
【００６６】続いて、図１５に示すように、例えばＣＶ
Ｄ法で堆積しエッチバック法で加工した膜厚８０ｎｍの
シリコン窒化膜からなるサイドウォールスペーサ７９を
形成した後、周辺回路領域の低電圧ｐチャネルトランジ
スタとなる領域へのみ加速エネルギ３０ｋｅＶのボロン
イオンを注入量３×１０１５／ｃｍ２注入してｐ型ソー
ス・ドレイン領域８０を形成し、周辺回路領域の高電圧
ｎチャネルトランジスタとなる領域へのみ加速エネルギ
４０ｋｅＶの砒素イオンを注入量２×１０１５／ｃｍ２
注入してｎ型ソース・ドレイン領域８１を形成する。そ
の後、ＣＶＤ法により膜厚９００ｎｍの酸化膜を堆積
し、ＣＭＰ法により平坦化した酸化膜８２を形成する。
【００６７】更に、図１６に示すように、例えばサイド
ウォールスペーサ７９をエッチングマスクとして上記酸
化膜８２、酸化膜７１、シリコン窒化膜７０、ポリシリ
コン膜６９、酸化膜６８、ポリシリコン膜６７、酸化膜
６６、及び表面酸化膜６４を一括エッチングして、ソー
ス線接続穴を形成し、ＣＶＤ法により濃度４×１０２ ０
／ｃｍ３のリンをドープしたポリシリコン膜を埋め込ん
でソースプラグ８３を形成する。
【００６８】続いて、図１７には、ＣＶＤ法により膜厚
１００ｎｍの酸化膜８４を堆積した後、タングステンか
らなるビット線プラグ８５を形成した状態を示してい
る。
【００６９】最後に、図１８に例示されるように、例え
ばＣＶＤ法により膜厚１００ｎｍの酸化膜８５を堆積し
た後、周辺回路領域のトランジスタのソース・ドレイン
上、及び上記ビット線プラグ８５上に、コンタクト穴を
開口し、第１金属配線８６をパターンニングする。さら
に、図示されてはいないが、製造工程では上記第１金属
配線８６上に第１層間絶縁膜の堆積、第１接続穴の形
成、第２金属配線のパターンニング、第２層間絶縁膜の
堆積、第２接続穴の形成、第３金属配線のパターンニン
グ、及びパッシベーション膜の堆積とボンディングパッ
ド部の開口を行って、フラッシュメモリのような半導体
集積回路のウェーハプロセス製造工程が完了する。
【００７０】上記製造プロセスにより製造された半導体
集積回路の不揮発性メモリセルへの書込み動作は、例え
ば、ビット線プラグ８５へ５Ｖを、コントロールゲート
７４へ８Ｖのパルス電圧をパルス幅１マイクロ秒印加し
て行い、これによって、書込み対象メモリセルの閾値電
圧は２Ｖから４Ｖへ上昇した。また、消去動作は、ソー
ス領域の電位をオープンとした状態で、ビット線プラグ
８５へ４Ｖを、コントロールゲート７４へ−８Ｖのパル
ス電圧をパルス幅５０ミリ秒印加して行い、これによっ
て、消去対象メモリセルの閾値電圧を４Ｖから２Ｖへ低
下させることができた。上述の書込み・消去の電圧条件
で１０万回の書換え動作を行った結果、書込み及び消去
後のしきい電圧の変動は０．４Ｖ以内であった。書換え
によるメモリセルの特性変動は、書込み時間は１．２倍
の増加、消去時間は３倍の増加、読出し電流は０．８倍
の低下に抑制することができ、本発明の有効性が確認さ
れた。
【００７１】《メモリセル構造の別の形態》図１９には
図８のＤ−Ｄ’断面に対応するメモリセル構造の別の形
態が例示される。前記図６乃至図８で説明したメモリセ
ルＭＣ３はポリシリコン膜３がワード線方向に延在し、
ワード線を共有するメモリセル間で一体に形成されてい
た。メモリセル構造の別の形態として、例えば、図８の
Ｄ−Ｄ’断面に対応する図１９に例示されるように、ポ
リシリコン膜３をメモリセル単位に分割してもよい。同
図に示されるポリシリコン膜３は、電荷トラップ領域と
なるシリコン窒化膜４をＣＶＤ法により堆積する前に、
ビット線３８を加工するためのマスクを用いて形成する
ことができる。この例では、単位メモリセル面積もメモ
リセルＭＣ３と同様に０．４５×０．３＝０．１３５平
方μｍである。このメモリセル構造は、例えば、ポリシ
リコン膜３とシリコン窒化膜４の界面部にトラップされ
た電子が消去動作とは別に不所望にデトラップしてポリ
シリコン膜３を移動して他のメモリセルの閾値電圧に影
響する虞がある場合に利用して有効な構造である。
【００７２】図１９の構造の不揮発性メモリセルへの書
込み動作は、ドレイン領域へ４Ｖを、コントロールゲー
トへ８Ｖのパルス電圧をパルス幅２マイクロ秒印加して
行い、閾値電圧は２Ｖから４．５Ｖへ上昇した。また、
消去動作は、ソース領域の電位をオープンとした状態
で、ドレイン領域へ４Ｖを、コントロールゲートへ−７
Ｖのパルス電圧をパルス幅１００ミリ秒印加して行い、
閾値電圧は４．５Ｖから２Ｖへ低下させることができ
た。上述の書込み・消去の電圧条件で１万回の書換え動
作を行った結果、書込み及び消去後の閾値電圧の変動は
０．３Ｖ以内であり、書換えによるメモリセルの特性変
動は非常に小さいことが確認された。
【００７３】図２０には図８のＤ−Ｄ’断面に対応する
メモリセル構造の更に別の形態が例示される。前記図６
乃至図８で説明したメモリセルＭＣ３は半導体膜として
ポリシリコン膜３を採用した。メモリセル構造の別の形
態として、例えば、図８のＤ−Ｄ’断面に対応する図２
０に例示されるように、絶縁膜中に直径１０ｎｍ程度の
ノンドープドポリシリコン粒８８を離散的に配置した半
導体膜を採用する。この例では、単位メモリセル面積も
メモリセルＭＣ３と同様に０．４５×０．３＝０．１３
５平方μｍである。
【００７４】図２０の構造の不揮発性メモリセルへの書
込み動作は、例えばドレイン領域へ５Ｖを、コントロー
ルゲートへ８Ｖのパルス電圧をパルス幅２マイクロ秒印
加して行い、これにより、閾値電圧は２Ｖから４．５Ｖ
へ上昇した。また、消去動作は、例えば、ソース領域の
電位をオープンとした状態で、ドレイン領域へ６Ｖを、
コントロールゲートへ−８Ｖのパルス電圧をパルス幅５
０ミリ秒印加して行い、これにより、閾値電圧は４．５
Ｖから２Ｖへ低下させるることができた。上述の書込み
・消去の電圧条件で１万回の書換え動作を行った結果、
書込み及び消去後の閾値電圧の変動は０．３Ｖ以内であ
り、書換えによるメモリセルの特性変動は非常に小さい
ことが確認された。
【００７５】ここまでの説明では、上記電荷トラップ膜
としての絶縁膜にシリコン窒化膜４を採用した。このシ
リコン窒化膜に代えて金属酸化膜を電荷トラップ膜とし
て採用してもよい。金属酸化膜として、例えば膜厚２０
ｎｍの５酸化タンタル膜（Ｔａ２Ｏ５）を採用可能であ
る。例えば図7の断面構造においてシリコン窒化膜４を
膜厚２０ｎｍの５酸化タンタル膜に変更して不揮発性メ
モリセルを構成すればよい。この不揮発性メモリセルの
ドレイン領域へ５Ｖ、コントロールゲートへ８Ｖのパル
ス電圧をパルス幅２マイクロ秒印加する書き込み条件で
は、閾値電圧は２Ｖから５Ｖへ上昇した。５酸化タンタ
ル膜の代替として、アルミナ膜（Ａｌ２Ｏ３）やチタン
酸化膜（ＴｉＯ２）に代表される高誘電率の金属酸化物
を用いても、夫々の誘電率に対応した適切な膜厚に設定
すれば、本発明の不揮発性メモリセルに利用することが
可能である。
【００７６】図２１にはチャネル領域寄りが相対的にシ
リコンリッチなシリコン窒化膜を用いた不揮発性メモリ
セルのデバイス構造が縦断面で例示される。今までの説
明では、不揮発性記憶素子はポリシリコン膜等の半導体
膜と窒化シリコン膜などの高誘電体膜との界面準位を利
用した。図２１のメモリセルＭＣ４は、チャネル領域９
の上の第１絶縁膜としてのシリコン酸化膜２にシリコン
窒化膜９０を設け、このシリコン窒化膜９０のシリコン
酸化膜２寄りの部分９０Ａをシリコンリッチな組成とし
た。具体的には、不揮発性メモリセルＭＣ４は、半導体
領域１に夫々形成されたソース領域８、ドレイン領域７
及びそれら前記ソース領域８とドレイン領域７の間のチ
ャネル領域９を有し、このチャネル領域９の上にゲート
絶縁膜１０Ａが形成される。ゲート絶縁膜１０Ａは、前
記チャネル領域９の上に設けられた第１絶縁膜としての
シリコン酸化膜２、前記シリコン酸化膜２の上に設けら
れた第２絶縁膜としてのシリコン窒化膜９０、前記シリ
コン窒化膜９０の上に設けられた第３絶縁膜としてのシ
リコン酸化膜５から成る。前記シリコン酸化膜５の上に
はゲート電極６を有する。前記シリコン窒化膜９０はシ
リコン酸化膜５寄りの部分９０Ｂよりもシリコン酸化膜
９０Ａ寄りの部分９０Ａ方がＳｉ／Ｎの値が大きくされ
たシリコン窒化膜である。このシリコン窒化膜９０のト
ラップ密度は前記シリコン酸化膜２，５の夫々のトラッ
プ密度よりも高い。トラップに捕獲された電子はシリコ
ン酸化膜２を通って前記チャネル領域９又はドレイン領
域７にトンネル放出される。
【００７７】前記シリコン窒化膜のシリコンリッチな部
分９０Ａは、格子欠陥やダングリングボンドなどのトラ
ップを相対的に多く保有する領域であり、この点で、前
記メモリセルＭＣ１〜ＭＣ３におけるポリシリコン膜３
とシリコン窒化膜４との界面部におけるトラップの機能
を代替するものと位置付けることができ、基本的にはそ
れと同様の作用効果を奏する。
【００７８】《不揮発性メモリ》図２２にはＭＣ３に代
表される前記不揮発性メモリセルを採用した電気的に消
去及び書き込み可能な不揮発性メモリとしてフラッシュ
メモリが例示される。
【００７９】同図に示されるフラッシュメモリ９９は、
前記不揮発性メモリセルＭＣ３がマトリクス配置された
メモリアレイ１００と、外部からのアクセス指示に応答
して不揮発性メモリセルＭＣ３に対するリード動作、消
去動作、書き込み動作を制御するメモリ制御回路とから
成る。この例では、メモリアレイ１００以外の回路部分
は全てメモリ制御回路として位置付けられる。
【００８０】前記メモリアレイ１００は、メモリマッ
ト、データラッチ回路及びセンスラッチ回路を有する。
このメモリマットは前記メモリセルＭＣ３に代表される
電気的に消去及び書き込み可能な前記不揮発性メモリセ
ルを多数有する。不揮発性メモリセルの前記コントロー
ルゲートは対応するワード線１０１に、ドレインは対応
するビット線１０２に、ソースは図示を省略するソース
線に接続される。前記不揮発性メモリセルは、データ読
み出しのためのワード線電圧（コントロールゲート印加
電圧）に対する閾値電圧の高低に応じた情報を記憶する
ことになる。特に制限されないが、本明細書においてメ
モリセルトランジスタの閾値電圧が低い状態を消去状
態、高い状態を書き込み状態と称する。尚、書き込みと
消去の定義は相対的な概念であるから上記とは逆に定義
することも可能である。
【００８１】フラッシュメモリ９９の外部入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ７は、アドレス入力端子、データ入力端
子、データ出力端子、コマンド入力端子に兼用される。
外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＸア
ドレス信号はマルチプレクサ１０４を介してＸアドレス
バッファ１０５に供給される。Ｘアドレスデコーダ１０
６はＸアドレスバッファ１０５から出力される内部相補
アドレス信号をデコードしてワード線１０１を駆動す
る。
【００８２】前記ビット線１０２の一端側には、センス
ラッチ回路が設けられ、他端にはデータラッチ回路が設
けられている。ビット線１０２はＹアドレスデコーダ１
０７から出力される選択信号に基づいてＹスイッチアレ
イ１０８で選択される。外部入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ７から入力されたＹアドレス信号はＹアドレスカウン
タ１０９にプリセットされ、プリセット値を起点に順次
インクリメントされたアドレス信号が前記Ｙアドレスデ
コーダ１０７に与えられる。
【００８３】Ｙスイッチアレイ１０８で選択されたビッ
ト線は、データ出力動作時には出力バッファ１１０の入
力端子に導通され、データ入力動作時には入力バッファ
１１１を介してデータ制御回路１１２の出力端子に導通
される。出力バッファ１１０、入力バッファ１１１と前
記入出力端子Ｉ／Ｏ０〜７との接続は前記マルチプレク
サ１０４で制御される。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７
から供給されるコマンドはマルチプレクサ１０４及び入
力バッファ１１１を介してモード制御回路１１３に与え
られる。
【００８４】制御信号バッファ回路１１５はアクセス制
御信号として、チップイネーブル信号／ＣＥ、出力イネ
ーブル信号／ＯＥ、書き込みイネーブル信号／ＷＥ、シ
リアルクロック信号ＳＣ、リセット信号／ＲＥＳ及びコ
マンドイネーブル信号／ＣＤＥを入力する。信号名の直
前に記付された記号／は当該信号がロー・イネーブルで
あることを意味する。モード制御回路１１３は、それら
信号の状態に応じてマルチプレクサ１０４を介する外部
との信号インタフェース機能などを制御する。入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ７からのコマンド入力は前記コマン
ドイネーブル／ＣＤＥに同期される。データ入力はシリ
アルクロックＳＣに同期される。アドレス情報の入力は
ライトイネーブル信号／ＷＥに同期される。モード制御
部１１３は、コマンドコードにより消去又は書込み動作
の開始が指示されると、その期間、消去や書込み動作中
を示すレディー・ビジー信号Ｒ／Ｂをアサートして外部
に出力する。
【００８５】内部電源回路（内部電圧発生回路）１１６
は、書込み、消去、ベリファイ、読み出しなどのための
各種内部電圧とされる動作電源１１７を生成して、前記
Ｘアドレスデコーダ１０６及びメモリセルアレイ１００
等に供給する。
【００８６】前記モード制御回路１１３は、入力コマン
ドに従ってフラッシュメモリを全体的に制御する。フラ
ッシュメモリ９９の動作は、基本的にコマンドによって
決定される。フラッシュメモリ９９のコマンドには、読
み出し、消去、書込み等の各コマンドがある。例えば読
み出しコマンドは、読み出しコマンドコード、読み出し
Ｘアドレス、及び必要なＹアドレスを含む。書込みコマ
ンドは、書込みコマンドコード、Ｘアドレス、必要なＹ
アドレス、及び書込みデータを含む。
【００８７】フラッシュメモリ９９はその内部状態を示
すためにステータスレジスタ１１８を有し、その内容
は、信号／ＯＥをアサートすることによって入出力端子
Ｉ／Ｏ０〜Ｉ／Ｏ７から読み出し可能にされる。
【００８８】フラッシュッメモリ９９は、ＭＣ３に代表
される不揮発性メモリセルを採用しているので、多数回
の書き換えによっても特性劣化が著しく進行せず、永年
使用によってもデータ保持の高い信頼性を実現でき、し
かも、記憶容量に対するチップ占有面積の縮小を実現す
ることができる。
【００８９】《コンピュータシステム》図２３には前記
フラッシュッメモリを用いたコンピュータシステムが例
示される。同図に示されるコンピュータシステムは、シ
ステムバス１２０を介して相互に接続されたホストＣＰ
Ｕ１２１と、入出力装置１２２、ＲＡＭ１２３、メモリ
カード１２４を備える。
【００９０】前記メモリカード１２４は、特に制限され
ないが、システムバスインタフェース回路１２５、メモ
リコントローラ１２６、及び複数個のフラッシュメモリ
９９がカード基板に実装されて成る。
【００９１】前記システムバスインターフェイス回路１
２５は、特に制限されないが、ＡＴＡ（AT Attachmen
t）システムバスなどの標準バスインターフェイスを可
能とする。システムバスインターフェイス回路１２５に
接続されたメモリコントローラ１２６は、システムバス
１２０に接続されたホストＣＰＵ１２１や入出力装置１
２２のホストシステムからのアクセスコマンド及びデー
タを受け付ける。
【００９２】例えば、前記アクセスコマンドがリード命
令の場合、メモリコントローラ１２６は複数のフラッシ
ュメモリ９９の必要な一つ又は複数個をアクセスして読
み出しデータをホストＣＰＵ１２１又はホストシステム
へ転送する。前記アクセスコマンドがライト命令の場
合、メモリコントローラ１２６は複数のフラッシュメモ
リ９９の必要な一つ又は複数個をアクセスしてホストＣ
ＰＵ１２１又はホストシステムからの書き込みデータを
その内部に格納する。この格納動作は、フラッシュメモ
リの必要なブロックやセクターやメモリセルへの書き込
み動作と書き込みベリファイ動作とを含んでいる。前記
アクセスコマンドが消去命令の場合、メモリコントロー
ラ１２６は複数のフラッシュメモリ９９の必要な一つ又
は複数個をアクセスして、その内部に記憶されるデータ
を消去する。この消去動作は、フラッシュメモリ９９の
必要なブロック、セクター又はメモリセルへの消去動作
と消去ベリファイ動作とを含んでいる。
【００９３】長期間に記憶されるデータはこの不揮発性
の記憶装置に記憶される一方、ホストＣＰＵ１２１によ
って処理されて頻繁に変更されるデータは揮発性メモリ
としての前記ＲＡＭ１２３に格納されて利用される。
【００９４】前記メモリカード１２４は、特に制限され
ないが、ハードデイスク記憶装置の互換用途とされ、多
数のフラッシュッメモリ９９により数十ギガバイトの大
容量記憶を実現している。フラッシュッメモリ９９を採
用するから、高集積密度、低消費電力、高速書き込み、
高速読み出し速度、信頼性の高い記憶情報保持特性など
の、ＭＣ３に代表される不揮発性メモリセルの特性に由
来する優位性を備えている。
【００９５】前記メモリカード１２４は厚さの比較的薄
いメモリカードに限定されるものではなく、厚さが比較
的厚い場合であっても、ホストバスシステムとのインタ
ーフェイスとホストシステムのコマンドを解析してフラ
ッシュ不揮発性メモリを制御することが可能なインテリ
ジェントなコントローラとを含むどのような不揮発性記
憶装置として実現できることは言うまでもない。
【００９６】以上本発明者によってなされた発明を種々
の形態で具体的に説明したが、本発明はそれに限定され
ず、その要旨を逸脱しない範囲で適宜変更可能であるこ
とは言うまでもない。
【００９７】例えば、以上説明では一つのメモリセルに
ディジタルデータの１ビットを記憶させるために不揮発
性メモリセルに２値の閾値電圧を持たせる場合を説明し
た。本発明は、記憶情報の蓄積にシリコン窒化膜のよう
な電荷トラップ性の絶縁膜を利用しているから、それに
限定されず、一つの不揮発性メモリセルにディジタルデ
ータの多ビットを記憶させるためメモリセルに４値ある
いはそれ以上の多値の閾値電圧を持たせるように制御し
てもよい。例えば４値の閾値電圧を設定するには、ソー
ス・ドレインを入換えてホットエレクトロン注入書き込
みを行えばよい。それに応じてソース・ドレインを入換
えて読み出し動作を行えば、夫々の記憶情報を別々に読
み出すことができる。
【００９８】また、以上各種説明したデバイス構造にお
ける膜の成分、膜厚、膜の製法などは適宜変更可能であ
る。
【００９９】また、本発明に係る不揮発性メモリセルを
適用した半導体集積回路はフラッシュメモリＬＳＩに限
定されない。例えば、そのようなフラッシュッメモリを
データ或はプログラム格納用にオンチップで備えたマイ
クロコンピュータなどのデータプロセッサとして実現し
てもよい。
【０１００】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１０１】トンネル放出側の絶縁膜寄りに半導体膜と
シリコン窒化膜のような絶縁膜による界面準位を形成
し、これに情報記憶のための電荷保持の主体を担わせ、
シリコン窒化膜のような絶縁膜の薄膜化を可能にした。
これにより、シリコン窒化膜などの絶縁膜を電荷保持に
用いる不揮発性記憶素子に対する消去動作のような電子
放出動作をトンネルによって行ってもゲート絶縁膜に電
子が不消耗に残存する事態を阻止することができる。
【０１０２】シリコン窒化膜のような絶縁膜と界面準位
を形成する膜は絶縁膜でなく半導体膜であるから、シリ
コン窒化膜などの絶縁膜を電荷保持に用いる不揮発性記
憶素子に対する消去動作のような電子放出動作をトンネ
ルによって行っても、チャネル領域の一部に片寄って正
孔が蓄積して特性劣化を生ずる事態を防止することがで
きる。
【０１０３】保持電子の放出にホットホール注入を行わ
ずに済むから、シリコン窒化膜などの絶縁膜を電荷保持
に用いる不揮発性記憶素子に対する書き換え後の電荷保
持特性の劣化、書き換えに起因するサブスレッショルド
リーク電流の増加を抑止することができる。
【０１０４】前記界面準位を形成する半導体膜やシリコ
ン窒化膜のような絶縁膜をゲート電極方向に一体化した
りすることにより、非導電性の電荷トラップ膜を電荷蓄
積領域として用いる不揮発性メモリのセル面積の縮小化
が可能になる。
【図面の簡単な説明】
【図１】半導体膜と窒化膜を持つ第１の基本的なメモリ
セル構造を例示する縦断面図である。
【図２】図１の不揮発性メモリセルの詳細な構造を例示
する平面図である。
【図３】図２中のＡ−Ａ’断面図である。
【図４】図２中のＢ−Ｂ’断面図である。
【図５】半導体膜と窒化膜を持つ第２の基本的なメモリ
セル構造を例示する縦断面図である。
【図６】半導体膜と窒化膜を持つ第３の基本的なメモリ
セル構造を例示する平面図である。
【図７】図６中のＣ−Ｃ’断面図である。
【図８】図６中のＤ−Ｄ’断面図である。
【図９】第３の基本的なメモリセル構造を有する不揮発
性メモリセルを用いたメモリアレイの一部を例示する回
路図である。
【図１０】図９の回路における不揮発性メモリセルの書
込み動作の電圧印加状態を例示する回路図である。
【図１１】図９の回路における不揮発性メモリセルの消
去動作の電圧印加状態を例示する回路図である。
【図１２】第３の基本的なメモリセル構造を有する不揮
発性メモリセルを採用した半導体集積回路の製造方法の
最初の製造工程中における不揮発性メモリセルの要部縦
断面図である。
【図１３】図１２に続く製造工程中における不揮発性メ
モリセルの要部縦断面図である。
【図１４】図１３に続く製造工程中における不揮発性メ
モリセルの要部縦断面図である。
【図１５】図１４に続く製造工程中における不揮発性メ
モリセルの要部縦断面図である。
【図１６】図１５に続く製造工程中における不揮発性メ
モリセルの要部縦断面図である。
【図１７】図１６に続く製造工程中における不揮発性メ
モリセルの要部縦断面図である。
【図１８】図１７に続く製造工程中における不揮発性メ
モリセルの要部縦断面図である。
【図１９】図８のＤ−Ｄ’断面に対応するメモリセル構
造の別の形態としてポリシリコン膜をメモリセル単位に
分割したメモリセル構造を例示する縦断面図である。
【図２０】図８のＤ−Ｄ’断面に対応するメモリセル構
造の更に別の形態として絶縁膜中にポリシリコン粒を離
散的に配置した半導体膜を採用したメモリセル構造を例
示する縦断面図である。
【図２１】相対的にチャネル領域寄りがシリコンリッチ
とされたシリコン窒化膜を用いた不揮発性メモリセルの
デバイス構造を例示する縦断面図である。
【図２２】本発明に係る不揮発性メモリセルを採用した
電気的に消去及び書き込み可能な不揮発性メモリとして
フラッシュメモリを例示するブロック図である。
【図２３】フラッシュッメモリを用いたコンピュータシ
ステムを例示するブロック図である。
【図２４】ＯＮＯ構造のゲート酸化膜を持つ従来の不揮
発性記憶素子のデバイス構造を例示する説明図である。
【図２５】ＯＮＯ構造のゲート酸化膜を持つ従来の不揮
発性記憶素子を用いた多値記憶技術を例示する説明図で
ある。
【図２６】ＯＮＯ構造のゲート酸化膜を持つ従来の不揮
発性記憶素子に関し本発明者が見出した問題点を模式的
に例示する説明図である。
【符号の説明】
ＭＣ１、ＭＣ２，ＭＣ３ 不揮発性メモリセル １ 半導体領域 ２ シリコン酸化膜 ３ ポリシリコン膜 ４ シリコン窒化膜 ５ シリコン酸化膜 ６ ゲート電極 ７ ドレイン領域 ８ ソース領域 ９ チャネル領域 １０、１０Ａ ゲート絶縁膜 １１ 活性領域 １５ ビット線 ３４ ドレインプラグ ４１ 半導体基板 ４２ シリコン酸化膜 ４３ チャネル領域 ５２ サイドウォールスペーサ ５３ ソースプラグ ８８ ポリシリコン粒 ９０ 一部シリコンリッチなシリコン窒化膜 ９０Ａ シリコンリッチな部分 ９９ フラッシュメモリ １００ メモリアレイ
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Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 半導体領域に夫々形成されたソース領
    域、ドレイン領域、及びそれらの間のチャネル領域と、
    前記チャネル領域の上に設けられた第１絶縁膜と、前記
    第１絶縁膜の上に設けられた半導体膜と、前記半導体膜
    の上に設けられた第２絶縁膜と、前記第２絶縁膜の上に
    設けられた第３絶縁膜と、前記第３絶縁膜の上に設けら
    れたゲート電極とを有し、 前記第２絶縁膜のトラップ密度は前記第１絶縁膜及び第
    ３絶縁膜の夫々のトラップ密度よりも高く、 前記半導体膜と前記第２絶縁膜との界面部のトラップ密
    度は前記第２絶縁膜のトラップ密度よりも高く、 トラップに捕獲された電子は前記第１絶縁膜を介してト
    ンネル放出されるものである、ことを特徴とする不揮発
    性記憶素子。
  2. 【請求項２】 前記半導体膜と前記第２絶縁膜との間の
    界面部のトラップ密度は前記第２絶縁膜と前記第３絶縁
    膜との間の界面部のトラップ密度よりも高いことを特徴
    とする請求項１記載の不揮発性記憶素子。
  3. 【請求項３】 前記半導体膜の膜厚は前記第２絶縁膜の
    膜厚よりも薄いことを特徴とする請求項１又は２記載の
    不揮発性記憶素子。
  4. 【請求項４】 前記第１絶縁膜はシリコン酸化膜、前記
    半導体膜はシリコン膜、前記第２絶縁膜はシリコン窒化
    膜、前記第３絶縁膜はシリコン酸化膜であることを特徴
    とする請求項１記載の記載の不揮発性記憶素子。
  5. 【請求項５】 前記第１絶縁膜はシリコン酸化膜、前記
    半導体膜はシリコン膜、前記第２絶縁膜は金属酸化膜、
    前記第３絶縁膜はシリコン酸化膜であることを特徴とす
    る請求項１記載の不揮発性記憶素子。
  6. 【請求項６】 前記シリコン膜はポリシリコン膜である
    ことを特徴とする請求項４又は５記載の不揮発性記憶素
    子。
  7. 【請求項７】 前記ポリシリコン膜は不純物が導入され
    ていることを特徴とする請求項６記載の不揮発性記憶素
    子。
  8. 【請求項８】 前記シリコン膜は絶縁膜中にポリシリコ
    ン粒子が分散された膜であることを特徴とする請求項４
    又は５記載の不揮発性記憶素子。
  9. 【請求項９】 半導体領域に形成されたソース領域とド
    レイン領域の間のチャネル領域の上に、第１絶縁膜、前
    記第１絶縁膜の上に設けられた半導体膜、前記半導体膜
    の上に設けられた第２絶縁膜、前記第２絶縁膜の上に設
    けられた第３絶縁膜、及び前記第３絶縁膜の上に設けら
    れたゲート電極が形成された不揮発性記憶素子を複数個
    有するメモリアレイと、 電子の注入と前記第１絶縁膜を介する電子のトンネル放
    出とにより前記不揮発性記憶素子の閾値電圧を制御する
    メモリ制御回路とを備え、 前記第２絶縁膜のトラップ密度は前記第１絶縁膜及び第
    ３絶縁膜の夫々のトラップ密度よりも高く、 前記半導体膜と前記第２絶縁膜との界面部のトラップ密
    度は前記第２絶縁膜のトラップ密度よりも高いことを特
    徴とする半導体集積回路。
  10. 【請求項１０】 前記半導体膜と前記第２絶縁膜との間
    の界面部のトラップ密度は前記第２絶縁膜と前記第３絶
    縁膜との間の界面部のトラップ密度よりも高いことを特
    徴とする請求項９記載の半導体集積回路。
  11. 【請求項１１】 前記半導体膜の膜厚は前記第２絶縁膜
    の膜厚よりも薄いことを特徴とする請求項９又は１０記
    載の半導体集積回路。
  12. 【請求項１２】 前記ゲート電極が共通化されて延在す
    る方向に隣接する複数の不揮発性記憶素子の半導体膜
    は、互に一体に形成されて成ることを特徴とする請求項
    ９記載の半導体集積回路。
  13. 【請求項１３】 前記メモリ制御回路は、前記ゲート電
    極に電気的に接続される複数の不揮発性記憶素子を最小
    単位として不揮発性記憶素子に対する電荷の放出を制御
    することを特徴とする請求項１２記載の半導体集積回
    路。
  14. 【請求項１４】 前記メモリ制御回路は、電子の注入動
    作の指示に応答して、ドレイン領域及び前記ゲート電極
    に、ソース領域に印加する電位よりも高い電位を印加し
    て、前記チャネル領域をオンさせ、前記ドレイン領域の
    近傍で発生するホットエレクトロンにより前記半導体膜
    と前記第２絶縁膜との界面部及び前記第２絶縁膜に電子
    を捕獲させることを特徴とする請求項９記載の半導体集
    積回路。
  15. 【請求項１５】 前記メモリ制御回路は、電子のトンネ
    ル放出動作の指示に応答して、前記半導体領域に、前記
    ゲート電極に印加する電位よりも高い電位を印加して、
    前記半導体膜と前記第２絶縁膜との界面部及び前駆第２
    絶縁膜に捕獲されている電子を、前記第１絶縁膜を介し
    てトンネル電流として引き抜くことを特徴とする請求項
    ９記載の半導体集積回路。
  16. 【請求項１６】 前記半導体領域は、半導体基板上に設
    けられた第３絶縁膜上に形成されることを特徴とする請
    求項９記載の半導体集積回路。
  17. 【請求項１７】 前記半導体領域はシリコン膜で形成さ
    れることを特徴とする請求項１６記載の半導体集積回
    路。
  18. 【請求項１８】 前記第３絶縁膜の下部の前記半導体基
    板内に共通ソース配線領域が形成され、前記共通ソース
    配線領域は、前記第３絶縁膜に形成された接続孔を介し
    て前記複数個のメモリセルのソース領域に接続されて成
    ることを特徴とする請求項１６又は１７記載の半導体集
    積回路。
  19. 【請求項１９】 前記接続孔は、前記第３絶縁膜を前記
    ゲート電極の側壁に形成されたサイドウォールスペーサ
    に対して自己整合的に除去することにより形成されてた
    ことを特徴とする請求項１８記載の半導体集積回路。
  20. 【請求項２０】 半導体領域に夫々形成されたソース領
    域、ドレイン領域及びそれらの間のチャネル領域と、前
    記チャネル領域の上に設けられた第１絶縁膜と、前記第
    １絶縁膜の上に設けられた第２絶縁膜と、前記第２絶縁
    膜の上に設けられた第３絶縁膜と、前記第３絶縁膜の上
    に設けられたゲート電極とを有し、 前記第２絶縁膜は第３絶縁膜寄りよりも第１絶縁膜寄り
    の方がＳｉ／Ｎの値が大きくされたシリコン窒化膜であ
    り、 前記第２絶縁膜のトラップ密度は前記第１絶縁膜及び第
    ３絶縁膜の夫々のトラップ密度よりも高く、 トラップに捕獲された電子は前記第１絶縁膜を介してト
    ンネル放出される、ものであることを特徴とする不揮発
    性記憶素子。
  21. 【請求項２１】 半導体領域のチャネル領域の上に形成
    された第１絶縁膜と、前記第１絶縁膜の上に形成された
    中間膜と、前記中間膜の上に形成された非導電性の電荷
    トラップ膜と、前記電荷トラップ膜の上に形成された第
    ２絶縁膜と、前記第２絶縁膜の上に形成されたゲート電
    極と、を有する不揮発性記憶素子を備え、 前記電荷トラップ膜のトラップ密度は、前記第１絶縁膜
    及び第２絶縁膜の夫々のトラップ密度よりも高く、 前記中間膜と前記電荷トラップ膜との界面部のトラップ
    密度は、前記電荷トラップ膜と前記第２絶縁膜との界面
    部のトラップ密度より高く、且つ、前記電荷トラップ膜
    のトラップ密度よりも高く、 注入された電子を前記トラップに捕獲することで情報の
    書き込みが行われ、前記トラップに捕獲された電子を前
    記第１絶縁膜を介してトンネル放出させることで情報の
    消去が行われることを特徴とする半導体集積回路。
  22. 【請求項２２】 半導体領域のチャネル領域の上に形成
    された第１絶縁膜と、前記第１絶縁膜の上に形成された
    第２絶縁膜と、前記第２絶縁膜の上に形成された第３絶
    縁膜と、前記第３絶縁膜の上に形成されたゲート電極と
    を有する不揮発性記憶素子を備え、 前記第２絶縁膜のトラップ密度は前記第１絶縁膜及び第
    ３絶縁膜の夫々のトラップ密度よりも高く、 前記第２絶縁膜のトラップ密度は第３絶縁膜寄りよりも
    第１絶縁膜寄りの方が高く、 注入された電子をトラップに捕獲することで情報の書き
    込みが行われ、トラップに捕獲された電子を前記第１絶
    縁膜を介してトンネル放出させることで情報の消去が行
    われることを特徴とする半導体集積回路。
  23. 【請求項２３】 半導体領域に夫々形成されたソース領
    域、ドレイン領域及びそれらの間のチャネル領域と、前
    記チャネル領域の上に設けられたゲート絶縁膜と、前記
    ゲート絶縁膜の上に設けられたゲート電極とを有し、 前記ゲート絶縁膜は、第１絶縁膜、前記第１絶縁膜の上
    に設けられた半導体膜、前記半導体膜の上に設けられた
    シリコン窒化膜、及び前記シリコン窒化膜の上に設けら
    れた第２絶縁膜から成り、 ホットエレクトロン注入により前記ゲート絶縁膜に捕獲
    された電子が前記第１絶縁膜を介してトンネル放出可能
    にされる、ものであることを特徴とする不揮発性記憶素
    子。
  24. 【請求項２４】 半導体領域に夫々形成されたソース領
    域、ドレイン領域及びそれらの間のチャネル領域と、前
    記チャネル領域の上に設けられたゲート絶縁膜と、前記
    ゲート絶縁膜の上に設けられたゲート電極とを有し、 前記ゲート絶縁膜は、第１絶縁膜、前記第１絶縁膜の上
    に設けられた半導体膜、前記半導体膜の上に設けられた
    金属酸化膜、及び前記金属酸化膜の上に設けられた第２
    絶縁膜から成り、 ホットエレクトロン注入により前記ゲート絶縁膜に捕獲
    された電子が前記第１絶縁膜を介してトンネル放出可能
    にされる、ものであることを特徴とする不揮発性記憶素
    子。
  25. 【請求項２５】 半導体領域に夫々形成されたソース領
    域、ドレイン領域及びそれらの間のチャネル領域と、前
    記チャネル領域の上に設けられたゲート絶縁膜と、前記
    ゲート絶縁膜の上に設けられたゲート電極とを有し、 前記ゲート絶縁膜は、第１絶縁膜、前記第１絶縁膜の上
    に設けられたシリコン窒化膜、及び前記シリコン窒化膜
    の上に設けられた第２絶縁膜から成り、 前記シリコン窒化膜は第２絶縁膜寄りよりも第１絶縁膜
    寄りの方がＳｉ／Ｎの値が大きくされ、 ホットエレクトロン注入により前記ゲート絶縁膜に捕獲
    された電子が前記第１絶縁膜を介してトンネル放出可能
    にされる、ものであることを特徴とする不揮発性記憶素
    子。
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