JP2005317191A - 電荷トラップ不揮発性メモリのための電荷均衡化を有する動作方式 - Google Patents

電荷トラップ不揮発性メモリのための電荷均衡化を有する動作方式 Download PDF

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Abstract

【課題】 多数回にわたって、プログラムし、消去することができ、改善された電荷保持力および信頼性を明示するメモリセルを提供する。
【解決手段】 電荷トラップ構造を有するメモリセルは複数のバイアス機構を有する。メモリセルの閾値電圧を降下および上昇させながら、バイアス機構を複数サイクル適用することによって、電荷トラップ層内に電荷分布が残される。電荷は、メモリセル内で達成可能な閾値電圧に干渉する。この電荷分布は、複数のプログラムおよび消去サイクルがその間に起こる間隔で電荷均衡化バイアス機構を適用することによって均衡がとられる。同様に、電荷均衡化バイアス機構は、メモリセルのプログラムおよび消去サイクルの開始の前に適用される。
【選択図】 図４

Description

本発明は、電気的にプログラム可能で、かつ、消去可能な不揮発性メモリに関し、より詳細には、閾値電圧を上昇および降下させる動作に加えて、メモリ内の電荷状態を変更するバイアス機構を有する電荷トラップメモリに関する。
本出願は、２００４年４月２６日に出願された米国仮出願第６０／５６５，３７７号に対する優先権を主張する。本出願はまた、２００４年４月３０に出願された米国仮出願第６０／５６６，６６９号に対する優先権を主張する。
ＥＥＰＲＯＭおよびフラッシュメモリとして知られる電荷蓄積構造に基づく、電気的にプログラム可能で、かつ、消去可能な不揮発性メモリ技術は、種々の最新用途に使用される。多くのメモリセル構造が、ＥＥＰＲＯＭおよびフラッシュメモリに使用される。集積回路の寸法が収縮するため、製造プロセスのスケーラビリティおよび単純さの理由で、電荷トラップ誘電体層に基づくメモリセル構造に対して大きな関心が生じている。電荷トラップ誘電体層に基づくメモリセル構造は、業界名、たとえば、ＮＲＯＭ、ＳＯＮＯＳ、およびＰＨＩＮＥＳで知られる構造を含む。これらのメモリセル構造は、シリコン窒化物などの電荷トラップ誘電体層に電荷をトラップすることによってデータを記憶する。負電荷がトラップされるため、メモリセルの閾値電圧は増加する。負電荷を電荷トラップ層から取り除くことによって、メモリセルの閾値電圧が減少する。
従来のＳＯＮＯＳデバイスは、たとえば、３ナノメートル未満の極めて薄い下部酸化物、および、チャネル消去のための直接トンネリングを引き起こすバイアス機構を使用する。この技法を使用すると、消去速度は速いが、極めて薄い下部酸化物を通した電荷漏れにより、電荷保持力が弱い。
ＮＲＯＭデバイスは、電荷損失を防止するために、たとえば、３ナノメートルを上回り、通常、約５〜９ナノメートルの比較的厚い下部酸化物を使用する。直接トンネリングの代わりに、バンド間トンネリング誘導ホット正孔ＢＴＢＴＨＨ注入を、セルを消去するのに使用することができる。しかし、ホット正孔注入は、酸化物の損傷を引き起こし、閾値の高いセルにおける電荷損失、および、閾値の低いセルにおける電荷増加に導く。さらに、電荷トラップ構造内での消去が困難な電荷の蓄積によって、プログラムおよび消去サイクル中に次第に消去時間が増加するはずである。この電荷蓄積は、正孔注入ポイントと電子注入ポイントが互いに一致せず、一部の電子が消去パルス後に残るために起こる。さらに、ＮＲＯＭフラッシュメモリデバイスのセクター消去中に、各セルについての消去速度が、（チャネル長の変動などの）プロセスの変動のために異なる。この消去速度の差は、大きなＶｔ消去状態の分布をもたらし、セルの一部は消去が難しくなり、セルの一部は上書き消去（over-erased）される。そのため、目標しきいＶｔ窓は、多数回のプログラムおよび消去サイクルの後に閉じられ、低い耐久性が観察される。この現象は、本技術がスケールダウンを維持する時により深刻になるであろう。
さらに、電荷トラップメモリデバイスは、浅いエネルギーレベルと深いエネルギーレベルの両方で電荷トラップ層に電子を捕捉する。浅いレベルでトラップされた電子は、より深いエネルギーレベルトラップにある電子より速くトラップから抜けるのに役立つ。浅いレベルの電子は、電荷保持問題の主な原因である。良好な電荷の保持を維持するために、深いところでトラップされた電子が望ましい。
そのため、メモリセルを動作不能にさせる、消去動作後の閾値電圧の増加を受けることなく、多数回にわたって、プログラムし、消去することができ、改善された電荷保持力および信頼性を明示するメモリセルに対する必要性が存在する。
メモリセルを動作させる方法、および、改善された耐久性および信頼性を有するメモリセルを含む集積回路のためのアーキテクチャが提供される。電荷トラップ型メモリセルのための電荷均衡化動作が述べられる。この電荷均衡化動作は、薄い下部誘電体を有する実施形態について、ゲートからチャネルへのＥフィールド援用電子注入、および／または、正孔の直接トンネリングを誘導し、接地または正の低電圧がソースおよびドレインに印加された状態で、ゲートから電荷トラップ構造へのＥフィールド援用電子注入によって均衡し、（−ＶＧ、または、正の基板電圧＋ＶＳＵＢ、または、−ＶＧと＋ＶＳＵＢの組み合わせのいずれかを印加することによって）基板に対して負のゲート電圧を印加することを含む、バイアス機構を含む。実用的な時間制限内で本発明の電荷均衡化動作を達成するための、メモリセルのゲートからチャネル内の基板までの両端の電圧は、約−０．７Ｖ／ナノメートル、以下で述べる例では、約−１．０Ｖ／ナノメートルより大きい。そのため、ゲート電極、上部酸化物層、電荷トラップ層、およびチャネルの上の下部酸化物層を有するメモリセルの場合、電荷均衡化動作のためのゲートから基板へのバイアスは、上部誘電体、電荷トラップ誘電体、および下部誘電体の組み合わせの酸化物のおよその有効厚み（ナノメートルの単位）に約−０．７〜−１．１Ｖ／ナノメートルを掛けたものに等しい。
電荷均衡化動作中に、ゲート注入および電子トラップ解除が、動的な均衡または平衡状態を確立するのに役立つように起こるであろう。ゲート注入された電子は、ホット正孔消去後に残された正孔トラップを中和することができる。したがって、電荷均衡化動作は、強力な「電気的アニーリング」を提供して、ホット正孔注入から誘導される損傷が最小にされる。同様に、信頼性試験は、この電荷均衡化動作が、多数回のプログラムおよび消去Ｐ／Ｅサイクル後の電荷損失を大幅に減らすことを示す。
述べられる本技術による方法は、メモリセルの閾値電圧を第１バイアス機構によって降下させること、メモリセルの閾値電圧を第２バイアス機構によって上昇させること、および、第１および第２バイアス機構と連携して、電荷均衡化パルスなどの第３バイアス機構をメモリセルのゲートに適用することを含む。第３バイアス機構は、第１の電子の移動および第２の電子の移動を引き起こすと考えることができる。ゲートが基板に対して負電圧を有する場合、第１の電子の移動は、ゲートから電荷トラップ構造へ向かい（電子ゲート注入）、第２の電子の移動は、電荷トラップ構造から基板へ向かう（チャネルへの電子注入）。ゲートが基板に対して正電圧を有する場合、第１の電子の移動は、基板から電荷トラップ構造へ向かい、第２の電子の移動は、電荷トラップ構造からゲートへ向かう。第１の電子の移動レートは、閾値電圧が増加するにつれて減少するか、または、閾値電圧が減少するにつれて増加する。第２の電子の移動レートは、閾値電圧が増加するにつれて増加するか、または、閾値電圧が減少するにつれて減少する。これらの電子の移動によって、閾値電圧が、目標閾値に向かって収束する。本技術はまた、チャネルの一方の側または他方の側に電荷を集中させるのとは対照的に、閾値電圧が目標閾値に近づくと、ほぼメモリセルのチャネルの長さにわたって、電荷トラップ層内の電荷分布を均衡させるのに役立つバイアス機構を含む。
本発明の別の態様は、基板、基板上のメモリセル、およびメモリセルに結合するコントローラ回路を有する集積回路を提供する。各メモリセルは、閾値電圧を有し、電荷トラップ構造、基板内の、ゲート、ソース、およびドレイン領域を備える。コントローラ回路は、第１バイアス機構により閾値電圧を降下させるロジック、第２バイアス機構により閾値電圧を上昇させるロジック、および第３バイアス機構を適用するロジックを含む。第３バイアス機構によって、第１の電子の移動および第２の電子の移動が閾値電圧を収束電圧に向かって収束させるようにする。
別の実施形態は、基板、基板上のメモリセル、およびメモリセルに結合するコントローラ回路を有する集積回路を提供する。各メモリセルは、閾値電圧を有し、電荷トラップ構造、基板内の、ゲート、ソース、およびドレイン領域を備える。コントローラ回路は、第１バイアス機構により閾値電圧を上昇させるロジック、第２バイアス機構および第３バイアス機構を適用することにより、閾値電圧を降下させるコマンドに応答するロジックを含む。第２バイアス機構により、メモリセルの閾値電圧が降下する。第３バイアス機構によって、第１の電子の移動および第２の電子の移動が閾値電圧を収束電圧に向かって収束させるようにする。
別の実施形態は、基板、基板上のメモリセル、およびメモリセルに結合するコントローラ回路を有する集積回路を提供する。各メモリセルは、閾値電圧を有し、電荷トラップ構造、基板内の、ゲート、ソース、およびドレイン領域を備える。コントローラ回路は、第１バイアス機構を適用するロジックを含む。第１バイアス機構は、正孔の移動、第１の電子の移動、および第２の電子の移動を引き起こす。正孔の移動時に、正孔は、電荷トラップ構造へ移動し、メモリセルの閾値電圧を降下させる。電荷の移動により、閾値電圧は収束電圧に向かって収束する。
一部の実施形態において、第３バイアス機構は、電荷トラップ構造から正孔を取り除く。たとえば、電子の電荷トラップ構造内への移動によって、トラップされた正孔と電荷トラップ構造へ移動する電子の再結合が生じるであろう。
一部の実施形態において、電荷均衡化バイアス機構を適用して、閾値電圧を上昇および降下させる任意のサイクル前に、電荷トラップ構造に均衡した電荷が与えられる。たとえば、電子の付加によって、閾値電圧を上昇および降下させる任意のサイクル前に、メモリセルの閾値電圧が上昇する。一実施形態において、閾値電圧を上昇および降下させる任意のサイクル前に上昇したこの閾値電圧は、第１バイアス機構および第２バイアス機構により達成可能な最小閾値電圧より低い。別の実施形態において、閾値電圧を上昇および降下させる任意のサイクル前に上昇したこの閾値電圧は、メモリセルのプログラムベリファイ電圧および消去ベリファイ電圧より低い。
本明細書に記載する本技術の実施形態は、電荷トラップ構造を備えるメモリセルのための動作方法を含む。方法は、メモリセルの閾値電圧を第１バイアス機構によって降下させ、メモリセルの閾値電圧を第２バイアス機構によって上昇させることを含む。閾値電圧を上昇および降下させる複数のサイクルが起こるか、または、起こる可能性がある時間間隔後に、電荷トラップ構造内の電荷の分布を均衡させるのに役立つ第３バイアス機構が適用される。所定間隔で適用される時、電荷均衡化動作は、メモリセルが平衡状態を達成するか、または、平衡状態をほぼ達成するように、比較的長いパルス（以下に述べる実施形態では１秒など）を含む。第３バイアス機構を適用することを含む電荷均衡化動作間の時間間隔を、特定の実施態様に合う種々の方法で確定する。たとえば、一定周期の電荷均衡化動作をもたらす間隔を、タイマを使用して確定することができる。別法として、間隔を、プログラムおよび消去サイクル用のカウンタを使用して確定することができる。別法として、間隔を、電源オン／オフイベント、および同様なものを含む、デバイスの動作中の時間経過を指示する他の要素を使用して確定することができる。
本技術の実施形態は、電荷トラップ構造内での負電荷の減少を引き起こす第１バイアス機構、ならびに、ゲートと電荷トラップ構造の間、および、電荷トラップ構造とチャネルの間での均衡した電荷トンネリングを誘導するのに役立つ第２バイアス機構を含む、低閾値状態を確立する第１プロシジャ（通常、消去）を適用することを含む、メモリセルを動作させる方法を含む。電荷トラップ構造内での負電荷の増加を引き起こす第３バイアス機構を含む、第２プロシジャ（通常、プログラム）を使用して、メモリセル内に高い閾値状態が確立される。低閾値状態を確立するプロシジャ中に、電荷均衡化パルスを印加する実施形態において、電荷均衡化パルスは、平衡状態を達成するのに十分に長いのではなく、閾値の或る程度の強化、および、電荷トラップ構造内での電荷の分布の均衡化を引き起こすのに十分長い（以下に述べる実施形態では５０〜１００ミリ秒）場合がある。
本明細書に記載する電荷均衡化および消去技法は、任意のシーケンスで、たとえば、セクター消去などの消去動作を開始させる消去コマンドに応答して開始するシーケンスで実施されることができる。消去プロシジャの一部として電荷均衡化動作を適用することによって、動作は、より短い間隔の電荷均衡化パルスを使用して適用されることができ、その動作は、必ずしも平衡状態を達成するのではなく、電荷トラップ構造内での電荷の分布を均衡させるのに役立つ。たとえば、比較的短い電荷均衡化パルスを消去前に印加することができ、電荷均衡化パルスは、ホット正孔注入前に、電荷トラップ構造内で負電荷による大きな電子放出電流を生じるのに役立ち、消去状態Ｖｔ分布を強化し、消去を容易にする。別法として、比較的短い電荷均衡化パルスを消去後に印加することができ、電荷均衡化パルスは、電荷トラップ構造内でのより大きな正電荷により、大きな電子注入を生じるのに役立ち、正孔トラップを中和し、電荷保持力を改善する。
ＮＲＯＭに似たフラッシュメモリデバイスの場合、セクター消去は、ホット正孔消去プロシジャによって実施される。ホット正孔消去プロシジャと組み合わせて、付加的な電荷均衡化動作が、述べられる本技術の実施形態において適用される。電荷均衡化動作は、自己収束特性を有するため、上書き消去されたセルの閾値電圧を上昇させ、消去が難しいセルの閾値電圧を減少させるのに役立つ。同様に、メモリセルのアレイにわたる低い閾値状態のために、目標閾値電圧の分布を強化することは、電荷均衡化動作を使用して達成されることができる。ＳＯＮＯＳ型メモリセルの場合、電荷均衡化パルスと組み合わせて、消去プロシジャにＦＮトンネリングが使用される。
電荷均衡化とホット正孔消去を組み合わせる代替の方法は、電荷均衡化のための負ゲート電圧バイアス機構中にソースおよびドレイン上のジャンクションバイアスをわずかにオンすることである。この状況において、ホット正孔注入、ゲート注入、および電子トラップ解除が同時に起こる。このハイブリッド消去方法はまた、良好な耐久性、および、従来のホット正孔消去方法より優れた信頼性特性を示す。
本技術によってスマートな消去アルゴリズムが提案される。良好な耐久性および信頼性を得るために、ユーザは電荷均衡化および消去の適当なシーケンスを設計することができる。負ゲートトンネリングに基づく電荷均衡化動作は、ホット正孔注入または他のバイアス機構と組み合わせて使用されて、よりよい消去状態閾値電圧制御および許容可能な消去速度が達成される。電荷均衡化／ホット正孔消去は、上書き消去されたセルと消去が難しいセルについて、同時に、閾値電圧を収束させることができる。
電荷均衡化動作は、正孔トラップを中和する電気的アニーリングステップの役割を果たすことができ、そのため、デバイスの信頼性を著しく向上させる。
電荷均衡化方法と消去方法は、消去動作中に任意のシーケンスで組み合わせることができ、すなわち、両者を同時にオンすることができる。
別の方法の実施形態もまた、複数のバイアス機構を適用する。第１バイアス機構によって、メモリセルの閾値電圧が上昇する。閾値電圧を降下させるコマンドに応答して、第２バイアス機構および第３バイアス機構が適用される。第２バイアス機構によって、メモリセルの閾値電圧が降下する。第３バイアス機構は、閾値電圧が収束電圧に向かって収束するようにさせる電荷均衡化パルスを含む。一部の実施形態において、閾値電圧を降下させるコマンドに応答して、第３バイアス機構は第２バイアス機構の後に適用される。一部の実施形態において、閾値電圧を降下させるコマンドに応答して、第３バイアス機構は第２バイアス機構の前に適用される。一部の実施形態において、閾値電圧を降下させるコマンドに応答して、第３バイアス機構は第２バイアス機構の前と後の両方で適用される。さらに他の実施形態において、電荷均衡化第３バイアス機構は、第２バイアス機構と同時に、また、第２バイアス機構と組み合わせて適用される。
別の実施形態は、基板、基板上のメモリセル、およびメモリセルに結合するコントローラ回路を有する集積回路を提供する。各メモリセルは、閾値電圧を有し、電荷トラップ構造、基板内の、ゲート、ソース、およびドレイン領域を備える。コントローラ回路は、第１バイアス機構により閾値電圧を上昇させる（プログラムする）ロジック、および、第２バイアス機構および第３バイアス機構を適用することにより、閾値電圧を降下させる（消去する）コマンドに応答するロジックを含む。第２バイアス機構により、メモリセルの閾値電圧が降下する。第３バイアス機構によって、閾値電圧が目標閾値に向かって収束するように電荷の移動の均衡化が引き起こされる。
一部の実施形態において、電荷均衡化バイアス機構が適用されて、閾値電圧を上昇および降下させる任意のサイクル前に電荷トラップ構造に電荷が与えられる。たとえば、セルの電荷トラップ構造内での均衡した分布における電子の付加は、閾値電圧を上昇および降下させる任意のサイクル前にメモリセルの閾値電圧を上昇させる。
本技術の実施形態によるプログラムアルゴリズムは、メモリデバイスの電荷トラップ構造内の電子トラップスペクトルを変更する補充サイクルを含む。補充サイクルは、電荷トラップ構造内で負電荷を増加させるバイアス機構と、その後、電荷トラップ構造内の浅いトラップからの放出電子を生じるのに役立つ短い電荷均衡化パルスとを印加すること、および、電荷トラップ構造内で負電荷を増加させるためにそれらバイアス機構を繰り返すことを含む。１つまたは複数の補充サイクルが適用されて、電荷トラップ構造内のより深いトラップにある電子の相対濃度が増加し、プログラム動作の目標である高い閾値状態が維持される。浅いレベルの電子は、より深いレベルの電子より速くトラップ解除するのに役立つ。電荷均衡化パルス後に、閾値電圧が少し降下し、電荷の再プログラムすなわち「補充」が適用されて、デバイスが元のプログラムベリファイしきいレベルに戻る。電荷均衡化／補充プロセスが繰り返されることによって、トラップスペクトルが深いレベルの電子の方へシフトすることになる。この現象は「スペクトルブルーシフト」と呼ばれる。多数回のプログラムおよび消去サイクルによって損傷が大きいデバイスについてさえも、補充プロセスは、電荷保持力を大幅に改善することができる。したがって、補充プロセスは、電荷トラップメモリデバイスの電荷保持力を改善する有効な動作を提供する。さらに、補充方法によって、下部誘電体、電荷トラップ構造、および上部誘電体について、電荷損失なしで、より薄い誘電体層を利用することができる。より薄い誘電体層は、電荷トラップメモリデバイスについて、デバイスサイズを落とす方向にスケーリングするのに役立つ場合がある。
別の実施形態は、基板、基板上のメモリセル、およびメモリセルに結合するコントローラ回路を有する集積回路を提供する。各メモリセルは、閾値電圧を有し、電荷トラップ構造、基板内の、ゲート、ソース、およびドレイン領域を備える。コントローラ回路は、上述した補充プロシジャによって閾値電圧を上昇させる（プログラムする）ロジックを含む。
電荷均衡化動作の目標閾値は、上部誘電体を通ってゲートから電荷トラップ構造へ、また、下部誘電体を通って電荷トラップ構造からチャネルへトンネリングする相対電荷量を含む、多くの要素によって決まる。より低い目標閾値の場合、ゲートから電荷トラップ構造へトンネリングする電子による放出電流は、電荷トラップ構造からチャネルへトンネリングする電子による注入電流に対して減少する。本技術の実施形態において、比較的高い仕事関数を有するゲート材料を使用することによって上部誘電体でのトンネリングを禁止することにより、減少が達成される。
本明細書に提示される本技術の他の態様および利点を、以下の、図、詳細な説明、および添付の特許請求の範囲を参照して理解することができる。
本発明はまた、閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法を提供する。その方法は、メモリセルの閾値電圧を第１バイアス機構によって降下させ、メモリセルの閾値電圧を第２バイアス機構によって上昇させることを含む。閾値電圧を上昇および降下させる複数のサイクルが起こるか、または、起こる可能性がある間隔後に、電荷トラップ構造内の電荷の分布を均衡させるのに役立つ第３バイアス機構が適用される。
先の方法において、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は３ナノメートルを上回る(greater than)酸化物の有効厚みを有する。第３バイアス機構は、メモリセルのゲートに、酸化物の合成有効厚みの１ナノメートル当たり約０．７ボルト以上の大きさを有する負電圧を印加し、一方、チャネル領域の基板にほぼ接地電位を印加し、ソースおよびドレインにほぼ接地電位を印加することを含む。
先の方法において、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は約３ナノメートル未満の酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートに、酸化物の合成有効厚みの１ナノメートル当たり約０．３ボルト以上の大きさを有する負電圧を印加し、一方、チャネル領域の基板にほぼ接地電位を印加し、ソースおよびドレインにほぼ接地電位を印加することを含む。
先の方法において、さらに、間隔はタイマによって確定される。
先の方法において、さらに、電荷分布を変更することは、電荷トラップ構造から過剰な電荷を取り除くことを含む。
先の方法において、さらに、電荷分布を変更することは、電荷トラップ構造に電荷を付加することを含む。
先の方法において、さらに、第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構はホット電子注入を引き起こし、第３バイアス機構はメモリセルのゲートを負電位に置き、均衡状態の変更に導く。
先の方法において、さらに、第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構は基板からの電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構はメモリセルのゲートを負電位に置き、電荷トラップ層の電荷量の平衡状態に導く。
先の方法において、さらに、第１バイアス機構は正孔のＥフィールド援用トンネリングを引き起こし、第２バイアス機構は基板からの電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構はメモリセルのゲートを負電位に置き、電荷トラップ層の電荷量の平衡状態に導く。
先の方法は、さらに、約５００ミリ秒より長い間隔の間、第３バイアス機構を適用することを含む。
先の方法は、さらに、約１秒より長い間隔の間、第３バイアス機構を適用することを含む。
本発明はまた、集積回路デバイスを提供し、当該集積回路デバイスは、半導体基板と、基板上の複数のメモリセルであって、複数のメモリセルの各メモリセルは、閾値電圧を有し、電荷トラップ構造を備える、複数のメモリセルと、複数のメモリセルに結合し、第１バイアス機構により閾値電圧を降下させるロジック、第２バイアス機構により閾値電圧を上昇させるロジック、および、閾値電圧を上昇および降下させる複数のサイクルが起こるか、または、起こる可能性がある、少なくとも間隔後に、第３バイアス機構により電荷トラップ構造内の電荷分布を変えるロジックを含むコントローラ回路とを備える。
先の集積回路デバイスにおいて、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は３ナノメートルを上回る酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートに、酸化物の合成有効厚みの１ナノメートル当たり約０．７ボルト以上の大きさを有する負電圧を印加し、一方、チャネル領域の基板にほぼ接地電位を印加し、ソースおよびドレインにほぼ接地電位を印加することを含む。
先の集積回路デバイスにおいて、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は約３ナノメートル未満の酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートに、酸化物の合成有効厚みの１ナノメートル当たり約０．３ボルト以上の大きさを有する負電圧を印加し、一方、チャネル領域の基板にほぼ接地電位を印加し、ソースおよびドレインにほぼ接地電位を印加することを含む。
先の集積回路デバイスにおいて、さらに、第３バイアス機構は、メモリセルのゲートからの電子のＥフィールド援用トンネリングを引き起こす。
先の集積回路デバイスにおいて、さらに、第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構はホット電子注入を引き起こし、第３バイアス機構はメモリセルのゲートを負電位に置き、電荷トラップ層の電荷量の平衡状態に導く。
先の集積回路デバイスにおいて、さらに、第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構は基板からの電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構はメモリセルのゲートを負電位に置き、電荷トラップ層の電荷量の平衡状態に導く。
先の集積回路デバイスにおいて、さらに、第１バイアス機構は正孔のＥフィールド援用トンネリングを引き起こし、第２バイアス機構は基板からの電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構はメモリセルのゲートを負電位に置き、電荷トラップ層の電荷量の平衡状態に導く。
先の集積回路デバイスにおいて、さらに、ロジックは、約５００ミリ秒より長い間隔の間、第３バイアス機構を適用する。
先の集積回路デバイスにおいて、さらに、ロジックは、約１秒より長い間隔の間、第３バイアス機構を適用する。
本発明はまた、動作のために、電荷トラップ構造を備えるメモリセルの閾値電圧を調整する方法を提供する。その方法は、メモリセルの第１バイアス機構によってメモリセルの閾値電圧を降下させる前で、かつ、メモリセルの第２バイアス機構によってメモリセルの閾値電圧を上昇させる前に、メモリセルの第３バイアス機構によって電荷トラップ構造に電荷を付加することを含む。
先の方法において、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は３ナノメートルを上回る酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートからチャネル領域の基板へ、酸化物の合成有効厚みの１ナノメートル当たり約０．７ボルト以上の大きさを有する負電圧を印加することを含む。
先の方法において、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備え、上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は３ナノメートルを上回る酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートに、酸化物の合成有効厚みの１ナノメートル当たり約０．７ボルト以上の大きさを有する負電圧を印加し、一方、チャネル領域の基板にほぼ接地電位を印加し、ソースおよびドレインにほぼ接地電位を印加することを含む。
先の方法において、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は約３ナノメートル未満の酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートから、チャネル領域の基板に、酸化物の合成有効厚みの１ナノメートル当たり約０．３ボルト以上の大きさを有する負電圧を印加することを含む。
先の方法において、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は約３ナノメートル未満の酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートに、酸化物の合成有効厚みの１ナノメートル当たり約０．３ボルト以上の大きさを有する負電圧を印加し、一方、チャネル領域の基板にほぼ接地電位を印加し、ソースおよびドレインにほぼ接地電位を印加することを含む。
先の方法において、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、第３バイアス機構は、メモリセルのゲートから、チャネル領域の基板に、酸化物の合成有効厚みの１ナノメートル当たり±約１０％の１．０ボルトの大きさを有する負電圧を印加することを含む。
先の方法において、さらに、第３バイアス機構は、電荷トラップ構造からメモリセルの基板への電子のＥフィールド援用トンネリング、および、メモリセルのゲートからの電子のＥフィールド援用トンネリングを引き起こす。
先の方法において、さらに、第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構はホット電子注入を引き起こし、第３バイアス機構はメモリセルのゲートを負電位に置き、電荷トラップ層の電荷量の平衡状態に導く。
先の方法において、さらに、第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構は基板からの電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構はメモリセルのゲートを負電位に置き、電荷トラップ層の電荷量の平衡状態に導く。
先の方法において、さらに、第１バイアス機構は正孔のＥフィールド援用トンネリングを引き起こし、第２バイアス機構は基板からの電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構はメモリセルのゲートを負電位に置き、電荷トラップ層の電荷量の平衡状態に導く。
先の方法はさらに、電荷トラップ層における電荷量の平衡状態をほぼ確立するのに十分に長い間隔の間、第３バイアス機構を適用することを含む。
先の方法はさらに、約１００ミリ秒より長い間隔の間、第３バイアス機構を適用することを含む。
先の方法はさらに、約５００ミリ秒より長い間隔の間、第３バイアス機構を適用することを含む。
先の方法はさらに、約１秒より長い間隔の間、第３バイアス機構を適用することを含む。
先の方法において、さらに、第１バイアス機構はチャネルの一方の側に近い第１領域においてホット正孔注入を引き起こし、第２バイアス機構は第１領域と重なるチャネルの一方の側に近い第２領域においてホット電子注入を引き起こし、第３バイアス機構はチャネルを横切って延び、第１および第２領域と重なる第３領域においてＥフィールド援用トンネリングを引き起こす。
先の方法において、さらに、第１バイアス機構はチャネルの一方の側に近い第１領域においてホット正孔注入を引き起こし、第２バイアス機構は第1領域と重なるチャネルを横切って電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構はチャネルを横切って延び、第１領域と重なる第３領域においてＥフィールド援用トンネリングを引き起こす。
先の方法において、さらに、第１バイアス機構はチャネルを横切って正孔のＥフィールド援用トンネリングを引き起こし、第２バイアス機構はチャネルを横切って電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構はチャネルを横切るＥフィールド援用トンネリングを引き起こす。
本発明はまた、集積回路デバイスを提供し、当該集積回路デバイスは、半導体基板と、基板上の複数のメモリセルであって、複数のメモリセルの各メモリセルは、閾値電圧を有し、電荷トラップ構造を備える、複数のメモリセルと、複数のメモリセルに結合し、第１バイアス機構により閾値電圧を降下させるロジック、第２バイアス機構により閾値電圧を上昇させるロジック、および、電荷を、閾値電圧を上昇および降下させる複数のサイクルの少なくとも前に、第３バイアス機構により電荷トラップ構造に付加するロジックを含むコントローラ回路とを備える。
先の集積回路デバイスにおいて、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は３ナノメートルを上回る酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートからチャネル領域の基板へ、酸化物の合成有効厚みの１ナノメートル当たり約０．７ボルト以上の大きさを有する負電圧を含む。
先の集積回路デバイスにおいて、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は３ナノメートルを上回る酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートに、酸化物の合成有効厚みの１ナノメートル当たり約０．７ボルト以上の大きさを有する負電圧を含み、一方、チャネル領域の基板にほぼ接地電位を印加し、ソースおよびドレインにほぼ接地電位を印加する。
先の集積回路デバイスにおいて、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は約３ナノメートル未満の酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートからチャネル領域の基板へ、酸化物の合成有効厚みの１ナノメートル当たり約０．３ボルト以上の大きさを有する負電圧を含む。
先の集積回路デバイスにおいて、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は約３ナノメートル未満の酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートに、酸化物の合成有効厚みの１ナノメートル当たり約０．３ボルト以上の大きさを有する負電圧を含み、一方、チャネル領域の基板にほぼ接地電位を印加し、ソースおよびドレインにほぼ接地電位を印加する。
先の集積回路デバイスにおいて、さらに、メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、ソースとドレイン領域間の基板のチャネルを備え、上部誘電体、電荷トラップ構造、およびゲートとチャネル間の下部誘電体を備える。上部誘電体、電荷トラップ構造、および下部誘電体は酸化物の合成有効厚みを有し、下部誘電体は約３ナノメートル未満の酸化物の有効厚みを有し、第３バイアス機構は、メモリセルのゲートからチャネル領域の基板へ、酸化物の合成有効厚みの１ナノメートル当たり１．０ボルト±約１０％の大きさを有する負電圧を含む。
先の集積回路デバイスにおいて、さらに、第３バイアス機構は、電荷トラップ構造からメモリセルの基板への電子のＥフィールド援用トンネリング、および、メモリセルのゲートからの電子のＥフィールド援用トンネリングを引き起こす。
先の集積回路デバイスにおいて、さらに、第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構はホット電子注入を引き起こし、第３バイアス機構は、電荷トラップ構造からメモリセルの基板への電子のＥフィールド援用トンネリング、および、メモリセルのゲートからの電子のＥフィールド援用トンネリングを引き起こす。
先の集積回路デバイスにおいて、さらに、第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構は電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構は、電荷トラップ構造からメモリセルの基板への電子のＥフィールド援用トンネリング、および、メモリセルのゲートからの電子のＥフィールド援用トンネリングを引き起こす。
先の集積回路デバイスにおいて、さらに、第１バイアス機構は正孔のＥフィールド援用トンネリングを引き起こし、第２バイアス機構は電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構は、電荷トラップ構造からメモリセルの基板への電子のＥフィールド援用トンネリング、および、メモリセルのゲートからの電子のＥフィールド援用トンネリングを引き起こす。
先の集積回路デバイスにおいて、さらに、ロジックは、電荷トラップ層における電荷量の平衡状態をほぼ確立するのに十分に長い間隔の間、第３バイアス機構を適用する。
先の集積回路デバイスにおいて、さらに、ロジックは、約１００ミリ秒より長い間隔の間、第３バイアス機構を適用する。
先の集積回路デバイスにおいて、さらに、ロジックは、約５００ミリ秒より長い間隔の間、第３バイアス機構を適用する。
先の集積回路デバイスにおいて、さらに、ロジックは、約１秒より長い間隔の間、第３バイアス機構を適用する。
先の集積回路デバイスにおいて、さらに、第１バイアス機構はチャネルの一方の側に近い第１領域においてホット正孔注入を引き起こし、第２バイアス機構は第１領域と重なるチャネルの一方の側に近い第２領域においてホット電子注入を引き起こし、第３バイアス機構はチャネルを横切って延び、第１および第２領域と重なる第３領域においてＥフィールド援用トンネリングを引き起こす。
先の集積回路デバイスにおいて、さらに、第１バイアス機構はチャネルの一方の側に近い第１領域においてホット正孔注入を引き起こし、第２バイアス機構は第1領域と重なるチャネルを横切って電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構はチャネルを横切って延び、第１領域と重なる第３領域においてＥフィールド援用トンネリングを引き起こす。
先の集積回路デバイスにおいて、さらに、第１バイアス機構はチャネルを横切って正孔のＥフィールド援用トンネリングを引き起こし、第２バイアス機構はチャネルを横切って電子のＥフィールド援用トンネリングを引き起こし、第３バイアス機構はチャネルを横切るＥフィールド援用トンネリングを引き起こす。
図１Ａは、電荷トラップメモリセルの略図である。基板は、ｎ＋ドープ領域１５０および１６０、ならびに、ｎ＋ドープ領域１５０と１６０の間のｐドープ領域１７０を含む。メモリセルの残りは、基板上の下部誘電体構造１４０、下部誘電体構造１４０（下部酸化物）上の電荷トラップ構造１３０、電荷トラップ構造１３０上の上部誘電体構造１２０（上部酸化物）、および酸化物構造１２０上のゲート１１０を含む。代表的な上部誘電体は、約５〜１０ナノメートルの厚みを有する二酸化ケイ素および酸窒化ケイ素、または、たとえば、Ａｌ２Ｏ３を含む他の同様に誘電率の高い材料を含む。代表的な下部誘電体は、約３〜１０ナノメートルの厚みを有する二酸化ケイ素および酸窒化ケイ素、または、他の同様に誘電率の高い材料を含む。代表的な電荷トラップ構造は、約３〜９ナノメートルの厚みを有する窒化ケイ素、または、たとえば、Ａｌ２Ｏ３、ＨｆＯ２およびその他の金属酸化物を含む他の同様に誘電率の高い材料を含む。電荷トラップ構造は、電荷トラップ材料のポケットまたは粒子の不連続なセットか、または、図面に示す連続層であってよい。電荷トラップ構造１３０は、電子１３１で示すようなトラップされた電荷を有する。
ＮＲＯＭに似たセルについてのメモリセルは、たとえば、３ナノメートル〜１０ナノメートルの範囲の厚みを有する下部酸化物、３ナノメートル〜９ナノメートルの範囲の厚みを有する電荷トラップ層、５ナノメートル〜１０ナノメートルの範囲の厚みを有する上部酸化物を有する。ＳＯＮＯＳに似たセルについてのメモリセルは、たとえば、１ナノメートル〜３ナノメートルの範囲の厚みを有する下部酸化物、３ナノメートル〜５ナノメートルの範囲の厚みを有する電荷トラップ層、３ナノメートル〜１０ナノメートルの範囲の厚みを有する上部酸化物を有する。
一部の実施形態において、ゲートは、ｎ型シリコンの固有仕事関数より大きい、すなわち、約４．１ｅＶより大きく、好ましくは、たとえば、約４．２５ｅＶより大きい、たとえば、約５ｅＶより大きいものを含む仕事関数を有する材料を含む。代表的なゲート材料は、ｐ型ポリ、ＴｉＮ、Ｐｔ、ならびに、他の仕事関数の高い金属および材料を含む。本技術の実施形態に適した比較的高い仕事関数を有する他の材料は、限定はしないが、Ｒｕ、Ｉｒ、Ｎｉ、およびＣｏを含む金属、限定はしないが、Ｒｕ−Ｔｉ、およびＮｉ−Ｔを含む金属合金、窒化金属、ならびに、限定はしないが、ＲｕＯ２を含む金属酸化物を含む。高い仕事関数のゲート材料は、典型的なｎ型ポリシリコンゲートに比べて、電子トンネリングについて高い注入障壁をもたらす。上部誘電体として二酸化ケイ素を有するｎ型ポリシリコンゲートについての注入障壁は約３．１５ｅＶである。そのため、本技術の実施形態は、ゲート用で、約３．１５ｅＶより高い、たとえば、約３．４ｅＶより高い、好ましくは、約４ｅＶより高い注入障壁を有する上部誘電体用の材料を使用する。二酸化ケイ素の上部誘電体を有するｐ型ポリシリコンゲートの場合、注入障壁は約４．２５ｅＶであり、図１Ｂを参照して以下でより詳細に述べられる、収束したセルの結果として得られる閾値は、二酸化ケイ素の上部誘電体を有するｎ型ポリシリコンゲートを有するセルに対して約２ボルト下がる。
図１Ａの図で、メモリセルは、プログラムおよび消去サイクルを受けておらず、トラップされた電荷は、たとえば、半導体作製プロセスの結果である。こうしたメモリセルのアレイにおいて、作製プロセスによってメモリセル内にトラップされた電荷量は、アレイにわたって大幅に変動する可能性がある。
本明細書で全体に使用されるように、プログラミングは、メモリセルの閾値電圧を上昇させることを言い、消去は、メモリセルの閾値電圧を降下させることを言う。しかし、本発明は、プログラミングがメモリセルの閾値電圧を上昇させることを言い、消去がメモリセルの閾値電圧を降下させることを言う製品および方法と、プログラミングがメモリセルの閾値電圧を降下させることを言い、消去がメモリセルの閾値電圧を上昇させることを言う製品および方法の両方を包含する。
図１Ｂは、プログラムおよび消去サイクル前に電荷が与えられた状態の、図１Ａの電荷トラップメモリセルの略図である。０Ｖの電位が、ソース１５０、ドレイン１６０、および基板１７０にかかる。−２０Ｖの電位がゲート１１０にかかり、その電位は、約０．７〜１．０ボルト／ｍｍ以上の下部酸化物にわたってＥフィールドを誘導するのに十分である。このバイアス機構は、ゲートから電荷トラップ層への電子注入電流と電荷トラップ構造からチャネルへの電子放出電流の両方を誘導することによって、電荷トラップ構造１３０内の電荷分布を均衡させるのに役立ち、電荷分布は、メモリセルの閾値電圧が目標閾値に収束する十分な時間がたった後に動的均衡または平衡に達し、十分な時間が、チャネルの長さにわたって均衡した電荷分布をもたらす。このバイアス機構は、メモリセルのチャネルにわたってほぼ対称である。このバイアス機構は、バイアス機構が適用される前にセルが少量の電荷を有する時に、電荷トラップ構造１３０へ電子１３２などの電荷を付加する。しかし、デバイスがフィールドでプログラムされ、消去される前に、製造時に誘導されたストレスによるか、または、その他の方法によって、電荷トラップ構造内にトラップされた電荷量は、単一集積回路上のメモリセルのアレイにわたって大幅に変動する可能性がある。図１Ｂのバイアス機構は、アレイにわたって、メモリセル内にトラップされた電荷量を、適度の公差内で均衡させ、平衡を確立するのに役立つであろう。図１Ｂのバイアス機構の目標閾値は、電子注入電流と電子放出電流が均衡する平衡条件によって決まる。この平衡は、電荷トラップ構造内の電荷量が、チャネルにわたって均衡する時に起こり、バイアス条件下ではほぼ一定のままである。動的均衡条件に達した時の電荷トラップ構造内の電荷量の関数である、メモリセルの閾値電圧は、上部および下部酸化物、ゲートおよび電荷トラップ構造の特性によって決まる。ゲートからの、電子注入よりも電子放出電流に有利な条件は、目標閾値を降下させるのに役立つ。読み出し中に、メモリセルの低電圧動作を可能にするため、低い目標閾値が望ましい。そのため、本メモリセルの実施形態は、低い目標閾値を達成するために、ｐ＋ドープ型ポリシリコンなどの仕事関数が高いゲート材料、または、Ａｌ２Ｏ３などの誘電率が高い上部酸化物材料、または、それらの両方を採用する。
電荷均衡化パルスの実施形態によるゲート−基板バイアスの大きさは、上部誘電体、電荷トラップ構造、および下部誘電体を備える、誘電体スタックの酸化物の有効厚みＥＯＴを基準にして確定される。この時、ＥＯＴは、二酸化ケイ素の誘電率に関して正規化された実際の厚みである。たとえば、上部誘電体、電荷トラップ構造、および下部誘電体が、それぞれ、二酸化ケイ素、窒化ケイ素、二酸化ケイ素を含む時、構造は、ＯＮＯスタックと呼ばれる。ＯＮＯスタックの場合、ＥＯＴは、上部酸化物の厚みと、下部酸化物の厚みと、酸化物の誘電率を乗じて、窒化物の誘電率で割った窒化物の厚みとを足したものに等しい。ここで、電荷均衡化パスルのためのバイアス機構を、ＮＲＯＭに似たメモリセルおよびＳＯＮＯＳに似たメモルセルについて、以下のように規定することができる。
１．この説明のためのＮＲＯＭに似たメモリセルは、下部酸化物の厚みが＞３ｎｍであるセルである。誘電体スタックはあるＥＯＴ（たとえば、１０ｎｍ〜２５ｎｍ）を有し、下部酸化物は、基板からの正孔の直接トンネリングを防止するために、３ｎｍを上回る厚みを有し、ゲート−基板バイアスは、ある電圧（たとえば、−１２ボルト〜−２４ボルト）を有し、ＥＯＴで割った電圧は、０．７Ｖ／ｎｍより大きく、好ましくは、約１．０Ｖ／ｎｍ±約１０％である。
ＮＲＯＭに似たセルにおけるＯＮＯについてのＥＯＴの計算
ＭＩＮ ＭＡＸ
上部ＯＸ（誘電率＝３．９） ５ｎｍ １０ｎｍ
ＳＩＮ（誘電率＝７） ３ｎｍ ９ｎｍ
下部ＯＸ（誘電率＝３．９） ３ｎｍ １０ｎｍ
合計 ５＋３＊３．９／７＋３＝１０（ｎｍ） １０＋９＊３．９／７＋１０＝２５ｎｍ
２．この説明のためのＳＯＮＯＳに似たメモリセルは、下部酸化物の厚みが＜３ｎｍであるセルである。誘電体スタックはあるＥＯＴ（たとえば、５ｎｍ〜１６ｎｍ）を有し、下部酸化物は、３ｎｍより薄く、基板からの正孔の直接トンネリングを可能にする。ＳＯＮＯＳに似たセルについてのゲート−基板バイアスは、ある電圧（たとえば、−５ボルト〜−１５ボルト）を有し、ＥＯＴで割ったその電圧は、０．３Ｖ／ｎｍより大きく、好ましくは、約１．０Ｖ／ｎｍ±約１０％である。
ＳＯＮＯＳに似たセルにおけるＯＮＯについてのＥＯＴの計算
ＭＩＮ ＭＡＸ
上部ＯＸ（誘電率＝３．９） ３ｎｍ １０ｎｍ
ＳＩＮ（誘電率＝７） ３ｎｍ ５ｎｍ
下部ＯＸ（誘電率＝３．９） １ｎｍ ３ｎｍ
合計 ３＋３＊３．９／７＋１＝５．７（ｎｍ） １０＋５＊３．９／７＋３＝１５．８ｎｍ
スタックの二酸化ケイ素および窒化ケイ素以外の材料について、ＥＯＴが同じ方法で計算され、二酸化ケイ素の誘電率を材料の誘電率で割った係数で材料の厚みが正規化される。
図２Ａは、複数回のプログラムおよび消去サイクル後の電荷トラップメモリセルの略図である。基板は、ｎ＋ドープ領域２５０および２６０、ならびに、ｎ＋ドープ領域２５０と２６０の間のｐドープ領域２７０を含む。メモリセルの残りは、基板上の酸化物構造２４０、酸化物構造２４０上の電荷トラップ構造２３０、電荷トラップ構造２３０上の別の酸化物構造２２０、および酸化物構造２２０上のゲート２１０を含む。複数回のプログラムおよび消去サイクルは、プログラムおよび消去を達成するのに使用されるバイアス機構の差によって、電子２３１および２３２などの、電荷トラップ構造２３０内にトラップされた電荷を残し、その差によって、一部の電子は、チャネルホット電子注入を使用して、電荷トラップ構造内の場所にトラップされる場合があり、バンド間トンネリングで誘導されたホット正孔注入などの消去アルゴリズムは、その一部の電子に影響を与えることができない。
図２Ｂは、電荷分布が変化した後の、図１Ｂを参照して先に述べたものと同じバイアス機構を適用する、図２Ａの電荷トラップメモリセルの略図である。０Ｖの電位が、ソース２５０、ドレイン２６０、および基板２７０にかかる。−２０Ｖの電位が、この例では、ゲート２１０にかかる。このバイアス機構は、電子２３２などの、プログラムおよび消去サイクル中に電子が蓄積した領域の過剰な電子を取り除くことによって、また、ゲートから電荷トラップ層への電子注入電流と電荷トラップ構造からチャネルへの電子放出電流の両方を誘導することによって、電荷トラップ構造２３０内の電荷分布を均衡させるのに役立ち、電荷分布は、メモリセルの閾値電圧が目標閾値に収束する十分な時間がたった後に動的均衡または平衡に達し、十分な時間が、チャネルの長さにわたって均衡した電荷分布をもたらす。このバイアス機構は、メモリセルのチャネルにわたってほぼ対称である。
述べられる本技術による方法は、メモリセルの閾値電圧を第１バイアス機構によって降下させること、メモリセルの閾値電圧を第２バイアス機構によって上昇させること、および、第１および第２バイアス機構と連携して、第３バイアス機構をメモリセルのゲートに適用することを含む。第３バイアス機構は、第１の電子の移動および第２の電子の移動を引き起こすと考えることができる。ゲートが基板に対して負電圧を有する場合、第１の電子の移動は、ゲートから電荷トラップ構造へ向かい、第２の電子の移動は、電荷トラップ構造から基板へ向かう。ゲートが基板に対して正電圧を有する場合、第１の電子の移動は、基板から電荷トラップ構造へ向かい、第２の電子の移動は、電荷トラップ構造からゲートへ向かう。第１の電子の移動のレートは、閾値電圧が増加するにつれて減少するか、または、閾値電圧が減少するにつれて増加する。第２の電子の移動のレートは、閾値電圧が増加するにつれて増加するか、または、閾値電圧が減少するにつれて減少する。これらの電子の移動によって、閾値電圧が、目標閾値に向かって収束する。本バイアス機構は、チャネルの一方の側または他方の側に電荷を集中させるのとは対照的に、閾値電圧が目標閾値に近づくと、ほぼメモリセルのチャネルの長さにわたって、電荷トラップ層における電荷分布を均衡させるのに役立つ。
図３Ａ〜３Ｄは、メモリセルの電荷トラップ層内に電荷を残し、その後、電荷分布の変化が起こるプログラムおよび消去サイクルを示す。
図３Ａは、電荷分布が均衡した後の電荷トラップメモリセルの略図である。基板は、ｎ＋ドープ領域３５０および３６０、ならびに、ｎ＋ドープ領域３５０と３６０の間のｐドープ領域３７０を含む。メモリセルの残りは、基板上の下部誘電体構造３４０、酸化物構造３４０上の電荷トラップ構造３３０、電荷トラップ構造３３０上の別の酸化物構造３２０、および酸化物構造３２０上のゲート３１０を含む。
図３Ｂおよび図３Ｃは、メモリセルをそれぞれ、プログラムし、消去するバイアス機構の例を示す。
図３Ｂは、チャネルホット電子ＣＨＥ注入を受ける、図３Ａの電荷トラップメモリセルの略図である。０Ｖの電位がソース３５０にかかる。５．５Ｖの電位がドレイン３６０にかかる。８Ｖの電位がゲート３１０にかかる。このバイアス機構によって、電子３３２などのチャネルホット電子が、ｐドープ領域３７０のチャネルから、正電圧が印加されるドレインの近くに集中した領域の電荷トラップ構造３３０内に輸送される。電子３３１は、注入後に電荷トラップ構造３３０内にトラップされた電荷の例である。他のプログラム用のバイアス機構（多ビット動作のための、１つまたは複数の高い閾値状態を確立するバイアス機構）は、他の実施形態で適用される。代表的なプログラムバイアス機構は、チャネル始動２次電子注入(channel initiated secondary electron injection)ＣＨＩＳＥＬ、ソース側注入(source side injection)ＳＳＩ、ドレインアバランシェホット電子注入(drain avalanche hot electron injection)ＤＡＨＥ、パルス攪拌基板ホット電子注入(pulse agitated substrate hot electron injection)ＰＡＳＨＥＩ、および正ゲートＥフィールド援用（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング、ならびに他のバイアス機構を含む。
図３Ｃは、バンド間トンネリング誘導ホット正孔注入を受ける、図３Ｂの電荷トラップメモリセルの略図である。−３Ｖの電位がゲートにかかる。０Ｖの電位がソース３５０にかかる。５．５Ｖの電位がドレイン３６０にかかる。０Ｖの電位が基板３７０の他の部分にかかる。このバイアス機構によって、３３４などの正孔について、バンド間トンネリングによるホット正孔注入が生じ、正孔は、ドレイン３６０に近い領域から電荷トラップ構造３３０に輸送される。正孔３３３は、注入後に電荷トラップ構造３３０内にトラップされた電荷の例である。電荷トラップ層内の電子濃度を減少させるために正孔が注入される領域は、電子が注入される領域と完全に一致しない。そのため、多数回のプログラムおよび消去サイクル後に、電子の濃度が電荷トラップ構造内で蓄積し、それが、低い閾値状態を達成する能力に干渉し、デバイスの耐久性を制限する。他の消去バイアス機構（低閾値状態を確立するバイアス機構）は、ゲートからの大幅な電子注入なしで、電子放出を引き起こす電圧での負ゲートＥフィールド援用トンネリング、薄い下部酸化物の実施形態についての、電荷トラップ構造からの電子の直接トンネリング、または電荷トラップ構造への正孔の直接トンネリングなどを含む。
図３Ｄは、注入された正孔３３３によって影響を受けず、達成することができる最小閾値に干渉する、トラップされた電子３３５の濃度を示す図３Ｃの電荷トラップメモリセルの略図である。電荷分布を均衡させるのに役立つ、図１Ｂを参照して上述したものと同じ電荷均衡化バイアス機構を適用することによって、電荷トラップ層内での電荷分布の変化が達成され、その変化によって、トラップされた過剰な電荷が減少するか、または、なくなる。この例では、−２０Ｖの電位がゲートにかかる。ゲートからチャネル領域の基板までの電位はある電圧であり、その電圧は、上部誘電体、電荷トラップ構造、および下部誘電体のＥＯＴで割ると、ＮＲＯＭに似たセルの場合、０．７Ｖ／ｎｍより大きく、好ましくは約１．０Ｖ／ｎｍであり、ＳＯＮＯＳに似たセルの場合、０．３Ｖ／ｎｍより大きく、好ましくは約１．０Ｖ／ｎｍである。０Ｖの電位が、ソース３５０、ドレイン３６０、および、この例ではチャネルが形成される基板３７０の部分にかかる。このバイアス機構によって、電荷トラップ構造３３０内での電荷分布の変化が引き起こされる。電荷分布の変化時に、過剰な電荷が、取り除かれる、かつ／または、電子が与えられる。電子３１１などの電荷が、Ｅフィールド援用トンネリングなどの電荷移動メカニズムによって、ゲートから電荷トラップ構造３３０へ輸送される。この電荷は、電荷トラップ構造３３０から正孔３３３などのトラップされた正孔を取り除く。ホット正孔が注入される領域から離れた場所でトラップされる電子３３５などの電荷は、Ｅフィールド援用トンネリングなどの電荷移動メカニズムによって、電荷トラップ構造３３０からｐ型領域３７０へ輸送される。実際に、電荷トラップ層からチャネルへのＥフィールド援用トンネリングは、このバイアス機構下で、チャネルの長さにわたってほぼ全体に起こる可能性がある。このバイアス機構は、電子３３３などの電子が、プログラムおよび消去サイクル中に蓄積した領域の過剰な電子を取り除くことによって、また、ゲートから電荷トラップ層への電子注入電流と電荷トラップ構造からチャネルへの電子放出電流の両方を誘導することによって、電荷トラップ構造３３０内の電荷分布を均衡させるのに役立ち、電荷分布は、メモリセルの閾値電圧が目標閾値に収束する十分な時間がたった後に動的均衡または平衡に達し、十分な時間が、チャネルの長さにわたって均衡した電荷分布をもたらす。このバイアス機構は、メモリセルのチャネルにわたってほぼ対称である。バイアス機構が、たとえば、約＋０．５〜１．０ミリ秒の長いパルスの間、印加される場合、平衡またはほぼ平衡が達成され、たとえば、図３Ａに示すように、電荷分布が均衡する。バイアス機構が、たとえば、約１〜５０ミリ秒の短いパルスの間、印加される場合、電荷分布は、均衡するのに役立つが、平衡状態には達しない場合がある。
図４は、複数回のプログラムおよび消去サイクルの後の、電荷トラップメモリセルにおける電荷分布を変える代表的なプロセスを示す。新しいメモリセル４１０は、プログラムおよび消去サイクルをまだ受けていない。４２０および４３０にて、メモリセルは、第１および第２バイアス機構によってプログラムされ、消去される。４４０にて、プログラムおよび消去サイクルの間隔が終了したかどうかについての判定が行われる。この間隔は、プログラムおよび消去サイクルの数をカウントすることによって確定される。間隔がまだ終了しない場合、メモリセルは、４２０および４３０にて再び、プログラムされ、消去される。間隔が終了した場合、４５０にて、メモリセル内の電荷分布は、第３バイアス機構によって変えられ、第３バイアス機構では、ゲートからチャネル領域の基板までの電位はある電圧であり、その電圧は、上部誘電体、電荷トラップ構造、および下部誘電体のＥＯＴで割ると、ＮＲＯＭに似たセルの場合、０．７Ｖ／ｎｍより大きく、好ましくは約１．０Ｖ／ｎｍであり、ＳＯＮＯＳに似たセルの場合、０．３Ｖ／ｎｍより大きく、好ましくは約１．０Ｖ／ｎｍである。
種々の実施形態において、第１バイアス機構および第２バイアス機構はそれぞれ、Ｅフィールド援用トンネリング、チャネルホット電子ＣＨＥ注入、チャネル始動２次電子注入ＣＨＩＳＥＬ注入などのホット電子注入、および／または、バンド間トンネリングホット正孔ＢＴＢＴＨＨ注入などのホット正孔注入のうちの１つまたは複数を引き起こす。電荷移動メカニズムは、異なるバイアス機構の中で同じあるか、または、異なってもよい。しかし、１つまたは複数の電荷移動メカニズムが、異なるバイアス機構の中でたとえ同じでも、第１バイアス機構、第２バイアス機構、および第３バイアス機構はそれぞれ、異なるバイアス機構をメモリセルに適用し、それぞれがメモリセルの端子に独特の電圧の組み合わせを有する。
例示的な特定のバイアス機構についての一部の実施形態において、第３バイアス機構は、メモリセルのゲートを、メモリセルの、ソース、ドレイン、および基板に対して負電位に置く。第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構はホット電子注入を引き起こす。第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構はホット電子注入を引き起こし、第３バイアス機構はＥフィールド援用トンネリングを引き起こす。第１バイアス機構はホット正孔注入を引き起こし、第２バイアス機構はホット電子注入を引き起こし、第３バイアス機構は、メモリセルのゲートを、メモリセルの、ソース、ドレイン、および基板に対して負電位に置き、負電位は、ＮＲＯＭに似たセルの場合、誘電体スタックのＥＯＴについて約０．７Ｖ／ｎｍより大きく、好ましくは約１．０Ｖ／ｎｍであり、ＳＯＮＯＳに似たセルの場合、誘電体スタックのＥＯＴについて約０．３Ｖ／ｎｍより大きく、好ましくは約１．０Ｖ／ｎｍである大きさを有する。
図５は、任意のプログラムおよび消去サイクル前に、電荷トラップメモリセルに電荷を付加し、複数回のプログラムおよび消去サイクルの後に電荷トラップメモリセル内の電荷分布を変える代表的なプロセスを示す。このプロセスは、図４のプロセスと同じである。しかし、ステップ５２０および５３０における、任意のプログラムおよび消去サイクル前に、上述した電荷均衡化パルスを使用して、５１５にて、電荷がセルに与えられ、それによって、プログラムおよび／または消去によってメモリセル内で達成可能な閾値電圧が上昇する。５１５での電荷の付加の後では、閾値電圧は、消去またはプログラムの後のメモリセルの閾値電圧より小さく、メモリセルのプログラムベリファイおよび消去ベリファイ電圧より小さい。
図６は、閾値電圧対プログラムおよび消去サイクル数のグラフであり、電荷分布を変える前と後のメモリセルの閾値電圧を比較する。メモリセルは、電荷トラップ構造内の電荷分布の変化を受ける前に、異なる数のプログラムおよび消去サイクルを受ける。データポイント６１０（中空ドット）は、電荷分布の変化を受ける前のメモリセルを示す。データポイント６１０は、データセット６３０、６４０、６５０、および６６０を含む。データセット６３０では、メモリセルは、電荷分布を変える各動作の前に一度に５００回のプログラムおよび消去サイクルを受ける。データセット６４０では、最初の１，０００回のプログラムおよび消去サイクル後に、メモリセルは、電荷分布を変える各動作の前に一度に１，０００回のプログラムおよび消去サイクルを受ける。データセット６５０では、最初の１０，０００回のプログラムおよび消去サイクル後に、メモリセルは、電荷分布を変える各動作の前に一度に１０，０００回のプログラムおよび消去サイクルを受ける。データセット６６０では、最初の１００，０００回のプログラムおよび消去サイクル後に、メモリセルは、電荷分布を変える各動作の前に一度に５０，０００回のプログラムおよび消去サイクルを受ける。データセット６３０、６４０、６５０、および６６０を通してプログラムおよび消去サイクル数が増えるにつれて、電荷分布を変える各動作の前では、メモリセルの閾値電圧が増加する。データポイント６２０（中実ドット）は、図３Ｄを参照して上述したバイアス機構を使用して電荷分布の変化を受けた後のメモリセルを示す。グラフが示すことは、データセット６３０を除いて、データポイント６１０の全てが、線６７０で指示される３．８Ｖの消去ベリファイ電圧を超えることである。データセット６６０は、実際には、線６８０で指示される５．３Ｖのプログラムベリファイ電圧を超える。データセット６３０、６４０、６５０、および６６０は、メモリセルで達成可能な最小閾値電圧への干渉の程度の変動を示す。データポイント６２０が示すことは、電荷分布を変える動作が、１００万回を超えるプログラムおよび消去サイクルを受けたメモリセルを除いて、メモリセルの閾値電圧を降下させて消去ベリファイ電圧線６７０未満に戻すことである。グラフが示すことは、電荷分布を変える動作の前に、プログラムおよび消去サイクル数が増加すると、メモリセルで達成可能な最小閾値電圧に干渉する量が増加することである。そのため、図６のデータが作成された実施形態の場合、約１０００回のプログラムおよび消去サイクルが発生する間隔で、図３Ｄの電荷均衡化バイアス機構を適用して、メモリセルの消去バイアス機構によって達成される閾値電圧が、消去ベリファイ電位（線６７０）によって設定された目標閾値未満に維持されることが望ましい。
図７は、閾値電圧対プログラムおよび消去サイクル数のグラフであり、ＣＨＥおよびＢＴＢＴＨＨを使用した１０００回ごとのプログラムおよび消去サイクル後に、約０．５秒の高い負電圧の比較的長いパルスをゲートに加えた状態で、電荷均衡化バイアス機構を適用することによって維持されるメモリセルの閾値電圧の一貫性を示す。データポイント７１０（中実ドット）は、プログラム動作の後のメモリセルの閾値電圧を示す。データポイント７２０（中空ドット）は、消去動作後のメモリセルの閾値電圧を示す。見てわかるように、消去プロシジャ後の閾値は、この例では、１００万回ものプログラムおよび消去サイクルについて、約３．７ボルトの目標閾値より小さいままである。
図８は、閾値電圧対消去パルス数のグラフであり、電荷分布を変える場合と変えない場合での、閾値電圧を降下させる時の消去動作の有効性を比較する。データポイント８１０（中実ドット）は、電荷分布を変える負電荷均衡化動作前のメモリセルを示す。負電荷均衡化動作前では、たとえ消去パルスが多数回印加された後であっても、メモリセルの閾値電圧は、消去パルスのみでは十分に降下することができない。データポイント８２０（中空ドット）は、負電荷均衡化動作後の同じメモリセルを示す。グラフが示すことは、負電荷均衡化動作が、プログラムおよび消去サイクルによって生じる、達成可能な最小閾値電圧への干渉を迅速にほぼなくすことである。
図９は、保持時間に対する閾値電圧の変化のグラフであり、プログラムおよび消去サイクルを受けないでプログラムされるメモリセルを、多数回のプログラムおよび消去サイクルを受けるメモリセルと比較する。トレース９１０は、いかなるプログラムおよび消去サイクルも受けておらず、その結果、電荷保持力が良好であるプログラムされたメモリセルを示す。データセット９２０および９３０は共に、９００回のプログラムおよび消去サイクルごとに負電荷均衡化動作を行いながら、１５０，０００回のプログラムおよび消去サイクルを受けたメモリセルを示す。データセット９２０は、負電荷均衡化動作直後にデータ保持力試験を受ける循環式（cycled）メモリセルを示す。対照的に、データセット９３０は、負電荷均衡化動作を受ける前にデータ保持力試験を受ける循環式メモリセルを示す。保持力試験を加速するために、−１０Ｖの電位がゲートに印加され、それによって、メモリセルの電荷トラップ構造からのトラップされた電子のトラップ解除が加速される。閾値の大きな変化は、データ保持力の悪化を示すため、グラフが示すことは、負電荷均衡化動作がメモリセルのデータ保持力を改善することである。
図１０は、保持時間に対する閾値電圧の変化のグラフであり、任意のプログラムおよび消去サイクル前に負電荷均衡化動作を受けるが、その後、異なる数のプログラムおよび消去サイクルを受けるメモリセルを比較する。データポント１０００（中実ドット）は、いかなるプログラムおよび消去サイクルも受けていないプログラムされたメモリセルを示す。データセット１０１０（中空三角）、データセット１０２０（中空四角）、およびデータセット１０３０（中空菱形）はそれぞれ、１５０，０００回のプログラムおよび消去サイクル、２００，０００回のプログラムおよび消去サイクル、および１，０００，０００回のプログラムおよび消去サイクルを受けるメモリセルを示す。データセット１０１０、１０２０、および１０３０で示すメモリセルは、１０００回のプログラムおよび消去サイクルごとに電荷分布を変える動作を受ける。データ保持力試験は、電荷分布を変える動作直後に行われる。見てわかるように、負電荷均衡化動作の周期的な適用によって、１５０，０００回のプログラムおよび消去サイクル、２００，０００回のプログラムおよび消去サイクル、および１，０００，０００回のプログラムおよび消去サイクルをそれぞれ受けたセルについて、ほぼ一定のデータ保持特性が得られる。
図１１は、任意のプログラムおよび消去サイクル前に、電荷トラップメモリセルに電荷を付加し、プログラムおよび消去サイクルが起こる可能性がある間隔の後に電荷トラップメモリセル内の電荷分布を変える代表的なプロセスを示す。新しいメモリセル１１１０は、プログラムおよび消去サイクルをまだ受けていない。１１１５にて、電荷均衡化パルスを印加することによってセルに電荷が与えられる。１１２０にて、プログラムおよび消去サイクルがそこで起こる可能性がある間隔が開始する。プログラムおよび消去は、第１および第２バイアス機構によって起こる。１１４０にて、間隔が終了したかどうかについての判定が行われる。間隔が終了しない場合、間隔が続く。間隔が終了した場合、１１５０にて、メモリセルの電荷分布は、第３バイアス機構によって変えられる。第３バイアス機構は、チャネル領域の基板に対して負のゲート電圧を有するパルスを含み、ゲートから電荷トラップ構造への電子注入電流と電荷トラップ構造およびチャネル間で起こる電子放出電流によって、ほぼチャネルの長さにわたって、電荷分布を均衡させるのに役立つ。一部の実施形態において、印加されるパルスは、この例では、約−２０ボルトのパルス高さについて、０．５〜１．０秒などの、アレイのメモリセルの閾値電圧を目標収束閾値にほぼ収束させるのに十分なパルス長さを有する。種々の実施形態において、間隔は、ランダムな数のプログラムおよび消去サイクル後、かつ／または、メモリセルが消去に失敗した時に終了する。別の実施形態において、間隔は、メモリセルを含む機械装置への電源の供給から、機械装置の電源をオフしてから機械装置の電源を再びオンするまでの時間などの、パワーアップイベント間の時間を含む。こうして、第３バイアス機構は、機械装置をオンした後に適用される。
図１２は、本発明の一実施形態による集積回路の簡略ブロック図である。集積回路１２５０は、半導体基板上で、局部的な電荷トラップメモリセルを使用して実施されるメモリアレイ１２００を含む。ローデコーダ１２０１は、メモリアレイ１２００のローに沿って配列された複数のワード線１２０２に結合される。コラムデコーダ１２０３は、メモリアレイ１２００のコラムに沿って配列された複数のビット線１２０４に結合される。アドレスは、バス１２０５上を通って、コラムデコーダ１２０３およびローデコーダ１２０１に供給される。ブロック１２０６のセンス増幅器およびｄａｔａ−ｉｎ構造は、データバス１２０７を介してコラムデコーダ１２０３に結合される。データは、ｄａｔａ−ｉｎ線１２１１を介して、集積回路１２５０上の入出力ポートからか、あるいは、集積回路１２５０の内部または外部にある他のデータ源から、ブロック１２０６のｄａｔａ−ｉｎ構造へ供給される。データは、ｄａｔａ−ｏｕｔ線１２１２を介して、ブロック１２０６のセンス増幅器から、集積回路１２５０上の入出力ポートか、あるいは、集積回路１２５０の内部または外部にある他のデータ送信先へ供給される。バイアス機構状態マシン１２０９は、消去ベリファイおよびプログラムベリファイ電圧用などの、バイアス機構供給電圧１２０８、メモリセルの閾値電圧をプログラムし、降下させる第１および第２バイアス機構、ならびに、メモリセルの電荷トラップ構造内の電荷分布を変える第３バイアス機構の適用を制御する。
本技術は、図１３および図１４に示すように、消去プロシジャ、または、メモリセルの低閾値状態を確立するようになっている他のプロシジャと組み合わせて適用される。図１３において、消去プロシジャが消去コマンドによって始動される（ブロック１３００）。この時点では発見的に、消去プロシジャで使用するためにインデックスｎがゼロに設定される。一部の実施形態では、消去コマンドは、当技術分野のフラッシュメモリデバイスについて典型的な「フラッシュ」セクター消去動作と対応する。消去コマンドに応答して、バイアスプロシジャが開始される。一実施形態において、バイアスプロシジャの第１の動作は、メモリセルのセクター内にホット正孔注入を誘導するバイアス機構を適用することである（ブロック１３０１）。たとえば、セクターのワード線は約−３〜―７ボルトでバイアスされ、メモリセルのドレインに結合するビット線は約＋３〜＋７ボルトでバイアスされ、セクター内のメモリセルのソースに結合するソース線は接地でバイアスされ、一方、メモリセルチャネルが形成される基板領域は接地される。これにより、消去されるセクター内のメモリセルについて、ドレイン端子に隣接する電荷トラップ構造の側でホット正孔注入が誘導される。ホット正孔注入バイアス機構を適用した後、状態マシンまたは他のロジックは、消去ベリファイ動作を実施することによって、セクター内の各セルについて消去動作が成功したかどうかを判定する。こうして、次のステップにて、アルゴリズムは、メモリセルがベリファイ動作にパスしたかどうかを判定する（ブロック１３０２）。セルがベリファイにパスしない場合、インデックスｎはインクリメントされ（ブロック１３０３）、アルゴリズムは、インデックスが、リトライの所定の最大回数Ｎに達したかどうかを判定する（ブロック１３０４）。最大回数のリトライが、ベリファイにパスせずに実行された場合、プロシジャは失敗する（ブロック１３０５）。最大回数のリトライがブロック１３０４にて実行されなかった場合、プロシジャは、ブロック１３０２に戻って、ホット正孔注入バイアス機構をリトライする。ブロック１３０２にて、メモリセルがベリファイにパスする場合、図１Ｂを参照して上述した電子注入電流と電子放出電流を同時に引き起こす、電荷均衡化バイアス動作が適用される（ブロック１３０６）。電荷均衡化バイアス動作は、約１０〜１００ミリ秒、たとえば、約５０ミリ秒の長さを有する負ゲート電圧パルスを含む。こうしたパルスは、メモリセル内の電荷分布を均衡させ、トラップされた正孔を中和するのに役立ち、上述したように、メモリセルの耐久性および信頼性を改善するのに十分である。電荷均衡化バイアス動作の後に、消去ベリファイ動作が繰り返される（ブロック１３０７）。メモリセルがベリファイにパスしない場合、アルゴリズムは、ブロック１３０３に戻り、インデックスｎをインクリメントし、最大回数のリトライが試されたかどうかに応じてリトライするか、または、失敗する。ブロック１３０７にて、アルゴリズムがパスする場合、消去プロシジャは終了する（ブロック１３０８）。
図１４において、消去プロシジャは、消去コマンドによって始動される（ブロック１４００）。この時点では発見的に、消去プロシジャで使用するためにインデックスｎがゼロに設定される。一部の実施形態では、消去コマンドは、当技術分野のフラッシュメモリデバイスについて典型的な「フラッシュ」セクター消去動作と対応する。消去コマンドに応答して、バイアスプロシジャが開始される。この例では、消去コマンドの後に、電荷均衡化バイアス機構が適用され、上述したように、電子注入電流と電子放出電流を誘導する（ブロック１４０１）。電荷均衡化バイアス動作は、約１０〜１００ミリ秒、たとえば、約５０ミリ秒の長さを有する負ゲート電圧パルスを含む。この電荷均衡化バイアス機構は、電荷分布を平衡させながら、セクター内のメモリセルに貯蔵される電荷量を目標閾値に収束させるのに役立つ。他の実施形態では、各消去サイクル中にトラップされた電荷の平衡状態を達成するか、または、ほぼ達成するために、電荷均衡化バイアス機構は、約５００〜１０００ミリ秒の長さを有する負ゲート電圧パルスを含む。負ゲート電圧パルスのパルス長は、メモリアレイ、セクター消去プロシジャに許容されるタイミングバジット、適用されるホット正孔注入バイアス機構の長さ、および他の要素に従って選択される。バイアスプロシジャにおける次の動作は、メモリセルのセクターにおいてホット正孔注入を誘導するバイアス機構を適用することである（ブロック１４０２）。たとえば、セクターのワード線は約−３〜―７ボルトでバイアスされ、メモリセルのドレインに結合するビット線は約＋３〜＋７ボルトでバイアスされ、セクター内のメモリセルのソースに結合するソース線は接地でバイアスされ、一方、メモリセルチャネルが形成される基板領域は接地される。これにより、消去されるセクター内のメモリセルについて、ドレイン端子に隣接する電荷トラップ構造の側でホット正孔注入が誘導される。ブロック１４０１の以前の電荷均衡化バイアス機構のために、ホット正孔注入バイアス機構によってより均一な結果が達成される。ホット正孔注入バイアス機構を適用した後、状態マシンまたは他のロジックは、消去ベリファイ動作を実施することによって、セクター内の各セルについて消去動作が成功したかどうかを判定する。こうして、次のステップにて、アルゴリズムは、メモリセルがベリファイ動作にパスしたかどうかを判定する（ブロック１４０３）。セルがベリファイにパスしない場合、インデックスｎはインクリメントされ（ブロック１４０４）、アルゴリズムは、インデックスが、リトライの所定の最大回数Ｎに達したかどうかを判定する（ブロック１４０５）。最大回数のリトライが、ベリファイにパスせずに実行された場合、プロシジャは失敗する（ブロック１４０６）。最大回数のリトライがブロック１４０５にて実行されなかった場合、プロシジャは、ブロック１４０２に戻って、ホット正孔注入バイアス機構をリトライする。ブロック１４０３にて、メモリセルがベリファイにパスする場合、上述したように、電子注入電流と電子放出電流を同時に引き起こす、第２電荷均衡化バイアス機構が適用される（ブロック１４０７）。電荷均衡化バイアス動作は、約１０〜１００ミリ秒、たとえば、約５０ミリ秒の長さを有する負ゲート電圧パルスを含む。こうしたパルスは、メモリセル内の電荷分布を均衡させ、トラップされた正孔を中和するのに役立ち、上述したように、メモリセルの耐久性および信頼性を改善するのに十分である。本技術の一部の実施形態において、ブロック１４０７の第２電荷均衡化機構は利用されない。ブロック１４０１の電荷均衡化バイアス動作およびブロック１４０７の電荷均衡化バイアス動作におけるパルス長は、１回の電荷均衡化バイアス動作のみが適用される実施形態よりも短いであろう。ブロック１４０７における電荷均衡化バイアス動作の後に、消去ベリファイ動作が繰り返される（ブロック１４０８）。メモリセルがベリファイにパスしない場合、アルゴリズムは、ブロック１４０４に戻り、インデックスｎをインクリメントし、最大回数のリトライが試されたかどうかに応じてリトライするか、または、失敗する。ブロック１４０８にて、アルゴリズムがパスする場合、消去プロシジャは終了する（ブロック１４０９）。
図１５は、閾値電圧対時間のグラフであり、時間は、たとえば、図１Ａおよび１Ｂに示す、プログラムおよび消去サイクル前の新規のセルなどの、低閾値セルに負ゲート電荷均衡化バイアスパルスが印加される時間長である。データポイント１５１０（中空三角）、１５２０（中実三角）、１５３０（中空ドット）、および１５４０（中実ドット）を含む４つのトレースは、種々のゲート電圧における異なる閾値収束レートを比較する。この実験についてのメモリセルは、Ｌ／Ｗ＝０．５μｍ／０．３８μｍのＬ／Ｗ寸法、５５Å／６０Å／９０ÅのＯＮＯ（酸化物−窒化物−酸化物）スタック寸法、およびｐ＋ポリゲートを有する。任意のプログラムおよび消去サイクル前に、ソース、基板、およびドレインを接地しながら、ゲート上の負電圧を含む負ゲート電荷均衡化パルスが印加される。データポイント１５１０はゲートに−２１Ｖを印加することに対応し、データポイント１５２０はゲートに−２０Ｖを印加することに対応し、データポイント１５３０はゲートに−１９Ｖを印加することに対応し、データポイント１５４０はゲートに−１８Ｖを印加することに対応する。データポイント１５１０、１５２０、１５３０、および１５４０の閾値電圧は全て、約３．８Ｖの共通収束電圧１５０５に向かって飽和する。負ゲート電圧の大きさが大きくなることによって、閾値電圧が速く飽和する。ゲートに−２１Ｖをかけると、閾値収束は、約０．１〜１．０秒でほぼ終了する。他の実施形態は、大きさの大きなゲート電圧を印加して、閾値電圧を収束電圧に飽和させるのに要する時間を減少させるか、または、大きさの小さなゲート電圧を印加して、閾値電圧を収束電圧に飽和させるのに要する時間を増加させる。ＯＮＯスタックの寸法が厚いか、または、下部酸化物が厚いほど、閾値電圧を収束電圧に飽和させるのに要する時間が増加するか、または、同じ時間で閾値電圧を飽和させるのに必要な負ゲート電圧の大きさが大きくなるであろう。同様に、ＯＮＯスタックの寸法が薄いか、または、下部酸化物が薄いほど、閾値電圧を収束電圧に飽和させるのに要する時間が減少するか、または、同じ時間で閾値電圧を飽和させるのに必要な負ゲート電圧の大きさが小さくなるであろう。
図１６および図１７は、閾値電圧対時間のグラフであり、電荷トラップ構造内の電荷分布を変えるバイアスに応答したメモリセルの収束挙動を示す。メモリセルは、Ｌ／Ｗ＝０．５μｍ／０．３８μｍのＬ／Ｗ寸法を有する。
図１６に関して、いかなるプログラムおよび消去サイクルも受けていないメモリセルの閾値電圧は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングにより異なる量の電子を電荷トラップ層に付加することによって、５つのトレース１６１０、１６２０、１６３０、１６４０、および１６５０の開始閾値によって指示されるように、いろいろな程度に上昇する。これらの電子を付加した後、トレース１６１０のメモリセルは約５．３Ｖの閾値電圧を有し、トレース１６２０のメモリセルは約３．０Ｖの閾値電圧を有し、トレース１６３０のメモリセルは約２．４Ｖの閾値電圧を有し、トレース１６４０のメモリセルは約２．０Ｖの閾値電圧を有し、トレース１６５０のメモリセルは約１．５Ｖの閾値電圧を有する。グラフは、ソース、基板、およびドレインを接地しながら、−２１Ｖの負電圧をゲートに印加する時の、時間に対するこれらの閾値電圧の変動を示す。トレース１６１０、１６２０、１６３０、１６４０、および１６５０に対応するメモリセルは全て、電荷均衡化動作を誘導する負ゲートバイアスを約１秒かけた後、約３．９Ｖの共通収束電圧の方へ収束する。
図１７に関して、４つのトレース１７１０、１７２０、１７３０、および１７４０のメモリセルの閾値電圧は、チャネルホット電子注入およびホット正孔注入を含むホットキャリア充電によって確立される。トレース１７１０のメモリセルの閾値電圧は約４．９Ｖに上昇する。トレース１７２０のメモリセルの閾値電圧は約４．４Ｖに上昇する。トレース１７３０のメモリセルの閾値電圧は約３．３Ｖである。トレース１７４０のメモリセルの閾値電圧は約３．１Ｖである。グラフは、ソース、基板、およびドレインを接地しながら、−２１Ｖの負電圧をゲートに印加する時の、時間に対する１７１０、１７２０、１７３０、および１７４０のメモリセルの閾値電圧の変動を示す。トレース１７１０、１７２０、１７３０、および１７４０に対応するメモリセルは全て、電荷均衡化動作を誘導する負ゲートＦＮバイアスを約１秒かけた後、約３．７Ｖの共通収束電圧の方へ収束する。
図１６および図１７が示すことは、必要とされる異なるタイプの電荷移動がメモリセルの閾値電圧を異なる値に変更したにもかかわらず、電子注入電流および電子放出電流を誘導するのに十分であり、かつ電荷分布を均衡させるバイアスの適用は、メモリセルの閾値電圧をその収束電圧に戻し、一方で、減少させなければ、セルを消去困難にし、信頼性のないものにすることになるトラップされた正孔および電子を減少させることである。他の実施形態は、大きさの大きなゲート電圧を印加して、閾値電圧を収束電圧に飽和させるのに要する時間を減少させるか、または、大きさの小さなゲート電圧を印加して、閾値電圧を収束電圧に飽和させるのに要する時間を増加させる。
図１８は、閾値電圧対時間のグラフであり、異なるチャネル長を有するメモリセルの収束挙動を示す。トレース１８１０および１８２０に対応するメモリセルは、０．３８μｍのチャネル長を有し、トレース１８３０および１８４０に対応するメモリセルは、０．５０μｍのチャネル長を有する。トレース１８２０および１８４０のメモリセルの閾値電圧は、電荷トラップ構造に与えられたチャネルホット電子によって上昇する。トレース１８２０のメモリセルの閾値電圧は約５．２Ｖに上昇する。トレース１８４０のメモリセルの閾値電圧は約５．６Ｖに上昇する。トレース１８１０および１８３０に対応するメモリセルは、プログラムおよび消去サイクルを受けなかった。グラフは、ソース、基板、およびドレインを接地しながら、−２１Ｖの負電圧をゲートに印加する時の、時間に対する１８１０、１８２０、１８３０、および１８４０のメモリセルの閾値電圧の変動を示す。トレース１８３０および１８４０に対応するメモリセルは、約３．８Ｖの共通収束電圧に飽和する。トレース１８１０および１８２０に対応するメモリセルは、約３．５Ｖの共通収束電圧に飽和する。図１８が示すことは、同じチャネル長を有するメモリセルが、電荷分布を変えるバイアスの適用に応答して共通収束電圧に飽和するということである。図１８が示すことは、異なるチャネル長を有するメモリセルが、電荷分布を変えるバイアスの適用に応答して異なる収束電圧に飽和するということである。しかし、チャネル長の差は、収束電圧にとって主要な要因にはならず、その結果、アレイにわたるチャネル長の変動は、アレイの目標閾値電圧分布にほとんど影響を及ぼさない。
たとえば、１８５０で示すチャネルロールオフ効果は、閾値電圧が低く、収束電圧が低い短いチャネル長を有するメモリセルのせいである。そのため、メモリセルのチャネル長をより小さな寸法にスケーリングすることは、電荷分布を変えるバイアスの適用に応答して、メモリセルの閾値電圧および収束電圧を降下させることになる。同様に、メモリセルのチャネル長をより大きな寸法にスケーリングすることは、電荷分布を変えるバイアスの適用に応答して、メモリセルの閾値電圧および収束電圧を上昇させることになる。他の実施形態は、大きさの大きなゲート電圧を印加して、閾値電圧を収束電圧に飽和させるのに要する時間を減少させるか、または、大きさの小さなゲート電圧を印加して、閾値電圧を収束電圧に飽和させるのに要する時間を増加させる。同様に、異なる仕事関数を有するゲート材料を選択することによって、目標収束閾値を変えることができ、この場合、仕事関数の高い材料ほど収束閾値を降下させるのに役立つ。同様に、上部および下部酸化物のうちの一方におけるトンネリングに有利であるように上部酸化物および下部酸化物材料を選択することによって、収束閾値を変えることができ、この場合、上部酸化物におけるトンネリングに有利にすると、収束閾値を減少させるのに役立ち、または、その逆である。
図１９および図２０は共に、メモリセルにおいて達成可能な閾値電圧を維持する時の、電荷分布を均衡させるバイアスの有効性を示す。
図１９は、電荷分布の一定の変化を有する多ビットメモリセルについての、閾値電圧対プログラムおよび消去サイクル数のグラフである。第１ビットがプログラムされ、トレース１９１０（中実ドット）において、第１ビットが読まれ、トレース１９２０（中空ドット）において、第２ビットが読まれる。第２ビットがプログラムされ、トレース１９３０（中実三角）において、第１ビットが読まれ、トレース１９４０（中空三角）において、第２ビットが読まれる。トレース１９５０（中実四角）において、第１ビットが消去され読まれる。トレース１９６０（中空四角）において、第２ビットが消去され読まれる。ビットがプログラムされる時、１マイクロ秒の間、ゲート電圧は１１．５Ｖであり、ドレイン電圧／ソース電圧のうちの一方は５Ｖであり、ドレイン電圧／ソース電圧のうちの他方は０Ｖであり、基板は−２．５Ｖである。プログラムしている間、チャネル始動２次電子（ＣＨＩＳＥＬ）移動が電荷トラップ構造内に起こる。ビットが消去される時、１ミリ秒の間、ゲート電圧は−１．８Ｖであり、ドレイン電圧／ソース電圧のうちの一方は６Ｖであり、ドレイン電圧／ソース電圧のうちの他方は０Ｖであり、基板は０Ｖである。消去しながら、ホット正孔の移動が電荷トラップ構造内に起こる。消去サイクル中、電荷トラップ層内の電荷分布を均衡させるのに役立つ負ゲートバイアスは、ゲート電圧を−２１Ｖにし、ソース、ドレイン、および基板を接地した状態で、５０ミリ秒の間メモリに印加される。見てわかるように、閾値電圧は、約１００，０００Ｐ／Ｅサイクの間良好な分布内に維持される。
図２０は、図１９と同じ、多ビットメモリセルについての、閾値電圧対プログラムおよび消去サイクル数のグラフである。しかし、図１９と異なり、電荷分布を変える負ゲートＦＮバイアスは、消去サイクル中にメモリセルに適用されない。結果として、電荷トラップ構造の電荷からの干渉は、プログラムおよび消去サイクル数にわたって増加し、プログラムおよび消去サイクル数にわたって閾値電圧を増加させる。第１ビットがプログラムされ、トレース２０１０（中実ドット）において、第１ビットが読まれ、トレース２０２０（中空ドット）において、第２ビットが読まれる。第２ビットがプログラムされ、トレース２０３０（中実三角）において、第１ビットが読まれ、トレース２０４０（中空三角）において、第２ビットが読まれる。トレース２０５０（中実四角）において、第１ビットが消去され読まれる。トレース２０６０（中空四角）において、第２ビットが消去され読まれる。１０回未満のプログラムおよび消去サイクルで、消去とプログラムの両方の動作の後の閾値電圧は、大幅に上昇し、５００回のプログラムおよび消去サイクル後に、電荷均衡化動作なしの消去動作の後のメモリセルの閾値電圧は、１Ｖを超えて上昇する。
図１９および図２０が共に示すことは、メモリセル内の電荷分布を均衡させるのに役立つバイアスを適用することが、消去とプログラムの両方の動作の後の、メモリセルで達成可能な閾値電圧への干渉を減らすか、または、なくすことである。他の実施形態は、大きさの大きなゲート電圧を印加して、閾値電圧を収束電圧に飽和させるのに要する時間を減少させるか、または、大きさの小さなゲート電圧を印加して、閾値電圧を収束電圧に飽和させるのに要する時間を増加させる。他の実施形態は、閾値電圧が収束電圧に近づく程度を変えるために、負ゲート電圧を適用する持続期間を増減する。
図２１は、保持時間に対する閾値電圧の変化のグラフであり、電荷分布を均衡させるのに役立つ一定の負ゲートパルスが印加された状態およびされない状態でのメモリセルを比較する。トレース２１１０、２１２０、２１３０、および２１４０のメモリセルは全て、１０，０００回のプログラムおよび消去サイクルを受ける。しかし、ひとまとめにトレース２１２５と呼ぶ、トレース２１１０および２１２０のメモリセルの消去サイクル中に、メモリセル内の電荷分布を変える負ゲートパルスが印加される。ひとまとめにトレース２１４５と呼ぶ、トレース２１３０および２１４０のメモリセルの場合、メモリセルに負ゲートパルスは印加されない。閾値の大きな変化はデータ保持力の悪化を示すため、グラフが示すことは、電荷分布を均衡させる動作が、メモリセルのデータ保持力を改善することである。保持力試験中、−７Ｖの負ゲート電圧がトレース２１１０および２１３０のメモリセルのゲートに印加され、−９の負ゲート電圧がトレース２１２０および２１４０のメモリセルのゲートに印加される。電圧ストレスが増加するため、トレース２１２５間にて、トレース２１２０のメモリセルは、トレース２１１０のメモリセルより保持力が悪化し、同様に、トレース２１４５間にて、トレース２１４０のメモリセルは、トレース２１３０のメモリセルより保持力が悪化する。
図２２は、ホット正孔注入電流とＥフィールド援用電子注入および放出電流との組み合わせによって、メモリセルの閾値電圧を降下させ、電荷トラップ層内の電荷分布を均衡させる、ハイブリッドバイアス消去プロシジャを使用した電荷トラップメモリセルの略図である。基板は、ｎ＋ドープ領域２２５０および２２６０、ならびに、ｎ＋ドープ領域２２５０と２２６０の間の基板のｐドープ領域２２７０を含む。メモリセルの残りは、基板上の酸化物構造２２４０、酸化物構造２２４０上の電荷トラップ構造２２３０、電荷トラップ構造２２３０上の別の酸化物構造２２２０、および酸化物構造２２２０上のゲート２２１０を含む。−２１Ｖの電位がゲート２２１０にかかる。３Ｖの電位がソース２２５０およびドレイン２２６０にかかる。基板２２７０は接地される。このハイブリッドバイアス機構の間、複数の電荷移動が起こる。１つの電荷移動において、ホット正孔は、ソース２２５０およびドレイン２２６０から電荷トラップ構造２２３０内に移動し、それによって、メモリセルの閾値電圧を降下させる。別の電荷移動において、電子２２３３は、ゲート２２１０から電荷トラップ構造２２３０内に移動する。さらに別の電荷移動において、電子２２７３は、電荷トラップ構造２２３０からソース２２５０、基板２２７０、およびドレイン２２６０に移動する。ゲート２２１０から電荷トラップ構造２２３０への電子２２３３の移動と、電荷トラップ構造２２３０からソース２２５０、基板２２７０、およびドレイン２２６０への電子２２７３の移動の両方は、ゲートから離れて電子が移動する例である。印加される電位は、メモリセルの寸法とメモリセルの構造、利用される材料、目標閾値電圧などを考慮して、特定の実施形態に合うように変わる。上述したように、電荷トラップ構造から基板への電子放出電流は、ほぼチャネルの長さにわたって延び、電荷トラップ構造内の電荷分布を均衡させるのに役立つ。ソースおよびドレイン領域に近い基板からのホット正孔注入電流は、Ｅフィールド援用トンネリングのみと比較して、セルの閾値の変化レートを増加させるのに役立ち、その結果、より速い消去時間が達成される。
図２３は、閾値電圧対時間のグラフであり、異なるハイブリッドバイアスによるメモリを比較する。ソースとドレインを接地電位にした状態で、負ゲート電荷均衡化バイアスが、トレース２３１０のメモリセルに適用される。同時に、メモリセルの閾値電圧を降下させ、電荷トラップ層内の電荷分布を均衡させるのに役立つハイブリッドバイアスが、トレース２３２０、２３３０、２３４０、および２３５０のメモリセルに適用される。トレース２３２０、２３３０、２３４０、および２３５０のメモリセルの場合、−２１Ｖの負ゲート電圧がゲートに印加され、基板は接地される。トレース２３１０のメモリセルでは、０Ｖが、ソースおよびドレインに印加される。トレース２３２０のメモリセルでは、２．５Ｖが、ソースおよびドレインに印加される。トレース２３３０のメモリセルでは、３Ｖが、ソースおよびドレインに印加される。トレース２３４０のメモリセルでは、４Ｖが、ソースおよびドレインに印加される。トレース２３５０のメモリセルでは、５Ｖが、ソースおよびドレインに印加される。図２３が示すことは、より大きな電圧がソースおよびドレインに印加されるにつれて、より多くの正孔が、ソースおよびドレインから電荷トラップ構造内へ移動し、閾値電圧をより急速に降下させることである。そのため、パルス中に、正孔注入電流、電子注入電流および電子放出電流を組み合わせて誘導するハイブリッドバイアスを、より短い消去パルスを使用する、より高速な消去時間のために使用することができる。ホット正孔注入電流がない場合、図２３の例のセルにおいて、たとえば、約０．５〜１．０秒のパルスが閾値電圧収束を確立するのに必要とされる。ソースおよびドレンに３Ｖを対称に印加することよって誘導されたホット正孔注入電流がある場合、図２３の例のセルにおいて、収束は約１〜５０ミリ秒以内に起こる。他の実施形態は、大きさの大きなゲート電圧を印加して、閾値電圧を収束電圧に飽和させるのに要する時間を減少させるか、または、大きさの小さなゲート電圧を印加して、閾値電圧を収束電圧に飽和させるのに要する時間を増加させる。他の実施形態は、閾値電圧が収束電圧に近づく程度を変えるために、負ゲート電圧を適用する持続期間を増減する。他の実施形態は、ソースおよびドレイン電圧を変えて、メモリセルの閾値電圧を降下させるのにかかる時間量を変える。
図２４および図２５は、メモリセルの閾値電圧を降下させる前および後で、電荷トラップ層内の電荷分布を変えることによって、また、均衡させるようにすることによって、電荷トラップメモリセルを動作させる代表的なプロセスを示す。
図２４の代表的なプロセスは、プログラムおよび消去サイクルをまだ受けていない新しいセル２４１０で始まる。２４２０および２４３０にて、メモリセルは、プログラムされ消去される。一部の実施形態において、最初のプログラムおよび消去サイクル前に、電荷トラップ層の電荷分布を均衡させるのに役立つ動作が実施される。２４４０にて、プログラムおよび消去サイクル後に、電荷トラップ層の電荷分布を均衡させるのに役立つ動作が実施される。その後、プロセスは、別のプログラムおよび消去サイクルについて繰り返す。こうして、図２４の代表的なプロセスにおいて、１回のプログラムおよび消去サイクル後に、電荷トラップ層の電荷分布を均衡させるのに役立つ動作が実施される。一部の実施形態において、全てのプログラムおよび消去サイクル後に、電荷トラップ層の電荷分布を均衡させるのに役立つ動作が実施される。
図２５の代表的なプロセスは図２４と同じである。図２５の代表的なプロセスは、同様に、プログラムおよび消去サイクルをまだ受けていない新しいセル２５１０で始まる。しかし、電荷トラップ層内の電荷分布を変え、均衡するのに役立つ動作２５２５は、メモリセル２５２０を消去した後ではなく、メモリセルのプログラミング２５２０とメモリセルの消去２５３０の間で行われる。一部の実施形態において、最初のプログラムおよび消去サイクル前に、電荷トラップ層の電荷分布を変え、均衡させるのに役立つ動作が実施される。
図２６は、メモリセルの閾値電圧を降下させながら、同時に、電荷トラップ層内の電荷分布を変えるハイブリッドバイアスを適用することによって電荷トラップメモリセルを動作させる代表的なプロセスを示す。図２６の代表的なプロセスは、プログラムおよび消去サイクルをまだ受けていない新しいセル２６１０で始まる。２６２０にて、メモリセルは、プログラムされる。２６３０にて、プログラム動作の後に、ハイブリッドバイアスがメモリセルに適用される。ハイブリッドバイアスは、メモリセルの閾値電圧を降下させるのと同時に、電荷トラップ層内の電荷分布を変える。一部の実施形態において、最初のプログラミングおよび消去サイクル前に、電荷トラップ層の電荷分布を変え、均衡させるのに役立つ動作が実施される。
一部の実施形態において、図２４、図２５、および図２６の代表的なプロセスの一部が組み合わされる。一実施形態において、メモリセル内の電荷分布は、メモリセルを消去する前と後の両方で変えられる。種々の実施形態において、ハイブリッドバイアスが、メモリセルを消去する前か、または、後でメモリセルに適用される。さらに別の実施形態において、メモリセル内の電荷分布は、メモリセルにハイブリッドバイアスを適用する前と後の両方で変えられる。
（ＮＲＯＭまたはＳＯＮＯＳデバイスなどの）電荷トラップメモリデバイスの新しい消去方法が提案される。デバイスは、最初に、ゲート注入（−Ｖｇ）によって消去状態に「リセット」される。プログラミングを、チャネルホット電子（ＣＨＥ）、チャネル始動２次ホット電子（ＣＨＩＳＥＬ）注入、ＦＮトンネリング、パルス攪拌基板ホット電子注入（ＰＡＳＨＥＩ）、または他のプロシジャなどの多くの方法によって行うことができる。消去は、（ＮＲＯＭデバイスで通常使用されるような）バンド間トンネリング強化ホット正孔（ＢＴＢＴＨＨ）注入、ＳＯＮＯＳデバイスか、または、それ以外で適用される負ＦＮトンネリングによって実行され、セクター消去動作として適用される。セクター消去動作中に、（負ゲート電圧、正基板電圧、または、その両方を有する）付加的なチャネル消去動作が適用され、そのチャネル消去動作は、電荷トラップ構造内の電荷分布を均衡させるのに役立つ。このチャネル消去方法は自己収束消去メカニズムを提供する。このメカニズムは、上書き消去セルと消去が難しいセルの両方を同時に補償する電荷均衡化方法の役割を果たす。この電荷均衡化技法によって、消去状態目標閾値電圧Ｖｔの分布を強化することができる。さらに、酸化物または窒化物での正孔のトラップを、ゲートから放出された電子によって中和することができる。こうして、電荷均衡化方法はまた、メモリセルに対してホット正孔により導入される損傷を減らす。したがって、電荷均衡化技術をホット正孔消去方法と組み合わせることによって、優れた耐久性および信頼性を得ることができる。
電荷均衡化／消去動作を、消去性能を改善するセクター消去動作中の任意の時点で、または、任意のシーケンスで適用することができる。代替法は、チャネル消去中に、ジャンクションバイアスをわずかにオンし、ホット正孔注入を導入することであり、これは、チャネル消去とホット正孔消去が同時に起こることを意味する。ホット正孔消去とチャネル消去の組み合わせは、Ｐ／Ｅ窓および信頼性特性の改善を提供する。
本明細書に記載する電荷均衡化／消去方法を、電荷漏れを防止するのに十分な厚みのある下部酸化物を有するＮＲＯＭに似たデバイスに適用することができる。電荷均衡化／消去の特性は、Ｖｔロールオフ効果により初期のＶｔの差のみがあった種々のチャネル長に関して一貫した傾向を示す。電荷均衡化動作に使用される負ゲートＦＮチャネルトンネリングは、１次元トンネリングメカニズムであり、チャネルにわたってほぼ対称であるため、セルの横方向寸法の大きさには依存しない。そのため、本明細書に記載する電荷均衡化／消去方法を適用すると、ＮＲＯＭ型デバイスについて、臨界寸法のスケーラビリティならびに信頼性および耐久性の改善が達成される。本技術は、プログラムプロシジャ、または、図２７に示すように、メモリセルにおいて高い閾値状態を確立するようになっている他のプロシジャと組み合わせて適用される。プロシジャは、補充動作を含み、補充動作では、セルは、最初に、高い閾値状態にバイアスされ、次に、電荷トラップ構造内の浅いトラップからの電子の放出を引き起こすことによって、閾値を下げるのに役立つ電荷均衡化パルスが印加され、次に、電荷トラップ構造内に電子注入を誘導する第２パルスによって、電荷トラップ構造が負電荷を「補充される」。図２７において、プログラムプロシジャが、プログラムコマンドによって始動される（ブロック２７００）。この時点では発見的に、プログラムリエントリプロシジャで使用するためにインデックスｎがゼロに設定され、補充プロシジャをカウントする時に使用するためにインデックスｍがゼロに設定される。一部の実施態様では、プログラムコマンドは、当技術分野のフラッシュメモリデバイスについて典型的なバイト動作と対応する。プログラムコマンドに応答して、バイアスプロシジャが開始される。一実施形態において、バイアスプロシジャの第１の動作は、プログラム動作を受けるメモリセル電子注入を誘導するバイアス機構を適用することである（ブロック２７０１）。たとえば、チャネル始動２次電子注入が、第１バイアス機構で誘導される。これは、プログラムされるセル内の電荷トラップ構造の一方の側で電子注入を誘導する。電子注入バイアス機構を適用した後、状態マシンまたは他のロジックは、プログラムベリファイ動作を使用して、各セルについてプログラム動作が成功したかどうかを判定する。こうして、次のステップにて、アルゴリズムは、メモリセルがベリファイ動作にパスしたかどうかを判定する（ブロック２７０２）。セルがベリファイにパスしない場合、インデックスｎはインクリメントされ（ブロック２７０３）、アルゴリズムは、インデックスが、リトライの所定の最大回数Ｎに達したかどうかを判定する（ブロック２７０４）。最大回数のリトライが、ベリファイにパスせずに実行された場合、プロシジャは失敗する（ブロック２７０５）。最大回数のリトライがブロック２７０４にて実行されなかった場合、プロシジャは、ブロック２７０１に戻って、電子注入バイアス機構をリトライする。ブロック２７０２にて、メモリセルがベリファイにパスする場合、アルゴリズムは、インデックスｍが最大Ｍに達したかどうかを判定することによって、指定された回数の補充サイクルが実行されたかどうかを判定する（ブロック２７０６）。インデックスｍがＭに等しくない場合、浅いトラップの電子の放出に有利な電子放出電流を生じる補充アルゴリズムに適合し、 図１Ｂを参照して上述した電荷均衡化パルスが印加される（ブロック２７０７）。電荷均衡化バイアス動作は、約１０ミリ秒未満、たとえば、約１ミリ秒の長さを有する負ゲート電圧パルスを含む。こうしたパルスは、浅いエネルギートラップにある電子がチャネル内に放出されるようにさせるのに役立つ。補充サイクル中に、セルが、比較的高い濃度の負電荷を有するため、もしあるとしても非常に少ない電子注入が誘導される。電荷均衡化バイアス動作の後に、アルゴリズムはインデックスｍをインクリメントし（ブロック２７０８）、ブロック２７０１にて電子注入を誘導するバイアス機構を再適用するために戻る。メモリセルが予め指定された回数の補充動作を受けた場合、アルゴリズムは終了する（ブロック２７０９）。
本技術の実施形態は、任意のプログラムおよび消去サイクル前か、または、図２７を参照して述べたプログラミング動作前にデバイスに印加される、図２７を参照して述べた電荷均衡化パルスを含む。同様に、本技術の実施形態は、プログラム動作中に、図２７を参照して述べたような補充プロシジャを含む、上述した図４、図５、図１１、および図２４〜図２６に示すアルゴリズムを実行することを含む。
図２８および図２９は、図２７の補充動作の動作を示すデータを示すグラフであり、プログラムバイアス機構はチャネル始動２次電子ＣＨＩＳＥＬ注入電流を誘導する。データは、約３．８ボルトの閾値電圧を確立するように、ｐ型ポリシリコンゲートを有するＮＲＯＭに似たメモリセル上に電荷均衡化パルス（約１秒の間、ドレイン、ソース、および基板をゼロボルトにした状態で、ゲート電圧を−２１ボルトにする）を最初に実施することによって生成された。次に、複数の補充サイクルが適用された。各補充サイクルは、メモリセルの閾値を約５．３ボルトに設定するＣＨＩＳＥＬ注入電流を生じるバイアス機構と、その後、短い電荷均衡化パルス（約１ミリ秒の間、ドレイン、ソース、および基板をゼロボルトにした状態で、ゲート電圧を−２１ボルトにする）を適用することを含んだ。
図２８は、補充動作の連続するサイクル中の、５つの電荷均衡化パルスについての閾値電圧対時間のグラフである。トレース２８００上の第１の１ミリ秒の電荷均衡化パルス後の閾値電圧は、約５．３ボルトから約４．９ボルトに低下する。トレース２８０１上の次の補充サイクルでは、第２の１ミリ秒の電荷均衡化パルス後の閾値電圧は、約５．３ボルトから約５．１ボルトに低下する。トレース２８０２上の第３の補充サイクルでは、第３の１ミリ秒の電荷均衡化パルス後の閾値電圧は、約５．３ボルトから約５．２ボルトに低下する。トレース２８０３上の第４の補充サイクルでは、第４の１ミリ秒の電荷均衡化パルス後の閾値電圧は、約５．３ボルトから約５．２２ボルトに低下する。トレース２８０４上の第５の補充サイクルでは、第５の１ミリ秒の電荷均衡化パルス後の閾値電圧は、約５．３ボルトから約５．２３ボルトに低下する。
図２９は、連続する補充サイクルのそれぞれについての閾値電圧の低下を示す、図２８に示すものと同じデータのグラフである。そのため、第１の補充サイクル中に、閾値電圧は約５．３ボルトから約４．９ボルトに低下する。第２の補充サイクルでは、閾値電圧は約５．１ボルトに低下する。第５の補充サイクルによって、補充サイクルの電荷均衡化パルス中の閾値電圧の変化は、トラップされた電子のエネルギー状態のスペクトルブルーシフトのために飽和し始め、その結果、短い電荷均衡化パルス中の電荷損失が減少する。
図３０および図３１は、図２７の補充動作の動作を示すデータを示すグラフであり、プログラムバイアス機構は、正ゲート電圧注入電流を有するチャネルＦＮトンネリング電流を誘導する。データは、約３．８ボルトの閾値電圧を確立するように、ｐ型ポリシリコンゲートを有するＮＲＯＭに似たメモリセル上に電荷均衡化パルス（約１秒の間、ドレイン、ソース、および基板をゼロボルトにした状態で、ゲート電圧を−２１ボルトにする）を最初に実施することによって生成された。次に、複数の補充サイクルが適用された。各補充サイクルは、メモリセルの閾値を約５．３ボルトに設定するチャネルＦＮトンネリング電流を生じるバイアス機構と、その後、短い電荷均衡化パルス（約４ミリ秒の間、ドレイン、ソース、および基板をゼロボルトにした状態で、ゲート電圧を−２１ボルトにする）を適用することを含んだ。
図３０は、補充動作の連続するサイクル中の、５つの電荷均衡化パルスについての閾値電圧対時間のグラフである。トレース３０００上の第１の４ミリ秒の電荷均衡化パルス後の閾値電圧は、約５．３ボルトから約５．０５ボルトに低下する。トレース３００１上の次の補充サイクルでは、第２の４ミリ秒の電荷均衡化パルス後の閾値電圧は、約５．３ボルトから約５．１６ボルトに低下する。トレース３００２上の第３の補充サイクルでは、第３の４ミリ秒の電荷均衡化パルス後の閾値電圧は、約５．３ボルトから約５．２２ボルトに低下する。トレース３００３上の第４の補充サイクルでは、第４の４ミリ秒の電荷均衡化パルス後の閾値電圧は、約５．３ボルトから約５．２２ボルトに低下する。トレース３００４上の第５の補充サイクルでは、第５の４ミリ秒の電荷均衡化パルス後の閾値電圧は、約５．３ボルトから約５．２５ボルトに低下する。
図３１は、連続する補充サイクルのそれぞれについての閾値電圧の低下を示す、図３０に示すものと同じデータのグラフである。そのため、第１の補充サイクル中に、閾値電圧は約５．３ボルトから約５．０５ボルトに低下する。第２の補充サイクルでは、閾値電圧は約５．１６ボルトに低下する。第５の補充サイクルによって、補充サイクルの電荷均衡化パルス中の閾値電圧の変化は、トラップされた電子のエネルギー状態のスペクトルブルーシフトのために飽和し始め、その結果、短い電荷均衡化パルス中の電荷損失が減少する。
図３２は、補充処理を受けたセル、および、補充処理なしのセルについての保持力データを示す。データは、１０，０００回のプログラムおよび消去サイクルを受けた後で、ホット正孔による損傷を生じたデバイスの性能を示す。トレース３２００上に示す補充無しのデバイスでは、約１５０℃でのベーキング時間後に閾値損失は０．５ボルトを超え、約百万秒の保持時間に対応する。トレース３２０１上に示す補充有りのデバイスでは、閾値損失は、同じベーキング時間にわたって０．３ボルト未満である。
図３３は、本技術に関する概念を示す電荷トラップメモリセルについての簡略エネルギーレベル図である。レベル図において、第１領域３３００は基板のチャネルに対応する。第２領域３３０１は、通常、二酸化ケイ素を含む下部誘電体に対応する。第３領域３３０２は、通常、窒化ケイ素を含む電荷トラップ層に対応する。第４領域３３０３は、通常、二酸化ケイ素を含む上部誘電体に対応する。第５領域３３０４は、本技術の実施形態では、ｐ型ポリシリコンまたは仕事関数の比較的高い他の材料を含むゲートに対応する。上述したように、仕事関数の比較的高い材料が、ゲートで使用され、その結果、電子３３０５についての注入障壁３３０６が、二酸化ケイ素の上部誘電体を有するｎ型ポリシリコンゲートのものより高い。図３３に示す仕事関数３３０７は、電子をゲート材料の伝導バンドから自由電子レベルへ移動させるエネルギー量に対応する。図３３はまた、電荷トラップ層における電子３３０８および３３０９についての浅いトラップおよび深いトラップをそれぞれ示す。図２７を参照して上述した短い電荷均衡化パルスは、深いトラップの電位３３０９の放出前に、浅いトラップの電子３３０８の放出を引き起こすのに役立つ。深いトラップの電子３３０９は、電荷の漏れ防止性があり、より良好な電荷保持特性を明示する。補充動作を適用する実施形態の場合、直接トンネリングを禁止するために、下部酸化物が３ナノメートル厚を上回ることが好ましい。同様に、上部および下部誘電体用の材料は、たとえば、Ａｌ２０３およびＨｆ０２を含む他の誘電率の高い材料である可能性がある。同様に、電荷トラップ構造に、他の材料を利用することができる。
負電荷均衡化動作は、自己収束閾値特性を有し、その特性は、アレイにわたって、また、多数回のプログラムおよび消去サイクルにわたって閾値電圧の安定した分布を維持する。さらに、下部誘電体におけるホット正孔による損傷の減少により、優れた信頼性特性を達成することができる。
本発明は、上述した技術および例を参照して開示されるが、これらの例が、制限的な意味よりも例示的な意味で意図されることが理解されるべきである。変更および組み合わせを当業者が容易に思いつき、その変更および組み合わせが、本発明の精神および添付の特許請求の範囲内にあることが意図される。
任意のプログラムおよび消去サイクル前の電荷トラップメモリセルの略図である。 任意のプログラムおよび消去サイクル前に、均衡した電荷分布を与えられた、図１Ａの電荷トラップメモリセルの略図である。 複数回のプログラムおよび消去サイクルの後の電荷トラップメモリセルの略図である。 電荷分布の均衡化の後の、図２Ａの電荷トラップメモリセルの略図である。 電荷分布の均衡化の後の電荷トラップメモリセルの略図である。 チャネルホット電子注入を受ける、図３Ａの電荷トラップメモリセルの略図である。 バンド間トンネリングホット正孔注入を受ける、図３Ｂの電荷トラップメモリセルの略図である。 電荷分布の均衡化を受ける、図３Ｃの電荷トラップメモリセルの略図である。 複数回のプログラムおよび消去サイクルの後の、電荷トラップメモリセル内の電荷分布を変える代表的なプロセスを示す図である。 任意のプログラムおよび消去サイクル前に、電荷トラップメモリセルに電荷を付加し、複数回のプログラムおよび消去サイクルの後に電荷トラップメモリセル内の電荷分布を変える代表的なプロセスを示す図である。 閾値電圧対プログラムおよび消去サイクル数のグラフであり、電荷分布を変える前と後のメモリセルの閾値電圧を比較する。 閾値電圧対プログラムおよび消去サイクル数のグラフであり、電荷分布を変えた後のメモリセルの閾値電圧の一貫性を示す。 閾値電圧対消去動作数のグラフであり、電荷分布を変える場合と変えない場合での、閾値電圧を降下させる時の消去動作の有効性を比較する。 保持時間に対する閾値電圧の変化のグラフであり、プログラムおよび消去サイクルを受けないでプログラムされるメモリセルを、多数回のプログラムおよび消去サイクルを受けるメモリセルと比較する。 保持時間に対する閾値電圧の変化のグラフであり、任意のプログラムおよび消去サイクル前に電荷を与えられるが、その後、異なる数のプログラムおよび消去サイクルを受けるメモリセルを比較する。 任意のプログラムおよび消去サイクル前に、電荷トラップメモリセルに電荷を付加し、プログラムおよび消去サイクルが起こる可能性がある間隔の後に電荷トラップメモリセル内の電荷分布を変える代表的なプロセスを示す図である。 本発明の一実施形態による集積回路の簡略ブロック図である。 均衡化パルスを含む消去プロセスのフローチャートである。 均衡化パルスを含む代替の消去プロセスのフローチャートである。 閾値電圧対時間のグラフであり、種々のゲート電圧における異なる飽和レートを比較する。 閾値電圧対時間のグラフであり、電荷トラップ構造内の電荷分布を変えるバイアスに応答するメモリセルの収束挙動を示す図である。 閾値電圧対時間のグラフであり、電荷トラップ構造内の電荷分布を変えるバイアスに応答するメモリセルの収束挙動を示す図である。 閾値電圧対時間のグラフであり、異なるチャネル長を有するメモリセルの収束挙動を示す図である。 電荷分布の一定の変化を有する多ビットメモリセルについての、閾値電圧対プログラムおよび消去サイクル数のグラフである。 電荷分布の一定の変化を有さない多ビットメモリセルについての、閾値電圧対プログラムおよび消去サイクル数のグラフである。 閾値電圧対保持時間のグラフであり、電荷分布の一定の変化を有するメモリセルと有さないメモリセルを比較する。 同時に、メモリセルの閾値電圧を降下させ、電荷トラップ層内の電荷分布を均衡させるハイブリッドバイアスによる電荷トラップメモリセルの略図である。 閾値電圧対時間のグラフであり、メモリセルを異なるハイブリッドバイアスと比較する。 メモリセルの閾値電圧を降下させる前および後で、電荷トラップ層内の電荷分布を変えることによって、メモリセルを動作させる代表的なプロセスを示す図である。 メモリセルの閾値電圧を降下させる前および後で、電荷トラップ層内の電荷分布を変えることによって、メモリセルを動作させる代表的なプロセスを示す図である。 メモリセルの閾値電圧を降下させながら、同時に、電荷トラップ層内の電荷分布を変えるハイブリッドバイアスを適用することによってメモリセルを動作させる代表的なプロセスを示す図である。 述べた本技術の実施形態による補充サイクルによるプログラム動作のフローチャートである。 補充サイクルによるプログラム動作の一実施形態のための電荷均衡化パルスについての閾値電圧対消去時間のグラフである。 図２８のデータに使用されるプログラム動作の実施形態についての、閾値電圧対補充サイクルのグラフである。 補充サイクルによるプログラム動作の一実施形態のための電荷均衡化パルスについての閾値電圧対消去時間のグラフである。 図３０のデータに使用されるプログラム動作の実施形態についての、閾値電圧対補充サイクルのグラフである。 補充動作を使用してプログラムされたデバイスと、補充動作なしでプログラムされたデバイスについてのデータ保持特性を示す図である。 本説明に適用される概念を示す電荷トラップメモリセルについての簡略エネルギーレベル図である。

Claims (34)

  1. 閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法であって、
    前記メモリセルの前記閾値電圧を第１バイアス機構(arrangement)によって降下させ、前記メモリセルの前記閾値電圧を第２バイアス機構によって上昇させること、および、
    閾値電圧を上昇および降下させる複数のサイクルが起こるか、または、起こる可能性がある間隔後に、前記電荷トラップ構造内の電荷の分布を均衡させるのに役立つ第３バイアス機構を適用することを含む、閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  2. 前記メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、該ソースと該ドレイン領域間の前記基板のチャネルを備え、上部誘電体、電荷トラップ構造、および前記ゲートと前記チャネル間の下部誘電体を備え、前記上部誘電体、前記電荷トラップ構造、および前記下部誘電体は酸化物の合成有効厚みを有し、前記下部誘電体は３ナノメートルを上回る酸化物の有効厚みを有し、前記第３バイアス機構は、前記メモリセルの前記ゲートから前記チャネル領域内の前記基板へ、前記酸化物の合成有効厚みの１ナノメートル当たり約０．７ボルト以上の大きさを有する負電圧を印加することを含む請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  3. 前記メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、該ソースと該ドレイン領域間の前記基板のチャネルを備え、上部誘電体、電荷トラップ構造、および前記ゲートと前記チャネル間の下部誘電体を備え、前記上部誘電体、前記電荷トラップ構造、および前記下部誘電体は酸化物の合成有効厚みを有し、前記下部誘電体は約３ナノメートル未満の酸化物の有効厚みを有し、前記第３バイアス機構は、前記メモリセルの前記ゲートから前記チャネル領域内の前記基板へ、前記酸化物の合成有効厚みの１ナノメートル当たり約０．３ボルト以上の大きさを有する負電圧を印加することを含む請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  4. 前記メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、該ソースと該ドレイン領域間の前記基板のチャネルを備え、上部誘電体、電荷トラップ構造、および前記ゲートと前記チャネル間の下部誘電体を備え、前記上部誘電体、前記電荷トラップ構造、および前記下部誘電体は酸化物の合成有効厚みを有し、前記第３バイアス機構は、前記メモリセルの前記ゲートから前記メモリセルの前記チャネル領域内の前記基板へ、前記酸化物の合成有効厚みの１ナノメートル当たり１．０ボルト±約１０％の大きさを有する負電圧を印加することを含む請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  5. 前記間隔は、閾値電圧を上昇および降下させるサイクルの数をカウントすることによって確定される請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  6. 前記間隔は、閾値電圧を上昇および降下させるサイクルのランダムな数の後に終了する請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  7. 前記間隔は、前記メモリセルが前記閾値電圧を降下させることに失敗した時に終了する請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  8. 前記間隔は、前記メモリセルを含む機械装置のパワーアップイベント間の時間を含む請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  9. 閾値電圧を上昇および降下させる複数のサイクルは、前記第１バイアス機構および前記第２バイアス機構のうちの少なくとも一方によって、前記メモリセルにおいて達成可能な最小閾値電圧との干渉の役を果たす、前記電荷トラップ構造内の電荷分布を残し、前記干渉によって、達成可能な前記最小閾値電圧は前記メモリセルの消去ベリファイ電圧を超え、前記電荷分布を変えることによって、達成可能な前記最小閾値電圧は前記メモリセルの消去ベリファイ電圧未満になる請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  10. 閾値電圧を上昇および降下させる任意のサイクル前に、前記第３バイアス機構により、前記メモリセルにパルスを印加することをさらに含む請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  11. 前記第３バイアス機構は、前記電荷トラップ構造から前記メモリセルの基板への電子のＥフィールド援用トンネリング、および、前記メモリセルのゲートからの電子のＥフィールド援用トンネリングを引き起こす請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  12. 前記電荷トラップ層における電荷量の平衡をほぼ確立するのに十分に長い間隔の間、前記第３バイアス機構を適用することを含む請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  13. 約１００ミリ秒より長い間隔の間、前記第３バイアス機構を適用することを含む請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  14. 前記第１バイアス機構は前記チャネルの一方の側に近い第１領域においてホット正孔注入を引き起こし、前記第２バイアス機構は前記第１領域と重なる前記チャネルの前記一方の側に近い第２領域においてホット電子注入を引き起こし、前記第３バイアス機構は前記チャネルを横切って延び、前記第１および第２領域と重なる第３領域においてＥフィールド援用トンネリングを引き起こす請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  15. 前記第１バイアス機構は前記チャネルの一方の側に近い第１領域においてホット正孔注入を引き起こし、前記第２バイアス機構は前記第１領域と重なる前記チャネルを横切って電子のＥフィールド援用トンネリングを引き起こし、前記第３バイアス機構は前記チャネルを横切って延び、前記第１領域と重なる第３領域においてＥフィールド援用トンネリングを引き起こす請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  16. 前記第１バイアス機構は前記チャネルを横切って正孔のＥフィールド援用トンネリングを引き起こし、前記第２バイアス機構は前記チャネルを横切って電子のＥフィールド援用トンネリングを引き起こし、前記第３バイアス機構は前記チャネルを横切るＥフィールド援用トンネリングを引き起こす請求項１に記載の閾値電圧を有し、電荷トラップ構造を備えるメモリセルを動作させる方法。
  17. 集積回路デバイスであって、
    半導体基板と、
    該基板上の複数のメモリセルであって、該複数のメモリセルの各メモリセルは、閾値電圧を有し、電荷トラップ構造を備える、複数のメモリセルと、
    該複数のメモリセルに結合し、第１バイアス機構により前記閾値電圧を降下させるロジック、第２バイアス機構により前記閾値電圧を上昇させるロジック、および、閾値電圧を上昇および降下させる複数のサイクルが起こるか、または、起こる可能性がある、少なくとも間隔後に、第３バイアス機構により前記電荷トラップ構造内の電荷分布を変えるロジックを含むコントローラ回路とを備える集積回路デバイス。
  18. 前記メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、該ソースと該ドレイン領域間の前記基板のチャネルを備え、上部誘電体、電荷トラップ構造、および前記ゲートと前記チャネル間の下部誘電体を備え、前記上部誘電体、前記電荷トラップ構造、および前記下部誘電体は酸化物の合成有効厚みを有し、前記下部誘電体は３ナノメートルを上回る酸化物の有効厚みを有し、前記第３バイアス機構は、前記メモリセルの前記ゲートから前記チャネル領域内の前記基板へ、前記酸化物の合成有効厚みの１ナノメートル当たり約０．７ボルト以上の大きさを有する負電圧を含む請求項１７に記載の集積回路デバイス。
  19. 前記メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、該ソースと該ドレイン領域間の前記基板のチャネルを備え、上部誘電体、電荷トラップ構造、および前記ゲートと前記チャネル間の下部誘電体を備え、前記上部誘電体、前記電荷トラップ構造、および前記下部誘電体は酸化物の合成有効厚みを有し、前記下部誘電体は約３ナノメートル未満の酸化物の有効厚みを有し、前記第３バイアス機構は、前記メモリセルの前記ゲートから前記チャネル領域内の前記基板へ、前記酸化物の合成有効厚みの１ナノメートル当たり約０．３ボルト以上の大きさを有する負電圧を含む請求項１７に記載の集積回路デバイス。
  20. 前記メモリセルは、基板領域内の、ゲート、ソース、およびドレイン領域、ならびに、該ソースと該ドレイン領域間の前記基板のチャネルを備え、上部誘電体、電荷トラップ構造、および前記ゲートと前記チャネル間の下部誘電体を備え、前記上部誘電体、前記電荷トラップ構造、および前記下部誘電体は酸化物の合成有効厚みを有し、前記第３バイアス機構は、前記メモリセルの前記ゲートから前記チャネル領域内の前記基板へ、前記酸化物の合成有効厚みの１ナノメートル当たり±約１０％の１．０ボルトの大きさを有する負電圧を含む請求項１７に記載の集積回路デバイス。
  21. タイマ、および該タイマを使用して前記間隔を確定するロジックを含む請求項１７に記載の集積回路デバイス。
  22. プログラムおよび消去サイクルカウンタを含み、前記間隔を確定するロジックは、閾値電圧を上昇および降下させるサイクルの数をカウントすることによって確定される請求項１７に記載の集積回路デバイス。
  23. 前記間隔は、閾値電圧を上昇および降下させるサイクルのランダムな数の後に終了する請求項１７に記載の集積回路デバイス。
  24. 前記メモリセルが前記閾値電圧を降下させることに失敗した時に終了する間隔後に、前記第３バイアス機構を適用するロジックを含む請求項１７に記載の集積回路デバイス。
  25. 前記集積回路デバイスのパワーアップイベント時に終了する間隔後に、前記第３バイアス機構を適用するロジックを含む請求項１７に記載の集積回路デバイス。
  26. 閾値電圧を上昇および降下させる任意のサイクル前に、前記第３バイアス機構を適用するロジックを含む請求項１７に記載の集積回路デバイス。
  27. 前記第３バイアス機構は、前記電荷トラップ構造から前記メモリセルの基板への電子のＥフィールド援用トンネリング、および、前記メモリセルのゲートからの電子のＥフィールド援用トンネリングを引き起こす請求項１７に記載の集積回路デバイス。
  28. 前記ロジックは、前記電荷トラップ層における電荷量の平衡をほぼ確立するのに十分に長い間隔の間、前記第３バイアス機構を適用する請求項１７に記載の集積回路デバイス。
  29. 前記ロジックは、約１００ミリ秒より長い間隔の間、前記第３バイアス機構を適用する請求項１７に記載の集積回路デバイス。
  30. 前記第１バイアス機構は前記チャネルの一方の側に近い第１領域においてホット正孔注入を引き起こし、前記第２バイアス機構は前記第１領域と重なる前記チャネルの前記一方の側に近い第２領域においてホット電子注入を引き起こし、前記第３バイアス機構は前記チャネルを横切って延び、前記第１および第２領域と重なる第３領域においてＥフィールド援用トンネリングを引き起こす請求項１７に記載の集積回路デバイス。
  31. 前記第１バイアス機構は前記チャネルの一方の側に近い第１領域においてホット正孔注入を引き起こし、前記第２バイアス機構は前記チャネルを横切って電子のＥフィールド援用トンネリングを引き起こし、前記第３バイアス機構は前記第1領域と重なる前記チャネルを横切って延び、前記第１領域と重なる第３領域においてＥフィールド援用トンネリングを引き起こす請求項１７に記載の集積回路デバイス。
  32. 前記第１バイアス機構は前記チャネルを横切って正孔のＥフィールド援用トンネリングを引き起こし、前記第２バイアス機構は前記チャネルを横切って電子のＥフィールド援用トンネリングを引き起こし、前記第３バイアス機構は前記チャネルを横切るＥフィールド援用トンネリングを引き起こす請求項１７に記載の集積回路デバイス。
  33. 集積回路デバイスであって、
    基板と、
    該基板上の複数のメモリセルであって、該複数のメモリセルの各メモリセルは、閾値電圧を有し、電荷トラップ構造、前記基板内の、ゲート、ソース、およびドレイン領域、ならびに、該ソースと該ドレイン領域間の前記基板のチャネルを備え、上部誘電体、電荷トラップ構造、および前記ゲートと前記チャネル間の下部誘電体を備える、複数のメモリセルと、
    該複数のメモリセルに結合するコントローラ回路であって、第１バイアス機構により前記閾値電圧を降下させるロジック、第２バイアス機構により前記閾値電圧を上昇させるロジック、および、第３バイアス機構を適用するロジックを含むコントローラ回路を備え、前記上部誘電体、前記電荷トラップ構造、および前記下部誘電体は酸化物の合成有効厚みを有し、前記下部誘電体は３ナノメートル以上の酸化物の有効厚みを有し、前記第３バイアス機構は、前記メモリセルの前記ゲートから前記チャネル領域内の前記基板へ、前記酸化物の合成有効厚みの１ナノメートル当たり約０．７ボルト以上の大きさを有する負電圧を印加することを含む集積回路デバイス。
  34. 集積回路デバイスであって、
    基板と、
    該基板上の複数のメモリセルであって、該複数のメモリセルの各メモリセルは、閾値電圧を有し、電荷トラップ構造、前記基板内の、ゲート、ソース、およびドレイン領域、ならびに、該ソースと該ドレイン領域間の前記基板のチャネルを備え、上部誘電体、電荷トラップ構造、および前記ゲートと前記チャネル間の下部誘電体を備える、複数のメモリセルと、
    該複数のメモリセルに結合するコントローラ回路であって、第１バイアス機構により前記閾値電圧を降下させるロジック、第２バイアス機構により前記閾値電圧を上昇させるロジック、および、第３バイアス機構を適用するロジックを含むコントローラ回路を備え、前記上部誘電体、前記電荷トラップ構造、および前記下部誘電体は酸化物の合成有効厚みを有し、前記下部誘電体は約３ナノメートル未満の酸化物の有効厚みを有し、前記第３バイアス機構は、前記メモリセルの前記ゲートから前記チャネル領域内の前記基板へ、前記酸化物の合成有効厚みの１ナノメートル当たり約０．３ボルト以上の大きさを有する負電圧を印加することを含む集積回路デバイス。

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