JPH07122091A - 不揮発性半導体記憶装置とその書き込み特性回復方法 - Google Patents
不揮発性半導体記憶装置とその書き込み特性回復方法Info
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- JPH07122091A JPH07122091A JP29155693A JP29155693A JPH07122091A JP H07122091 A JPH07122091 A JP H07122091A JP 29155693 A JP29155693 A JP 29155693A JP 29155693 A JP29155693 A JP 29155693A JP H07122091 A JPH07122091 A JP H07122091A
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- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭにおいて、書き込み／消去を繰
り返すことによるトンネル酸化膜の劣化を修復してメモ
リの長寿命化を図る。 【構成】 シリコン基板１を接地し、ドレイン領域７に
電源電圧ＶCC（５Ｖ）を、制御ゲート５に高電圧Ｖ
PP（１０Ｖ）を印加して、トンネルゲート電極２に電圧
ストレスをかけ、酸化膜２中にトラップされていた電子
を浮遊ゲート３へ引き抜く。
り返すことによるトンネル酸化膜の劣化を修復してメモ
リの長寿命化を図る。 【構成】 シリコン基板１を接地し、ドレイン領域７に
電源電圧ＶCC（５Ｖ）を、制御ゲート５に高電圧Ｖ
PP（１０Ｖ）を印加して、トンネルゲート電極２に電圧
ストレスをかけ、酸化膜２中にトラップされていた電子
を浮遊ゲート３へ引き抜く。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置およびそのデータ書き込み特性の回復方法に関し、特
に、フラッシュメモリの名で知られる一括消去型ＥＥＰ
ＲＯＭのような、浮遊ゲートにおいて情報を記憶する不
揮発性半導体記憶装置とその書き込み特性の回復方法に
関する。
置およびそのデータ書き込み特性の回復方法に関し、特
に、フラッシュメモリの名で知られる一括消去型ＥＥＰ
ＲＯＭのような、浮遊ゲートにおいて情報を記憶する不
揮発性半導体記憶装置とその書き込み特性の回復方法に
関する。
【０００２】
【従来の技術】図６（ａ）は、この種不揮発性半導体記
憶装置のメモリセルアレイ部の平面図であり、図６
（ｂ）、（ｃ）はそのＡ−Ａ線の断面図である。図６
（ａ）に示すように、メモリセルアレイ部においては、
ビット線ＢＬと、ワード線ＷＬとがそれぞれ平行にかつ
互いに直交するように敷設されている。ワード線ＷＬ下
には浮遊ゲートが設けられており、その部分にメモリセ
ルＭＣが構成されている。そのメモリセル部においてワ
ード線ＷＬは制御ゲートとなっており、制御ゲートを挾
んでその両側にはソース領域６とドレイン領域７とが形
成されている。ソース領域６は、複数のメモリセルに共
通するように、ワード線ＷＬに沿って連続して形成され
ており、ドレイン領域７は、コンタクト８を介してビッ
ト線ＢＬと接続されている。
憶装置のメモリセルアレイ部の平面図であり、図６
（ｂ）、（ｃ）はそのＡ−Ａ線の断面図である。図６
（ａ）に示すように、メモリセルアレイ部においては、
ビット線ＢＬと、ワード線ＷＬとがそれぞれ平行にかつ
互いに直交するように敷設されている。ワード線ＷＬ下
には浮遊ゲートが設けられており、その部分にメモリセ
ルＭＣが構成されている。そのメモリセル部においてワ
ード線ＷＬは制御ゲートとなっており、制御ゲートを挾
んでその両側にはソース領域６とドレイン領域７とが形
成されている。ソース領域６は、複数のメモリセルに共
通するように、ワード線ＷＬに沿って連続して形成され
ており、ドレイン領域７は、コンタクト８を介してビッ
ト線ＢＬと接続されている。
【０００３】図６（ｂ）に示すように、浮遊ゲート３
は、ｐ型シリコン基板１上に薄いトンネルゲート酸化膜
２を介して形成されており、その上にはゲート絶縁膜４
を介して制御ゲート５が形成されている。前述したよう
に制御ゲート５は、ワード線ＷＬの一部をなしこれと一
体的に形成されたものである。浮遊ゲート３および制御
ゲート５の両側のシリコン基板表面には、ソース領域６
とドレイン領域７とがこれらのゲートに自己整合されて
形成されている。
は、ｐ型シリコン基板１上に薄いトンネルゲート酸化膜
２を介して形成されており、その上にはゲート絶縁膜４
を介して制御ゲート５が形成されている。前述したよう
に制御ゲート５は、ワード線ＷＬの一部をなしこれと一
体的に形成されたものである。浮遊ゲート３および制御
ゲート５の両側のシリコン基板表面には、ソース領域６
とドレイン領域７とがこれらのゲートに自己整合されて
形成されている。
【０００４】この不揮発性半導体記憶装置のフラッシュ
メモリとしての動作は以下の通りである。書き込み時に
は、ソース領域６を接地（０Ｖ）して、制御ゲート５に
１２Ｖの高電圧を、ドレイン領域７に電源電圧の５Ｖを
１０μ秒程度印加する。これにより、図６（ｂ）に示す
ように、チャネル領域においてホットエレクトロンが発
生し、このホットエレクトロンがトンネルゲート酸化膜
２を介してフローティングゲート３に注入され、書き込
みが行われる。すなわち、書き込みの行われたセルで
は、ＭＯＳトランジスタとしてのしきい値が上昇する。
一方、読み出しは、ソース領域６を接地し、制御ゲート
５に５Ｖ、ドレイン領域７に１Ｖ程度を印加してこのセ
ルに電流が流れるか否かを検出する（このバイアス条件
の下では、書き込みの行われたセルでは電流が流れず、
消去状態のセルでは電流が流れる）ことによって行う。
また、消去は、制御ゲート５に０Ｖ、ソース領域６に１
０Ｖの高電圧を印加して、浮遊ゲート−ソース領域間の
Ｆ−Ｎ（Fowler−Nordheim）トンネル現象により、図６
（ｃ）に示すように、浮遊ゲート３に蓄積されている電
子をトンネルゲート酸化膜２を通してソース側へ引き抜
くことによって行う。
メモリとしての動作は以下の通りである。書き込み時に
は、ソース領域６を接地（０Ｖ）して、制御ゲート５に
１２Ｖの高電圧を、ドレイン領域７に電源電圧の５Ｖを
１０μ秒程度印加する。これにより、図６（ｂ）に示す
ように、チャネル領域においてホットエレクトロンが発
生し、このホットエレクトロンがトンネルゲート酸化膜
２を介してフローティングゲート３に注入され、書き込
みが行われる。すなわち、書き込みの行われたセルで
は、ＭＯＳトランジスタとしてのしきい値が上昇する。
一方、読み出しは、ソース領域６を接地し、制御ゲート
５に５Ｖ、ドレイン領域７に１Ｖ程度を印加してこのセ
ルに電流が流れるか否かを検出する（このバイアス条件
の下では、書き込みの行われたセルでは電流が流れず、
消去状態のセルでは電流が流れる）ことによって行う。
また、消去は、制御ゲート５に０Ｖ、ソース領域６に１
０Ｖの高電圧を印加して、浮遊ゲート−ソース領域間の
Ｆ−Ｎ（Fowler−Nordheim）トンネル現象により、図６
（ｃ）に示すように、浮遊ゲート３に蓄積されている電
子をトンネルゲート酸化膜２を通してソース側へ引き抜
くことによって行う。
【０００５】この種の不揮発性半導体記憶装置について
の当面の最大の課題の一つは、書き込み／消去を繰り返
すことによって起こる書き込み特性および消去特性の劣
化である。この内後者は、浮遊ゲート５に蓄積された電
子をソース電極６に引き抜く際にトンネルゲート酸化膜
２のソース領域６近傍に高電界が生じ、そのためこの部
分での酸化膜が劣化することによって起こされる。この
問題を解決するものとして、ソース領域６に対向して
いる浮遊ゲート３の端部の形状を丸める、ソース領域
６の、浮遊ゲート３に対向する端部に低不純物濃度領域
を設ける、等の手段を講じてソース領域端部での電界集
中を緩和させることが、特開平２−２８４４７３号公報
において提案されている。
の当面の最大の課題の一つは、書き込み／消去を繰り返
すことによって起こる書き込み特性および消去特性の劣
化である。この内後者は、浮遊ゲート５に蓄積された電
子をソース電極６に引き抜く際にトンネルゲート酸化膜
２のソース領域６近傍に高電界が生じ、そのためこの部
分での酸化膜が劣化することによって起こされる。この
問題を解決するものとして、ソース領域６に対向して
いる浮遊ゲート３の端部の形状を丸める、ソース領域
６の、浮遊ゲート３に対向する端部に低不純物濃度領域
を設ける、等の手段を講じてソース領域端部での電界集
中を緩和させることが、特開平２−２８４４７３号公報
において提案されている。
【０００６】
【発明が解決しようとする課題】図６を参照して説明し
た従来技術では、図７に示すように、データの書き込み
／消去を繰り返し行うと、書き込み特性および消去特性
が劣化し、書き込み操作によるしきい値の上がり方が少
なくなりまた消去処理によるしきい値の下がり方が少な
くなる。特に、書き込み特性については、比較的少ない
繰り返し回数で書き込み後のしきい値を書き込みレベル
下限（書き込み状態であると認定しうる下限しきい値）
にまで高めることができなくなり、これが不揮発性半導
体記憶装置のデータ書き換え回数の制限を与えていた。
以下にこのように書き込み特性に劣化の起こる理由につ
いて説明する。
た従来技術では、図７に示すように、データの書き込み
／消去を繰り返し行うと、書き込み特性および消去特性
が劣化し、書き込み操作によるしきい値の上がり方が少
なくなりまた消去処理によるしきい値の下がり方が少な
くなる。特に、書き込み特性については、比較的少ない
繰り返し回数で書き込み後のしきい値を書き込みレベル
下限（書き込み状態であると認定しうる下限しきい値）
にまで高めることができなくなり、これが不揮発性半導
体記憶装置のデータ書き換え回数の制限を与えていた。
以下にこのように書き込み特性に劣化の起こる理由につ
いて説明する。
【０００７】書き込み処理時には、ドレイン電流を流す
ことにより生じたホットエレクトロンを、制御ゲート５
に印加した高電圧によりドレイン領域７近傍のトンネル
ゲート酸化膜２を通して浮遊ゲート３に注入するが、そ
の注入電子の一部がトンネルゲート酸化膜２を通過する
際にこの酸化膜中に捕獲される。そのため、書き込み／
消去処理を繰り返し行うと、ドレイン領域７近傍のトン
ネルゲート酸化膜２に捕獲される電子が増加し、この電
子のためにデータ書き込み時に制御ゲート７に印加する
正電圧よるトンネルゲート酸化膜２中の縦方向の電界が
緩和される。その結果、製造直後より、書き込み／消去
を繰り返した後の方が書き込み速度が遅くなり、書き込
み処理後のメモリセルのしきい値が十分上昇しなくな
る。
ことにより生じたホットエレクトロンを、制御ゲート５
に印加した高電圧によりドレイン領域７近傍のトンネル
ゲート酸化膜２を通して浮遊ゲート３に注入するが、そ
の注入電子の一部がトンネルゲート酸化膜２を通過する
際にこの酸化膜中に捕獲される。そのため、書き込み／
消去処理を繰り返し行うと、ドレイン領域７近傍のトン
ネルゲート酸化膜２に捕獲される電子が増加し、この電
子のためにデータ書き込み時に制御ゲート７に印加する
正電圧よるトンネルゲート酸化膜２中の縦方向の電界が
緩和される。その結果、製造直後より、書き込み／消去
を繰り返した後の方が書き込み速度が遅くなり、書き込
み処理後のメモリセルのしきい値が十分上昇しなくな
る。
【０００８】上述した公報には消去時の電界集中を緩和
することによって消去特性の劣化を抑制することが記載
されているが、この従来技術は書き込み特性を改善する
ものではないため書き換え回数を大きく増加させること
はできなかった。したがって、この発明の目的とすると
ころは、書き込みによってトンネルゲート酸化膜中に捕
獲された電子を排出する方法およびその手段を備えた半
導体記憶装置を提供し、もって半導体記憶装置の書き換
え可能回数を飛躍的に増加させようとするものである。
することによって消去特性の劣化を抑制することが記載
されているが、この従来技術は書き込み特性を改善する
ものではないため書き換え回数を大きく増加させること
はできなかった。したがって、この発明の目的とすると
ころは、書き込みによってトンネルゲート酸化膜中に捕
獲された電子を排出する方法およびその手段を備えた半
導体記憶装置を提供し、もって半導体記憶装置の書き換
え可能回数を飛躍的に増加させようとするものである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、ソース領域およびドレイン領域を
有し、それらの領域間のチャネル領域上に、第１のゲー
ト絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜および
制御ゲート電極がこの順に積層された構造を有する電気
的消去が可能なメモリセルを複数個備え、書き込みモー
ド、読み出しモード、消去モードおよびストレス印加モ
ードにて動作可能な不揮発性半導体記憶装置であって、
ストレス印加モード時においては、チャネル電流が流れ
ない状態にて前記第１のゲート絶縁膜に電圧ストレスを
印加することを特徴とする不揮発性半導体記憶装置が提
供される。
め、本発明によれば、ソース領域およびドレイン領域を
有し、それらの領域間のチャネル領域上に、第１のゲー
ト絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜および
制御ゲート電極がこの順に積層された構造を有する電気
的消去が可能なメモリセルを複数個備え、書き込みモー
ド、読み出しモード、消去モードおよびストレス印加モ
ードにて動作可能な不揮発性半導体記憶装置であって、
ストレス印加モード時においては、チャネル電流が流れ
ない状態にて前記第１のゲート絶縁膜に電圧ストレスを
印加することを特徴とする不揮発性半導体記憶装置が提
供される。
【００１０】また、本発明によれば、ソース領域および
ドレイン領域を有し、それらの領域間のチャネル領域上
に、第１のゲート絶縁膜、浮遊ゲート電極、第２のゲー
ト絶縁膜および制御ゲート電極がこの順に積層された構
造を有する電気的消去が可能なメモリセルを複数個備え
る不揮発性半導体記憶装置の書き込み特性回復方法であ
って、前記第１のゲート絶縁膜に捕獲された電子を、チ
ャネル電流が流れない状態にて前記第１のゲート絶縁膜
に電圧ストレスを印加して引き抜くことを特徴とする不
揮発性半導体記憶装置の書き込み特性回復方法が提供さ
れる。
ドレイン領域を有し、それらの領域間のチャネル領域上
に、第１のゲート絶縁膜、浮遊ゲート電極、第２のゲー
ト絶縁膜および制御ゲート電極がこの順に積層された構
造を有する電気的消去が可能なメモリセルを複数個備え
る不揮発性半導体記憶装置の書き込み特性回復方法であ
って、前記第１のゲート絶縁膜に捕獲された電子を、チ
ャネル電流が流れない状態にて前記第１のゲート絶縁膜
に電圧ストレスを印加して引き抜くことを特徴とする不
揮発性半導体記憶装置の書き込み特性回復方法が提供さ
れる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。この実施例はフラッシュメモリに係るも
のである。図１に示されるメモリセルアレイ１０および
メモリセルＭＣは、図６に示されたメモリセルアレイお
よびメモリセルと同様の構成を有するものである。メモ
リセルアレイ１０内の複数のワード線ＷＬは、ロウアド
レス信号Ｒ−ＡＤＤのデコード結果に基づいてワード線
駆動信号を形成するロウアドレスデコーダおよびワード
ドライバ１１の出力端子に結合されており、また、複数
のビット線ＢＬは、カラムセレクタ１９を介して、それ
ぞれ共通データ線ＣＤに共通に接続されている。各メモ
リセルＭＣのソース領域は、共通にソース線ＳＬに接続
されている。
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。この実施例はフラッシュメモリに係るも
のである。図１に示されるメモリセルアレイ１０および
メモリセルＭＣは、図６に示されたメモリセルアレイお
よびメモリセルと同様の構成を有するものである。メモ
リセルアレイ１０内の複数のワード線ＷＬは、ロウアド
レス信号Ｒ−ＡＤＤのデコード結果に基づいてワード線
駆動信号を形成するロウアドレスデコーダおよびワード
ドライバ１１の出力端子に結合されており、また、複数
のビット線ＢＬは、カラムセレクタ１９を介して、それ
ぞれ共通データ線ＣＤに共通に接続されている。各メモ
リセルＭＣのソース領域は、共通にソース線ＳＬに接続
されている。
【００１２】この半導体記憶装置内には、電源切換回路
１２、１３、１４が設けられており、電源電圧ＶCC、高
電圧ＶPP、接地電圧ＶSS等が印加されている。ここで、
電源電圧ＶCCは５Ｖ程度であり、高電圧ＶPPは、内部昇
圧回路（図示なし）によって形成された１２Ｖ程度の電
圧である。電源切換回路１２には、電源電圧ＶCC、高電
圧ＶPP、接地電圧ＶSSが入力されており、電圧切換回路
１２は制御信号φ１の指示に従って、これらの電圧の一
つをロウアドレスおよびワード線ドライバ１１に供給す
る。また、この実施例では、電源切換回路１３は、接地
電圧ＶSSをｐ型シリコン基板１に供給している。さらに
ソース線ＳＬは、電源切換回路１４に接続されており、
書き込みおよび読み出し動作時には接地電圧ＶSSが供給
され、消去動作時には高電圧ＶPPが供給される。
１２、１３、１４が設けられており、電源電圧ＶCC、高
電圧ＶPP、接地電圧ＶSS等が印加されている。ここで、
電源電圧ＶCCは５Ｖ程度であり、高電圧ＶPPは、内部昇
圧回路（図示なし）によって形成された１２Ｖ程度の電
圧である。電源切換回路１２には、電源電圧ＶCC、高電
圧ＶPP、接地電圧ＶSSが入力されており、電圧切換回路
１２は制御信号φ１の指示に従って、これらの電圧の一
つをロウアドレスおよびワード線ドライバ１１に供給す
る。また、この実施例では、電源切換回路１３は、接地
電圧ＶSSをｐ型シリコン基板１に供給している。さらに
ソース線ＳＬは、電源切換回路１４に接続されており、
書き込みおよび読み出し動作時には接地電圧ＶSSが供給
され、消去動作時には高電圧ＶPPが供給される。
【００１３】カラムセレクタ１９は、カラムアドレス信
号Ｃ−ＡＤＤをデコードするカラムアドレスデコーダ１
５の出力選択信号に基づいて所定のビット線を駆動す
る。共通データ線ＣＤは、制御信号φ５によって制御さ
れる動作切換スイッチＳＷ１は介して、センスアンプお
よびバイアス回路１６に結合されている。このセンスア
ンプおよびバイアス回路１６は、データの読み出し動作
において、メモリセルのドレイン領域に１Ｖ程度のバイ
アス電圧を与えると共に、選択されたメモリセルの導通
または非導通状態に応じて決定される共通データ線ＣＤ
の電位を増幅して出力する。またこの共通データ線ＣＤ
には制御信号φ６によって制御される動作切換スイッチ
ＳＷ２を介して書き込み回路１７が結合されている。こ
の書き込み回路１７は、共通データ線ＣＤを電源電圧Ｖ
CCレベルに駆動する。
号Ｃ−ＡＤＤをデコードするカラムアドレスデコーダ１
５の出力選択信号に基づいて所定のビット線を駆動す
る。共通データ線ＣＤは、制御信号φ５によって制御さ
れる動作切換スイッチＳＷ１は介して、センスアンプお
よびバイアス回路１６に結合されている。このセンスア
ンプおよびバイアス回路１６は、データの読み出し動作
において、メモリセルのドレイン領域に１Ｖ程度のバイ
アス電圧を与えると共に、選択されたメモリセルの導通
または非導通状態に応じて決定される共通データ線ＣＤ
の電位を増幅して出力する。またこの共通データ線ＣＤ
には制御信号φ６によって制御される動作切換スイッチ
ＳＷ２を介して書き込み回路１７が結合されている。こ
の書き込み回路１７は、共通データ線ＣＤを電源電圧Ｖ
CCレベルに駆動する。
【００１４】このフラッシュメモリの内部制御はコント
ローラ１８によって行われる。このコントローラ１８に
は、外部制御信号としてチップ選択状態を指示するため
のチップイネーブル信号ＣＥ、読み出し動作を指示する
ためのアウトプットイネーブル信号ＯＥ、書き込み動作
を指示するためのプログラム信号ＰＧＭ、消去動作を指
示するイレーズイネーブル信号ＥＥおよびストレス印加
モードを指示するストレスイネーブル信号ＳＥが供給さ
れ、コントローラ１８はこれら外部制御信号の指示に従
って内部動作モードを決定する。
ローラ１８によって行われる。このコントローラ１８に
は、外部制御信号としてチップ選択状態を指示するため
のチップイネーブル信号ＣＥ、読み出し動作を指示する
ためのアウトプットイネーブル信号ＯＥ、書き込み動作
を指示するためのプログラム信号ＰＧＭ、消去動作を指
示するイレーズイネーブル信号ＥＥおよびストレス印加
モードを指示するストレスイネーブル信号ＳＥが供給さ
れ、コントローラ１８はこれら外部制御信号の指示に従
って内部動作モードを決定する。
【００１５】読み出し動作が指示されると、電源切換回
路１２は切換制御信号φ１によってロウアドレスデコー
ダおよびワードドライバ１１に電源電圧ＶCCを供給する
状態に制御される。同時に電源切換回路１４は、切換制
御信号φ２によりソース線ＳＬに接地電位ＶSSを供給す
る状態に制御される。また、動作切換スイッチＳＷ１
は、切換制御信号φ５によってオン状態に制御される。
これによって、メモリセル読み出し動作のための電圧条
件が与えられ、ロウアドレス信号Ｒ−ＡＤＤおよびカラ
ムアドレス信号Ｃ−ＡＤＤによってメモリセルが選択さ
れると、そのメモリセルの導通または非導通状態に応じ
たデータがセンスアンプおよびバイアス回路１６を介し
て外部に読み出される。
路１２は切換制御信号φ１によってロウアドレスデコー
ダおよびワードドライバ１１に電源電圧ＶCCを供給する
状態に制御される。同時に電源切換回路１４は、切換制
御信号φ２によりソース線ＳＬに接地電位ＶSSを供給す
る状態に制御される。また、動作切換スイッチＳＷ１
は、切換制御信号φ５によってオン状態に制御される。
これによって、メモリセル読み出し動作のための電圧条
件が与えられ、ロウアドレス信号Ｒ−ＡＤＤおよびカラ
ムアドレス信号Ｃ−ＡＤＤによってメモリセルが選択さ
れると、そのメモリセルの導通または非導通状態に応じ
たデータがセンスアンプおよびバイアス回路１６を介し
て外部に読み出される。
【００１６】書き込み動作が指示されると、電源切換回
路１２は、切換制御信号φ１によってロウアドレスデコ
ーダおよびワードドライバ１１に高電圧ＶPPを供給する
状態に制御される。同時に電源切換回路１４は切換制御
信号φ２によりソース線ＳＬに接地電位ＶSSを供給する
状態に制御され、また動作切換スイッチＳＷ２は切換制
御信号φ６によってオン状態に制御される。これによ
り、メモリセルには書き込み動作のための電圧条件が与
えられ、ロウアドレス信号Ｒ−ＡＤＤおよびカラムアド
レス信号Ｃ−ＡＤＤによって選択されるメモリセルのド
レイン領域に書き込み回路１７から電源電圧ＶCCが与え
られ、メモリセルへのデータの書き込みが行われる。
路１２は、切換制御信号φ１によってロウアドレスデコ
ーダおよびワードドライバ１１に高電圧ＶPPを供給する
状態に制御される。同時に電源切換回路１４は切換制御
信号φ２によりソース線ＳＬに接地電位ＶSSを供給する
状態に制御され、また動作切換スイッチＳＷ２は切換制
御信号φ６によってオン状態に制御される。これによ
り、メモリセルには書き込み動作のための電圧条件が与
えられ、ロウアドレス信号Ｒ−ＡＤＤおよびカラムアド
レス信号Ｃ−ＡＤＤによって選択されるメモリセルのド
レイン領域に書き込み回路１７から電源電圧ＶCCが与え
られ、メモリセルへのデータの書き込みが行われる。
【００１７】消去動作が指示されると、電源切換回路１
２は切換制御信号φ１によって、ロウアドレスデコーダ
およびワードドライバ１１に接地電圧ＶSSを供給する状
態に制御され、また、ソース線ＳＬは、切換制御信号φ
２の入力される電源切換回路１４により、高電圧ＶPPが
与えられる。そして、ロウアドレスデコーダおよびワー
ドドライバ１１は、切換制御信号φ３の指示に従い全て
のワード線を接地電圧ＶSSに駆動する。これによって、
メモリセルアレイ１０に含まれる全てのメモリセルは、
消去のための電圧条件が与えられて、消去される。
２は切換制御信号φ１によって、ロウアドレスデコーダ
およびワードドライバ１１に接地電圧ＶSSを供給する状
態に制御され、また、ソース線ＳＬは、切換制御信号φ
２の入力される電源切換回路１４により、高電圧ＶPPが
与えられる。そして、ロウアドレスデコーダおよびワー
ドドライバ１１は、切換制御信号φ３の指示に従い全て
のワード線を接地電圧ＶSSに駆動する。これによって、
メモリセルアレイ１０に含まれる全てのメモリセルは、
消去のための電圧条件が与えられて、消去される。
【００１８】この半導体記憶装置に対して所定回数の書
き込み／消去が行われたとき、あるいは書き込み特性の
劣化が観測されたとき、本半導体記憶装置に対してスト
レス印加モードが選択される。ストレス印加モードが指
示されると、電源切換回路１２は、切換制御信号φ１に
よってロウアドレスデコーダおよびワードドライバ１１
に高電圧ＶPPを供給する状態に制御される。同時に、電
源切換回路１４は切換制御信号φ２によりソース線ＳＬ
を開放状態に置くように制御され、また、動作切換スイ
ッチＳＷ２は切換制御信号φ６によってオン状態に制御
される。そして、ロウアドレスデコーダおよびワードド
ライバ１１は、切換制御信号φ３の指示に従い全てのワ
ード線を高電圧ＶPPに駆動し、カラムアドレスデコーダ
１５は、切換制御信号φ４の指示に従い、書き込み回路
１７により与えられる電源電圧ＶCCがカラムセレクタ１
９を介して全てのビット線ＢＬに印加されるように制御
する。このストレス印加モードの好ましい継続時間は１
ｍ秒乃至２０ｍ秒であるところ今回は１０ｍ秒程度継続
する。
き込み／消去が行われたとき、あるいは書き込み特性の
劣化が観測されたとき、本半導体記憶装置に対してスト
レス印加モードが選択される。ストレス印加モードが指
示されると、電源切換回路１２は、切換制御信号φ１に
よってロウアドレスデコーダおよびワードドライバ１１
に高電圧ＶPPを供給する状態に制御される。同時に、電
源切換回路１４は切換制御信号φ２によりソース線ＳＬ
を開放状態に置くように制御され、また、動作切換スイ
ッチＳＷ２は切換制御信号φ６によってオン状態に制御
される。そして、ロウアドレスデコーダおよびワードド
ライバ１１は、切換制御信号φ３の指示に従い全てのワ
ード線を高電圧ＶPPに駆動し、カラムアドレスデコーダ
１５は、切換制御信号φ４の指示に従い、書き込み回路
１７により与えられる電源電圧ＶCCがカラムセレクタ１
９を介して全てのビット線ＢＬに印加されるように制御
する。このストレス印加モードの好ましい継続時間は１
ｍ秒乃至２０ｍ秒であるところ今回は１０ｍ秒程度継続
する。
【００１９】ストレス印加モードが実行されるとき、ト
ンネルゲート酸化膜２には高電界がかけられる。そのた
め、図２に示されるように、トンネルゲート酸化膜２中
に捕獲されていた電子は浮遊ゲート３へ排出される。こ
のとき、トンネルゲート酸化膜にかかる電界はドレイン
領域寄りの部分で強められているので、ドレイン端部付
近に多く存在している捕獲電子は効率よく排出される。
よって、このストレス印加モードが実行されると、トン
ネルゲート酸化膜２の劣化は修復される。
ンネルゲート酸化膜２には高電界がかけられる。そのた
め、図２に示されるように、トンネルゲート酸化膜２中
に捕獲されていた電子は浮遊ゲート３へ排出される。こ
のとき、トンネルゲート酸化膜にかかる電界はドレイン
領域寄りの部分で強められているので、ドレイン端部付
近に多く存在している捕獲電子は効率よく排出される。
よって、このストレス印加モードが実行されると、トン
ネルゲート酸化膜２の劣化は修復される。
【００２０】図３は、書き込み時間を横軸に、しきい値
電圧を縦軸に目盛った、初期製品（ａにて示す）、１０
6 回書き換え後のサンプル（ｂにて示す）、本実施例に
よるストレス印加処理実行後（ｃにて示す）のそれぞれ
の書き込み特性を示す。同図に示されるように、上記処
理を施すことにより、初期製品に近い特性にまで回復さ
せることができ、例えば５×１０-6秒の書き込み時間に
より、１０6 回書き換え後のサンプルでは５．２Ｖまで
しかしきい値を上昇させることができないが、本実施例
による劣化回復処理実行後のものでは７．２Ｖにまで上
昇させることができる。
電圧を縦軸に目盛った、初期製品（ａにて示す）、１０
6 回書き換え後のサンプル（ｂにて示す）、本実施例に
よるストレス印加処理実行後（ｃにて示す）のそれぞれ
の書き込み特性を示す。同図に示されるように、上記処
理を施すことにより、初期製品に近い特性にまで回復さ
せることができ、例えば５×１０-6秒の書き込み時間に
より、１０6 回書き換え後のサンプルでは５．２Ｖまで
しかしきい値を上昇させることができないが、本実施例
による劣化回復処理実行後のものでは７．２Ｖにまで上
昇させることができる。
【００２１】次に、図１を再び参照して本発明の第２の
実施例について説明する。この実施例では、−ＶCC電圧
を形成する内部電源回路（図示なし）が設けられてお
り、この電圧は電源切換回路１３に入力されている。本
実施例の書き込み、読み出しおよび消去時の動作は先の
第１の実施例の場合と同様である。ストレス印加モード
が指示されると、電源切換回路１２は、切換制御信号φ
１によってロウアドレスデコーダおよびワードドライバ
１１に高電圧ＶPPを供給する状態に制御される。同時
に、電源切換回路１４は切換制御信号φ２によりソース
線ＳＬを開放状態に置くようにに制御され、また、カラ
ムセレクタ１９は全てのビット線ＢＬを開放状態に置く
ように制御される。そして、ロウアドレスデコーダおよ
びワードドライバ１１は、切換制御信号φ３の指示に従
い全てのワード線を高電圧ＶPPに駆動し、電源切換回路
１３は、切換制御信号φ７の指示に従いｐ型シリコン基
板１に負電源電圧−ＶCCを供給する。これにより、トン
ネルゲート酸化膜２には高電界がかけられ、トンネルゲ
ート酸化膜２中に捕獲されていた電子は浮遊ゲート３へ
排出され、トンネルゲート酸化膜２の劣化は修復され
る。このストレス印加モードは１０ｍ秒程度継続され
る。
実施例について説明する。この実施例では、−ＶCC電圧
を形成する内部電源回路（図示なし）が設けられてお
り、この電圧は電源切換回路１３に入力されている。本
実施例の書き込み、読み出しおよび消去時の動作は先の
第１の実施例の場合と同様である。ストレス印加モード
が指示されると、電源切換回路１２は、切換制御信号φ
１によってロウアドレスデコーダおよびワードドライバ
１１に高電圧ＶPPを供給する状態に制御される。同時
に、電源切換回路１４は切換制御信号φ２によりソース
線ＳＬを開放状態に置くようにに制御され、また、カラ
ムセレクタ１９は全てのビット線ＢＬを開放状態に置く
ように制御される。そして、ロウアドレスデコーダおよ
びワードドライバ１１は、切換制御信号φ３の指示に従
い全てのワード線を高電圧ＶPPに駆動し、電源切換回路
１３は、切換制御信号φ７の指示に従いｐ型シリコン基
板１に負電源電圧−ＶCCを供給する。これにより、トン
ネルゲート酸化膜２には高電界がかけられ、トンネルゲ
ート酸化膜２中に捕獲されていた電子は浮遊ゲート３へ
排出され、トンネルゲート酸化膜２の劣化は修復され
る。このストレス印加モードは１０ｍ秒程度継続され
る。
【００２２】次に、図４を参照して本発明の他の劣化回
復方法について説明する。図１に関連して説明した劣化
回復方法では、所定の回数書き換えが行われた後あるい
は劣化がある程度進んだ後に、ストレス印加処理を実行
していたが、以下の実施例では消去が行われる度にこれ
が実行される。図４（ａ）に示す実施例では、消去に先
立って、消去前書き込みをホットエレクトロンの注入に
よって行う（ステップＳ１１）。このステップは、書き
込み済みのメモリセルと未書き込みのメモリセルが混在
している状態で消去を行った場合、消去後のしきい値電
圧が大きくばらつき、過剰消去、消去不足のセルが多発
するため、これを避けるために必要となる処理である。
復方法について説明する。図１に関連して説明した劣化
回復方法では、所定の回数書き換えが行われた後あるい
は劣化がある程度進んだ後に、ストレス印加処理を実行
していたが、以下の実施例では消去が行われる度にこれ
が実行される。図４（ａ）に示す実施例では、消去に先
立って、消去前書き込みをホットエレクトロンの注入に
よって行う（ステップＳ１１）。このステップは、書き
込み済みのメモリセルと未書き込みのメモリセルが混在
している状態で消去を行った場合、消去後のしきい値電
圧が大きくばらつき、過剰消去、消去不足のセルが多発
するため、これを避けるために必要となる処理である。
【００２３】次に、各メモリセルに対して、制御ゲート
に１２Ｖ、ドレイン領域に５Ｖ、基板に０Ｖ印加するス
トレスを１０ｍ秒加えて、トンネルゲート酸化膜の劣化
を修復する（Ｓ１２）。次に、Ｆ−Ｎトンネリングによ
って、浮遊ゲート内の電子をソース領域へ引き抜く（ス
テップＳ１３）。引き続きステップＳ１４において、特
定のメモリセルのしきい値電圧を測定して消去が完了し
たか否かを検証し（消去ベリファイ）、消去が完了して
いなければ、ステップＳ１３に戻り消去のやり直しを行
う。
に１２Ｖ、ドレイン領域に５Ｖ、基板に０Ｖ印加するス
トレスを１０ｍ秒加えて、トンネルゲート酸化膜の劣化
を修復する（Ｓ１２）。次に、Ｆ−Ｎトンネリングによ
って、浮遊ゲート内の電子をソース領域へ引き抜く（ス
テップＳ１３）。引き続きステップＳ１４において、特
定のメモリセルのしきい値電圧を測定して消去が完了し
たか否かを検証し（消去ベリファイ）、消去が完了して
いなければ、ステップＳ１３に戻り消去のやり直しを行
う。
【００２４】以上の処理を消去が行われる度に行って書
き込み／消去を繰り返した場合と、通常の消去方法によ
り書き込み／消去を繰り返した場合のしきい値の変化を
図５に示す。同図に示されるように、本実施例の消去方
法を採用した場合には、書き込み／消去回数が１０6 回
を越えても書き込み後のしきい値を書き込みレベル下限
以上に上昇させることができ、半導体記憶装置の書き込
み／消去の繰り返し寿命を延ばすことができる。
き込み／消去を繰り返した場合と、通常の消去方法によ
り書き込み／消去を繰り返した場合のしきい値の変化を
図５に示す。同図に示されるように、本実施例の消去方
法を採用した場合には、書き込み／消去回数が１０6 回
を越えても書き込み後のしきい値を書き込みレベル下限
以上に上昇させることができ、半導体記憶装置の書き込
み／消去の繰り返し寿命を延ばすことができる。
【００２５】図４（ｂ）は、本発明のもう一つの劣化回
復方法を示す流れ図である。この実施例では、消去に先
立って、消去前書き込みをホットエレクトロンの注入に
よって行い（ステップＳ２１）、続いて、Ｆ−Ｎトンネ
リングによって、フローティングゲート内の電子をソー
ス領域へ引き抜いた（ステップＳ２２）後、引き続き各
メモリセルに対して、制御ゲートに１２Ｖ、ドレイン領
域に５Ｖ、基板に０Ｖ印加するストレスを１０ｍ秒加え
て、トンネルゲート酸化膜の劣化を修復する（Ｓ２
３）。次に、Ｆ−Ｎトンネリングによって、浮遊ゲート
内の電子をソース領域へ引き抜く（ステップＳ２４）。
引き続きステップＳ２５において、消去ベリファイを行
い、消去が完了していれば終了し、そうでなければ、ス
テップＳ２４に戻り消去のやり直しを行う。
復方法を示す流れ図である。この実施例では、消去に先
立って、消去前書き込みをホットエレクトロンの注入に
よって行い（ステップＳ２１）、続いて、Ｆ−Ｎトンネ
リングによって、フローティングゲート内の電子をソー
ス領域へ引き抜いた（ステップＳ２２）後、引き続き各
メモリセルに対して、制御ゲートに１２Ｖ、ドレイン領
域に５Ｖ、基板に０Ｖ印加するストレスを１０ｍ秒加え
て、トンネルゲート酸化膜の劣化を修復する（Ｓ２
３）。次に、Ｆ−Ｎトンネリングによって、浮遊ゲート
内の電子をソース領域へ引き抜く（ステップＳ２４）。
引き続きステップＳ２５において、消去ベリファイを行
い、消去が完了していれば終了し、そうでなければ、ス
テップＳ２４に戻り消去のやり直しを行う。
【００２６】図４（ａ）に示した実施例では、全セルに
書き込みを行った後に、劣化回復のためのストレス印加
を行っていたが、このような方法では、浮遊ゲートに電
荷の蓄積された状態で制御ゲートに高電圧を印加してい
るため、制御ゲートの電圧による電界が減殺され、捕獲
電子の排除に時間がかかるが、図４（ｂ）に示す実施例
では、浮遊ゲート内に注入電子のない状態にてストレス
印加が行われるため、効率よく捕獲電子を排除すること
ができる。
書き込みを行った後に、劣化回復のためのストレス印加
を行っていたが、このような方法では、浮遊ゲートに電
荷の蓄積された状態で制御ゲートに高電圧を印加してい
るため、制御ゲートの電圧による電界が減殺され、捕獲
電子の排除に時間がかかるが、図４（ｂ）に示す実施例
では、浮遊ゲート内に注入電子のない状態にてストレス
印加が行われるため、効率よく捕獲電子を排除すること
ができる。
【００２７】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の要旨内において各種
の変更が可能である。例えば、実施例では、高電圧に１
２Ｖ、中電圧に５Ｖを用いていたが、これらは適宜値に
変更が可能である。また、実施例では、一括消去型の半
導体記憶装置について説明したが、本発明は、一括消去
型に限られるものではなく、バイト単位等で消去が行わ
れる半導体記憶装置についても同様に適用が可能であ
る。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の要旨内において各種
の変更が可能である。例えば、実施例では、高電圧に１
２Ｖ、中電圧に５Ｖを用いていたが、これらは適宜値に
変更が可能である。また、実施例では、一括消去型の半
導体記憶装置について説明したが、本発明は、一括消去
型に限られるものではなく、バイト単位等で消去が行わ
れる半導体記憶装置についても同様に適用が可能であ
る。
【００２８】
【発明の効果】以上説明したように、本発明は、データ
書き込み特性が劣化したときあるいは消去が行われると
きに、トンネルゲート酸化膜に該酸化膜に捕獲された電
子を排出する電界ストレスを印加するものであるので、
本発明によれば、書き込みを繰り返すことによってトン
ネルゲート酸化膜中に堆積される捕獲電子を外部に排除
することができ、この酸化膜の劣化を回復させることが
できる。したがって、本発明によれば、書き込み／消去
を繰り返し行った後にも十分に高いしきい値に書き込む
ことができるようになり、書き換え可能な不揮発性半導
体記憶装置の寿命を飛躍的に延ばすことができる。
書き込み特性が劣化したときあるいは消去が行われると
きに、トンネルゲート酸化膜に該酸化膜に捕獲された電
子を排出する電界ストレスを印加するものであるので、
本発明によれば、書き込みを繰り返すことによってトン
ネルゲート酸化膜中に堆積される捕獲電子を外部に排除
することができ、この酸化膜の劣化を回復させることが
できる。したがって、本発明によれば、書き込み／消去
を繰り返し行った後にも十分に高いしきい値に書き込む
ことができるようになり、書き換え可能な不揮発性半導
体記憶装置の寿命を飛躍的に延ばすことができる。
【００２９】さらに、本発明によれば、全メモリセルに
一括して電圧ストレスを印加することができるので、短
時間で特性劣化の回復処理を行うことができる。また、
本発明の書き込み特性回復処理は、メモリセルにチャネ
ル電流を流すことなく行うものであるので、ストレス印
加に伴う電流消費は僅かであり、内部昇圧回路を利用し
て本発明の特性回復処理を実施することが可能である。
一括して電圧ストレスを印加することができるので、短
時間で特性劣化の回復処理を行うことができる。また、
本発明の書き込み特性回復処理は、メモリセルにチャネ
ル電流を流すことなく行うものであるので、ストレス印
加に伴う電流消費は僅かであり、内部昇圧回路を利用し
て本発明の特性回復処理を実施することが可能である。
【図１】本発明の第１、第２の実施例を説明するための
不揮発性半導体記憶装置のブロック図。
不揮発性半導体記憶装置のブロック図。
【図２】本発明の第１の実施例の効果を説明するための
メモリセルの断面図。
メモリセルの断面図。
【図３】本発明の第１の実施例および従来例の書き込み
特性を示すグラフ。
特性を示すグラフ。
【図４】本発明の書き込み特性回復方法の実施例を説明
するための流れ図。
するための流れ図。
【図５】本発明の実施例および従来例の書き込み特性を
示すグラフ。
示すグラフ。
【図６】不揮発性半導体記憶装置のメモリセルアレイ部
の平面図と断面図。
の平面図と断面図。
【図７】従来例の書き込み特性を示すグラフ。
【符号の説明】 １ ｐ型シリコン基板 ２ トンネルゲート酸化膜 ３ 浮遊ゲート ４ ゲート絶縁膜 ５ 制御ゲート ６ ソース領域 ７ ドレイン領域 ８ コンタクト １０ メモリセルアレイ １１ ロウアドレスデコーダおよびワードドライバ １２、１３、１４ 電源切換回路 １５ カラムアドレスデコーダ １６ センスアンプおよびバイアス回路 １７ 書き込み回路 １８ コントローラ ＢＬ ビット線 ＭＣ メモリセル ＳＬ ソース線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (8)
- 【請求項１】 ソース領域およびドレイン領域を有し、
それらの領域間のチャネル領域上に、第１のゲート絶縁
膜、浮遊ゲート電極、第２のゲート絶縁膜および制御ゲ
ート電極がこの順に積層された構造を有する電気的消去
が可能なメモリセルを複数個備え、書き込みモード、読
み出しモード、消去モードおよびストレス印加モードに
て動作可能な不揮発性半導体記憶装置であって、ストレ
ス印加モード時においては、チャネル電流が流れない状
態にて前記第１のゲート絶縁膜に電圧ストレスを印加す
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 ストレス印加モード時においては、前記
制御ゲート電極に正の高電圧を印加し、基板に接地電位
または負電位を与えて前記第１のゲート絶縁膜に電圧ス
トレスを印加することを特徴とする請求項１記載の不揮
発性半導体記憶装置。 - 【請求項３】 ストレス印加モード時においては、前記
制御ゲート電極に正の高電圧を印加し、前記ドレイン領
域に正の中間電圧を印加し、基板に接地電位または負電
位を与えて前記第１のゲート絶縁膜に電圧ストレスを印
加することを特徴とする請求項１記載の不揮発性半導体
記憶装置。 - 【請求項４】 ソース領域およびドレイン領域を有し、
それらの領域間のチャネル領域上に、第１のゲート絶縁
膜、浮遊ゲート電極、第２のゲート絶縁膜および制御ゲ
ート電極がこの順に積層された構造を有する電気的消去
が可能なメモリセルを複数個備える不揮発性半導体記憶
装置の書き込み特性回復方法であって、前記第１のゲー
ト絶縁膜に捕獲された電子を、チャネル電流が流れない
状態にて前記第１のゲート絶縁膜に電圧ストレスを印加
して引き抜くことを特徴とする不揮発性半導体記憶装置
の書き込み特性回復方法。 - 【請求項５】 前記電圧ストレスが、基板側が負、制御
ゲート電極側が正のストレスであることを特徴とする請
求項４記載の不揮発性半導体記憶装置の書き込み特性回
復方法。 - 【請求項６】 前記電圧ストレスが、１ｍ秒間乃至２０
ｍ秒間印加されることを特徴とする請求項４記載の不揮
発性半導体記憶装置の書き込み特性回復方法。 - 【請求項７】 前記電圧ストレスが、前記第１のゲート
絶縁膜の前記ドレイン領域寄りの部分で強化されている
ことを特徴とする請求項４記載の不揮発性半導体記憶装
置の書き込み特性回復方法。 - 【請求項８】 消去操作を行う度に消去操作の直前また
は直後に前記第１のゲート絶縁膜に電圧ストレスを印加
することを特徴とする請求項４記載の不揮発性半導体記
憶装置の書き込み特性回復方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29155693A JP2725575B2 (ja) | 1993-10-28 | 1993-10-28 | 不揮発性半導体記憶装置とその書き込み特性回復方法 |
| KR1019940027857A KR0152318B1 (ko) | 1993-10-28 | 1994-10-28 | 불휘발성 반도체 기억 장치와 그 기록 특성 회복 방법 |
| US08/330,688 US5530669A (en) | 1993-10-28 | 1994-10-28 | Non-volatile semiconductor memory device and method for recovering write characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29155693A JP2725575B2 (ja) | 1993-10-28 | 1993-10-28 | 不揮発性半導体記憶装置とその書き込み特性回復方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122091A true JPH07122091A (ja) | 1995-05-12 |
| JP2725575B2 JP2725575B2 (ja) | 1998-03-11 |
Family
ID=17770450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29155693A Expired - Fee Related JP2725575B2 (ja) | 1993-10-28 | 1993-10-28 | 不揮発性半導体記憶装置とその書き込み特性回復方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5530669A (ja) |
| JP (1) | JP2725575B2 (ja) |
| KR (1) | KR0152318B1 (ja) |
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| US6580643B1 (en) | 1996-10-17 | 2003-06-17 | Hitachi, Ltd. | Nonvolatile semiconductor storage device and method for operating the same |
| JP2005317191A (ja) * | 2004-04-26 | 2005-11-10 | Macronix Internatl Co Ltd | 電荷トラップ不揮発性メモリのための電荷均衡化を有する動作方式 |
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| JP2016184536A (ja) * | 2015-03-26 | 2016-10-20 | パイオニア株式会社 | 半導体装置及び撮像装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO1999065036A1 (en) * | 1998-06-12 | 1999-12-16 | Macronix International Co., Ltd. | Channel fn program/erase recovery scheme |
| US6166955A (en) * | 1999-07-09 | 2000-12-26 | Macronix International Co., Ltd. | Apparatus and method for programming of flash EPROM memory |
| JP4586219B2 (ja) * | 1999-09-17 | 2010-11-24 | ソニー株式会社 | 不揮発性半導体記憶装置の消去方法 |
| TW498333B (en) * | 2001-03-09 | 2002-08-11 | Amic Technology Taiwan Inc | Method for increasing application times of flash memory by using multi-erasement path |
| JP3857640B2 (ja) * | 2002-11-29 | 2006-12-13 | 株式会社東芝 | 半導体記憶装置 |
| US6721204B1 (en) * | 2003-06-17 | 2004-04-13 | Macronix International Co., Ltd. | Memory erase method and device with optimal data retention for nonvolatile memory |
| JP2005197363A (ja) * | 2004-01-05 | 2005-07-21 | Toshiba Corp | 不揮発性半導体メモリセル及びその製造方法 |
| KR101506336B1 (ko) * | 2008-10-10 | 2015-03-27 | 삼성전자주식회사 | 산화막 복구 기능을 갖는 비휘발성 메모리 장치 그리고 그것의 블록 관리 방법 |
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| JPH02223097A (ja) * | 1989-02-22 | 1990-09-05 | Toshiba Corp | 不揮発性半導体メモリ装置 |
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