JP2701757B2 - 半導体記憶装置の書き込み方法 - Google Patents
半導体記憶装置の書き込み方法Info
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- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュ型のＥＥＰ
ＲＯＭなど、電気的にデータを書き込み、消去すること
が可能な半導体記憶装置の書き込み方法に関する。
ＲＯＭなど、電気的にデータを書き込み、消去すること
が可能な半導体記憶装置の書き込み方法に関する。
【０００２】
【従来の技術】近年、電気的にデータを書き込み、消去
することが可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
Ｅｒａｓａｂｌｅ ＰＲＯＭ）の中でも、フラッシュ
メモリと呼ばれる一括消去型メモりが注目され、様々な
構造のものが提案されている（例えば、日経マイクロデ
バイス、１９９０年３月号、ｐｐ７２−７６参照）。そ
の中でもＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）と
同じスタック構造のメモリセルは、セル縮小化に有利で
あることから特に重要視され、多数の報告がなされてい
る（例えば、ＶＬＳＩ ＳＹＭＰ．１９９１年 ｐｐ７
５−７６ Ｎ．Ｋｏｄａｍａ、Ｋ．Ｓａｉｔｏｈ、Ｈ．
Ｓｈｉｒａｉ、Ｔ．Ｏｋａｚａｗａ ａｎｄ Ｙ．Ｈｏ
ｋａｒｉ”Ａ ５Ｖ Ｏｎｌｙ １６Ｍｂｉｔ Ｆｌａ
ｓｈ ＥＥＰＲＯＭ Ｃｅｌｌ Ｕｓｉｎｇ Ｈｉｇｈ
ｌｙ Ｒｅｌｉａｂｌｅ Ｗｒｉｔｅ／Ｅｒａｓｅ Ｔ
ｅｃｈｎｏｌｏｇｉｅｓ”等）。この種の半導体記憶装
置は、メモリの大容量化、メモリセルの縮小化、および
用途の拡大という面から１つのメモリを複数のセクター
に分割する多分割化が進み、１本のワード線が複数のセ
クターにまたがるような傾向がある。また、メモリセル
にデータの書き込みを行なうには、ＥＰＲＯＭにおいて
広く採用されているホットエレクトロン注入方式を用
い、フローティングゲートに電子を注入してメモリセル
の特性を変えることでデータを記憶する。また、データ
の消去を行なうには、ソース−フローティングゲート間
のＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｅｉｍ：ファウラー
−ノルドハイム）トンネリング現象を利用して、フロー
ティングゲートからソース方向に電子を引き抜くことで
データを消去する。
することが可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
Ｅｒａｓａｂｌｅ ＰＲＯＭ）の中でも、フラッシュ
メモリと呼ばれる一括消去型メモりが注目され、様々な
構造のものが提案されている（例えば、日経マイクロデ
バイス、１９９０年３月号、ｐｐ７２−７６参照）。そ
の中でもＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）と
同じスタック構造のメモリセルは、セル縮小化に有利で
あることから特に重要視され、多数の報告がなされてい
る（例えば、ＶＬＳＩ ＳＹＭＰ．１９９１年 ｐｐ７
５−７６ Ｎ．Ｋｏｄａｍａ、Ｋ．Ｓａｉｔｏｈ、Ｈ．
Ｓｈｉｒａｉ、Ｔ．Ｏｋａｚａｗａ ａｎｄ Ｙ．Ｈｏ
ｋａｒｉ”Ａ ５Ｖ Ｏｎｌｙ １６Ｍｂｉｔ Ｆｌａ
ｓｈ ＥＥＰＲＯＭ Ｃｅｌｌ Ｕｓｉｎｇ Ｈｉｇｈ
ｌｙ Ｒｅｌｉａｂｌｅ Ｗｒｉｔｅ／Ｅｒａｓｅ Ｔ
ｅｃｈｎｏｌｏｇｉｅｓ”等）。この種の半導体記憶装
置は、メモリの大容量化、メモリセルの縮小化、および
用途の拡大という面から１つのメモリを複数のセクター
に分割する多分割化が進み、１本のワード線が複数のセ
クターにまたがるような傾向がある。また、メモリセル
にデータの書き込みを行なうには、ＥＰＲＯＭにおいて
広く採用されているホットエレクトロン注入方式を用
い、フローティングゲートに電子を注入してメモリセル
の特性を変えることでデータを記憶する。また、データ
の消去を行なうには、ソース−フローティングゲート間
のＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｅｉｍ：ファウラー
−ノルドハイム）トンネリング現象を利用して、フロー
ティングゲートからソース方向に電子を引き抜くことで
データを消去する。
【０００３】図７は半導体記憶装置のワード線が複数セ
クターにまたがる場合の概略図であり、図８は半導体記
憶装置の各メモリセルの断面図である。また、図９は従
来の半導体記憶装置の書き込み時のワード線に印加する
信号波形図である。
クターにまたがる場合の概略図であり、図８は半導体記
憶装置の各メモリセルの断面図である。また、図９は従
来の半導体記憶装置の書き込み時のワード線に印加する
信号波形図である。
【０００４】図７において、半導体記憶装置は複数のセ
クター１０（図７では２つのみ図示）から構成され、各
セクター１０にはデータを記憶する複数のメモリセルが
格子状に配置されている。各メモリセルのソースＳは各
セクター毎に共通に接続され、ワード線Ｗ１〜ＷＬには
複数のセクターに渡って各横列毎にメモリセルのコント
ロールゲートＧが共通に接続され、線Ｄ１〜ＤＫには各
縦列毎にメモリセルのドレインＤが共通に接続されてい
る。
クター１０（図７では２つのみ図示）から構成され、各
セクター１０にはデータを記憶する複数のメモリセルが
格子状に配置されている。各メモリセルのソースＳは各
セクター毎に共通に接続され、ワード線Ｗ１〜ＷＬには
複数のセクターに渡って各横列毎にメモリセルのコント
ロールゲートＧが共通に接続され、線Ｄ１〜ＤＫには各
縦列毎にメモリセルのドレインＤが共通に接続されてい
る。
【０００５】図８において、Ｐ型半導体基板１１の表面
近傍には、Ｎ型拡散層からなるソース１６ａ、ドレイン
１６ｂが形成されており、ソース１６ａを囲むようにし
て、Ｎ- 拡散層１７が形成されている。また、Ｐ型半導
体基板１１上にはシリコン酸化膜からなる第１のゲート
絶縁膜１２を介して多結晶シリコン膜からなるフローテ
ィングゲート１３が形成され、さらにその上に、シリコ
ン酸化膜からなる第２ゲート絶縁膜１４を介して多結晶
シリコン層もしくは多結晶シリコンと高融点シリサイド
の積層体からなるコントロールゲート１５が形成されて
いる。
近傍には、Ｎ型拡散層からなるソース１６ａ、ドレイン
１６ｂが形成されており、ソース１６ａを囲むようにし
て、Ｎ- 拡散層１７が形成されている。また、Ｐ型半導
体基板１１上にはシリコン酸化膜からなる第１のゲート
絶縁膜１２を介して多結晶シリコン膜からなるフローテ
ィングゲート１３が形成され、さらにその上に、シリコ
ン酸化膜からなる第２ゲート絶縁膜１４を介して多結晶
シリコン層もしくは多結晶シリコンと高融点シリサイド
の積層体からなるコントロールゲート１５が形成されて
いる。
【０００６】次に、以上のように構成された半導体記憶
装置の動作について説明する。まず、メモリセルへデー
タの書き込みをおこなうには、ソース１６ａに０Ｖの接
地電位を、ドレイン１６ｂに５Ｖ程度の電源電圧を印加
する。このときワード線と繋がるコントロールゲート１
５に図９に示すような１０Ｖ程度の書き込み電圧をパル
ス状に印加する。これにより、ドレイン１６ｂの端部で
ホットエレクトロンが発生し、そのホットエレクトロン
がフローティングゲート１３に注入されて書き込みが行
なわれる。書き込みが行なわれた後のメモリセルのコン
トロールゲート１５のしきい値電圧は６Ｖ以上に高めら
れるため、しきい値電圧が３Ｖ以下にある消去状態のメ
モリセルと十分識別が可能になる。一方、データの消去
をおこなうには、コントロールゲート１５を０Ｖの接地
電位に、ドレイン１６ｂは浮遊電位もしくは接地電位と
する。この時ソース１６ａに１０Ｖ程度の電位を印加す
ると、フローティングゲート１３に蓄積されていた電子
は第１ゲート絶縁膜１２を通じて、ソース１６ａに引き
抜かれ、消去が完了する。また、データを読み出すとき
には、コントロールゲート１５に５Ｖ程度の電源電圧、
ドレイン１６ｂには１〜３Ｖの電圧、およびソース６ａ
には０Ｖの接地電位を印加する。このような状態におい
て、ドレイン１６ｂに接続されているセンスアンプ（Ｓ
Ａ）によってコントロールゲート１５のしきい値を判定
することでメモリセルの書き込み、消去状態を認識す
る。
装置の動作について説明する。まず、メモリセルへデー
タの書き込みをおこなうには、ソース１６ａに０Ｖの接
地電位を、ドレイン１６ｂに５Ｖ程度の電源電圧を印加
する。このときワード線と繋がるコントロールゲート１
５に図９に示すような１０Ｖ程度の書き込み電圧をパル
ス状に印加する。これにより、ドレイン１６ｂの端部で
ホットエレクトロンが発生し、そのホットエレクトロン
がフローティングゲート１３に注入されて書き込みが行
なわれる。書き込みが行なわれた後のメモリセルのコン
トロールゲート１５のしきい値電圧は６Ｖ以上に高めら
れるため、しきい値電圧が３Ｖ以下にある消去状態のメ
モリセルと十分識別が可能になる。一方、データの消去
をおこなうには、コントロールゲート１５を０Ｖの接地
電位に、ドレイン１６ｂは浮遊電位もしくは接地電位と
する。この時ソース１６ａに１０Ｖ程度の電位を印加す
ると、フローティングゲート１３に蓄積されていた電子
は第１ゲート絶縁膜１２を通じて、ソース１６ａに引き
抜かれ、消去が完了する。また、データを読み出すとき
には、コントロールゲート１５に５Ｖ程度の電源電圧、
ドレイン１６ｂには１〜３Ｖの電圧、およびソース６ａ
には０Ｖの接地電位を印加する。このような状態におい
て、ドレイン１６ｂに接続されているセンスアンプ（Ｓ
Ａ）によってコントロールゲート１５のしきい値を判定
することでメモリセルの書き込み、消去状態を認識す
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
たような従来の半導体記憶装置の書き込み方法では、Ｆ
−Ｎトンネリング現象により消去動作を行なう為には、
フローティングゲートとＰ型半導体基板間の第１ゲート
絶縁膜を薄く（１００オングストローム以下）加工しな
ければならず、書き込み動作時、選択されていないメモ
リセルにおいて、この薄い絶縁膜に起因して様々なディ
スターブモードが発生することが知られている。上記半
導体記憶装置は、図７に示したように、各セクターを構
成する各メモリセルのソースはそれぞれ共通であり、デ
ータを消去する場合、消去単位は各セクター毎に行なわ
れるため、例えば、メモリセルＡの書き込み・消去を繰
返し行なった場合、選択されたワード線Ｗ１上にある非
選択のセクター内にあるメモリセルＢ、Ｃには、メモリ
セルＡの繰返し回数分の書き込みゲート電圧が印加さ
れ、ワード線Ｗ１からストレスをうけることになる。第
１ゲート絶縁膜は薄い酸化膜であるため、長時間ストレ
スをうけることで、薄い酸化膜を通してフローティング
ゲートに電子が注入され、メモリセルのしきい値が変動
することがある（ゲートディスターブ）。
たような従来の半導体記憶装置の書き込み方法では、Ｆ
−Ｎトンネリング現象により消去動作を行なう為には、
フローティングゲートとＰ型半導体基板間の第１ゲート
絶縁膜を薄く（１００オングストローム以下）加工しな
ければならず、書き込み動作時、選択されていないメモ
リセルにおいて、この薄い絶縁膜に起因して様々なディ
スターブモードが発生することが知られている。上記半
導体記憶装置は、図７に示したように、各セクターを構
成する各メモリセルのソースはそれぞれ共通であり、デ
ータを消去する場合、消去単位は各セクター毎に行なわ
れるため、例えば、メモリセルＡの書き込み・消去を繰
返し行なった場合、選択されたワード線Ｗ１上にある非
選択のセクター内にあるメモリセルＢ、Ｃには、メモリ
セルＡの繰返し回数分の書き込みゲート電圧が印加さ
れ、ワード線Ｗ１からストレスをうけることになる。第
１ゲート絶縁膜は薄い酸化膜であるため、長時間ストレ
スをうけることで、薄い酸化膜を通してフローティング
ゲートに電子が注入され、メモリセルのしきい値が変動
することがある（ゲートディスターブ）。
【０００８】ゲートのディスターブモードが起こる電子
の注入機構には、その他にいろいろなモードがあると考
えられているが、図９に示すような、ワード線よりメモ
リセルのコントロールゲートにパルス状の電圧が印加さ
れたときに発生するモードが知られている。これはパル
スの立ち下がり時に非選択メモリセルのソース・ドレイ
ンの電位がＮ型拡散層が持つ拡散容量のためにコントロ
ールゲートの印加電圧に追従して一時的に負電位にな
り、Ｐ型半導体基板１１からソース・ドレインのＮ型拡
散層に向って順方向電流が流れ、ソース・ドレイン近傍
でホットエレクトロンが発生するモードである。このと
きフローティングゲートが正に帯電していると、フロー
ティングゲートに、このホットエレクトロンが注入さ
れ、コントロールゲートのしきい値が変動してしまう。
本モードは特に１０万回以上の繰返しストレスに対して
顕著に現われる問題であり、このようにして発生するホ
ットエレクトロンは、薄い酸化膜である第１ゲート絶縁
膜に対して不要な繰返しダメージを与え、第１ゲート絶
縁膜の信頼性の低下を招くことにもなる。
の注入機構には、その他にいろいろなモードがあると考
えられているが、図９に示すような、ワード線よりメモ
リセルのコントロールゲートにパルス状の電圧が印加さ
れたときに発生するモードが知られている。これはパル
スの立ち下がり時に非選択メモリセルのソース・ドレイ
ンの電位がＮ型拡散層が持つ拡散容量のためにコントロ
ールゲートの印加電圧に追従して一時的に負電位にな
り、Ｐ型半導体基板１１からソース・ドレインのＮ型拡
散層に向って順方向電流が流れ、ソース・ドレイン近傍
でホットエレクトロンが発生するモードである。このと
きフローティングゲートが正に帯電していると、フロー
ティングゲートに、このホットエレクトロンが注入さ
れ、コントロールゲートのしきい値が変動してしまう。
本モードは特に１０万回以上の繰返しストレスに対して
顕著に現われる問題であり、このようにして発生するホ
ットエレクトロンは、薄い酸化膜である第１ゲート絶縁
膜に対して不要な繰返しダメージを与え、第１ゲート絶
縁膜の信頼性の低下を招くことにもなる。
【０００９】フラッシュメモリと呼ばれる上記半導体記
憶装置は、磁気記録媒体からの置き換えが検討されてお
り、１００万回以上の繰返し耐性が要求されることか
ら、さらに厳しい条件になるということは言うまでもな
い。
憶装置は、磁気記録媒体からの置き換えが検討されてお
り、１００万回以上の繰返し耐性が要求されることか
ら、さらに厳しい条件になるということは言うまでもな
い。
【００１０】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、コント
ロールゲートのしきい値変動を抑制し、データ書き込み
の繰返し耐性を向上させて、信頼性を向上させた半導体
記憶装置の書き込み方法を提供することにある。
る問題点を解決するためになされたものであり、コント
ロールゲートのしきい値変動を抑制し、データ書き込み
の繰返し耐性を向上させて、信頼性を向上させた半導体
記憶装置の書き込み方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置の書き込み方法は、不純物拡散
層からなるソース領域、及びドレイン領域をそれぞれ表
面近傍に有する半導体基板上に、第１のゲート絶縁膜を
介して形成されたフローティングゲートと、該フローテ
ィングゲート上に第２のゲート絶縁層を介して形成され
たコントロールゲートとを有する半導体記憶装置に対
し、前記コントロールゲートに信号を印加して情報を記
憶する半導体記憶装置の書き込み方法において、情報書
き込み時に、前記コントロールゲートに印加する信号の
高電圧状態から低電圧状態に遷移する過程を直線で近似
したとき、前記直線の傾斜の角度を、前記不純物拡散層
の拡散容量や抵抗によって決まる時定数で高電圧状態か
ら低電圧状態に遷移するときの傾斜の角度よりも小さく
することを特徴とする。
本発明の半導体記憶装置の書き込み方法は、不純物拡散
層からなるソース領域、及びドレイン領域をそれぞれ表
面近傍に有する半導体基板上に、第１のゲート絶縁膜を
介して形成されたフローティングゲートと、該フローテ
ィングゲート上に第２のゲート絶縁層を介して形成され
たコントロールゲートとを有する半導体記憶装置に対
し、前記コントロールゲートに信号を印加して情報を記
憶する半導体記憶装置の書き込み方法において、情報書
き込み時に、前記コントロールゲートに印加する信号の
高電圧状態から低電圧状態に遷移する過程を直線で近似
したとき、前記直線の傾斜の角度を、前記不純物拡散層
の拡散容量や抵抗によって決まる時定数で高電圧状態か
ら低電圧状態に遷移するときの傾斜の角度よりも小さく
することを特徴とする。
【００１２】また、このとき、情報書き込み時に、前記
コントロールゲートに印加する信号の高電圧状態から低
電圧状態に遷移する過程を階段状にすることで、前記傾
斜をもたせてもよい。
コントロールゲートに印加する信号の高電圧状態から低
電圧状態に遷移する過程を階段状にすることで、前記傾
斜をもたせてもよい。
【００１３】
【作用】上記のように構成された本発明の半導体記憶装
置の書き込み方法は、情報書き込み時にコントロールゲ
ートに印加する信号の高電圧状態から低電圧状態に遷移
する過程を直線で近似したとき、前記直線の傾斜の角度
が前記不純物拡散層の拡散容量や抵抗によって決まる時
定数で高電圧状態から低電圧状態に遷移するときの傾斜
の角度よりも小さくすることで、ドレイン・ソース電圧
が負電位となることがなくなり、基板からドレイン・ソ
ースに流れる順方向電流が防止される。その結果、ホッ
トエレクトロンは発生せず、コントロールゲートのしき
い値の変動が防止されるとともに、第１ゲート絶縁膜の
ダメージが少なくなる。
置の書き込み方法は、情報書き込み時にコントロールゲ
ートに印加する信号の高電圧状態から低電圧状態に遷移
する過程を直線で近似したとき、前記直線の傾斜の角度
が前記不純物拡散層の拡散容量や抵抗によって決まる時
定数で高電圧状態から低電圧状態に遷移するときの傾斜
の角度よりも小さくすることで、ドレイン・ソース電圧
が負電位となることがなくなり、基板からドレイン・ソ
ースに流れる順方向電流が防止される。その結果、ホッ
トエレクトロンは発生せず、コントロールゲートのしき
い値の変動が防止されるとともに、第１ゲート絶縁膜の
ダメージが少なくなる。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】（第１実施例）図１は本発明の半導体記憶
装置の書き込み方法の第１実施例の制御ゲート信号波形
図である。
装置の書き込み方法の第１実施例の制御ゲート信号波形
図である。
【００１６】本実施例では、従来例で示したメモリセル
に対して、書き込み時にコントロールゲートに印加する
電圧の立ち下がりを図１に示すような傾斜をもたせて下
降させている。このパルスの立ち下がりの傾きの角度θ
は、ドレイン・ソースの拡散容量や抵抗などによって決
まる時定数で電圧を下降させたときの傾きの角度よりも
十分小さければよい。この時定数を求めるには、例えば
コントロールゲートに印加するパルスの立ち上がり時
に、非選択のドレイン・ソースに発生する正電位のピー
ク値から０Ｖに整定するまでの時間を測定することで求
めることができる。なお、パルスの立ち下がりを従来の
ように急峻にした時の非選択のドレイン・ソース波形か
らも、同様に時定数が求められることは言うまでもな
い。
に対して、書き込み時にコントロールゲートに印加する
電圧の立ち下がりを図１に示すような傾斜をもたせて下
降させている。このパルスの立ち下がりの傾きの角度θ
は、ドレイン・ソースの拡散容量や抵抗などによって決
まる時定数で電圧を下降させたときの傾きの角度よりも
十分小さければよい。この時定数を求めるには、例えば
コントロールゲートに印加するパルスの立ち上がり時
に、非選択のドレイン・ソースに発生する正電位のピー
ク値から０Ｖに整定するまでの時間を測定することで求
めることができる。なお、パルスの立ち下がりを従来の
ように急峻にした時の非選択のドレイン・ソース波形か
らも、同様に時定数が求められることは言うまでもな
い。
【００１７】このようなパルスを印加することによっ
て、ソース、ドレイン領域の拡散層容量に起因する負電
位変化が起こらなくなり、Ｐ型半導体基板からソース・
ドレインへ順方向電流が流れなくなるため、ホットエレ
クトロンが発生しなくなる。したがって、コントロール
ゲートのしきい値変動が防止され、薄い第１ゲート絶縁
膜に対する不要なダメージが少なくなって、デバイスの
信頼性が向上する。
て、ソース、ドレイン領域の拡散層容量に起因する負電
位変化が起こらなくなり、Ｐ型半導体基板からソース・
ドレインへ順方向電流が流れなくなるため、ホットエレ
クトロンが発生しなくなる。したがって、コントロール
ゲートのしきい値変動が防止され、薄い第１ゲート絶縁
膜に対する不要なダメージが少なくなって、デバイスの
信頼性が向上する。
【００１８】次に、コントロールゲート５に印加するパ
ルスの立ち下がりに傾斜をもたせる回路構成例を図２、
図３、および図４を用いて説明する。
ルスの立ち下がりに傾斜をもたせる回路構成例を図２、
図３、および図４を用いて説明する。
【００１９】図２は本発明の半導体記憶装置の書き込み
方法を実施するための回路構成例を示す図であり、電圧
供給回路図である。図３は本発明の半導体記憶装置の書
き込み方法を実施するための回路構成例を示す図であ
り、ワードデコーダ回路図である。また、図４は図２、
および図３に示す回路のタイミングチャートである。
方法を実施するための回路構成例を示す図であり、電圧
供給回路図である。図３は本発明の半導体記憶装置の書
き込み方法を実施するための回路構成例を示す図であ
り、ワードデコーダ回路図である。また、図４は図２、
および図３に示す回路のタイミングチャートである。
【００２０】図２において、電圧供給回路を構成するト
ランジスタＮＴ１、ＮＴ２のケースはそれぞれ０Ｖの接
地電位と接続されており、トランジスタＮＴ１のゲート
には制御信号ＶAが、トランジスタＮＴ２のゲートには
制御信号ＶBが印加される。また、トランジスタＮＴ１
のドレインは約１０Ｖの電源Ｖｐｐと接続され、トラン
ジスタＮＴ２のドレインは約５Ｖの電源Ｖｃｃと接続さ
れている。さらに、トランジスタＮＴ１のソースとトラ
ンジスタＮＴ２のソースとは接続され、その出力は図３
に示すワードデコーダ回路の電源ＶPWとなる。
ランジスタＮＴ１、ＮＴ２のケースはそれぞれ０Ｖの接
地電位と接続されており、トランジスタＮＴ１のゲート
には制御信号ＶAが、トランジスタＮＴ２のゲートには
制御信号ＶBが印加される。また、トランジスタＮＴ１
のドレインは約１０Ｖの電源Ｖｐｐと接続され、トラン
ジスタＮＴ２のドレインは約５Ｖの電源Ｖｃｃと接続さ
れている。さらに、トランジスタＮＴ１のソースとトラ
ンジスタＮＴ２のソースとは接続され、その出力は図３
に示すワードデコーダ回路の電源ＶPWとなる。
【００２１】図３において、ワードデコーダ回路はデコ
ーダ回路１、スイッチ回路２、インバータ回路３、およ
びフィードバック回路４から構成されている。デコーダ
回路１にはワード選択アドレス信号Ｘ１、Ｘ２、Ｘ３が
入力され、デコーダ回路１の出力はスイッチ回路２の入
力と接続されている。スイッチ回路２はトランジスタＮ
Ｔ３によって構成され、トランジスタＮＴ３のドレイン
が入力、ソースが出力となっている。また、トランジス
タＮＴ３のゲートには５Ｖの電源Ｖｃｃが接続され、フ
ィードバック回路４が動作することでスイッチ回路２の
出力に電源ＶPWの電位が印加されたときオフするため、
デコーダ回路１が保護される。スイッチ回路２の出力は
インバータ回路３の入力と接続され、インバータ回路２
を構成するトランジスタＰＴ２、ＮＴ４のケースはそれ
ぞれソースと接続されている。また、トランジスタＰＴ
２のソースは図２に示した電源ＶPWと接続され、トラン
ジスタＮＴ４のソースは０Ｖの接地電位と接続されてい
る。トランジスタＰＴ２、ＮＴ４のゲートはそれぞれ接
続され、インバータ回路３の入力となり、トランジスタ
ＰＴ２、ＮＴ４のドレインはそれぞれワード線と接続さ
れ、インバータ回路３の出力となる。インバータ回路３
の出力はメモリセルＭ１のゲートと接続され、書き込み
電圧Ｖｇを出力する。また、インバータ回路３の出力は
フィードバック回路４を構成するトランジスタＰＴ１の
ゲートに接続され、ソース及びケースはそれぞれ電源Ｖ
PWに、ドレインはインバータ回路３の入力と接続されて
いる。
ーダ回路１、スイッチ回路２、インバータ回路３、およ
びフィードバック回路４から構成されている。デコーダ
回路１にはワード選択アドレス信号Ｘ１、Ｘ２、Ｘ３が
入力され、デコーダ回路１の出力はスイッチ回路２の入
力と接続されている。スイッチ回路２はトランジスタＮ
Ｔ３によって構成され、トランジスタＮＴ３のドレイン
が入力、ソースが出力となっている。また、トランジス
タＮＴ３のゲートには５Ｖの電源Ｖｃｃが接続され、フ
ィードバック回路４が動作することでスイッチ回路２の
出力に電源ＶPWの電位が印加されたときオフするため、
デコーダ回路１が保護される。スイッチ回路２の出力は
インバータ回路３の入力と接続され、インバータ回路２
を構成するトランジスタＰＴ２、ＮＴ４のケースはそれ
ぞれソースと接続されている。また、トランジスタＰＴ
２のソースは図２に示した電源ＶPWと接続され、トラン
ジスタＮＴ４のソースは０Ｖの接地電位と接続されてい
る。トランジスタＰＴ２、ＮＴ４のゲートはそれぞれ接
続され、インバータ回路３の入力となり、トランジスタ
ＰＴ２、ＮＴ４のドレインはそれぞれワード線と接続さ
れ、インバータ回路３の出力となる。インバータ回路３
の出力はメモリセルＭ１のゲートと接続され、書き込み
電圧Ｖｇを出力する。また、インバータ回路３の出力は
フィードバック回路４を構成するトランジスタＰＴ１の
ゲートに接続され、ソース及びケースはそれぞれ電源Ｖ
PWに、ドレインはインバータ回路３の入力と接続されて
いる。
【００２２】次に、図２および図３に示した回路の動作
について、図４を参照しつつ説明する。まず、ワード選
択アドレス信号Ｘ１、Ｘ２、Ｘ３によってメモリセルＭ
１を含むワード線が選択されると、デコーダ回路１の出
力信号ＴＸの電位は５Ｖから０Ｖになる。デコーダ回路
１の出力信号ＴＸが０Ｖになると、インバータ回路３の
トランジスタＰＴ２がオン、トランジスタＮＴ４がオフ
してインバータ回路の出力Ｖｇには電源ＶPWの電圧が出
力される。この時、ＶAの電位を１４Ｖに、ＶBの電位を
０ＶにしているとトランジスタＮＴ１がオン、トランジ
スタＮＴ２がオフするため、ＶPWの電位は電源Ｖｃｃの
電位５Ｖから電源Ｖｐｐの電位１０Ｖに変化し、メモリ
セルＭ１には約１０Ｖの電圧が印加される。そして書き
込み終了時にはＶAの電位を０Ｖに、ＶBの電位を１４Ｖ
にすると、トランジスタＮＴ１がオフ、トランジスタＮ
Ｔ２がオンするため、ＶPWの電位は１０Ｖから電源Ｖｃ
ｃの電位５Ｖに変化していく。このとき、トランジスタ
ＮＴ２のディメンションを調整することで、ＶPWの下降
スピード及びＴ１の時間を制御することができる。ま
た、電源ＶPWの電位の変化にしたがってワード線の電位
Ｖｇも同様に変化する。その後、ワード選択アドレス信
号によりメモリセルＭ１を含むワード線が非選択となる
と、デコーダ回路１の出力信号ＴＸには約５Ｖが出力さ
れ、インバータ回路３のトランジスタＰＴ２がオフ、ト
ランジスタＮＴ４がオンして、ワード線の電位は時間Ｔ
２で０Ｖまで下降する。時間Ｔ２は回路の持つ時定数で
決まり、ここでは特に時間の制御をしていない。
について、図４を参照しつつ説明する。まず、ワード選
択アドレス信号Ｘ１、Ｘ２、Ｘ３によってメモリセルＭ
１を含むワード線が選択されると、デコーダ回路１の出
力信号ＴＸの電位は５Ｖから０Ｖになる。デコーダ回路
１の出力信号ＴＸが０Ｖになると、インバータ回路３の
トランジスタＰＴ２がオン、トランジスタＮＴ４がオフ
してインバータ回路の出力Ｖｇには電源ＶPWの電圧が出
力される。この時、ＶAの電位を１４Ｖに、ＶBの電位を
０ＶにしているとトランジスタＮＴ１がオン、トランジ
スタＮＴ２がオフするため、ＶPWの電位は電源Ｖｃｃの
電位５Ｖから電源Ｖｐｐの電位１０Ｖに変化し、メモリ
セルＭ１には約１０Ｖの電圧が印加される。そして書き
込み終了時にはＶAの電位を０Ｖに、ＶBの電位を１４Ｖ
にすると、トランジスタＮＴ１がオフ、トランジスタＮ
Ｔ２がオンするため、ＶPWの電位は１０Ｖから電源Ｖｃ
ｃの電位５Ｖに変化していく。このとき、トランジスタ
ＮＴ２のディメンションを調整することで、ＶPWの下降
スピード及びＴ１の時間を制御することができる。ま
た、電源ＶPWの電位の変化にしたがってワード線の電位
Ｖｇも同様に変化する。その後、ワード選択アドレス信
号によりメモリセルＭ１を含むワード線が非選択となる
と、デコーダ回路１の出力信号ＴＸには約５Ｖが出力さ
れ、インバータ回路３のトランジスタＰＴ２がオフ、ト
ランジスタＮＴ４がオンして、ワード線の電位は時間Ｔ
２で０Ｖまで下降する。時間Ｔ２は回路の持つ時定数で
決まり、ここでは特に時間の制御をしていない。
【００２３】このようにして書き込み時のワード線電位
の立ち下がりに傾斜をもたせることで、ゲートディスタ
ーブを防止することができ、ホットエレクトロンの発生
が抑えられてデバイスの信頼性が向上する。
の立ち下がりに傾斜をもたせることで、ゲートディスタ
ーブを防止することができ、ホットエレクトロンの発生
が抑えられてデバイスの信頼性が向上する。
【００２４】（第２実施例）図５は本発明の半導体記憶
装置の書き込み方法の第２実施例の制御ゲート信号波形
図である。
装置の書き込み方法の第２実施例の制御ゲート信号波形
図である。
【００２５】本実施例では、コントロールゲート電圧を
高電圧状態から低電圧状態にする方法として信号波形を
階段状にしている。このような方法においても、立ち下
がり時に高電圧状態から０Ｖに直線近似した傾きの角度
が、ドレイン・ソースの拡散容量や抵抗などによって決
まる時定数で電圧を下降させたときの傾きの角度より十
分小さければ、第１実施例と同様に拡散層容量によって
ドレイン・ソースに負電位が発生することがないため、
半導体基板からソース、ドレイン領域への順方向電流が
流れなくなり、ホットエレクトロンが発生しない。この
ことによってゲートディスターブが防止され、デバイス
の信頼性が向上する。
高電圧状態から低電圧状態にする方法として信号波形を
階段状にしている。このような方法においても、立ち下
がり時に高電圧状態から０Ｖに直線近似した傾きの角度
が、ドレイン・ソースの拡散容量や抵抗などによって決
まる時定数で電圧を下降させたときの傾きの角度より十
分小さければ、第１実施例と同様に拡散層容量によって
ドレイン・ソースに負電位が発生することがないため、
半導体基板からソース、ドレイン領域への順方向電流が
流れなくなり、ホットエレクトロンが発生しない。この
ことによってゲートディスターブが防止され、デバイス
の信頼性が向上する。
【００２６】以上説明したように、書き込み時のワード
線電位の立ち下がりに傾斜をもたせることで、書き込み
選択セルと同一ワード線上に位置する非選択セルのゲー
トディスターブを低減させることができる。これは特に
消去単位ごとにセクター分割されたメモリアレイ構成の
デバイスにおいて繰返し書き込みストレスが長時間印加
される書き込み選択セルと同一ワード線上の非選択セク
ター内のセルに対して有効であり、図６に示すように本
発明の制御ゲート電圧信号を用いた場合のゲートディス
ターブ特性は、従来の場合と比べ大きく改善される。ま
た、従来に比べ不要なホットエレクトロンが発生しない
ため、薄い第１ゲート絶縁膜の信頼性が向上し、メモリ
セルの書き込みの繰返し回数は大幅に増加した。
線電位の立ち下がりに傾斜をもたせることで、書き込み
選択セルと同一ワード線上に位置する非選択セルのゲー
トディスターブを低減させることができる。これは特に
消去単位ごとにセクター分割されたメモリアレイ構成の
デバイスにおいて繰返し書き込みストレスが長時間印加
される書き込み選択セルと同一ワード線上の非選択セク
ター内のセルに対して有効であり、図６に示すように本
発明の制御ゲート電圧信号を用いた場合のゲートディス
ターブ特性は、従来の場合と比べ大きく改善される。ま
た、従来に比べ不要なホットエレクトロンが発生しない
ため、薄い第１ゲート絶縁膜の信頼性が向上し、メモリ
セルの書き込みの繰返し回数は大幅に増加した。
【００２７】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載する効果を奏する。
ているので、以下に記載する効果を奏する。
【００２８】情報書き込み時にコントロールゲートに印
加する信号の高電圧状態から低電圧状態に遷移する過程
を直線で近似したとき、前記直線の傾斜の角度が前記不
純物拡散層の拡散容量や抵抗によって決まる時定数で高
電圧状態から低電圧状態に遷移するときの傾斜の角度よ
りも小さくすることで、ドレイン・ソース電圧が負電位
となることがなくなり、基板からドレイン・ソースに流
れる順方向電流が防止され、ホットエレクトロンが発生
しない。このことによってコントロールゲートのしきい
値の変動が防止される。また、従来に比べ不要なホット
エレクトロンが発生しないため、薄い第１ゲート絶縁膜
の信頼性が向上し、メモリセルの書き込みの繰返し回数
は大幅に増加する。
加する信号の高電圧状態から低電圧状態に遷移する過程
を直線で近似したとき、前記直線の傾斜の角度が前記不
純物拡散層の拡散容量や抵抗によって決まる時定数で高
電圧状態から低電圧状態に遷移するときの傾斜の角度よ
りも小さくすることで、ドレイン・ソース電圧が負電位
となることがなくなり、基板からドレイン・ソースに流
れる順方向電流が防止され、ホットエレクトロンが発生
しない。このことによってコントロールゲートのしきい
値の変動が防止される。また、従来に比べ不要なホット
エレクトロンが発生しないため、薄い第１ゲート絶縁膜
の信頼性が向上し、メモリセルの書き込みの繰返し回数
は大幅に増加する。
【図１】本発明の半導体記憶装置の書き込み方法の第１
実施例の制御ゲート信号波形図である。
実施例の制御ゲート信号波形図である。
【図２】本発明の半導体記憶装置の書き込み方法を実施
するための回路構成例を示す図であり、電圧供給回路図
である。
するための回路構成例を示す図であり、電圧供給回路図
である。
【図３】本発明の半導体記憶装置の書き込み方法を実施
するための回路構成例を示す図であり、ワードデコーダ
回路図である。
するための回路構成例を示す図であり、ワードデコーダ
回路図である。
【図４】図２、および図３に示す回路のタイミングチャ
ートである。
ートである。
【図５】本発明の半導体記憶装置の書き込み方法の第２
実施例の制御ゲート信号波形図である。
実施例の制御ゲート信号波形図である。
【図６】ゲートディスターブ時間に対するメモリセルし
きい値変化量の特性である。
きい値変化量の特性である。
【図７】半導体記憶装置のワード線が複数セクターにま
たがる場合の概略図である。
たがる場合の概略図である。
【図８】半導体記憶装置の各メモリセルの断面図であ
る。
る。
【図９】従来の半導体記憶装置の書き込み時にワード線
に印加する信号波形図である。
に印加する信号波形図である。
１ デコーダ回路 ２ スイッチ回路 ３ インバータ回路 ４ フィードバック回路 ＮＴ１〜ＮＴ４ トランジスタ ＰＴ１、ＰＴ２ トランジスタ
Claims (2)
- 【請求項１】 不純物拡散層からなるソース領域、及び
ドレイン領域をそれぞれ表面近傍に有する半導体基板上
に、第１のゲート絶縁膜を介して形成されたフローティ
ングゲートと、該フローティングゲート上に第２のゲー
ト絶縁層を介して形成されたコントロールゲートとを有
する半導体記憶装置に対し、前記コントロールゲートに
信号を印加して情報を記憶する半導体記憶装置の書き込
み方法において、 情報書き込み時に、前記コントロールゲートに印加する
信号の高電圧状態から低電圧状態に遷移する過程を直線
で近似したとき、前記直線の傾斜の角度を、前記不純物
拡散層の拡散容量や抵抗によって決まる時定数で高電圧
状態から低電圧状態に遷移するときの傾斜の角度よりも
小さくすることを特徴とする半導体記憶装置の書き込み
方法。 - 【請求項２】 請求項１に記載の半導体記憶装置の書き
込み方法において、 情報書き込み時に、前記コントロールゲートに印加する
信号の高電圧状態から低電圧状態に遷移する過程を階段
状にすることで、前記傾斜をもたせたことを特徴とする
半導体記憶装置の書き込み方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25503494A JP2701757B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体記憶装置の書き込み方法 |
| US08/543,818 US5544099A (en) | 1994-10-20 | 1995-10-16 | Method of writing data into electrically erasable and programmable read only memory cell without disturbance to other cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25503494A JP2701757B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体記憶装置の書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08124391A JPH08124391A (ja) | 1996-05-17 |
| JP2701757B2 true JP2701757B2 (ja) | 1998-01-21 |
Family
ID=17273258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25503494A Expired - Fee Related JP2701757B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体記憶装置の書き込み方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5544099A (ja) |
| JP (1) | JP2701757B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694356A (en) * | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
| KR100566466B1 (ko) * | 1995-01-31 | 2006-03-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 메모리 장치 |
| US6320785B1 (en) * | 1996-07-10 | 2001-11-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
| JP3062730B2 (ja) | 1996-07-10 | 2000-07-12 | 株式会社日立製作所 | 不揮発性半導体記憶装置および書込み方法 |
| US5959892A (en) * | 1997-08-26 | 1999-09-28 | Macronix International Co., Ltd. | Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells |
| TWI415137B (zh) * | 2009-12-17 | 2013-11-11 | Macronix Int Co Ltd | 區域字元線驅動器 |
| CN207369488U (zh) | 2014-12-10 | 2018-05-15 | 新格拉夫解决方案有限责任公司 | 柔性石墨片材支撑结构和热管理布置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456701A (en) * | 1977-10-14 | 1979-05-08 | Sanyo Electric Co Ltd | Preset receiving device |
| US4617652A (en) * | 1979-01-24 | 1986-10-14 | Xicor, Inc. | Integrated high voltage distribution and control systems |
| US4520461A (en) * | 1979-01-24 | 1985-05-28 | Xicor, Inc. | Integrated high voltage distribution and control systems |
| US4434478A (en) * | 1981-11-27 | 1984-02-28 | International Business Machines Corporation | Programming floating gate devices |
| US4460982A (en) * | 1982-05-20 | 1984-07-17 | Intel Corporation | Intelligent electrically programmable and electrically erasable ROM |
| US4611309A (en) * | 1984-09-24 | 1986-09-09 | Advanced Micro Devices, Inc. | Non-volatile dynamic RAM cell |
| JPS61239497A (ja) * | 1985-04-16 | 1986-10-24 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリの書込み方法 |
| JPS61239498A (ja) * | 1985-04-16 | 1986-10-24 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリの書込み方法 |
| FR2605447B1 (fr) * | 1986-10-20 | 1988-12-09 | Eurotechnique Sa | Memoire non volatile programmable electriquement |
| JPH0237597A (ja) * | 1988-07-27 | 1990-02-07 | Nec Corp | 不揮発性半導体メモリ |
| FR2637340A1 (fr) * | 1988-10-05 | 1990-04-06 | Caoutchouc Manuf Plastique | Dispositif de compensation de dilatation thermique sur galet tendeur de transmission par lien souple ou articule |
| JP2645122B2 (ja) * | 1989-01-20 | 1997-08-25 | 株式会社東芝 | 不揮発性半導体メモリ |
| US5258949A (en) * | 1990-12-03 | 1993-11-02 | Motorola, Inc. | Nonvolatile memory with enhanced carrier generation and method for programming the same |
| US5257225A (en) * | 1992-03-12 | 1993-10-26 | Micron Technology, Inc. | Method for programming programmable devices by utilizing single or multiple pulses varying in pulse width and amplitude |
| US5487033A (en) * | 1994-06-28 | 1996-01-23 | Intel Corporation | Structure and method for low current programming of flash EEPROMS |
-
1994
- 1994-10-20 JP JP25503494A patent/JP2701757B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-16 US US08/543,818 patent/US5544099A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08124391A (ja) | 1996-05-17 |
| US5544099A (en) | 1996-08-06 |
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