JPH09181204A - マルチレベルスレッシュホールド電圧格納可能なｐｍｏｓフラッシュメモリセル - Google Patents
マルチレベルスレッシュホールド電圧格納可能なｐｍｏｓフラッシュメモリセルInfo
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Abstract
(57)【要約】
【課題】 セルのスレッシュホールド電圧を正確に制御
可能であり且つ信頼性がありより多くの数のビットデー
タを格納することの可能な半導体メモリセルを提供す
る。 【解決手段】 ＰチャンネルフラッシュＥＥＰＲＯＭセ
ル（４０）は、Ｎ型ウエル（４２）内に形成されている
Ｐ＋ソース（５０）及びＰ＋ドレイン（５２）領域と、
それらの間に延在するチャンネル（５１）とを有してい
る。トンネル動作用酸化物からなる薄い層（６２）がチ
ャンネルの上側に設けられている。ポリシリコンフロー
ティングゲート（５６）及びポリシリコン制御ゲート
（５８）が誘電体層（５７）によって分離されておりト
ンネル動作用酸化物の上側に設けられている。プログラ
ミングはホットエレクトロン注入を介して行なわれ、一
方消去は電子のトンネル動作によって行なわれる。セル
のスレッシュホールド電圧はプログラミング期間中フロ
ーティングゲートへ結合される電圧の大きさによって精
密に制御することが可能である。
可能であり且つ信頼性がありより多くの数のビットデー
タを格納することの可能な半導体メモリセルを提供す
る。 【解決手段】 ＰチャンネルフラッシュＥＥＰＲＯＭセ
ル（４０）は、Ｎ型ウエル（４２）内に形成されている
Ｐ＋ソース（５０）及びＰ＋ドレイン（５２）領域と、
それらの間に延在するチャンネル（５１）とを有してい
る。トンネル動作用酸化物からなる薄い層（６２）がチ
ャンネルの上側に設けられている。ポリシリコンフロー
ティングゲート（５６）及びポリシリコン制御ゲート
（５８）が誘電体層（５７）によって分離されておりト
ンネル動作用酸化物の上側に設けられている。プログラ
ミングはホットエレクトロン注入を介して行なわれ、一
方消去は電子のトンネル動作によって行なわれる。セル
のスレッシュホールド電圧はプログラミング期間中フロ
ーティングゲートへ結合される電圧の大きさによって精
密に制御することが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであって、更に詳細には、マルチレベルプログラミ
ング能力を有する半導体メモリセルに関するものであ
る。
ものであって、更に詳細には、マルチレベルプログラミ
ング能力を有する半導体メモリセルに関するものであ
る。
【０００２】
【従来の技術】図１は従来のＥＥＰＲＯＭセル１０を示
しており、その場合に、２つを超えた二進状態は、セル
１０のスレッシュホールド電圧を多数の所定のレベルの
うちの１つへプログラミングすることによって表わすこ
とが可能である。セル１０が読取られる場合には、その
内部に導通される電流レベルはそのスレッシュホールド
電圧に依存する。
しており、その場合に、２つを超えた二進状態は、セル
１０のスレッシュホールド電圧を多数の所定のレベルの
うちの１つへプログラミングすることによって表わすこ
とが可能である。セル１０が読取られる場合には、その
内部に導通される電流レベルはそのスレッシュホールド
電圧に依存する。
【０００３】セル１０はＰ−基板１６内に形成した選択
トランジスタ１４及び記憶トランジスタ１２を有してい
る。Ｎ＋拡散領域１８は記憶トランジスタ１２のソース
として機能し、Ｎ＋拡散領域２０は記憶トランジスタ１
２のドレインとして機能すると共に選択トランジスタ１
４に対するソースとして機能し、且つＮ＋拡散領域２２
は選択トランジスタ１４のドレインとして機能する。関
連するメモリアレイ（不図示）のビット線ＢＬは選択ト
ランジスタ１４のドレイン２２へ結合している。高イン
ピーダンス抵抗３２が選択トランジスタ１４のドレイン
２２と接地電圧との間に結合されている。ドレイン２２
へ結合されている電圧検知回路３４は、ドレイン２２に
おける電圧を測定してスレッシュホールド電圧Ｖt を決
定し、したがってセル１０内に格納されているマルチビ
ットデータを決定する。記憶トランジスタ１２はフロー
ティングゲート２４と、制御ゲート２６とを有してお
り、且つ選択トランジスタ１４は選択ゲート２８を有し
ている。トンネル窓（不図示）がトンネル酸化物層３０
内に形成されており、フローティングゲート２４とドレ
イン２０との間の電子のトンネル動作を容易化させてい
る。
トランジスタ１４及び記憶トランジスタ１２を有してい
る。Ｎ＋拡散領域１８は記憶トランジスタ１２のソース
として機能し、Ｎ＋拡散領域２０は記憶トランジスタ１
２のドレインとして機能すると共に選択トランジスタ１
４に対するソースとして機能し、且つＮ＋拡散領域２２
は選択トランジスタ１４のドレインとして機能する。関
連するメモリアレイ（不図示）のビット線ＢＬは選択ト
ランジスタ１４のドレイン２２へ結合している。高イン
ピーダンス抵抗３２が選択トランジスタ１４のドレイン
２２と接地電圧との間に結合されている。ドレイン２２
へ結合されている電圧検知回路３４は、ドレイン２２に
おける電圧を測定してスレッシュホールド電圧Ｖt を決
定し、したがってセル１０内に格納されているマルチビ
ットデータを決定する。記憶トランジスタ１２はフロー
ティングゲート２４と、制御ゲート２６とを有してお
り、且つ選択トランジスタ１４は選択ゲート２８を有し
ている。トンネル窓（不図示）がトンネル酸化物層３０
内に形成されており、フローティングゲート２４とドレ
イン２０との間の電子のトンネル動作を容易化させてい
る。
【０００４】フローティングゲート２４は１６−２０Ｖ
の間の消去電圧Ｖe を制御ゲート２６へ印加し且つ１６
−２０Ｖを選択ゲート２６へ印加することによって充電
され、且つ０Ｖをビット線ＢＬ及びソース１８へ印加す
る。電子はドレイン２０からフローティングゲート２４
へトンネル動作し、その際に記憶トランジスタ１２ｇの
スレッシュホールド電圧Ｖt を増加させる。
の間の消去電圧Ｖe を制御ゲート２６へ印加し且つ１６
−２０Ｖを選択ゲート２６へ印加することによって充電
され、且つ０Ｖをビット線ＢＬ及びソース１８へ印加す
る。電子はドレイン２０からフローティングゲート２４
へトンネル動作し、その際に記憶トランジスタ１２ｇの
スレッシュホールド電圧Ｖt を増加させる。
【０００５】セル１０は制御ゲート２６を接地し且つソ
ース１８を高インピーダンス状態とした状態において、
１３−２０Ｖの間のプログラム電圧Ｖt をビット線ＢＬ
及び選択ゲート２８へ印加することによってプログラ
ム、即ち書込を行なうことが可能である。その結果発生
する電界が電子をフローティングゲート２４からドレイ
ンへトンネル動作させ、その際にフローティングゲート
２４を放電させ且つセル１０のスレッシュホールド電圧
Ｖt を減少させる。その結果得られる記憶トランジスタ
１２のスレッシュホールド電圧Ｖt 、従って読取り動作
期間中のセル１０によって導通される電流は、プログラ
ム電圧Ｖp を調節することによって制御することが可能
である。
ース１８を高インピーダンス状態とした状態において、
１３−２０Ｖの間のプログラム電圧Ｖt をビット線ＢＬ
及び選択ゲート２８へ印加することによってプログラ
ム、即ち書込を行なうことが可能である。その結果発生
する電界が電子をフローティングゲート２４からドレイ
ンへトンネル動作させ、その際にフローティングゲート
２４を放電させ且つセル１０のスレッシュホールド電圧
Ｖt を減少させる。その結果得られる記憶トランジスタ
１２のスレッシュホールド電圧Ｖt 、従って読取り動作
期間中のセル１０によって導通される電流は、プログラ
ム電圧Ｖp を調節することによって制御することが可能
である。
【０００６】従って、セル１０のスレッシュホールド電
圧Ｖt を多くの可能な値のうちの１つへ変更させること
によって、セル１０内に１ビットを超える情報を格納即
ち記憶させることが可能である。典型的には、セル１０
のスレッシュホールド電圧はそれが充電されていない状
態においては約０Ｖであり且つそれが完全に正及び負に
充電されている状態においては夫々約−２Ｖ及び４Ｖで
ある。マルチレベル適用例に対するＶt の範囲は約２．
５Ｖである。然しながら、トンネル動作用の酸化物層３
０の厚さにおける変動、及びフローティングゲート２４
と制御ゲート２６との間の結合比における変動が、記憶
トランジスタ１２のスレッシュホールド電圧Ｖt を制御
することを困難なものとさせている。更に、セル１０は
読取り擾乱問題を有しており、それはセル１０の信頼性
に悪影響を与える場合がある。更に、消去及びプログラ
ミング（書込）期間中におけるセル１０内のＰ／Ｎ接合
を横断しての比較的高い電圧は、セル１０の寸法を減少
することの可能な範囲を不所望に制限する。
圧Ｖt を多くの可能な値のうちの１つへ変更させること
によって、セル１０内に１ビットを超える情報を格納即
ち記憶させることが可能である。典型的には、セル１０
のスレッシュホールド電圧はそれが充電されていない状
態においては約０Ｖであり且つそれが完全に正及び負に
充電されている状態においては夫々約−２Ｖ及び４Ｖで
ある。マルチレベル適用例に対するＶt の範囲は約２．
５Ｖである。然しながら、トンネル動作用の酸化物層３
０の厚さにおける変動、及びフローティングゲート２４
と制御ゲート２６との間の結合比における変動が、記憶
トランジスタ１２のスレッシュホールド電圧Ｖt を制御
することを困難なものとさせている。更に、セル１０は
読取り擾乱問題を有しており、それはセル１０の信頼性
に悪影響を与える場合がある。更に、消去及びプログラ
ミング（書込）期間中におけるセル１０内のＰ／Ｎ接合
を横断しての比較的高い電圧は、セル１０の寸法を減少
することの可能な範囲を不所望に制限する。
【０００７】
【発明が解決しようとする課題】従って、本発明は、上
述したごとき従来技術の欠点を解消し、スレッシュホー
ルド電圧Ｖt を処理変動とは独立的に制御可能なフラッ
シュＥＥＰＲＯＭセルを提供することを目的とする。更
に、本発明の別の目的とするところは、低プログラミン
グ及び消去電圧を使用するのみならず読取り擾乱問題に
よって影響を受けることのないフラッシュＥＥＰＲＯＭ
セルを提供することである。
述したごとき従来技術の欠点を解消し、スレッシュホー
ルド電圧Ｖt を処理変動とは独立的に制御可能なフラッ
シュＥＥＰＲＯＭセルを提供することを目的とする。更
に、本発明の別の目的とするところは、低プログラミン
グ及び消去電圧を使用するのみならず読取り擾乱問題に
よって影響を受けることのないフラッシュＥＥＰＲＯＭ
セルを提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、上述し
た従来技術に於ける問題を解消したマルチレベルプログ
ラミング特性を有するメモリセルが提供される。本発明
によれば、ＰチャンネルフラッシュＥＥＰＲＯＭセル
は、Ｎ型ウエル内に形成されているＰ＋ソース領域及び
Ｐ＋ドレイン領域及びそれらの間に延在するチャンネル
を有している。トンネル動作用の酸化物からなる薄い層
がチャンネル上方に設けられており、幾つかの実施例に
おいては、Ｐ＋ソース領域及びＰ＋ドレイン領域のかな
りの部分にわたって設けられている。誘電体層によって
分離されているポリシリコンフローティングゲート及び
ポリシリコン制御ゲートがトンネル動作用酸化物の上側
に設けられている。プログラミングは、制御ゲートを介
してフローティングゲートへ充分な電圧を結合させ一方
Ｎ−ウエル／ドレイン接合からのホットエレクトロンを
フローティングゲートへ注入させるためにソース領域及
びドレイン領域をバイアスさせることによって実行さ
れ、一方、消去は、フローティングゲートからの電子が
Ｎ−ウエル、ソース、ドレインへトンネル動作するよう
にフローティングゲート、Ｎ−ウエル、ソース領域及び
ドレイン領域を適宜バイアスすることによって実現され
る。
た従来技術に於ける問題を解消したマルチレベルプログ
ラミング特性を有するメモリセルが提供される。本発明
によれば、ＰチャンネルフラッシュＥＥＰＲＯＭセル
は、Ｎ型ウエル内に形成されているＰ＋ソース領域及び
Ｐ＋ドレイン領域及びそれらの間に延在するチャンネル
を有している。トンネル動作用の酸化物からなる薄い層
がチャンネル上方に設けられており、幾つかの実施例に
おいては、Ｐ＋ソース領域及びＰ＋ドレイン領域のかな
りの部分にわたって設けられている。誘電体層によって
分離されているポリシリコンフローティングゲート及び
ポリシリコン制御ゲートがトンネル動作用酸化物の上側
に設けられている。プログラミングは、制御ゲートを介
してフローティングゲートへ充分な電圧を結合させ一方
Ｎ−ウエル／ドレイン接合からのホットエレクトロンを
フローティングゲートへ注入させるためにソース領域及
びドレイン領域をバイアスさせることによって実行さ
れ、一方、消去は、フローティングゲートからの電子が
Ｎ−ウエル、ソース、ドレインへトンネル動作するよう
にフローティングゲート、Ｎ−ウエル、ソース領域及び
ドレイン領域を適宜バイアスすることによって実現され
る。
【０００９】メモリセルのスレッシュホールド電圧は、
プログラミング即ち書込期間中にフローティングゲート
へ結合される電圧の大きさによって精密に制御すること
が可能である。制御ゲートへ印加される電圧によっての
み影響されるフローティングゲート内へのホットエレク
トロンの注入は、トンネル動作用酸化物層の厚さにおけ
る変動及びフローティングゲートと制御ゲートとの間の
結合比における変動とは独立的である。更に、ＰＭＯＳ
装置は、狭い範囲のゲート電圧にわたってホットエレク
トロン注入を介してゲート電流を導通させ、その際にゲ
ート電流に関しての、従ってフローティングゲートの充
電に関しての精密な制御を行なうことを可能としてい
る。このゲート電流に関しての制御、及びセルのスレッ
シュホールド電圧が処理パラメータに依存するものでは
ないということは、図１のセル１０等の従来のＮチャン
ネルＥＥＰＲＯＭセルの場合よりも、セルのスレッシュ
ホールド電圧を一層正確に制御することを可能としてお
り、その際により多くの数のビットのデータを格納する
ことの可能なより信頼性のあるセルとしている。
プログラミング即ち書込期間中にフローティングゲート
へ結合される電圧の大きさによって精密に制御すること
が可能である。制御ゲートへ印加される電圧によっての
み影響されるフローティングゲート内へのホットエレク
トロンの注入は、トンネル動作用酸化物層の厚さにおけ
る変動及びフローティングゲートと制御ゲートとの間の
結合比における変動とは独立的である。更に、ＰＭＯＳ
装置は、狭い範囲のゲート電圧にわたってホットエレク
トロン注入を介してゲート電流を導通させ、その際にゲ
ート電流に関しての、従ってフローティングゲートの充
電に関しての精密な制御を行なうことを可能としてい
る。このゲート電流に関しての制御、及びセルのスレッ
シュホールド電圧が処理パラメータに依存するものでは
ないということは、図１のセル１０等の従来のＮチャン
ネルＥＥＰＲＯＭセルの場合よりも、セルのスレッシュ
ホールド電圧を一層正確に制御することを可能としてお
り、その際により多くの数のビットのデータを格納する
ことの可能なより信頼性のあるセルとしている。
【００１０】
【発明の実施の形態】図２はＰＭＯＳ ＥＥＰＲＯＭセ
ル４０を示しており、それは、本発明に基づいて、多数
のビットの二進データを格納することが可能である。セ
ル４０は、Ｐ−基板４４内に設けられたＮ−ウエル４２
内に形成されており、且つＰチャンネルＭＯＳスタック
トゲート記録トランジスタ４２及びＰチャンネルＭＯＳ
選択トランジスタ４８を有している。Ｐ＋拡散領域５０
は記憶トランジスタ４６のソースとして機能し、Ｐ＋拡
散領域５２は記憶トランジスタ４６のドレイン及び選択
トランジスタ４８のソースとして機能し、且つＰ＋拡散
領域５４は選択トランジスタ４８のドレインとして機能
する。ビット線ＢＬは選択トランジスタ４８のドレイン
５４へ結合している。記憶トランジスタ４６はフローテ
ィングゲート５６及び制御ゲート５８を有しており、且
つ選択トランジスタ４８は選択ゲート６０を有してい
る。約８０−１３０Åの厚さのトンネル動作用酸化物層
６２がフローティングゲート５６とＮ−ウエル４２の表
面との間に設けられている。一実施例においては、酸化
物層６２はチャンネル５１の全長及び記憶セル４６のＰ
＋ソース５０及びＰ＋ドレイン５２のかなりの部分にわ
たって延在している。約１８０−３５０Åの厚さの誘電
体層５７がフローティングゲート５６と制御ゲート５８
との間に設けられている。注意すべきことであるが、Ｃ
ＭＯＳ製造技術に関連して示してあるが、セル４０はＰ
ＭＯＳ技術を使用して製造することも可能である。
ル４０を示しており、それは、本発明に基づいて、多数
のビットの二進データを格納することが可能である。セ
ル４０は、Ｐ−基板４４内に設けられたＮ−ウエル４２
内に形成されており、且つＰチャンネルＭＯＳスタック
トゲート記録トランジスタ４２及びＰチャンネルＭＯＳ
選択トランジスタ４８を有している。Ｐ＋拡散領域５０
は記憶トランジスタ４６のソースとして機能し、Ｐ＋拡
散領域５２は記憶トランジスタ４６のドレイン及び選択
トランジスタ４８のソースとして機能し、且つＰ＋拡散
領域５４は選択トランジスタ４８のドレインとして機能
する。ビット線ＢＬは選択トランジスタ４８のドレイン
５４へ結合している。記憶トランジスタ４６はフローテ
ィングゲート５６及び制御ゲート５８を有しており、且
つ選択トランジスタ４８は選択ゲート６０を有してい
る。約８０−１３０Åの厚さのトンネル動作用酸化物層
６２がフローティングゲート５６とＮ−ウエル４２の表
面との間に設けられている。一実施例においては、酸化
物層６２はチャンネル５１の全長及び記憶セル４６のＰ
＋ソース５０及びＰ＋ドレイン５２のかなりの部分にわ
たって延在している。約１８０−３５０Åの厚さの誘電
体層５７がフローティングゲート５６と制御ゲート５８
との間に設けられている。注意すべきことであるが、Ｃ
ＭＯＳ製造技術に関連して示してあるが、セル４０はＰ
ＭＯＳ技術を使用して製造することも可能である。
【００１１】セル４０をプログラム即ち書込を行なうた
めには、ビット線ＢＬ及び選択ゲート６０を接地電圧に
維持した状態で、約８ＶをＰ＋ソース５０及びＮ−ウエ
ル４２へ印加させる。プログラム電圧Ｖp を制御ゲート
５８へ印加すると、正に帯電したホールがＰ＋ドレイン
５２上のより正でない電圧へ吸引され且つチャンネル領
域５１を介してＰ＋ドレイン５２へ向かって加速する。
これらのホールはドレイン５２／Ｎ−ウエル４２接合近
くのドレイン空乏領域内の電子と衝突し、その際に衝突
イオン化を発生する。衝突イオン化によって発生された
高エネルギ電子は制御ゲート５８上の正電圧によって吸
引され且つ空乏領域からフローティングゲート５６内へ
注入される。その結果得られるフローティングゲート２
２上の負の電荷はチャンネル領域５１を空乏状態とさせ
且つセル４０のスレッシュホールド電圧Ｖt を正の方向
に増加させる。その自然の状態においては、セル４０は
約−３Ｖと−６Ｖとの間のスレッシュホールド電圧Ｖt
を有しており、且つ完全に充電されると、約３Ｖのスレ
ッシュホールド電圧Ｖt を有している。セル４０のホス
トチップ（不図示）の通常の動作期間中、セル４０はＶ
t が約−３Ｖと＋１Ｖとの間の電圧であるようにプログ
ラムすることが可能であり、その際にスレッシュホール
ド電圧Ｖt に対して約６Ｖの範囲を与えることを可能と
している。
めには、ビット線ＢＬ及び選択ゲート６０を接地電圧に
維持した状態で、約８ＶをＰ＋ソース５０及びＮ−ウエ
ル４２へ印加させる。プログラム電圧Ｖp を制御ゲート
５８へ印加すると、正に帯電したホールがＰ＋ドレイン
５２上のより正でない電圧へ吸引され且つチャンネル領
域５１を介してＰ＋ドレイン５２へ向かって加速する。
これらのホールはドレイン５２／Ｎ−ウエル４２接合近
くのドレイン空乏領域内の電子と衝突し、その際に衝突
イオン化を発生する。衝突イオン化によって発生された
高エネルギ電子は制御ゲート５８上の正電圧によって吸
引され且つ空乏領域からフローティングゲート５６内へ
注入される。その結果得られるフローティングゲート２
２上の負の電荷はチャンネル領域５１を空乏状態とさせ
且つセル４０のスレッシュホールド電圧Ｖt を正の方向
に増加させる。その自然の状態においては、セル４０は
約−３Ｖと−６Ｖとの間のスレッシュホールド電圧Ｖt
を有しており、且つ完全に充電されると、約３Ｖのスレ
ッシュホールド電圧Ｖt を有している。セル４０のホス
トチップ（不図示）の通常の動作期間中、セル４０はＶ
t が約−３Ｖと＋１Ｖとの間の電圧であるようにプログ
ラムすることが可能であり、その際にスレッシュホール
ド電圧Ｖt に対して約６Ｖの範囲を与えることを可能と
している。
【００１２】一実施例においては、プログラム電圧Ｖp
は、セル４０の所定のスレッシュホールド電圧Ｖt に依
存して、５−１５Ｖの間の電圧とすることが可能であ
る。別の実施例においては、プログラム電圧Ｖp は、Ｖ
ccから約１５Ｖへランプ、即ち所定の勾配で上昇する電
圧とすることが可能である。
は、セル４０の所定のスレッシュホールド電圧Ｖt に依
存して、５−１５Ｖの間の電圧とすることが可能であ
る。別の実施例においては、プログラム電圧Ｖp は、Ｖ
ccから約１５Ｖへランプ、即ち所定の勾配で上昇する電
圧とすることが可能である。
【００１３】セル４０を消去するためには、１５−２２
Ｖの間の消去電圧Ｖe をＰ＋ソース５０、Ｎ−ウエル４
２、選択ゲート６０へ印加し、一方制御ゲート２６を接
地させる（ビット線ＢＬはフローティング状態）。電子
がフローティングゲート５６からトンネル動作用酸化物
層６２の全長を介してチャンネル５１、ソース５０、ド
レイン５２内へトンネル動作し、その際に記憶トランジ
スタ４６のスレッシュホールド電圧Ｖt をより負とさせ
る。注意すべきことであるが、セル４０は消去期間中に
制御ゲート５８へ適宜の電圧を印加させることによって
頁消去またはバルク消去を行なうことが可能である。
Ｖの間の消去電圧Ｖe をＰ＋ソース５０、Ｎ−ウエル４
２、選択ゲート６０へ印加し、一方制御ゲート２６を接
地させる（ビット線ＢＬはフローティング状態）。電子
がフローティングゲート５６からトンネル動作用酸化物
層６２の全長を介してチャンネル５１、ソース５０、ド
レイン５２内へトンネル動作し、その際に記憶トランジ
スタ４６のスレッシュホールド電圧Ｖt をより負とさせ
る。注意すべきことであるが、セル４０は消去期間中に
制御ゲート５８へ適宜の電圧を印加させることによって
頁消去またはバルク消去を行なうことが可能である。
【００１４】セル４０は２つの態様で読取りを行なうこ
とが可能である。第一のオプションを使用する場合に
は、約Ｖcc−２Ｖを制御ゲート５８へ印加し、選択ゲー
ト６０を接地し、且つＶccをソース５０及びＮ−ウエル
４２へ印加させる。Ｖccより低い読取り電圧Ｖr をビッ
ト線ＢＬへ印加させる。セル４０を介しての電流はセル
４０のスレッシュホールド電圧Ｖt に依存しており、従
って、セル４０内に格納即ち記憶されているマルチビッ
トデータを表わしている。この読取り電流は電圧へ変換
され且つ電圧検知回路３４によって測定される。第二の
オプションにおいては、ビット線ＢＬ及びＮ−ウエル４
２をＶccへプレチャージし、且つ制御ゲート５８、選択
ゲート６０、ソース５０を接地電圧に維持する。選択ト
ランジスタ４８がターンオンされ且つセル４０のマルチ
ビットデータが電圧検知回路３４によって検知される。
セル４０の消去、プログラミング、読取りに対する許容
可能なバイアス条件範囲は以下の表１に示してある。
とが可能である。第一のオプションを使用する場合に
は、約Ｖcc−２Ｖを制御ゲート５８へ印加し、選択ゲー
ト６０を接地し、且つＶccをソース５０及びＮ−ウエル
４２へ印加させる。Ｖccより低い読取り電圧Ｖr をビッ
ト線ＢＬへ印加させる。セル４０を介しての電流はセル
４０のスレッシュホールド電圧Ｖt に依存しており、従
って、セル４０内に格納即ち記憶されているマルチビッ
トデータを表わしている。この読取り電流は電圧へ変換
され且つ電圧検知回路３４によって測定される。第二の
オプションにおいては、ビット線ＢＬ及びＮ−ウエル４
２をＶccへプレチャージし、且つ制御ゲート５８、選択
ゲート６０、ソース５０を接地電圧に維持する。選択ト
ランジスタ４８がターンオンされ且つセル４０のマルチ
ビットデータが電圧検知回路３４によって検知される。
セル４０の消去、プログラミング、読取りに対する許容
可能なバイアス条件範囲は以下の表１に示してある。
【００１５】 ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表１ 制御ゲート ソース ビット線 選択ゲート Ｎ−ウエル プログラム ５−15Ｖ ５− ０Ｖ ０Ｖ ５−15Ｖ 又は 15Ｖ Ｖccから 15Ｖへ ランプ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消去 選択行に 15− フロート 15− 15− オプション 対し０、 22Ｖ 22Ｖ 22Ｖ １ 非選択行 に対し ８−10Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消去 選択行に ３− フロート ３− ３− オプション 対し０、 15Ｖ 15Ｖ 15Ｖ ２ 非選択行 に対し -15 乃至 −３Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 読取 ０−Ｖcc Ｖcc Ｖcc未満 ０ Ｖcc オプション １ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 読取 ０ ０ Ｖccへ ０ Ｖcc オプション プレ ２ チャージ ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 記憶トランジスタ４６の結果的に得られるＶt 、従って
爾後の読取り動作期間中にセル４０によって導通される
電流は、プログラム電圧Ｖp を操作することによって制
御することが可能である。フローティングゲート５６の
充電に関して上述したように、ホットエレクトロンの注
入は、制御ゲート５８へ印加される電圧によってのみ影
響され且つ酸化物層６２の厚さにおける変動及びフロー
ティングゲート５６と制御ゲート５８との間の結合比に
おける変動とは独立的である。更に、ＰＭＯＳ装置は狭
い範囲のゲート電圧にわたってホットエレクトロン注入
を介してゲート電流を導通させる。このように、フロー
ティングゲート５６の充電は高い精度で制御することが
可能である。ゲート電流に関する精密な制御、及びセル
４０のスレッシュホールド電圧Ｖt が処理変動に依存し
ないということは、記憶トランジスタ４６のスレッシュ
ホールド電圧Ｖt を、図１のセル１０のような従来のＮ
チャンネルＥＥＰＲＯＭセルのものよりも一層正確に制
御することを可能としている。
爾後の読取り動作期間中にセル４０によって導通される
電流は、プログラム電圧Ｖp を操作することによって制
御することが可能である。フローティングゲート５６の
充電に関して上述したように、ホットエレクトロンの注
入は、制御ゲート５８へ印加される電圧によってのみ影
響され且つ酸化物層６２の厚さにおける変動及びフロー
ティングゲート５６と制御ゲート５８との間の結合比に
おける変動とは独立的である。更に、ＰＭＯＳ装置は狭
い範囲のゲート電圧にわたってホットエレクトロン注入
を介してゲート電流を導通させる。このように、フロー
ティングゲート５６の充電は高い精度で制御することが
可能である。ゲート電流に関する精密な制御、及びセル
４０のスレッシュホールド電圧Ｖt が処理変動に依存し
ないということは、記憶トランジスタ４６のスレッシュ
ホールド電圧Ｖt を、図１のセル１０のような従来のＮ
チャンネルＥＥＰＲＯＭセルのものよりも一層正確に制
御することを可能としている。
【００１６】記憶トランジスタ４６のスレッシュホール
ド電圧Ｖt の優れた制御を利用して、スレッシュホール
ド電圧Ｖt は僅かに５ｍＶのインクリメント即ち増分で
正確にプログラム可能である。記憶トランジスタ４６に
対するスレッシュホールド電圧Ｖt の範囲は約７Ｖであ
るので、セル１０のスレッシュホールド電圧Ｖt は約１
４００個のレベルのうちのいずれか１つへプログラムさ
せることが可能である。従って、セル４０は最大で１０
個のビットの二進データ（２10＝１０２４）を正確に格
納、即ち記憶することが可能である。
ド電圧Ｖt の優れた制御を利用して、スレッシュホール
ド電圧Ｖt は僅かに５ｍＶのインクリメント即ち増分で
正確にプログラム可能である。記憶トランジスタ４６に
対するスレッシュホールド電圧Ｖt の範囲は約７Ｖであ
るので、セル１０のスレッシュホールド電圧Ｖt は約１
４００個のレベルのうちのいずれか１つへプログラムさ
せることが可能である。従って、セル４０は最大で１０
個のビットの二進データ（２10＝１０２４）を正確に格
納、即ち記憶することが可能である。
【００１７】上述したように、Ｐチャンネル構成体のゲ
ート電流の制御可能性及びホットエレクトロン注入が上
述したような処理変動に依存することがないということ
は、セル４０がより多くのビットの二進データを格納、
即ち記憶することを可能とするばかりか、より増加した
正確性をもって記憶することを可能としている。更に、
従来のＮチャンネルＥＥＰＲＯＭセルと異なり、Ｐチャ
ンネルセル４０はプログラミング及び消去期間中にその
Ｐ＋／Ｎ−接合を横断して高い電圧バイアスを必要とす
るものではない。その結果、セル４０の寸法は、破壊的
な接合ストレスを発生することなしに、ＮチャンネルＥ
ＥＰＲＯＭセルのものよりもより広範に減少させること
が可能である。注意すべきことであるが、充電されてい
るか否かに拘わらずフローティングゲート５６はＮ−ウ
エル４２、ソース５０、ドレイン５２よりも低い電圧に
あるので、読取り動作期間中に不本意なホットエレクト
ロン注入が防止される。このように、読取り擾乱問題は
セル４０の動作から取り除かれている。
ート電流の制御可能性及びホットエレクトロン注入が上
述したような処理変動に依存することがないということ
は、セル４０がより多くのビットの二進データを格納、
即ち記憶することを可能とするばかりか、より増加した
正確性をもって記憶することを可能としている。更に、
従来のＮチャンネルＥＥＰＲＯＭセルと異なり、Ｐチャ
ンネルセル４０はプログラミング及び消去期間中にその
Ｐ＋／Ｎ−接合を横断して高い電圧バイアスを必要とす
るものではない。その結果、セル４０の寸法は、破壊的
な接合ストレスを発生することなしに、ＮチャンネルＥ
ＥＰＲＯＭセルのものよりもより広範に減少させること
が可能である。注意すべきことであるが、充電されてい
るか否かに拘わらずフローティングゲート５６はＮ−ウ
エル４２、ソース５０、ドレイン５２よりも低い電圧に
あるので、読取り動作期間中に不本意なホットエレクト
ロン注入が防止される。このように、読取り擾乱問題は
セル４０の動作から取り除かれている。
【００１８】図３に示した別の実施例においては、制御
ゲート７４を有するソース選択トランジスタ７２を図２
の構成に付加させてビット選択可能な消去セル７０を提
供することが可能である。Ｐ＋拡散領域７６はソース選
択トランジスタ７２のソースとして機能し、一方Ｐ＋拡
散領域５０はドレインとして機能する。バイアス条件を
以下の表２に示したセル７０のプログラミング、消去及
び読取動作は図２に関して上述したものと同様である。
注意すべきことであるが、セル７０の記憶トランジスタ
４６をプログラミングする場合に、ビット線ＢＬは所定
の電圧へプレチャージされ、その所定の電圧の精密な値
はプログラミングした後のセル７０のスレッシュホール
ド電圧Ｖt に依存しており、そのことは表２において
「可変」という表示で示してある。注意すべきことであ
るが、セル７０はビット毎にプログラム及び消去するこ
とが可能である。
ゲート７４を有するソース選択トランジスタ７２を図２
の構成に付加させてビット選択可能な消去セル７０を提
供することが可能である。Ｐ＋拡散領域７６はソース選
択トランジスタ７２のソースとして機能し、一方Ｐ＋拡
散領域５０はドレインとして機能する。バイアス条件を
以下の表２に示したセル７０のプログラミング、消去及
び読取動作は図２に関して上述したものと同様である。
注意すべきことであるが、セル７０の記憶トランジスタ
４６をプログラミングする場合に、ビット線ＢＬは所定
の電圧へプレチャージされ、その所定の電圧の精密な値
はプログラミングした後のセル７０のスレッシュホール
ド電圧Ｖt に依存しており、そのことは表２において
「可変」という表示で示してある。注意すべきことであ
るが、セル７０はビット毎にプログラム及び消去するこ
とが可能である。
【００１９】 ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表２ ＢＬ ＢＬ選択 制御 ソース ソース76 Ｎ− ゲート60 ゲート58 選択ゲート74 ウエル プログラム 可変 ０Ｖ −15 ３−15Ｖ ３−15Ｖ ３−15Ｖ オプション 乃至 １ −３Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− プログラム 可変 ０Ｖ ０Ｖ 16−22Ｖ 16− 16− オプション 22Ｖ 22Ｖ ２ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消去 ０Ｖ ０Ｖ ３− ０Ｖ ５− ５− オプション 12Ｖ 15Ｖ 15Ｖ １ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消去 ０Ｖ ０Ｖ Ｖccから ０Ｖ ５− ５− オプション 12Ｖへ 15Ｖ 15Ｖ ２ ランプ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 読取 Ｖcc ０Ｖ ０−Ｖcc ０Ｖ Ｖcc Ｖcc オプション 未満 １ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 読取 Ｖccへ ０Ｖ ０Ｖ ０Ｖ ０Ｖ Ｖcc オプション プレチ ２ ャージ 次いで 電圧 検知 ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 図４に示した別の実施例においては、セル８０は記憶ト
ランジスタ４６とソース選択トランジスタ７２とを有し
ており、その場合にビット線ＢＬは記憶トランジスタ４
６のドレイン５２へ直接的に結合している。セル８０の
プログラミング、消去及び読取動作に対するバイアス条
件は以下の表３に示しており、それらは表２に関して上
述したものと同様である。セル８０はビットプログラマ
ブル即ちビット毎にプログラム可能であり且つセクタ消
去可能である。セル８０をプログラミングする場合に
は、結果的に得られるスレッシュホールド電圧Ｖt 、従
って結果的に得られるその中に格納、即ち記憶されるマ
ルチビットデータは、制御ゲート５６へ印加される特定
のプログラム電圧Ｖp に依存する。第一のオプション、
例えばオプション１において、プログラム電圧Ｖp は約
３Ｖからその最終的な値へランプ動作、即ち所定の勾配
で変化され、一方第二オプションにおいては、可変のプ
ログラム電圧Ｖp は単純に制御ゲート５６へ印加され
る。注意すべきことであるが、セル８０は列毎の消去を
行なうか又はバルク即ち全体的な消去を行なうことが可
能である。
ランジスタ４６とソース選択トランジスタ７２とを有し
ており、その場合にビット線ＢＬは記憶トランジスタ４
６のドレイン５２へ直接的に結合している。セル８０の
プログラミング、消去及び読取動作に対するバイアス条
件は以下の表３に示しており、それらは表２に関して上
述したものと同様である。セル８０はビットプログラマ
ブル即ちビット毎にプログラム可能であり且つセクタ消
去可能である。セル８０をプログラミングする場合に
は、結果的に得られるスレッシュホールド電圧Ｖt 、従
って結果的に得られるその中に格納、即ち記憶されるマ
ルチビットデータは、制御ゲート５６へ印加される特定
のプログラム電圧Ｖp に依存する。第一のオプション、
例えばオプション１において、プログラム電圧Ｖp は約
３Ｖからその最終的な値へランプ動作、即ち所定の勾配
で変化され、一方第二オプションにおいては、可変のプ
ログラム電圧Ｖp は単純に制御ゲート５６へ印加され
る。注意すべきことであるが、セル８０は列毎の消去を
行なうか又はバルク即ち全体的な消去を行なうことが可
能である。
【００２０】 ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 表３ ビット線ＢＬ 制御ゲート 選択ゲート ソース Ｎ−ウエル プログラム ０Ｖ ランプ ０Ｖ ５− ５− オプション （可変） 15Ｖ 15Ｖ １ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− プログラム ０Ｖ 可変 ０Ｖ ５− ５− オプション 15Ｖ 15Ｖ ２ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消去 選択列に対 ０Ｖ 16− 16− 16− オプション し16−22Ｖ、 22Ｖ 22Ｖ 22Ｖ １ 非選択列に 対し８−12 Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 消去 選択列に対 −15乃至 ３− ３− ３− オプション し３−15Ｖ、 −３Ｖ 15Ｖ 15Ｖ 15Ｖ ２ 非選択列に 対し０Ｖ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 読取 Ｖcc未満 ０Ｖ−Ｖcc ０Ｖ Ｖcc Ｖcc オプション １ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 読取 Ｖccへプレ ０Ｖ ０Ｖ ０Ｖ Ｖcc オプション チャージ ２ ＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊ 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
【図１】 多数のレベルのスレッシュホールド電圧のう
ちの１つへプログラム及び消去することの可能な従来の
ＥＥＰＲＯＭセルを示した概略断面図。
ちの１つへプログラム及び消去することの可能な従来の
ＥＥＰＲＯＭセルを示した概略断面図。
【図２】 本発明に基づくマルチレベルスレッシュホー
ルド電圧セルを示した概略断面図。
ルド電圧セルを示した概略断面図。
【図３】 本発明の別の実施例に基づく図２のセルの概
略断面図。
略断面図。
【図４】 本発明の更に別の実施例に基づく図２のセル
の概略断面図。
の概略断面図。
４０ ＰＭＯＳ ＥＥＰＲＯＭセル ４２ Ｎ−ウエル ４４ Ｐ−基板 ４６ 記憶トランジスタ ４８ 選択トランジスタ ５０，５２，５４ Ｐ＋拡散領域 ５６ フローティングゲート ５７ 誘電体層 ５８ 制御ゲート ６０ 選択ゲート ６２ トンネル動作用酸化物層 ６７ 誘電体層
Claims (20)
- 【請求項１】 半導体メモリセルにおいて、 Ｐ＋ソースと、Ｐ＋ドレインと、前記Ｐ＋ソース及び前
記Ｐ＋ドレインとの間に延在しているチャンネル領域と
が内部に形成されているＮ型ウエル領域、 前記ウエル領域の上側に設けた第一絶縁層、 前記第一絶縁層の上側に設けたフローティングゲート、 前記フローティングゲートの上側に設けた第二絶縁層、 前記第二絶縁層の上側に設けた制御ゲート、を有してお
り、前記セルが、前記制御ゲートへ印加されるプログラ
ム電圧に応答して、前記Ｎ型領域及び前記Ｐ＋ドレイン
の接合から前記フローティングゲート内へのホットエレ
クトロン注入によってプログラムされ、前記セルのスレ
ッシュホールド電圧は複数個のプログラムレベルのうち
のいずれか１つへプログラム可能であり、前記スレッシ
ュホールド電圧は前記プログラム電圧の大きさによって
決定されることを特徴とする半導体メモリセル。 - 【請求項２】 請求項１において、前記セルは前記フロ
ーティングゲートから前記チャンネル領域、前記Ｐ＋ソ
ース、前記Ｐ＋ドレインへの電子のトンネル動作によっ
て消去されることを特徴とする半導体メモリセル。 - 【請求項３】 請求項１において、前記セルのスレッシ
ュホールド電圧が、前記フローティングゲートが充電さ
れていない場合に、約−３乃至−６Ｖであることを特徴
とする半導体メモリセル。 - 【請求項４】 請求項１において、更に、第一選択トラ
ンジスタが前記Ｎ型ウエル領域内に形成されており、前
記第一選択トランジスタは、ビット線へ結合されている
Ｐ＋ドレインと、前記セルの前記Ｐ＋ドレインへ結合さ
れているＰ＋ソースと、ビット線選択ゲートとを有して
いることを特徴とする半導体メモリセル。 - 【請求項５】 請求項４において、前記セルは、前記プ
ログラム電圧を前記制御ゲートへ印加し、前記ビット線
及び前記選択ゲートを接地した状態で前記セルの前記Ｐ
＋ソース及び前記Ｎ型ウエル領域へ第一電圧を印加する
ことによってプログラムされ、前記プログラム電圧は前
記複数個のプログラムレベルのうちのいずれへ前記スレ
ッシュホールド電圧をプログラムすることを所望するか
に依存して５Ｖと１５Ｖとの間であり、前記第一電圧は
約５乃至１５Ｖの間であることを特徴とする半導体メモ
リセル。 - 【請求項６】 請求項４において、前記セルは、前記プ
ログラム電圧を第一電圧から第二電圧へランプさせ、約
５Ｖと１５Ｖとの間の電圧を前記セルの前記Ｐ＋ソース
及び前記Ｎ型ウエル領域へ印加し且つ前記ビット線を接
地した状態で第三電圧を前記選択ゲートへ印加させるこ
とによってプログラムされ、前記第二電圧は、前記複数
個のプログラムレベルのうちのいずれに前記スレッシュ
ホールド電圧がプログラムされるべきであるかを決定す
ることを特徴とする半導体メモリセル。 - 【請求項７】 請求項１において、前記第一電圧が約５
Ｖであり且つ前記第二電圧が約１５Ｖであることを特徴
とする半導体メモリセル。 - 【請求項８】 請求項４において、前記セルが、前記制
御ゲートを接地し且つ前記ビット線をフローティング電
圧へ結合させた状態で、約１５Ｖと２２Ｖとの間の電圧
を前記セルの前記Ｐ＋ソースと、前記選択ゲートと、前
記Ｎ型ウエル領域とに印加することによって消去される
ことを特徴とする半導体メモリセル。 - 【請求項９】 請求項４において、前記セルが、約−３
Ｖと−１５Ｖとの間の電圧を前記制御ゲートへ印加し且
つ前記ビット線をフローティング電圧へ結合させた状態
で、約３Ｖと１５Ｖとの間の電圧を前記セルの前記Ｐ＋
ソースと、前記選択ゲートと、前記Ｎ型ウエル領域とに
印加することによって消去されることを特徴とする半導
体メモリセル。 - 【請求項１０】 請求項４において、前記ビット線が供
給電圧へ結合され、前記セルは約０Ｖと前記供給電圧と
の間の電圧を前記制御ゲートへ印加し、第一電圧を前記
セルの前記Ｐ＋ソース及び前記Ｎ型ウエル領域へ印加
し、前記選択ゲートを接地し、且つ第二電圧を前記ビッ
ト線へ印加させることによって読取られることを特徴と
する半導体メモリセル。 - 【請求項１１】 請求項１０において、前記第一電圧が
約前記供給電圧に等しく且つ前記第二電圧が前記第一電
圧未満であることを特徴とする半導体メモリセル。 - 【請求項１２】 請求項４において、前記セルが、前記
プログラム電圧を接地電圧へ設定し、第一電圧を前記Ｎ
型ウエル領域へ印加し、前記ビット線を第一電圧へプレ
チャージし、且つ前記セルの前記Ｐ＋ソース及び前記ビ
ット線選択トランジスタの前記選択ゲートを接地するこ
とによって読取られることを特徴とする半導体メモリセ
ル。 - 【請求項１３】 請求項４において、更に、前記Ｎ型ウ
エル領域内に形成されており且つ前記セルの前記Ｐ＋ソ
ースへ結合されているＰ＋ドレインを具備すると共にソ
ース選択ゲート及びＰ＋ソースを具備する第二選択トラ
ンジスタを有していることを特徴とする半導体メモリセ
ル。 - 【請求項１４】 請求項１３において、前記セルが、前
記ビット線選択ゲートを接地し且つ第二電圧を前記ビッ
ト線へ印加した状態で、前記プログラム電圧を前記制御
ゲートへ印加し、約３Ｖと１５Ｖとの間の電圧を前記ソ
ース選択ゲートと、前記第二選択トランジスタの前記Ｐ
＋ソースと、前記Ｎ型ウエル領域とに印加することによ
ってプログラムされることを特徴とする半導体メモリセ
ル。 - 【請求項１５】 請求項１３において、前記セルが、前
記ビット線選択ゲート及び前記制御ゲートを接地し且つ
第二電圧を前記ビット線へ印加した状態で、約１６Ｖと
２２Ｖとの間の電圧を前記ソース選択ゲートと、前記第
二選択トランジスタの前記Ｐ＋ソースと、前記Ｎ型ウエ
ル領域とに印加することによってプログラムされること
を特徴とする半導体メモリセル。 - 【請求項１６】 請求項１３において、前記セルが、約
５Ｖと１５Ｖとの間の電圧を前記第二選択トランジスタ
の前記Ｐ＋ソース及び前記Ｎ型ウエル領域とに印加し、
前記プログラム電圧を前記制御ゲートへ印加し、且つ前
記ビット線と、前記ソース選択ゲートと、前記ビット線
選択ゲートとを接地させることによって消去されること
を特徴とする半導体メモリセル。 - 【請求項１７】 請求項１３において、前記セルが、第
一電圧を前記第二選択トランジスタの前記Ｐ＋ソース及
び前記Ｎ型ウエル領域へ印加し、前記プログラム電圧を
前記制御ゲートへ印加し、前記ソース選択ゲート及び前
記ビット線選択ゲートを接地し、且つ前記第一電圧より
低い第二電圧を前記ビット線へ印加することによって読
取られることを特徴とする半導体メモリセル。 - 【請求項１８】 請求項１３において、前記セルが、第
一電圧を前記Ｎ型ウエル領域へ印加し、前記ソース選択
ゲート、前記ビット線選択ゲート、前記第二選択トラン
ジスタの前記Ｐ＋ソース及び前記制御ゲートを接地し、
且つ前記ビット線を所定の電圧へプレチャージすること
によって読取られることを特徴とする半導体メモリセ
ル。 - 【請求項１９】 請求項１において、更に、第一選択ト
ランジスタが前記Ｎ型ウエル領域内に形成されており、
前記第一選択トランジスタは、前記セルの前記Ｐ＋ソー
スへ結合しているＰ＋ドレインと、Ｐ＋ソースと、選択
ゲートとを具備していることを特徴とする半導体メモリ
セル。 - 【請求項２０】 請求項１９において、更に、前記セル
の前記Ｐ＋ドレインへ結合しているビット線を有するこ
とを特徴とする半導体メモリセル。
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